TWI899484B - 半導體結構的製造方法 - Google Patents
半導體結構的製造方法Info
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Abstract
一種半導體結構的製造方法，包括以下步驟。提供基底。基底具有第一區與第二區。在第一區中的基底上形成堆疊結構。堆疊結構包括第一介電層、電荷儲存層、第二介電層、第一導體層與第一硬罩幕層。在第二區中的基底上形成介電材料層。在第二區中的介電材料層上形成第二導體層。形成第一圖案化光阻層，其中第一圖案化光阻層暴露出第一區中的第一硬罩幕層與第二區中的部分介電材料層。利用第一圖案化光阻層作為罩幕，移除由第一圖案化光阻層所暴露出的第一硬罩幕層與由第一圖案化光阻層所暴露出的部分介電材料層。
Description
本發明是有關於一種半導體結構的製造方法，且特別是有關於一種可降低製程複雜度與製造成本的半導體結構的製造方法。
隨著半導體技術進步，半導體製程越來越複雜，且製造成本不斷增加。此外，當晶片上具有不同元件區時，會進一步增加製程複雜度。因此，如何降低製程複雜度與製造成本為目前持續努力的目標。
本發明提供一種半導體結構的製造方法，其可降低製程複雜度與製造成本。
本發明提出一種半導體結構的製造方法，包括以下步驟。提供基底。基底具有第一區與第二區。在第一區中的基底上形成堆疊結構。堆疊結構包括第一介電層、電荷儲存層、第二介電層、第一導體層與第一硬罩幕層。第一介電層位在基底上。電荷儲存層位在第一介電層上。第二介電層位在電荷儲存層上。第一導體層位在第二介電層上。第一硬罩幕層位在第一導體層上。在第二區中的基底上形成介電材料層。在第二區中的介電材料層上形成第二導體層。形成第一圖案化光阻層，其中第一圖案化光阻層暴露出第一區中的第一硬罩幕層與第二區中的部分介電材料層。利用第一圖案化光阻層作為罩幕，移除由第一圖案化光阻層所暴露出的第一硬罩幕層與由第一圖案化光阻層所暴露出的部分介電材料層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，由第一圖案化光阻層所暴露出的第一硬罩幕層與由第一圖案化光阻層所暴露出的部分介電材料層的移除方法可包括進行蝕刻製程。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，在上述蝕刻製程中，第一硬罩幕層的蝕刻率與介電材料層的蝕刻率的比值範圍可為1.5至1。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，在上述蝕刻製程中，第一硬罩幕層的蝕刻率與介電材料層的蝕刻率的比值範圍可為1.3至1。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，蝕刻製程例如是乾式蝕刻製程。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一圖案化光阻層可覆蓋部分第一硬罩幕層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，在移除由第一圖案化光阻層所暴露出的第一硬罩幕層之後，可留下被第一圖案化光阻層所覆蓋的部分第一硬罩幕層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，堆疊結構更可包括第二硬罩幕層。第二硬罩幕層位在第一硬罩幕層與第一導體層之間。在移除由第一圖案化光阻層所暴露出的第一硬罩幕層之後，第一圖案化光阻層可暴露出第二硬罩幕層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括下步驟。利用第一圖案化光阻層作為罩幕，移除由第一圖案化光阻層所暴露出的第二硬罩幕層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一圖案化光阻層可覆蓋部分第二硬罩幕層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，在移除由第一圖案化光阻層所暴露出的第二硬罩幕層之後，可留下被第一圖案化光阻層所覆蓋的部分第二硬罩幕層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括以下步驟。在移除由第一圖案化光阻層所暴露出的部分介電材料層之後，利用第一圖案化光阻層作為罩幕，在第二導體層的兩側的基底中形成兩個摻雜區。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括以下步驟。在形成摻雜區之後，移除第一圖案化光阻層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第二導體層的形成方法可包括以下步驟。在第二區中的介電材料層上形成導體材料層。在堆疊結構與導體材料層上共形地形成硬罩幕材料層。在第二區中的硬罩幕材料層上形成第二圖案化光阻層。第二圖案化光阻層不位在第一區中的堆疊結構的正上方。移除由第二圖案化光阻層所暴露出的部分硬罩幕材料層，而形成第二硬罩幕層。移除由第二硬罩幕層所暴露出的第二區中的部分導體材料層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，在移除由第二硬罩幕層所暴露出的第二區中的部分導體材料層的過程中，可同時降低第一區中的第一硬罩幕層的高度。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一圖案化光阻層可覆蓋第二導體層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括以下步驟。在堆疊結構的側壁上形成間隙壁。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括以下步驟。在第一區中的基底中形成隔離結構。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，部分堆疊結構可位在隔離結構的正上方。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一區例如是記憶體區。第二區例如是邏輯元件區。
基於上述，在本發明一實施例的半導體結構的製造方法中，利用第一圖案化光阻層作為罩幕，移除由第一圖案化光阻層所暴露出的第一硬罩幕層與由第一圖案化光阻層所暴露出的部分介電材料層。藉此，可降低製程複雜度與製造成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為根據本發明一實施例的半導體結構的製造流程剖面圖。
請參照圖1A，提供基底100。基底100具有第一區R1與第二區R2。基底100可為半導體基底，如矽基底。在一些實施例中，第一區R1可為記憶體區，且第二區R2可為邏輯元件區。舉例來說，記憶體區可為非揮發性記憶體區(如，快閃記憶體區)，且邏輯元件區可為高壓元件區(如，高壓電晶體元件區)，但本發明並不以此為限。此外，可在第一區R1中的基底100中形成隔離結構102。另外，可在第二區R2中的基底100中形成隔離結構104。隔離結構102與隔離結構104例如是淺溝渠隔離結構。隔離結構102與隔離結構104的材料例如是氧化矽。在一些實施例中，隔離結構102與隔離結構104可藉由相同製程同時形成。
接著，在第一區R1中的基底100上形成堆疊結構106。部分堆疊結構106可位在隔離結構102的正上方。堆疊結構106包括介電層108、電荷儲存層110、介電層112、導體層114與硬罩幕層116。介電層108位在基底100上。介電層108的材料例如是氧化矽。電荷儲存層110位在介電層108上。電荷儲存層110例如是浮置閘極(floating gate)。電荷儲存層110的材料例如是摻雜多晶矽、未摻雜多晶矽或其組合。介電層112位在電荷儲存層110上。介電層112可為單層結構或多層結構。介電層112的材料例如是氧化矽、氮化矽或其組合。在一些實施例中，介電層112可為氧化矽層/氮化矽層/氧化矽層(ONO)的複合層。導體層114位在介電層112上。導體層114可用以作為控制閘極。導體層114的材料例如是摻雜多晶矽。硬罩幕層116位在導體層114上。硬罩幕層116的材料例如是氮化矽。此外，堆疊結構106更可包括硬罩幕層118。硬罩幕層118位在硬罩幕層116與導體層114之間。硬罩幕層118的材料例如是氧化矽。
此外，可在堆疊結構106的側壁上形成間隙壁120。間隙壁120可為單層結構或多層結構。間隙壁120的材料例如是氧化矽、氮化矽或其組合。在本實施例中，間隙壁120是以多層結構為例。但本發明並不以此為限。舉例來說，間隙壁120可包括間隙壁122與間隙壁124。間隙壁122位在堆疊結構106的側壁上。間隙壁122的材料例如是氧化矽。間隙壁124位在間隙壁122上。間隙壁124的材料例如是氮化矽。
在一些實施例中，可在間隙壁120的一側的基底100上形成介電層126。介電層126的材料例如是氧化矽。此外，可在介電層126上形成導體層128。導體層128可為單層結構或多層結構。導體層128的材料例如是摻雜多晶矽。另外，可在間隙壁120與導體層128之間形成介電層130。介電層130的材料例如是氧化矽。
另一方面，在第二區R2中的基底100上形成介電材料層132。介電材料層132的材料例如是氧化矽。介電材料層132的形成方法例如是熱氧化法。
接著，可在第二區R2中的介電材料層132上形成導體材料層134。導體材料層134的材料例如是摻雜多晶矽。導體材料層134的形成方法例如是化學氣相沉積法。
然後，可在堆疊結構106與導體材料層134上共形地形成硬罩幕材料層136。硬罩幕材料層136的材料例如是氧化矽。硬罩幕材料層136的形成方法例如是化學氣相沉積法。
接著，可在第二區R2中的硬罩幕材料層136上形成圖案化光阻層138。在一些實施例中，圖案化光阻層138不位在第一區R1中的堆疊結構106的正上方。圖案化光阻層138可藉由微影製程來形成。
請參照圖1B，可移除由圖案化光阻層138所暴露出的部分硬罩幕材料層136，而形成硬罩幕層136a。亦即，在第一區R1與第二區R2中，未被圖案化光阻層138所覆蓋的硬罩幕材料層136會被移除。此外，由圖案化光阻層138所暴露出的部分硬罩幕材料層136的移除方法例如是乾式蝕刻法。
接著，可移除圖案化光阻層138。圖案化光阻層138的移除方法例如是乾式剝離法(dry stripping)或濕式剝離法(wet stripping)。
請參照圖1C，可移除由硬罩幕層136a所暴露出的第二區R2中的部分導體材料層134，藉此可在第二區R2中的介電材料層132上形成導體層134a。導體層134a可用以作為閘極。由硬罩幕層136a所暴露出的部分導體材料層134的移除方法例如是乾式蝕刻法。在一些實施例中，在移除由硬罩幕層136a所暴露出的第二區R2中的部分導體材料層134的過程中，可同時降低第一區R1中的硬罩幕層116的高度。在一些實施例中，在移除由硬罩幕層136a所暴露出的第二區R2中的部分導體材料層134的過程中，可同時降低第一區R1中的間隙壁120的高度。在一些實施例中，在移除由硬罩幕層136a所暴露出的第二區R2中的部分導體材料層134的過程中，可同時移除第一區R1中的導體層128。
在一些實施例中，在移除由硬罩幕層136a所暴露出的部分導體材料層134的蝕刻過程中，硬罩幕層136a可被逐漸消耗而移除，但本發明並不以此無限。在另一些實施例中，可藉由額外進行的製程(如，蝕刻製程等)來移除硬罩幕層136a。在一些實施例中，在形成導體層134a之後，可進行清洗製程。此外，介電層126與介電層130可在上述清洗製程中被移除。
請參照圖1D，形成圖案化光阻層140，其中圖案化光阻層140暴露出第一區R1中的硬罩幕層116與第二區R2中的部分介電材料層132。在一些實施例中，圖案化光阻層140可覆蓋導體層134a。在一些實施例中，圖案化光阻層140可覆蓋部分硬罩幕層116與部分硬罩幕層118。圖案化光阻層140可藉由微影製程來形成。
請參照圖1E，利用圖案化光阻層140作為罩幕，移除由圖案化光阻層140所暴露出的硬罩幕層116與由圖案化光阻層140所暴露出的部分介電材料層132。藉此，可形成位在導體層134a與基底100之間的介電層132a。介電層132a可用以作為閘介電層。在一些實施例中，在移除由圖案化光阻層140所暴露出的硬罩幕層116之後，可留下被圖案化光阻層140所覆蓋的部分硬罩幕層116，而形成硬罩幕層116a。此外，在移除由圖案化光阻層140所暴露出的硬罩幕層116之後，圖案化光阻層140與硬罩幕層116a可暴露出硬罩幕層118。
另外，由圖案化光阻層140所暴露出的硬罩幕層116與由圖案化光阻層140所暴露出的部分介電材料層132的移除方法可包括進行蝕刻製程。蝕刻製程例如是乾式蝕刻製程。在一些實施例中，在上述蝕刻製程中，硬罩幕層116的蝕刻率與介電材料層132的蝕刻率的比值範圍可為1.5至1。在一些實施例中，在上述蝕刻製程中，硬罩幕層116的蝕刻率與介電材料層132的蝕刻率的比值範圍可為1.3至1。
請參照圖1F，在移除由圖案化光阻層140所暴露出的部分介電材料層132之後，可利用圖案化光阻層140作為罩幕，在導體層134a的兩側的基底100中形成兩個摻雜區142。摻雜區142可為輕摻雜汲極區(lightly doped drain，LDD)。摻雜區142的形成方法例如是離子植入法。
在一些實施例中，可利用圖案化光阻層140作為罩幕，移除由圖案化光阻層140所暴露出的硬罩幕層118。藉此，可暴露出導體層114，以利於在後續製程中形成電性連接至導體層114的接觸窗(未示出)。此外，可在形成摻雜區142之前或之後，移除由圖案化光阻層140所暴露出的硬罩幕層118。在一些實施例中，在移除由圖案化光阻層140所暴露出的硬罩幕層118之後，可留下被圖案化光阻層140所覆蓋的部分硬罩幕層118，而形成硬罩幕層118a。另外，由圖案化光阻層140所暴露出的硬罩幕層118的移除方法例如是乾式蝕刻製程。
在本實施例中，是在移除圖案化光阻層140之前，移除由圖案化光阻層140所暴露出的硬罩幕層118，以暴露出導體層114，但本發明並不以此為限。在另一些實施例中，也可在移除圖案化光阻層140之後，藉由後續進行的製程(如，蝕刻製程等)來移除由硬罩幕層116a所暴露出的硬罩幕層118，以暴露出導體層114。
另外，在形成摻雜區142之後，可移除圖案化光阻層140。圖案化光阻層140的移除方法例如是乾式剝離法或濕式剝離法。
此外，用以形成第一區R1中的元件(如，記憶體元件)以及第二區R2中的元件(如，邏輯元件)的後續製程為所屬技術領域具有通常知識者所周知，於此不再說明。
基於上述實施例可知，在上述半導體結構10的製造方法中，利用圖案化光阻層140作為罩幕，移除由圖案化光阻層140所暴露出的硬罩幕層116與由圖案化光阻層140所暴露出的部分介電材料層132。藉此，可減少製程步驟與光罩數量，進而降低製程複雜度與製造成本。
綜上所述，在上述實施例的半導體結構的製造方法中，由於可將第一區的元件的製造流程與第二區中的元件的製造流程進行整合，因此可減少製程步驟與光罩數量，進而降低製程複雜度與製造成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體結構
100:基底
102, 104:隔離結構
106:堆疊結構
108, 112, 126, 130, 132a:介電層
110:電荷儲存層
114, 128, 134a:導體層
116, 116a, 118, 118a, 136a:硬罩幕層
120:間隙壁
122, 124:間隙壁
132:介電材料層
134:導體材料層
136:硬罩幕材料層
138, 140:圖案化光阻層
142:摻雜區
R1:第一區
R2:第二區
圖1A至圖1F為根據本發明一實施例的半導體結構的製造流程剖面圖。
100:基底
102,104:隔離結構
106:堆疊結構
108,112,132a:介電層
110:電荷儲存層
114,134a:導體層
116a,118:硬罩幕層
120:間隙壁
122,124:間隙壁
140:圖案化光阻層
R1:第一區
R2:第二區
Claims (20)
- 一種半導體結構的製造方法，包括： 提供基底，其中所述基底具有第一區與第二區； 在所述第一區中的所述基底上形成堆疊結構，其中所述堆疊結構包括： 第一介電層，位在所述基底上； 電荷儲存層，位在所述第一介電層上； 第二介電層，位在所述電荷儲存層上； 第一導體層，位在所述第二介電層上；以及 第一硬罩幕層，位在所述第一導體層上； 在所述第二區中的所述基底上形成介電材料層； 在所述第二區中的所述介電材料層上形成第二導體層； 形成第一圖案化光阻層，其中所述第一圖案化光阻層暴露出所述第一區中的所述第一硬罩幕層與所述第二區中的部分所述介電材料層，且所述第一圖案化光阻層直接接觸所述第二導體層的頂面；以及 利用所述第一圖案化光阻層作為罩幕，移除由所述第一圖案化光阻層所暴露出的所述第一硬罩幕層與由所述第一圖案化光阻層所暴露出的部分所述介電材料層。
- 如請求項1所述的半導體結構的製造方法，其中由所述第一圖案化光阻層所暴露出的所述第一硬罩幕層與由所述第一圖案化光阻層所暴露出的部分所述介電材料層的移除方法包括進行蝕刻製程。
- 如請求項2所述的半導體結構的製造方法，其中在所述蝕刻製程中，所述第一硬罩幕層的蝕刻率與所述介電材料層的蝕刻率的比值範圍為1.5至1。
- 如請求項2所述的半導體結構的製造方法，其中在所述蝕刻製程中，所述第一硬罩幕層的蝕刻率與所述介電材料層的蝕刻率的比值範圍為1.3至1。
- 如請求項2所述的半導體結構的製造方法，其中所述蝕刻製程包括乾式蝕刻製程。
- 如請求項1所述的半導體結構的製造方法，其中所述第一圖案化光阻層覆蓋部分所述第一硬罩幕層。
- 如請求項6所述的半導體結構的製造方法，其中在移除由所述第一圖案化光阻層所暴露出的所述第一硬罩幕層之後，留下被所述第一圖案化光阻層所覆蓋的部分所述第一硬罩幕層。
- 如請求項1所述的半導體結構的製造方法，其中所述堆疊結構更包括： 第二硬罩幕層，位在所述第一硬罩幕層與所述第一導體層之間，其中 在移除由所述第一圖案化光阻層所暴露出的所述第一硬罩幕層之後，所述第一圖案化光阻層暴露出所述第二硬罩幕層。
- 如請求項8所述的半導體結構的製造方法，更包括： 利用所述第一圖案化光阻層作為罩幕，移除由所述第一圖案化光阻層所暴露出的所述第二硬罩幕層。
- 如請求項9所述的半導體結構的製造方法，其中所述第一圖案化光阻層覆蓋部分所述第二硬罩幕層。
- 如請求項10所述的半導體結構的製造方法，其中在移除由所述第一圖案化光阻層所暴露出的所述第二硬罩幕層之後，留下被所述第一圖案化光阻層所覆蓋的部分所述第二硬罩幕層。
- 如請求項1所述的半導體結構的製造方法，更包括： 在移除由所述第一圖案化光阻層所暴露出的部分所述介電材料層之後，利用所述第一圖案化光阻層作為罩幕，在所述第二導體層的兩側的所述基底中形成兩個摻雜區。
- 如請求項12所述的半導體結構的製造方法，更包括： 在形成兩個所述摻雜區之後，移除所述第一圖案化光阻層。
- 如請求項1所述的半導體結構的製造方法，其中所述第二導體層的形成方法包括： 在所述第二區中的所述介電材料層上形成導體材料層； 在所述堆疊結構與所述導體材料層上共形地形成硬罩幕材料層； 在所述第二區中的所述硬罩幕材料層上形成第二圖案化光阻層，其中所述第二圖案化光阻層不位在所述第一區中的所述堆疊結構的正上方； 移除由所述第二圖案化光阻層所暴露出的部分所述硬罩幕材料層，而形成第二硬罩幕層；以及 移除由所述第二硬罩幕層所暴露出的所述第二區中的部分所述導體材料層。
- 如請求項14所述的半導體結構的製造方法，其中在移除由所述第二硬罩幕層所暴露出的所述第二區中的部分所述導體材料層的過程中，同時降低所述第一區中的所述第一硬罩幕層的高度。
- 如請求項1所述的半導體結構的製造方法，其中所述第一圖案化光阻層覆蓋所述第二導體層。
- 如請求項1所述的半導體結構的製造方法，更包括： 在所述堆疊結構的側壁上形成間隙壁。
- 如請求項1所述的半導體結構的製造方法，更包括： 在所述第一區中的所述基底中形成隔離結構。
- 如請求項18所述的半導體結構的製造方法，其中部分所述堆疊結構位在所述隔離結構的正上方。
- 如請求項1所述的半導體結構的製造方法，其中所述第一區包括記憶體區，且所述第二區包括邏輯元件區。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020182786A1 (en) * | 2001-03-07 | 2002-12-05 | Sun-Chieh Chien | Memory structure with thin film transistor and method for fabricating the same |
| US20160049525A1 (en) * | 2014-08-18 | 2016-02-18 | United Microelectronics Corp. | Flash memory and method of manufacturing the same |
| US20200227426A1 (en) * | 2019-01-15 | 2020-07-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Boundary structure for embedded memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512017B2 (en) * | 2005-12-21 | 2009-03-31 | Intel Corporation | Integration of planar and tri-gate devices on the same substrate |
| JP5309601B2 (ja) * | 2008-02-22 | 2013-10-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US8173548B2 (en) * | 2010-05-28 | 2012-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse planarization method |
| CN104465386A (zh) * | 2013-09-24 | 2015-03-25 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
| TWI571973B (zh) * | 2014-12-29 | 2017-02-21 | 力晶科技股份有限公司 | 非揮發性記憶體的製造方法 |
| US9853039B1 (en) * | 2016-12-13 | 2017-12-26 | Cypress Semiconductor Corporation | Split-gate flash cell formed on recessed substrate |
-
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-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020182786A1 (en) * | 2001-03-07 | 2002-12-05 | Sun-Chieh Chien | Memory structure with thin film transistor and method for fabricating the same |
| US20160049525A1 (en) * | 2014-08-18 | 2016-02-18 | United Microelectronics Corp. | Flash memory and method of manufacturing the same |
| US20200227426A1 (en) * | 2019-01-15 | 2020-07-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Boundary structure for embedded memory |
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