TW201001211A - Electrically driven optical proximity correction - Google Patents
Electrically driven optical proximity correction Download PDFInfo
- Publication number
- TW201001211A TW201001211A TW098103285A TW98103285A TW201001211A TW 201001211 A TW201001211 A TW 201001211A TW 098103285 A TW098103285 A TW 098103285A TW 98103285 A TW98103285 A TW 98103285A TW 201001211 A TW201001211 A TW 201001211A
- Authority
- TW
- Taiwan
- Prior art keywords
- layout
- extracted
- electrical characteristic
- layer
- reticle
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
201001211 六、發明說明: 【發明所屬之技術領域】 本揭示案大體而言係關於製造設計,且更特定言之係關 於使用電子驅動光學鄰近校正(ED〇pC)製造積體電路之設 計。 【先前技術】 光學鄰近校正(OPC)通常用於積體電路之設計以校正存 在於初始光罩布局上之圖案之間的差異及如何使用光學微 ( 術將此等圖案印刷在半導體晶圓上。典型操作包括 光罩特徵之片段化及後續變形,以確保印刷在晶圓上之釺 構嚴密類似於初始光罩布局中所體現之目標形狀。詳言 之,在接收初始光罩布局後,典型〇pc操作藉由產生辅助 特徵及針對蝕刻偏差(etch bias)設定特徵大小而開始。此 後接著片段化以產生邊緣,該等邊緣隨後可移動以產生目 才不形狀。執行光學及抗蝕劑模型支援之微影模擬以幫助判 r 冑抗㈣11形狀。印刷形狀與初始光罩布局中所體現之目標 狀特徵之間的邊緣置放誤差係於許多位點處確定,且用 以確定減少此等誤差所需的光罩布局中之形狀之邊緣移動 之量本質上,邊緣置放誤差(EPE)係初始光罩布局中之 案與模擬之輸出之間存在的干擾多少之度量。若存在大 干擾貝JOPC適當地移動初始光罩布局中之邊緣及形狀 以控制EPE之量。—旦OPC已判定該等EPE受控制,即產 生一輸出光罩布局並將該光罩布局轉移至 (_khouse)以用於光罩製備。 灰㈣ I38092.doc 201001211 存在與使用此OPC方法相關聯之若干缺點一個缺點 為,此0PC方法集中在藉由最小化EPE來維持形狀之邊緣 以獲得初始光罩布局與微影模擬輸出(亦即,將印刷在晶 圓上之布局)之間的圖案保真性上,但此未必保證將麟 I等形狀之電特性。舉例而言,經過電晶體之電流與間極 長度成反比,而EPE之最小化導致對閉極長度之線性控 制’此暗不非矩形形狀可實際展現更準確之電行為。此不 能保證理想電行為特性在製造期間影響參數良率β另一缺 =’量計算工作量花費在校正自災難性良率觀點 角落及其他區域。 力非關鍵且可能僅為重要的 【發明内容】 在-項實㈣中,存在—㈣於執行—電子驅動光學鄰 近权正之方法。在此實施例中,該方法包含:接收一表干 u 2自由特徵及邊緣界定的複數個分層形狀之積體電 布局;對該光罩布局執行一微影模擬 之每-層的該微影模擬之輸出提 4罩布局 凡W 電軋特性;判定噹所 提取之電氣特性是否與一目標電氣特性。 定積體電路光罩布局令之一層的所,回…於判 目標電氣特性一致來調整該光罩布乃中::氣特性不與該 狀之邊緣。 罩布局中的該複數個分層形 在一第二實施例中,存在一種用於一 鄰近校正之雷腦系铋^φ 執仃—電子驅動光學 鄰近,正之電Μ統。在此電腦^中,存在操 >一處理單元相關聯之至少-處理器翠元記憶體。一積體 138092.doc 201001211 電路光罩屋生模組可储存於記憶體中且可由該至少一處理 單元執行。該積體電路光罩產生模組包含—輸人組件,其 經組態以接收一含有各自由特徵及邊緣界定之複數個分層 形狀的初始光罩布局。—微影模擬組件經組態以對該初始 光罩布局執行一模擬。電子驅動光學鄰近校正組件經組態 以校正初始光罩布局與模擬光罩布局之間的差p電子驅 動光學鄰近校正組件包含一經組態以自模擬光罩布局提取 每一層之電氣特性之電氣特性提取組件。電氣特性比較組 件經組態以判定所提取之電氣特性是否與一目標電氣特性 一致。一邊緣調整組件經組態以回應於判定一層之所提取 之電氣特性不與該目標電氣特性—致而調整初始光罩布局 中的複數個分層形狀之邊緣。 在一第三實施例中,提供一種儲存電腦指令之電腦可讀 媒體,該等電腦指令在執行時使—電腦系統執行—電子驅 動光學鄰近校正。該等電腦指令包含:接收一表示各自由 特徵及邊緣界定的複數個分層形狀之積體電路光罩布局; 對該光罩布局執行一微影模擬;自對於該光罩布局之每一 層的該微影模擬之輸出提取—電氣特性;判定該所提取之 電氣特性是否與-目標電氣特性—致;及回應於判定積體 電路光罩布局中之-層的所提取之電氣特性*與該目標電 氣特性一致來調整該光罩布局中的該複數個分層形狀之邊 緣。 【實施方式】 本揭示案之實施例係針對電子驅動〇PC(EDC)pc),除了 138092.doc 201001211 確保初始光罩布局與微影模擬輸出之間的囷案保真度之 外,EDOPC保證初始光罩布局中之形狀之電特性’。、替二如 習知0卩(:技#中所進行的向±游推進製造資訊 中之EDOPC向下游推進設計資訊, Οι戈11平几區玫之關磁
性,從而實現製造循環之其他開放式設計之閉人。詳a 之’本文巾所描述之则心法以―電㈣性料步㈣ 代邊緣置放誤差(EPE)計算。注意,咖仍用於確保圖案保 真度(例如,以防止電短路及開路)。ED〇pc與習知〇pc之 間的其他變化包括基於EPE之邊緣移動自基於功率或效能 之邊緣移動步驟所取代。又,對於待執行(以獲得最小^ 之EPE)的QPC迭代數目之決策係在ED〇pc中藉由功率或效 能判定中之誤差來決^。基本上,為了僅移動某些關鍵邊 緣以最小化實際與目標電行為之間的差異,此ED〇pc技術 使用如設計資訊中所體現之設計意圖作為〇pc之目標。另 外’此EDOPC方法具有較習知〇PC方法增加的降低光罩複 雜性之改良’因為並非光罩上之所有特徵都為電性關鍵 的。因此,EDOPC允許將OPC計算卫作量集中在電性關鍵 之區域。 圖1為提供根據本揭示案之一項實施例的ED〇pc之積體 電路光罩產生模組100的示意方塊圖。積體電路光罩產生 模組100包含一經組態以接收輸入及輸出之輸入/輸出組件 110。詳言之,輸入/輸出組件! 10經組態以接收一表示各 自由特徵及邊緣界定之複數個分層形狀的積體電路光罩布 局作為一輸入。典型光罩布局包括一多晶矽層、接觸層、 138092.doc 201001211 金屬層、作用層(擴散層)及通孔層,每一層具有其自身由 特徵及邊緣界定之形狀。在已對該光罩布局上執行了將在 下文中解釋之若干處理動作之後,輸入/輸出組件110經組 態以將經處理之光罩布局輸出至一光罩製作廠以用於光罩 製備。 一特徵處理組件120自輸入/輸出組件110接收該光罩布 局且經組態以執行該布局中之特徵之預處理。詳言之,特 徵處理組件12 0產生辅助特徵且針對蝕刻偏差設定特徵大 小。如熟習此項技術者所熟知的,產生辅助特徵包括主光 罩增強技術,諸如在實際晝出形狀周圍產生形狀以用於改 良光之聚焦深度以幫助印刷,而產生大小特徵包括將預校 準偏差添加至該等畫出形狀以用於印刷'触刻及其他處理 步驟。
片段化組件13〇對該光罩布局中之該等分層形狀執行片 段化。一般而言,片段化組件130將選取該等分層形狀之 邊緣並將其片段化成小條帶(例如,1G細至15 nm)。該等 邊緣之片段化增強在片段化之後執行之微影模擬,且使該 模擬之輸出與初始光罩布局之間的特徵之比較更容易。注^ 意,所執行的片段化之類型將視布局中所處理之層及布局 中所體現之技術而定。 微影模擬組件14〇在片段化之後對該光罩布局執行—模 擬。微影模擬模擬初始光罩布局中所陳述之分層形狀及其 特徵在實際晶圓上看起來如何。更特定言之,微影模擬二 積體電路設計者知道光阻裝備是否可準確地印刷其積體4 138092.doc 201001211 路布局。典型微影模擬將利用—資料庫,該f料庫特徵化 裝備、材料及㈣以模擬及導出—特定布局之製造過程, 其中輸出為將印刷在一晶圓上的布局之模擬。 EDOPC組件⑼經組態以校正初始光罩布局與模擬光罩 布局之間的差異。&了確保初始光罩布局與微影模擬輸出 之間的圖案保真度(其為習知〇pc之典型功能)之外, EDOPC組件150藉由僅移動將最小化實際與目標電氣特性 行為之間的差異4某些關鍵邊緣來保證初#光罩布局中之 形狀之電特性。 如圖1中所示,EDOPC組件15〇包括一經組態以自模擬光 罩布局提取每一層之電氣特性之電氣特性提取組件16〇。 自每一層提取之電氣特性視光罩布局中之層(亦即,多晶 矽層、接觸層、金屬層、作用層及通孔層)而定。在一項 實施例中,所提取之電氣特性包含一多晶矽層之開/關電 流、一接觸層之電阻及一金屬層之電阻及電容、一作用層 之電流及一通孔層之電阻。熟習此項技術者將認識到,可 提取其他電氣特性來替代不同於以上之電氣特性、可提取 除了不同於以上之電氣特性之外的其他電氣特性或可提取 其他電氣特性來與不同於以上之電氣特性組合。 通常,可以多種方式提取此等電氣特性。一般而言,藉 由研究隱藏在特定層之電氣行為之後的實體機制及導出自 晝出形狀之模擬等高線影像提取電氣資訊之策略來提取電 氣特性。以下為如何提取多晶矽層之電流的一項實例。 EDOPC組件150進一步包括一電氣特性比較組件17〇,其 138092.doc -9- 201001211 經組態以判定所提取之電氣特性是否與初始光罩布局中所 陳述之目標電氣特性一致。詳言之,電氣特性比較組件 170藉由確定一特定電氣特性是否在規格内來判定所提取 之電氣特性是否與目標電氣特性一致,在一項實施例中, 該特定電氣特性為功率及/或效能計算。藉由使用熟知公 式來執行功率或效能計算。在已進行此計算之後,判定功 率及/或效能是否在設計規格内。熟習此項技術者將認識 到,其他特性可用以確定所提取之電氣特性是否與目標電 j特性(諸如,電阻、電容、接通電流驅動強度或漏電 致。若t氣特性計算在規格Θ,則冑光罩布局發送至輸 二/輸出組件110並轉移至一光罩製作廠。另一方面,若電 氣特性不在規格内,則進行邊緣調整,直至已保留了電信 號保真度(亦即,電氣特性在設計規格内)為止。 邊緣調整組件180經組態以回應於判定一層之所提取之 電氣特性不與目標電氣特性一致而調整光罩布局中的該 :屯狀之邊緣。詳言之,邊緣調整組件刚根據所提取 之電氣特性與目標電氣特性之間的差異來調整光罩布局之 該等層中之形狀的邊緣。在一項實施例中,邊緣調整組件 180根據與功率或效能規格之差來調整邊緣。—般而+ 移^邊緣以使得圖案保真度得以維持且同時使用該等^狀 之電氣特性作為最佳化約束。此 y 之开”…麻、 术 J包括以使用控制所考慮 狀及電氣關係的基本方程組朝著: “特性移動電流電氣特性的方式移:目 整組件18°根據微影模擬之輸出與積體電路光罩布= I38092.doc 201001211 所指明的EPE來調整邊緣。藉由使用習知〇pc技術來產生 EPE ° —旦調整導致電氣特性在規格内,則將光罩布局發 送至輸入/輸出組件11〇並轉移至一光罩製作廠。以下為如 何使用電氣特性差異及EPE對於多晶矽層執行邊緣調整之 一實例。 圖2為描述提供根據本揭示案之一項實施例的ed〇pc之 過程200的流程圖。過程2〇〇在21〇開始,其中輸入/輸出組 件110接收初始光罩布局。特徵處理組件120接收初始光罩 布局,且在220產生輔助特徵,且在23〇針對蝕刻偏差設定 特徵大小。接下來’在240發生片段化以確保印刷在晶圓 上之結構嚴密類似於體現於初始光罩布局中之目標形狀。 如上文所提及,片段化包括選取初始光罩布局中之分層形 狀之邊緣及將該等邊緣片段化成小條帶,使得模擬之輸出 與光罩布局之間的特徵之比較更容易。在片段化之後在 250執行微影模擬。微影模擬模擬初始光罩布局中所陳述 之分層形狀及其特徵在實際晶圓上看起來如何。 在260,EDOPC組件150之電氣特性提取組件16〇自模擬 光罩布局提取每一層之電氣特性。如上文所提及,自每一 層提取之電氣特性視光罩布局中之層(亦即,多晶矽層、 接觸層、金屬層、作用層及通孔層)而定。在27〇, ED0PC 組件150中之電氣特性比較組件17〇判定所提取之電氣特性 是否與初始光罩布局中所陳述之目標電氣特性一致。如上 文所提及,在一項實施例中,針對電氣特性執行功率或效 能計算,且將其與設計規格比較以判定需要何種程度的形 138092.doc 201001211 狀之邊緣之調整。在280, ED〇PC組件15〇之邊緣調整組件 180經組態以調整光罩布局中之分層形狀之邊緣,直至在 270反覆判定與光單布局之層中的特定形狀相關聯之電氣 特與規#致為止…旦電氣特性(例如,功率或效能) 計算在規格内,則在29G接受光罩布局並將其轉移至光罩 製作廠。 前述流程圖展示與提供根據本揭示案之一項實施例的 EDOPC相關聯之處理功能中之一些。在此方面,每一區塊 表示-與執行此等功能相關聯之過程動作。亦應注意,在 -些替代實施例中’以區塊說明之動作可不按圖中所說明 之次序發生,或例如,視所包括之動作而定,該等動作實 際上可大體上同時或以相反次序執行。又,一般熟習此項 技術者將認識到,可添加描述處理功能之額外區塊。 圖3為描述提供根據本揭示案之一項實施例的用於積體 電路光罩布局内之多晶珍層之ED〇pc之過程的示意方
J 塊圖。雖然以下描述係針對提供多晶石夕層之肋㈣,作熟 習此項技術者將認識到,此實施例之教示適用於其他層, 雖然歸因於每—個別層而在電氣特性提取上存在一也差 異。舉例而言,替代使用電流作為電氣特性(如在多晶石夕 層中),布局中之其他層(例如,接觸層、金屬層、作用層 將提取不同電氣特性。在_項實施例中,接觸 層之所提取之電氣特性為電阻;金屬層之電氣特性為電阻 =各,作用層之電氣特性為電流;且通孔層之電氣特性 為電阻。 I38092.doc 12 201001211 在圖3中,在310執行基於準確性之片段化。如上文所提 及’片段化包括選取初始光罩布局中之分層形狀之邊緣及 將該專邊緣片段化成小條帶,使得模擬之輸出與光罩布局 之間的特徵之比較更容易。選定片段大小通常在丨〇 11„1至 15 nm之間。片段大小表示光罩複雜性與準確性之間的折 衷°就電流匹配準確性而言,較小片段允許較佳聚合,但 導致高度複雜之光罩’從而增加光罩成本。小片段亦可轉 換為較高計算時間,因此’確定片段大小係基於對於多晶 矽層而言所要的電流匹配之準確性。 在片段化之後,在320執行微影模擬。如上文所提及, 微影模擬模擬布局之多晶矽層中之形狀及其特徵在實際晶 圓上看起來如何。 在微影模擬之後,提取電氣特性。在此實施例中,因為 多晶石夕層為感興趣之層,所以在300執行基於等高線之電 流計算。為了分析多晶矽等高線之行為,基於等高線之電 流計算包括使用分割技術。此分割技術作用於以下基本原 理:可將任何電晶體表示為平行電晶體(稱為切片(slice)) 之一集合,只要該集合之寬度之和等於電晶體之寬度。假 §又切片足夠小以具有,(·互定閘極長度。結果,使用一積體電 路重點模擬程式(SPICE)產生之映射曲線將此長度映射至 切片電流。不同曲線用於接通及斷開電流β接著將切片電 流相加以提供總電晶體電流,接著使用該總電晶體電流來 確定§亥等電晶體之有效閘極長度。 如圖3中所示,如初始光罩布局之設計中所陳述,在34〇 138092.doc . 13. 201001211 比較計算出之電流與目標接通及斷開電流(1。。及〗。一 ^在 35〇,移動該層中之形狀之邊緣的邊緣移動或調整,直至 目標接通及斷開電流(1。„及1。„)與規格一致為止。除了保留 電L號保真度之外,邊緣調整亦藉由考慮EpE及光罩增強 誤差因數(MEEF)來調整邊緣以確保圖案保真度,在此狀 况下兩者皆為自初始光罩布局與模擬輸出之間的差異獲 得的熟知OPC確定。
在圖3中所示之實施例中’利用有效閘極長度來計算考 慮中的待施加至閘極之抗蝕劑偏差的量(方程式。 ^resist ~Leff ~Lratgel ⑴ 接著使用MEEF將抗蝕劑偏差轉換為光罩上的偏差量(方 程式2)。
其中MEEF =
MEEF (2) ^CDn dCD, ⑶ mask
對於每一對相鄰片段,計算等高線與目標之間的左邊及 右邊EPE(分別為EPEleft&EPEright)。按EPE之比率在左片段 與右片段之間分離光罩偏差△Lmask,如方程式4及5中所 示0 EPEteJi lsLmask (EPElefi +EPEright ) (4) ^^righi 離从mask n'{EPElefl +EPErighl) (5) 138092.doc -14- 201001211 因為在邊緣移動區塊執行之EDOPC本質上最小化目標與 抗敍劑等高線之間的接通電流差異,所以此可用公式表示 為最佳化問題。舉例而言,給定:具有η個電晶體之多晶 矽光罩’對於閘極區域(先前界定為多晶矽重疊作用區 域):
最小化:y|/ ~i I /»1 ' ^leakage,! — ^nomjeakagej^^ 對於非閘極區域,確保: (0 觸點上之最小重疊; (η)最小多晶矽對多晶矽間隔; (iii) 最小多晶矽對觸點間隔;及 (iv) 最小多晶矽寬度。 ^此EDOPC最佳化公式之目標功能在於藉由最小化目標與 抗触劑等高線之間的接通電流之差異的時序之準確性。此 處將漏電流用作為-約束以確保限制漏電流之良率不會由 於較高時序準確性而受影響。對於非關鍵多晶輕域,強 加某些良率檢查約束以避免災難性良率問胃,諸如開路及 短路。一旦此目標功能已最小化,則認為多晶石夕層之光罩 布局已準備好用於製造。 圖4展示-例示性計算環境_之示意圖,圖”所示之 積體電路光罩產生模組1〇〇可A兮斗μ s ^ ⑽了於該计异環境中操作。例示 性s十舁環境4〇〇僅為適合 十算展境的—項實例,且並不 欲楗礅關於本文中所描述 万/去的使用範疇或功能性的任 138092.doc 201001211 :=不:將計算環境400解釋為具有與圖〜所說明之 、牛之任-者或其組合有關的任何相依性或要求。 境彻中,存在一電腦4〇2,其在眾多其他通用 腦使用的孰統以或㈣下操作。可能適合於例示性電 不_個 算“、環境及7或組態之實例包括(但 cli⑽)Γ人電腦、飼服器電腦、精簡型用戶端(恤 件、旦裕型用戶端(thick cliem)、手持型或膝上型器 可程切m視訊轉換器、 了程式q費電子產品、網路pc、迷你電腦、大型電腦、 包括以上系統或器件中杯 ^ 類似物。 任—者的分散式計算環境,及其 可在電腦可執行指令(諸如程式模組)由電腦執行之普通 =文中描述例示性電腦402 一般而言,程式模組包括 人程式、物件(。bject)、組件、邏輯、資料結構等, ”執仃特定任務或實施特定抽象資料類型 術可在分散式計算環境中實踐,在分散式計算環境中2 務藉由經由通信網路鏈接之遠端處理器件來執行。在分散 ^十料3竟中’程式模組可位於包括記憶體儲存器件之本 端及遠端電腦儲存媒體中。 如圖4中所不’計算環境4〇〇中之電腦術係以通用計算 器件之形式展示。電腦搬之組件可包括(但不限於)一或多 個處理器或處理單元404、一系統記憶體4〇6及一將包括系 統記憶體406之各種系統組件耦接至處理器4〇 408。 138092.doc -16 - 201001211 匯流排408表示若干類型之匯流排結構中之任一者中的 一或多個,包括記憶體匯流排或記憶體控制器、周邊匯流 排、加速圖形埠,及使用多種匯流排架構中之任一者的處 理器或區域匯流排。藉由實例但非限制,該等架構包括工 業標準架構(ISA)匯流排、微通道架構(MCA)匯流排匕增強 ISA⑻SA)匯流排、視訊電子標準協會(VESa)區域匯^排 及周邊組件互連(PCI)匯流排。 電腦402通常包括多種電腦可讀媒體。該等媒體可為電 腦402可存取之任何可用媒體,且其包括揮發性及非揮發 性媒體、抽取式或非抽取式媒體。 在圖4中,系統記憶體406包括呈揮發性記憶體(諸如隨 機存取記憶體(RAM)41〇)及/或非揮發性記憶體(諸如r〇m 412)形式之電腦可讀媒體。含有有助於(諸如在起動期間) 在電腦402内的元件之間轉移資訊的基礎常式之81〇8 414 儲存於ROM 412中。RAM 410通常含有資料及/或處理器 404可直接存取及/或目前起作用之程式模組。 電腦402可進一步包括其他抽取式/非抽取式、揮發性/非 揮發性電腦儲存媒體◦僅藉由實例,圖4說明一用於讀取 及寫入非抽取式非揮發性磁性媒體(未圖示且通常稱為,,硬 碟(hard drive)")之硬碟機416、一用於讀取及寫入抽取式 非揮發性磁碟420(例如,"軟性磁碟”)之磁碟機418及—用 於用於讀取或寫入抽取式非揮發性光碟424(諸如,d ROM、DVD-ROM或其他光學媒體)之光碟機422。硬碟機 416、磁碟機41 8及光碟機422各自藉由一或多個資料媒體 138092.doc -17· 201001211 介面426而連接至匯流排408。 驅動機及其關聯電腦可讀媒體提供用於電腦402之電腦 可讀指令、資料結構、程式模組及其他資料之非揮發性儲 存。儘管本文中所描述之例示性環境使用一硬碟416、一 抽取式磁碟418及可移除光碟422,一般熟習此項技術者應 瞭解’亦可在例示性作業環境中使用可儲存可由電腦存取 之資料的其他類型之電腦可讀媒體,諸如匣式磁帶、快閃 5己憶卡、數位視訊光碟、RAM、ROM及其類似者。 許多程式模組可健存在硬碟416、磁碟420、光學碟片 422、ROM 41 2或RAM 410上,程式模組包括(藉由實例但 非限制)作業系統428、一或多個應用程式43〇、其他程式 模組432及程式資料434。作業系統428、一或多個應用程 式430、其他程式模組432及程式資料434或其某個組合中 之每一者可包括圖1中所示之積體電路光罩產生模組1〇〇之 實施。 使用者可經由可選輸入器件(諸如,鍵盤436及指標器件 438(諸如,,,滑鼠"))將命令及資訊輸入至電腦4〇2中。其他 輸入器件(未圖示)可包括麥克風、操縱桿、遊戲板、圓盤 式衛星電視天線、串列埠、掃描器、相機或其類似物。此 等及其他輸入器件經由—耦接至匯流排4〇8之使用者輸入 介面440而連接至處理器單元4〇4,但可藉由其他介面及匯 μ排、、’α構(諸如,並列埠、遊戲埠或通用串列匯流排 (USB))來連接。 可選監視器442或其他類型之顯示器件亦經由一介面(諸 138092.doc «18- 201001211 如’視訊配接器444)連接至匯流排4〇8。除了監視琴之 外’個人電腦通常包括諸如揚聲器及印表機之其他周邊輸 出器件(未圖示),其可經由輸出周邊介面446連接。 電腦402可使用至一或多個遠端電腦(諸如,遠端伺服器/ 電腦448)之邏輯連接而操作於一網路環境中。遠端電腦 448可包括本文中關於電腦402所描述之元件及特徵中之多 者或全部。 圖4中所示之邏輯連接為區域網路(lan)450及一般廣域 網路(WAN)452。該等網路連接環境通常為辦公室、企業 範圍電腦網路、企業内部網路及網際網路。當用於lan網 路連接環境中時,電腦402經由網路介面或配接器454而連 接至LAN 450。當用於WAN網路連接環境中時,電腦通常 包括用於在WAN 452上建立通信之數據機456或其他構 件。數據機(可在内部或在外部)可經由使用者輸入介面44〇 或其他適當機制連接至系統匯流排4〇8。 在網路連接之環境中,相對於個人電腦4〇2或其部分所 描述之程式模組可儲存於遠端記憶體儲存器件中。藉由實 例且非限制,圓4說明駐留在遠端電腦448之記憶體器件上 的遠端應用程式458。將瞭解,所展示及描述之網路連接 為例示的,且可使用在電腦之間建立通信鏈路的其他方 式。 例示性電腦4〇2之一實施可儲存於某一形式之電腦可讀 f體上或跨電腦可讀媒體傳輸。電腦可讀媒體可為可由電 腦存取之任何可用媒體。藉由實例且非限制,電腦可讀媒 J38092.doc 19 201001211 體可包含"電腦儲存媒體"及"通信媒體"。 •'電腦儲存媒體"包括以任何方法或技術實施的揮發性或 非揮發性、抽取式或非抽取式媒體,其用於儲存資訊(諸 如,電腦可讀指令、資料結構、程式模組或其他資料)。 電腦儲存媒體包括(但不限於)RAM、R〇M、eepr〇m、快 閃§己憶體或其他記憶體技術、CD-ROM、數位化通用光碟 (DVD)或其他光學儲存、£式磁帶、磁帶、磁碟儲存或其
他磁性儲存器#,或可用以儲存所要資訊且可由電腦存取 之任何其他媒體。 "通信媒體"通常將電腦可讀指令、資料結構、程式模组 或其他資料體現於調變資料信號(諸如,載波或其他傳送 機制)。通信媒體亦包括任何資訊傳遞媒體。
術語"調變資料作骑丨I I 、D唬意明者一具有一或多個特性設定或 以在信號中編碼資訊 5貝讯之方式變化的信號。藉由實例且非限 媒體包括諸如有線網路或直接有線連接之有線媒 體。以干、RF、紅外線及其他無線媒體的無線媒 之範疇内。巾之任-者之組合亦應包括於電腦可讀媒體 顯而易見,本揭示案已提供—㈣ 鄰近校正之方法。雖熟太姐〜 叮电于驅動光學 特定展_ 、、、 不案已結合其較佳實施例加以 将疋展不及描述,當蔣樁 及修改。0 π - 、,裏、驾此項技術者將想到變化 及乙改因此,應理解,附加之申請專 本發明之真實精神内的所有”::專利範圍意欲覆蓋在 【圖式簡單·】有料修改及改變。 138092.doc 201001211 圖1為提供根據本揭示案之一項實施例的電子驅動光學 鄰近校正(EDOPC)之積體電路光罩產生模組的示意方塊 ran · 圖, 圖2為描述提供根據本揭示案之一項實施例的ed〇pc之 過程的流程圖; 圖3為描述提供根據本揭示案之一項實施例的用於積體 電路光罩布局内之多晶矽層之EDOPC之過程的示意方塊 圖;及
圖4展示一例示性計算環境之示意圖,圖〗中所示之積體 電路光罩產生模組可於該計算環境中操作。 【主要元件符號說明】 100 積體電路光罩產生模組 110 輸入/輸出組件 120 特徵處理組件 130 片段化組件 140 微影模擬組件 150 EDOPC組件 160 電氣特性提取組件 170 電氣特性比較組件 180 邊緣調整組件 400 計算環境 402 電腦 404 處理器或處理單元 406 系統記憶體 138092.doc 201001211 f {; 408 匯流排 410 隨機存取記憶體(RAM) 412 非揮發性記憶體/ROM 414 BIOS 416 硬碟機 418 磁碟機 420 磁碟 422 光碟機 424 光碟 426 資料媒體介面 428 作業系統 430 應用程式 432 程式模組 434 程式資料 436 鍵盤 438 指標器件 440 使用者輸入介面 442 可選監視器 444 視訊配接器 446 輸出周邊介面 448 遠程伺服器/電腦 450 區域網路(LAN) 452 廣域網路(WAN) 454 網路介面或配接器 138092.doc -22. 201001211 456 數據機 45 8 遠端應用程式 (
138092.doc -23
Claims (1)
- 201001211 七、申請專利範圍: 1· 一種用於執行一電子驅動光學鄰近校正之方法,其包 含: 接收一表示各自由特徵及邊緣界定之複數個分層形狀 的積體電路光罩布局; 對该光罩布局執行一微影模擬; 對於該光罩布局之每一層自該微影模擬之輸出提取一 電氣特性; ( 判定該所提取之電氣特性是否與一目標電氣特性一 致;及 回應於判定該光罩布局中之一層的該所提取之電氣特 性不與該目標電氣特性一致而調整該光罩布局中的該複 數個分層形狀之邊緣。 2.如明求項1之方法,其中該所提取之電氣特性係選自由 電流、電阻及電容組成之群組。 3 ·如明求項1之方法’其中一電氣特性之該提取係層相依 Ο 的。 4.如印求項3之方法’其中該所提取之電氣特性包含一多 曰曰石夕層之電流、一接觸層之電阻及一金屬層之電阻及電 今、—作用層之電流及一通孔層之電阻。 如清求項1之方法,其中該所提取之電氣特性是否與該 _、電氣特性一致的§亥判定包含:確定一與該所提取之 電氣特性相關聯之功率或效能計算是否在設計規格内。 月长項1之方法’其中該光罩布局中之該複數個分層 138092.doc 201001211 形狀之該等邊緣的該調整係根據該所提取之電氣 該目標電氣特性之間的差異來調整。 、 如請求項6之方法,其中該光軍布局中之該複數個分層 形狀之該等邊緣的該調整係根據該微影模擬之該輸出與 該積趙電路光罩布局之間所指明的邊緣置放誤差來調 整0 8. 9.如請求化方法’其中該光罩布局中之該複數個分層 形狀之該等邊緣的該調整包含:保留該光罩布 號保真度。 -種用於執行-電子驅動光學鄰近校正之電腦 包含: 丹 至少一處理單元; 可操作地與該至少一處理單元相關聯之記憶體’·及 一積體電路光罩產生模組,其可儲存於記憶體中且由 該至少-處理單元來執行,該模組包含: 、-輸入組件,其經組態以接收一初始光罩布局該 初始光罩布局含有各自由特徵及邊緣界定之複數個分 層形狀; 一微影模擬組件,其經組態以對該初始光罩布局執 行一模擬;及 ,一電子驅動光學鄰近校正組件,其經組態以校正該 初始光罩布局與該模擬之光罩布局之間的差異,其中 該電子驅動光學鄰近校正組件包含:-電氣特性提取 組件H组態以自該模擬之光罩布局提取每-層之 138092.doc •2- 201001211 —電氣特性;一電氣特性比較組件,其經組態以判定 該所提取之電氣特性是否與一目標電氣特性一致;及 一邊緣調整組件,其經組態以回應於判定一層的該所 提取之電氣特性不與該目標電氣特性一致來調整該初 始光罩布局中之該複數個分層形狀之邊緣。 10·如請求項9之系統,其中該所提取之電氣特性係層相依 的。 Μ求項10之系統,其中該所提取之電氣特性包含一多 :矽層之電流、一接觸層之電阻及一金屬層之電阻及電 谷 作用層之電流及一通孔層之電阻。 12. 如:求項9之系統,其中該電氣特性比較組件經組態以 β 一該所提取之電氣特性相關聯之功率或效能計 是否在設計規格内。 13. 如清求項9之系統,其中該邊緣調整組件經組 2提取之電氣特性與該目標電氣特性之間的差異= 二初始光罩布局中之該複數個分層形狀之該等邊緣。 統…該邊緣調整組件經組態以根據 置放誤差來初始光罩布局之間所指明的邊緣 層形狀之該料Γ 始光罩布局中之該複數個分 15 行之電腦可讀媒體,該等電腦指令在執 電腦指令包含統執行-電子驅動光學鄰近校正’該等 接收-表示各自由特徵及邊緣界定之複數個分層形狀 138092.doc 201001211 的積體電路光罩布局; 對該光罩布局執行一微影模擬; 自對於该光罩布局中之每一層的該微影模擬之輸出提 取一電氣特性; 判定該所提取之電氣特性是否與一目標電氣特性一 致;及 回應於判疋該光罩布局中之一層的該所提取之電氣特 性不與該目標電氣特性一致而調整該光罩布局中的該複 數個分層形狀之邊緣。 16. 如請求項15之電腦可讀媒體,其中該光罩布局中之該複 數個分層形狀之該等邊緣的該調整包含:用於保留該光 罩布局之電信號保真度之指令。 17. 如凊求項15之電腦可讀媒體,其中一電氣特性之該提取 係層相依的。 18. 如請求項15之電腦可讀媒體,其中該所提取之電氣特性 疋否與该目標電氣特性一致的該判定包含:用於確定一 與該所提取之電氣特性相關聯之功率或效能計算是否在 規格内之指令。 19. 如請求項15之電腦可讀媒體,其中該光罩布局中之該複 數個分層形狀之該等邊緣的該調整係根據該所提取之電 氣特性與該目標電氣特性之間的差異來調整。 20. 如請求項19之電腦可讀媒體,其中該光罩布局中之該複 數個分層形狀之該等邊緣的該調整係根據該微影模擬之 該輸出與該積體電路光罩布局之間所指明的邊緣置放誤 差來調整。 138092.doc
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/024,188 US7865864B2 (en) | 2008-02-01 | 2008-02-01 | Electrically driven optical proximity correction |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW201001211A true TW201001211A (en) | 2010-01-01 |
Family
ID=40932987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098103285A TW201001211A (en) | 2008-02-01 | 2009-02-02 | Electrically driven optical proximity correction |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7865864B2 (zh) |
| TW (1) | TW201001211A (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7954072B2 (en) * | 2006-05-15 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Model import for electronic design automation |
| US8145337B2 (en) * | 2007-05-04 | 2012-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methodology to enable wafer result prediction of semiconductor wafer batch processing equipment |
| US7974728B2 (en) * | 2007-05-04 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | System for extraction of key process parameters from fault detection classification to enable wafer prediction |
| US8042070B2 (en) | 2007-10-23 | 2011-10-18 | International Business Machines Corporation | Methods and system for analysis and management of parametric yield |
| US7783999B2 (en) * | 2008-01-18 | 2010-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical parameter extraction for integrated circuit design |
| US8037575B2 (en) * | 2008-02-28 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for shape and timing equivalent dimension extraction |
| JP5309623B2 (ja) * | 2008-03-10 | 2013-10-09 | 富士通セミコンダクター株式会社 | 階層構造を用いたフォトマスクデータの処理方法、フォトマスクデータ処理システム、および、製造方法 |
| US8082525B2 (en) * | 2008-04-15 | 2011-12-20 | Luminescent Technologies, Inc. | Technique for correcting hotspots in mask patterns and write patterns |
| US8001494B2 (en) | 2008-10-13 | 2011-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Table-based DFM for accurate post-layout analysis |
| US8321818B2 (en) * | 2009-06-26 | 2012-11-27 | International Business Machines Corporation | Model-based retargeting of layout patterns for sub-wavelength photolithography |
| US8146026B2 (en) * | 2009-11-17 | 2012-03-27 | International Business Machines Corporation | Simultaneous photolithographic mask and target optimization |
| US8806386B2 (en) * | 2009-11-25 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Customized patterning modulation and optimization |
| US8230372B2 (en) | 2009-12-03 | 2012-07-24 | International Business Machines Corporation | Retargeting for electrical yield enhancement |
| US9507250B2 (en) * | 2009-12-17 | 2016-11-29 | International Business Machines Corporation | Optical proximity correction for improved electrical characteristics |
| US8281263B2 (en) * | 2009-12-17 | 2012-10-02 | International Business Machines Corporation | Propagating design tolerances to shape tolerances for lithography |
| US8331646B2 (en) | 2009-12-23 | 2012-12-11 | International Business Machines Corporation | Optical proximity correction for transistors using harmonic mean of gate length |
| US8745554B2 (en) * | 2009-12-28 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Practical approach to layout migration |
| US8415077B2 (en) | 2010-08-13 | 2013-04-09 | International Business Machines Corporation | Simultaneous optical proximity correction and decomposition for double exposure lithography |
| US8880382B2 (en) | 2012-01-18 | 2014-11-04 | International Business Machines Corporation | Analyzing a patterning process using a model of yield |
| US8881068B2 (en) | 2013-02-05 | 2014-11-04 | Globalfoundries Inc. | Optimized optical proximity correction handling for lithographic fills |
| US10156797B2 (en) | 2014-02-17 | 2018-12-18 | Asml Netherlands, B.V. | Method of determining edge placement error, inspection apparatus, patterning device, substrate and device manufacturing method |
| US9330225B2 (en) | 2014-06-05 | 2016-05-03 | International Business Machines Corporation | Photomask error correction |
| US10732499B2 (en) * | 2017-11-22 | 2020-08-04 | Mentor Graphics Corporation | Method and system for cross-tile OPC consistency |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10025583A1 (de) * | 2000-05-24 | 2001-12-06 | Infineon Technologies Ag | Verfahren zur Optimierung integrierter Schaltungen, Vorrichtung zum Entwurf von Halbleitern und Programmobjekt zum Entwerfen integrierter Schaltungen |
| US7363099B2 (en) * | 2002-06-07 | 2008-04-22 | Cadence Design Systems, Inc. | Integrated circuit metrology |
| US7543256B1 (en) * | 2004-03-01 | 2009-06-02 | Advanced Micro Devices, Inc. | System and method for designing an integrated circuit device |
-
2008
- 2008-02-01 US US12/024,188 patent/US7865864B2/en not_active Expired - Fee Related
-
2009
- 2009-02-02 TW TW098103285A patent/TW201001211A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US20090199151A1 (en) | 2009-08-06 |
| US7865864B2 (en) | 2011-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW201001211A (en) | Electrically driven optical proximity correction | |
| US7509624B2 (en) | Method and apparatus for modifying a layout to improve manufacturing robustness | |
| TWI608291B (zh) | 模型化規則表的產生方法 | |
| US9747401B2 (en) | Methods for modifying an integrated circuit layout design | |
| JP6325568B2 (ja) | ダブルパターンリソグラフィのための金属密度分布 | |
| US7386433B2 (en) | Using a suggested solution to speed up a process for simulating and correcting an integrated circuit layout | |
| CN101807219B (zh) | 一种集成电路设计方法 | |
| US20180137233A1 (en) | Method and Apparatus for Integrated Circuit Mask Patterning | |
| TWI474204B (zh) | 進行雙重圖案製程之微影驗證之方法及系統 | |
| US8331646B2 (en) | Optical proximity correction for transistors using harmonic mean of gate length | |
| TW201214026A (en) | Mask design and OPC for device manufacture | |
| US11392749B2 (en) | Integrated circuit layout generation method and system | |
| US10732499B2 (en) | Method and system for cross-tile OPC consistency | |
| TW200836019A (en) | Optical proximity effect correcting method, device and program, semiconductor device manufacturing method, pattern design protocol determining method, and optical proximity effect correction condition deciding method | |
| TWI547753B (zh) | 設計和製造光學微影遮罩之方法及系統 | |
| US20240370636A1 (en) | Machine learning based model builder and its applications for pattern transferring in semiconductor manufacturing | |
| Abboud et al. | Mask data processing in the era of multibeam writers | |
| Wang et al. | A full-chip DSA correction framework | |
| Pan et al. | Design for manufacturing meets advanced process control: A survey | |
| US9183330B2 (en) | Estimation of power and thermal profiles | |
| Mansfield et al. | Through-process modeling for design-for-manufacturability applications | |
| Selinidis et al. | Resist 3D aware mask solution with ILT for hotspot repair | |
| Pang et al. | Source mask optimization (SMO) at full chip scale using inverse lithography technology (ILT) based on level set methods | |
| Zavyalova et al. | Combining lithography and etch models in OPC modeling | |
| Guajardo et al. | Investigation of machine learning for dual OPC and assist feature printing optimization |