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TW200933818A - Semiconductor structure and method of manufacture - Google Patents

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TW200933818A
TW200933818A TW097141070A TW97141070A TW200933818A TW 200933818 A TW200933818 A TW 200933818A TW 097141070 A TW097141070 A TW 097141070A TW 97141070 A TW97141070 A TW 97141070A TW 200933818 A TW200933818 A TW 200933818A
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transistor
layer
forming
semiconductor
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TW097141070A
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TWI449130B (zh
Inventor
Bishnu Prasanna Gogoi
Original Assignee
Hvvi Semiconductors Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Publication of TW200933818A publication Critical patent/TW200933818A/zh
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Description

200933818 九、發明說明： 【發明所屬之技術領域】 本揭示内容中所揭示的具體實施例一般係關於電及半導 體技術，且更明確而言係關於一種包括一積體電路之半導 體結構。 相關申請案交互參考 本申請案主張2007年10月26日申請的美國臨時申請案第 60/983,037號之權利。該申請案第6〇/983 〇37號係以引用的 ❹方式併人於此。 【先前技術】 可使用半導體處理技術來一起形成整合式主動與被動裝 置。半導體設計者可平衡成本與複雜性來整合不同類型的 裝置。另一挑戰係尋找有效的隔離技術來有效隔離在半導 體晶粒内之不同類型的裝置。例如，可在相同半導體基板 上與較低電壓電晶體一起形成較高電壓電晶體，並實現此 等電晶體之間的隔離以提供隔離、減小的成本及/或減小 的複雜性。 【實施方式】 在以下說明及申請專利範圍中，術語「包含」及「包 括」連同其衍生詞可彼此用作並希望作為同義詞。此外， 在以下說明及申請專利範圍中，可使用術語「耦合」及 「連接」以及其衍生詞。「連接」可用以指示兩個或兩個 以上元件彼此直接實體或電接觸。「耦合」可意指兩或多 個元件直接實體或電接觸。然而，「耦合」也可意指兩個 135658.doc 200933818 ^用、上元件並不彼此直接接觸，但仍彼此協作或相互 】如’輕合」可意指兩個或兩個以上元件並不彼 此接觸，但係經由另一元件或中間元件而間接地接合在一 起^後’術語「在…上」、「在...上面」以及「在…之 上」可用於下列說明及申請專利範圍。「在…上」、「在… ,」乂及在…之上」可用以指示兩個或兩個以上元件 彼此直接實體接觸。然而，「在…之上」φ可意指兩個或 ❹ 、上元件並不彼此直接接觸。例如，「在…之上」可 忍扣個元件在另一個元件之上但並非彼此接觸且可在兩 個元件之間具有另一個元件或多個元件。 圖1係依據一具體實施例在製造期間之一積體電路1〇之 一部分的一斷面側視圖。下面將說明，積體電路1〇亦可以 係稱為一半導體裝置、一半導體組件或一半導體結構。儘 管本文說明一積體電路’但本文所述之方法及設備亦可結 合其他裝置（例如離散裝置）使用。 q 在一或多項具體實施例中，積體電路10可包含一或多個 電晶體《電晶體一般可稱為主動元件或主動裝置及電阻 器、電感器’而電容器一般可稱為被動元件或被動裝置。 一般明白’一雙極電晶體包括一集極區域、一基極區域及 一射極區域，而一場效電晶體（FET)包括一閘極、一及極 £域、一源極區域及一通道區域。一 FET之;及極區域、源 極區域、通道區域或閘極可各稱為該FET之一部分、一零 件、一組件或一元件，而同樣地，’一雙極電晶體之集極區 域、基極區域及射極區域可各稱為該雙極電晶體之—部 135658.doc -10- 200933818 分、一零件、一組件或一元件。 一般而言’應明白，本文所述之電晶體（例如雙極電晶 體與％效電晶體（FET))在施加一控制信號至一控制電極時 在第與第二傳導電極之間提供一傳導路徑。例如，在一 FET中’在形成於汲極與源極區域之間的一通道區域提供 傳導路徑’該傳導路徑係依據該控制信號之量值來加以控 制。一 FET之閘極電極可稱為一控制電極而一 FET之汲極 ❹與源極電極可稱為載流電極或傳導電極。同樣地，一雙極 電aa體之基極可稱為控制電極而該雙極電晶體之集極與射 極電極可稱為傳導電極或載流電極。此外，一 FET之汲極 與源極電極可稱為功率電極而一雙極電晶體之集極與射極 電極還可稱為功率電極。 圖1所示者係具有一主要表面14之一基板12。儘管未顯 示，但基板12還具有與頂部表面14平行或實質上平行之一 相對邊界或底部表面。依據一具體實施例，基板12包含摻 ❹雜有p型導電性之一雜質材料（例如蝴）的石夕《舉例而言， 基板12之導電性範圍係從約5歐姆，羞米（n_cm)至約2〇 Ω· cm，但本文所說明之方法及設備在此方面不受限制。用於 基板12的材料類型不限於矽，而基板12的導電性類型不限 於P型導電性。一雜質材料亦稱為一摻雜物或雜質物種。 在其他具體實施例中，基板12可包含鍺、矽鍺、一絕緣體 上半導體（「SOI」）材料、具有磊晶層之基板及類似者。 此外，基板12可包含一化合物半導體材料，例如第m至v 族半導艎材料、第II至VI族半導體材料等。 135658.doc -11 - 200933818 在表面14之上形成一介電材料層16，而在介電層16之上 形成一介電材料層18。依據一具體實施例，介電材料16包 含具有一範圍從約50埃（A)至約500 A的厚度之一熱生長的 氧化物，而介電材料18包含具有一範圍從約5〇〇 a至約 2,500 A的厚度之氮化矽（Si#4)。氧化物層16亦可稱為一 緩衝氧化物層。可使用化學汽相沈積（「C VD」）技術，例 如低壓化學汽相沈積（「LPCVD」）或電漿增強化學汽相沈 積（「PEC VD」），來形成氮化矽層18。 〇 在氮化石夕層18之上形成一光阻層20。光阻層2〇可包含正 或負的光阻。本文所說明的其他光阻層亦可包含正或負的 光阻。 現在參考圖2，光阻層20經圖案化以至於移除光阻層2〇 之一部分而層20之一部分保留於氮化矽層丨8之一部分之上 而保護該部分。換言之，一開口係形成於光阻層2〇中以曝 露氮化矽層1 8之一部分。層20之其餘部分亦稱為一光罩結 Q 構或簡稱為一光罩。可各向異性蝕刻氮化矽層1 8之曝露部 分以曝露氧化物層16之一部分。氮化矽層18與光阻層2〇之 其餘部分界定將在基板12中形成並參考圖3來說明之一換 雜區域之一邊緣。 現在參考圖3，可透過光罩20(圖2)之開口及透過氧化物 層16之曝露部分來植入N型導電性之一雜質材料以在基板 12中形成N型導電性之一摻雜區域26。一摻雜區域亦可稱 為一植入區域。該植入可包括使用範圍從約1〇〇千電子伏 特（keV)至約300 keV之一植入能量以範圍從每平方釐米約 135658.doc -12- 200933818
1〇11個離芋至約1〇Π個離子之一劑量植入N型導電性之一摻 雜物，例如鱗。其他合適的N型導電性雜質材料包括坤與 録。該植入可以係-零度植入或一傾斜角度植入。在該植 入後，移除光罩20(圖2)。 可在氧化物層16之曝露部分上形成具有一範圍從約50入 至約300 A的厚度之一氧化物層28 ^氧化物層28可以係與 摻雜區域26自對準。可藉由基板12之熱氧化來形成氧化物 層28以至於氧化物層16中形成一間斷性（未顯示），其在摻 雜區域26之一橫向邊界處用作一對準鍵或對準標記。該間 斷性或對準標記係因矽基板〗2的摻雜及未摻雜部分之間的 氧化速率之差異而產生。 現在參考圖4,可從積體電路10剝離氮化物層18(圖3)與 氧化物層28(圖3)，而可令氧化物層16變薄以用作一屏障氧 化物。舉例而言，氧化物層丨6係變薄成具有一範圍從約5〇 A至約100 A之一厚度。可在氧化物層16上形成一光阻層 30 ° 現在參考圖5 ’光阻層30可經圖案化以至於移除該光阻 層之一部分以形成一光罩30及一開口 34。可在光阻層3〇中 形成開口 34以曝露氧化物層16之一部分。 可透過開口 34及透過氧化物層16之曝露部分植入p型導 電性之一雜質材料，以在基板12中形成p型導電性之一摻 雜區域36 °該植入可包括使用範圍從約5〇 keV至約2〇〇 keV之一植入能量以範圍從約1〇"個離子/em2至約1 〇ι3個離 子/cm2之一劑量植入該摻雜物。合適之p型導電性摻雜物 135658.doc •13- 200933818 包括硼與銦。該植入可以係一零度植入或一傾斜角度植 入。在該植入後，可移除光罩32。 現在參考圖6，可在氧化物層16之上形成一光阻層刊並 將其圖案化以形成一光罩38及一曝露氧化物層16之一部分 的開口 40。可透過開口 40及透過氧化物層16之曝露部分植 入N型導電性之一雜質材料，以在基板12中形成N型導電 性之一摻雜區域42。在一具體實施例中，摻雜區域42具有 比摻雜區域26更高之一N型濃度。該植入可包括使用範圍 ® 從約100 keV至約300 keV之一植入能量以範圍從約1〇"個 離子/cm2至約1〇13個離子/cm2之一劑量植入N型導電性之一 摻雜物，例如磷。該植入可以係一零度植入或一傾斜角度 植入。在該植入後，可移除光阻層38。 現在參考圖7，可實行一退火，其包括在一氮或氮/氧環 境中將積體電路10加熱至範圍從約8〇〇攝氏度（)至約 l，l〇〇°C之一溫度。藉由加熱積體電路10來對可因植入受 φ 損的半導體基板12之部分進行退火。將半導體基板12退火 還將摻雜區域26(圖6)、36(圖6)及42(圖6)之雜質材料更深 地驅動進半導體基板12内，以至於摻雜區域26(圖6)、 36(圖6)及42(圖6)之深度及寬度增加。為區分在該退火步 驟之前的#雜區域26(圖6)、36(圖6)及42(圖6)與在該退火 步驟之後的該等換雜區域，分別使用參考數字44、46及48 來識別在該退火之後的摻雜區域。換言之，該等摻雜區域 在該退火之前係由參考字元26(圖6)、36(圖6)及42(圖6)來 識別，而在該退火之後係分別由參考字元44、46及48來識 135658.doc -14· 200933818 別。摻雜區域46與48之間的摻雜區域料之一部分用作一n 型井，可由該N型井製造-P通道電晶體。摻雜區域^用作 一 P井，可由該P井製造一 N通道電晶體，而播雜區域则 作一N井’可由該N井製造一較高電麼半導體電晶體。在 -具體實關巾，㈣區域48可稱為該較高電壓半導體電 晶體之作用區域’而摻雜區域44及46可稱為該等互補式金
氧半導體（CMOS)裝置之兩個裝置之作用區域。該n通道 MOSFET亦可稱為一 NM0S電晶體，而該p通道m〇sfet亦 可稱為一 PMOS電晶體。 可從半導體基板12之表面移除氧化物層16。儘管將摻雜 區域42說明為係藉由使用一分離光罩38(圖6)來形成，但本 文所說明之方法及設備在此方面不受限制。例如，取決於 針對N井48之所需摻雜濃度及深度’ N井44之—部分可用 作用於一較高電壓電晶體之N井，！^井44之另一部分可用 作用於一較低電壓N通道電晶體之n井。換言之，可使用 相同的摻雜及退火操作來形成一N井區域，其中可使用該 N井區域之部分作為用於積體電路10中的不同主動裝置之 N井。以此方式形成該N井區域可減少形成積體電路1〇所 需要的光罩數目。 現參考圖8，可在半導體基板12之上形成一介電材料層 50，並而在介電層50之上形成一介電材料層52。依據一具 體實施例，介電材料50可以係具有一範圍從約5〇 A至約 500 A的厚度之一熱生長的氧化物，而介電材料18可包含 具有一範圍從約500 A至約2,500 A的厚度之氮化矽。氧化 135658.doc •15· 200933818 物層50亦可稱為一緩衝氧化物層’而其可減小在一氮化物 層與夕之間發生的應力。可在梦基板14與氮化石夕層μ之間 形成氧化物層50以防止可因在基板14上直接形成氮化矽層 52而導致的損害。可使用CVD、技術來形 成氮化石夕層52。 現在參考圖9，可在氮化石夕層52上形成一光阻層並將其 圖案化以形成一光罩55及曝露氮化矽層52之部分的開口 ❹ 56(圖8)。光罩55覆蓋將成為積體電路1〇的作用區之區域， 而光罩55未覆蓋之區域將經進一步處理而成為該等作用區 之間的隔離區域。可使用一優先蝕刻氮化矽之蝕刻化學來 蝕刻氮化矽層52之曝露部分。舉例而言，可使用各向異性 反應離子蝕刻來蝕刻氮化矽層52。亦可使用其他方法來移 除層52之部分。例如，可使用濕式蝕刻技術及各向異性蝕 刻技術來蝕刻氮化矽層52 ^氮化矽層52之各向異性蝕刻停 止於氧化物層50之中或上面。在姓刻氮化碎層52後，氮化 q 石夕層52之至少部分51、53及54保留於氧化物層50上。接著 可移除光罩55。 現在參考圖10，可在氣化；5夕層52的部分51、53及54之上 及氧化物層50之曝露部分之上形成一光阻層。可將光阻層 圖案化以形成一光罩60及開口 62。光罩60保留於氮化;5夕層 52之部分51、53及54(圖8)之上，而開口62曝露在氮化石夕層 52的部分51、53及54之間的氧化物層50之部分。在一不同 的具體實施例中，光罩55(圖9)並未移除而保留於基板12之 上’而不形成光罩60。 135658.doc • 16· 200933818 可透過開口 62及透過氧化物層5〇之曝露部分植入卩型導 電性之一雜質材料，以形成p型導電性之一摻雜區域㈣、 66、67及68 ^該植入係稱為一場植入並可用來藉由增加寄 生裝置的臨限電壓（「VTJ )來抑制其開啟或變成主動。該 植入可包括使用範圍從約50 keV至約1〇〇 keV之一植入能 量以範圍從約1011個離子/cm2至約1〇12個離子/cm2之一劑量 植入P型導電性之摻雜物，例如硼。該植入可以係一零度 植入或一傾斜角度植入。 ❹ 現在參考圖11 ’可移除光罩60(圖10)。可在氮化矽部分 51、53及54之上及氧化物層5〇的曝露部分之上形成一光阻 層。可將該光阻層圖案化以形成一光罩7〇及開口 72。光罩 70保留於氮化矽部分51、53及54與氧化物層5〇之部分之 上。開口 72曝露與氮化硬部分51相鄰的氧化物層5〇之部 分。依據-具體實施例，開口 72係與部分51之相對側相鄰 而形成，其中開口 72之至少一開口曝露在1^井44之上的氧 ❹化物層50之部分，開口72之至少一開口曝露在N井μ與料 彼此鄰接之一區域之上的氧化物層5〇之部分而開口U之 至少一開口曝露在N井44之上的氧化物層5〇之部分。開口 72可以係形成為包圍部分5丨之環形結構，但本文所述之方 法及設備在此方面不受限制。在其之上形成開口72的區域 以及開口 72之數目並非對所主張標的之限制。例如，可能 有多於或少於三個開口 72。 現參考圖12，可使用光罩7G(圖u)及—或多個餘刻操作 來移除氧化物層50與基板12之部分。例如，可藉由使用光 135658.doc •17- 200933818 罩7〇(圖11)並採用一優先蝕刻氧化物的蝕刻化學蝕刻氧化 物層50之曝露部分，從而在氧化物層50及基板12中形成溝 渠74。在蝕刻穿過氧化層50並曝露基板12之部分後，可將 該蚀刻化學改變為在基板12包含矽之情況下優先蝕刻矽之 一 #刻化學。可使用各向異性反應離子蝕刻來蝕刻在基板 12中的溝渠74。用於蝕刻氧化物層50及基板12之方法並非 對所主張標的之限制。例如，可使用濕式蝕刻技術或各向 同性钱刻技術來姓刻氧化物層50及基板12。溝渠74延伸穿 過氧化物層50而進入基板12之部分。與N井48之延伸相 比’溝渠74可向基板12内延伸一更大深度。依據一具體實 施例’溝渠74向基板12内延伸約一微米至約1〇〇微米 (「μιη」），其具有一約〇 5微米至約h5微米之寬度，且具 有一約0.25 μιη至約1 μιη之間距。因此，在此具體實施例 中’位於溝渠74的相鄰溝渠之間的基板12之每一部分具有 一約0.5 μηι至約1 μηι之寬度。溝渠74亦可具有其他深度、 Q 寬度及間距。位於溝渠74之間的基板12之部分可具有各種 形狀。例如，在溝渠74之間的基板12之部分可以係柱或 壁，而可稱為垂直結構71。可在形成溝渠74後移除或剝離 光罩70’而接著可將積體電路1〇退火。 現在參考圖13，可至少部分地藉由氧化未受到氮化物層 51 53及54遮蔽的基板12之部分來形成隔離結構76、78'、 2更特疋吕之，在摻雜區域67及68(圖12)之中及周 圍的區域經氧化而分別形成隔離結構80與82。在某些具體 實施例中，在摻雜區域64及66(圖12)之中及周圍的區域以 135658.doc -18 - 200933818 及與溝渠74鄰接的基板12之部分（包括垂直結構川可經氧 =而將全部或實質上全部垂直結構71轉化為 二氧化矽。實
行”、、氧化以/。垂直結構7 i之側壁形成二氧化石夕亦可稱為 在開口 74中形成—介電材料。二氧化石夕自與溝渠74鄰接之 基板12的部分處之生長可減小溝渠74之寬度。取決於溝渠 74之寬度及間距’該氧化可將溝渠74的寬度減小成使得在 l氧化程序之後在隔離結構76及78巾不存在任何空氣間隙 或空隙以至於關結構係*存在任何线間隙之填滿或者 實心的隔離結構4其他具體實施射，溝渠74之間距及 寬度可使得在該氧化程序之後在隔離結構76及78中存在空 氣間隙或空隙。在某些具體實施例中，此等間隙或空隙可 以係填充有一或多個介電材料，例如一氧化物一氮化物 或未摻雜的多晶石夕，以形成不存在任何空氣㈣之一填滿 或實心的隔離結構《因此，隔離結構76及78中的介電材料 可因基板12的部分之氧化及/或因將一分離的介電材料沈 積入溝渠74内而產生。儘管圖13,未顯示，但在形成溝渠 74中的氧化物之後，溝渠74可具有空氣間隙或空隙。例 如，下述圖45至48所示具體實施例包括具有空氣間隙或空 隙之一介電結構。無論隔離結構76及78是否具有空隙，隔 離結構76及78皆可以係連續的隔離區域，而在另一具體實 施例中，可以係包圍或圍繞包括^^井48的較高電壓半導體 電晶體之一單一連續隔離區域之部分。 隔離區 兩個分 隔離結構76、78、80及82亦可稱為介電結構、 域、介電區域或介電平臺。隔離結構76與78可以係 135658.doc 19 200933818 離的隔離結構，或者在其他具體實施例中，結構76與78可 以係具有橫向圍繞N井48之一環形形狀的一單一隔離結構 之部分。 可使用一矽局部氧化（「LOCOS」）技術來形成隔離結構 80及82，以及隔離結構76及78的上部部分。一L〇c〇s程序 可包括一熱氧化程序以氧化在摻雜區域64、66、67及68之 中及周圍的區域（圖1〇及11)。該氧化程序在應用於已掺雜 的半導體材料之部分時，沿摻雜區域64、66、67及68產生 相對較厚的氧化物區域（圖10&u卜換言之，讓摻雜區域 64、66、67及68(圖10及11)經受一熱氧化程序可產生與在 具有較少或不具有任何摻雜物濃度的基板12之區域中相比 之一更大的氧化物部分（即'，更寬及/或更厚的氧化物部 分）。如圖13所示’由於該LOCOS程序，隔離結構80及 82，與隔離結構76及78之上部部分具有一「烏嘴」型結 構。在其他具體實施例中，可使用（例如）一淺溝渠隔離 q (「STI」）技術之類的其他技術來形成隔離結構80及82。儘 管圖中未顯示’但一 STI技術可涉及形成一溝渠、將一多 晶發材料沈積於該溝渠中以及實行一熱氧化程序來將該多 晶矽材料之全部或部分轉化為二氧化矽。 可在用於形成隔離結構76、78、80及82之熱氧化程序期 間沿氮化矽部分51(圖12)、53(圖12)及54(圖12)之表面形成 一氧氮化物。在形成隔離結構76、78、80及82後，可實行 一氧化物蝕刻來移除任何氧氮化物，接下來係一氮化物剝 離以移除其餘氮化矽部分51(圖12)、53(圖12)及54(圖12)。 135658.doc -20- 200933818 氧化物部分61、63及65可用作一屏障氧化物以至於在區 域44、46及48中隨後的掺雜及植入操作係與氧化物部分 61、63及65之厚度相關。可在積體電路1〇之處理期間改變 氧化物部分61、63及65。例如，可改變氧化物部分6丨、63 及65之厚度，而因此，可能需要（例如）向氧化物部分61、 63及65添加更多氧化物或移除部分61、63及65並形成另一 氧化物層來替換氧化物部分61、63及65。 現參考圖14 ’在某些具體實施例中，使用一氧化物蝕刻 〇 來移除部分61(圖13)、63(圖13)及65(圖13)而可分別在摻雜 區域48、44及46之上形成各具有範圍從約5〇 A至約5〇() A 之一厚度之犧牲氧化物層81、83及85。 可在隔離結構76、78、80及82之上及氧化物層81、83及 85之上形成一光阻層，並接著可將此光阻層圖案化以形成 具有一開口 88用於曝露氧化物層85的全部或一部分之一光 罩84。可透過開口 88及透過屏障氧化物層85之曝露部分植 ❹入P型導電性之一雜質材料，以在基板12中形成P型導電性 之一摻雜區域90。因此，可將該雜質材料植入卩井“。嗲 植入係稱為一臨限電壓（「Vt」）調整植入，其將用於針對 隨後可藉由使用P井46來形成之一P通道金氧半導體場效電 晶體（MOSFET)或PMOS裝置而設定臨限電壓。該植入可勺 括使用範圍從約50 keV至約100 keV之一植入能量以範圍 從1011個離子/cm2至約l〇i2個離子/cm2之一劑量植入p型導 電性之捧雜物，例如蝴。該植入可以係一零度植入戈傾 斜角度植入。在該等植入後，可移除光罩84。應注意，此 135658.doc •21 · 200933818 植入亦可用於同時在料48中形成p型區域。換言之， 若在_48中之一 p型區域的所需摻雜浪度及深度係與P型 區域90的摻雜濃度及深度相同或實質上係相同，則在可使 用相同植入操作來同時形成在井48中的p型區域 之情況下可消除至少一光罩操作。 現參考圖15 ’在氧化物部分81、83及85之上及隔離結構 78 80及82之上循序形成層92、94 96 98及則。 ©依據—具體實施例，層92、％及⑽包含氮切，而層 96及1〇〇之每一層可具有範圍從約a至約l〇〇〇 a之 厚度層94及98還包含多晶石夕，而層94與98之每一層可 具有範圍從約500埃至約〇,3微米之一厚度。層％、94、 96 98及10G可以係保形材料且可以係藉由使用技術 (例如，LPCVD、PECVI^類似者）來形成。多晶碎層94及 98可以係摻雜有一 _ $電性雜質材料或一 p型導電性雜質 材料。N型導電性雜質材料可包括磷、砷及銻，而p型導電 ❹性雜質材料可包括硼及銦。多晶矽層94及98可以係在沈積 期間或之後摻雜。 可在氮化矽層100之上形成一光阻層並將其圖案化以在^^ 井48上方的層92、94、96、98及1〇〇之部分之上形成一光 罩 102。 現在參考圖16，可使用（例如）一各向異性反應離子蝕刻 技術來各向異性蝕刻不受光罩丨〇2(圖1 5)保護的層92、94、 96、98及100之部分。該蝕刻在氧化物層81、83及85之部 分上面或之中以及在隔離結構76、78、8〇及82上面或之中 1356S8.doc -22- 200933818 停止。其餘部分92、94、96、98及1〇〇形成具有側壁1〇5與 107之一基架結構1〇4。該基架結構可用於一較高電壓半導 體裝置（例如，下面將說明之—較高電壓橫向電晶體）之製 造。使用該基架結構之-優點係該基架結構之寬度將設定 該電晶體的漂移區域之寬度，如參考圖43所示。 現在參考圖17，可在基架結構1〇4、隔離結構％、78、 80及82之上以及介電層81、83及以的曝露部分之上形成一 介電材料層114，例如氮化矽。在某些具體實施例中，可 使用一CVD技術將介電層114形成為具有範圍從約5〇 A至 約400 A之一厚度。 現在參考圖18,可使用（例如）一各向異性反應離子蝕刻 技術來各向異性蝕刻介電層114以形成基架結構1〇4之分別 與側壁105及107相鄰的間隔物116及118。該蝕刻可能係一 覆毯蝕刻，其從在N井44及p井46上方的區域移除介電層 114。氮化矽間隔物116及118保護由基架結構1〇4的部分％ 〇與94形成之基架側壁105與107的部分。由基架結構104的 部分98形成之基架侧壁1〇5及1〇7之部分保持不受保護而曝 露。部分94用作用於一橫向較高電壓半導體電晶體之一屏 蔽層或區域，而部分98用作用於該橫向較高電壓半導體電 晶體之一閘極互連。部分98係位於部分94之上。特定言 之’介電間隔物116及118防止導電層94與其他導電層電性 短路》 在形成氮化矽間隔物116及118後，可透過一具有曝露層 81之一部分的一開口之光罩（未顯示）來植入p型導電性之 135658.doc -23- 200933818 一雜質材料以形成一摻雜區域112。用於形成摻雜區域U2 之雜質材料係植入N井48之一部分。該植入係稱為一 P主體 植入’且可以係一鏈植入’其包含相同劑量及不同能階之 三個植入物以在藉由該鏈植入形成的摻雜區域中退火及驅 動後形成具有一實質上均勻的摻雜分佈之一摻雜區域。可 藉由將一植入器程式化用於以不同能量及劑量實行一系列 或鏈植入來實現一鏈植入。該能量越高，針對該植入之滲 Ο 透便越深。一鏈植入之使用允許形成具有一方形輪廓之一 摻雜區域《該植入可包括一其中使用範圍從約5〇 keV至約 3 00 keV之一植入能量以範圍從約1〇丨2個離子/cm2至約1〇13 個離子/cm2之一劑量植入p型導電性掺雜物之一第一植 入。在一第二植入中’使用範圍從約50 keV至約300 keV 之一植入能量以範圍從約10〗2個離子/cm2至約1〇n個離子 /cm2之一劑量植入該雜質材料。在一第三植入中，使用範 圍從約50 keV至約300 keV之一植入能量以範圍從約ι〇1ζ個 〇離子/Cm2至約1〇13個離子/cm2之一劑量植入該雜質材料。 該等植入可以係零度植入，或者其可以係傾斜角度植入。 植入之數目及每-植入之劑量及能量並非對所主張標的之 限制。此外，該等植入之順序並非對所主張標的1〇之一限 制，即，該等較高能量植入可以係在該植入序列之開始、 接近中間或結束時《掺雜區域i 12可以係與隔離結構％及 氮化物間隔物116之邊緣自對準。氧化物層81在該等植入 操作期間可用作—屏障氧化物，其中該等摻雜物之某些掺 雜物受捕獲於該屏障氧化物之中或受其吸收。 135658.doc •24· 200933818 現在參考圖19 ’可使用（例如）一濕式蝕刻來蝕刻去除氧 化物層81(圖18)之曝露部分與氧化物層83及85 ◊此蝕刻清 潔摻雜物井44、46及48之表面。此外，此蝕刻可對在基架 結構104下方的氧化物層81之其餘部分進行下部切割而使 其彎曲’從而減小此區域中的電場。可在摻雜區域44的曝 露表面之上形成介電層120及121。另外’可分別在摻雜區 域44與46的曝露表面之上形成介電層123與125。此外，可 分別在閘極互連98的側壁1〇5與1〇7之曝露部分之上形成介 ® 電層127與129。在某些具體實施例中，介電層120、121、 123、127及129可包含氧化物，並可以係藉由使用一熱氧 化程序來同時生長。下面將說明，氧化物層125之一部分 可用作用於一較低電壓N通道FET之一閘極氧化物，氧化 物層123之一部分可用作一較低電壓p通道FET之一閘極氧 化物，而氧化物層12〇之一部分可用作用於一較高電壓橫 向FET之一閘極氧化物。該較低電壓p通道FET與該較低電 0壓1^通道FET可一起形成一 CMOS裝置。如上所述，可使用 相同的熱氧化程序來同時形成氧化物層12〇、123及125。 藉由同時形成積體電路10之元件，可消除額外的程序步 驟’從而減少製造積體電路10之成本。 在其他具體實施例中，針對層i 20，可能需要一相對較 厚的氧化物層。例如，若欲將氧化物層120用作用於一較 南電壓裝置之一閘極氧化物層，則可使得閘極氧化物層 120相對較厚以抵抗相對較高的電壓。可使用各種選項來 形成用於層120之一相對較厚的氧化物。在某些具艎實施 135658.doc -25- 200933818 例中，為形成用於層120之一相對較厚的氧化物層，在移 除層81、83及84後，可使用一熱氧化程序在層120之區域 中生長一氧化物層，此可在層123與125之區域中同時形成 氧化物層。接著’可蚀刻去除在層123及125的區域中之氧 化物層’而不在層120之區域中將其移除。可使用另一氧 化程序來形成氧化物層123及125，而可使用此氧化程序來 令氧化物層120變厚，以至於氧化物層12〇與氧化物層ία 及12 5相比相對較厚。在其他具體實施例中，可與閘極氧 ® 化物123及125以及閘極電極144及146的形成分離地形成閘 極氧化物120及閘極電極134，並且可在此等具體實施例中 將閘極氧化物120形成為與閘極氧化物層！ 23及125相比相 對較厚。因此，與相對較薄層123及125相比，氧化物層 120可用於一相對較高電壓裝置中。 可在圖18所示結構之上形成具有一範圍從約〇1微米至 約0.4微米的厚度之一多晶矽層122。特定言之，可在以下 ❾組件之上形成多晶矽層122 :氧化物層120、121、123、 125、127及129，隔離結構76、78、8〇及82，間隔物116及 118，以及基架1〇4的曝露部分。在一具體實施例中，可使 用一化學汽相沈積（CVD)程序來沈積多晶矽層122。可將n 型導電性之一雜質材料植入多晶矽層122。該植入可包括 使用範圍從約50 keV至約200 keV之一植入能量以範圍從 1〇14個離子/cm2至約1〇16個離子/cm2之一劑量植入N型導電 性之摻雜物，例如砷。該植入可以係一零度植入或一傾斜 角度植入。在一不同具體實施例中，多晶矽層122可以係 135658.doc •26· 200933818 當場或在其沈積期間摻雜β 可在多晶矽層122上形成一光阻層。可將該光阻層圖案 化以形成具有開口 132之一光罩124。開口 132曝露多晶矽 層122之部分。 現在參考圖20，可各向異性蝕刻多晶矽層122(圖19)之 曝露部分以形成一間隔物閘極電極丨34、一間隔物延伸部 分13 6及層142、144及146。在蝕刻層122(圖19)後，可移除 光罩124(圖19)。間隔物閘極電極134係形成於介電間隔物 116之一部分、介電層ι2〇之一部分之上及介電層ι27之一 部分之上。間隔物延伸部分136係形成於介電間隔物118之 一部分、介電層121之一部分之上及介電層129之一部分之 上。間隔物閘極電極134亦可稱為垂直閘極電極或一側壁 閘極’且可用作一較高電壓橫向FET之一閘極電極，而介 於閘極電極134與N井48之間的氧化物層12〇之一部分126用 作該較高電壓橫向FET之一閘極氧化物層。介電層127及 q 129分別用作將閘極互連98與閘極電極Π4並與間隔物延伸 部分136電隔離之隔離結構。下面將參考圖25及26說明， 閘極互連98將係電連接至閘極電極134。多晶矽層M2係在 隔離結構76之一部分之上；多晶碎層係在一 ^井44之一 部分之上；而多晶碎層1<46係在p井46之一部分之上。在此 具體實施例中，閘極電極134係與導電層94橫向相鄰而定 位，該導電層94用作用於該較高電壓橫向FET之閘極屏 蔽。閘極屏蔽94可以係包括用以減小閘極電極ι34與該較 高電壓橫向FET的汲極之間的寄生電容耦合。 135658.doc -27- 200933818 層142可用作一整合電容裝置之一電極，·層144可用作一 較低電壓P通道場效電晶體（「FET」）之一閘極電極；而層 146可用作一較低電壓N通道FET之一閘極電極，對此將參 考圖30來進一步說明。在此具體實施例中，閘極電極 134，層142、144及146係彼此同時地形成，以至於該閘極 電極134可能比層142、144及146之每一層短得多》在閘極 電極144與N井44之間的氧化物層123之部分128用作該p通 道FET之一閘極氧化物層，而在閘極電極146與卩井牝之間 〇 的氧化物層125之部分130用作該N通道FET之一閘極氧化 物層。如上所述，層134、142、144及146係藉由使用相同 的沈積及蝕刻操作來同時形成。藉由同時形成積體電路1〇 之元件，可消除額外的程序步驟，由此減少製造積體電路 10之成本。 現在參考圖21，可在圖20所示結構之上形成一光阻層。 特定s之，可在下列組件之上形成光阻層：隔離結構76、 ❹ 78、80及82的曝露部分’氧化物層12〇、121、123、125， 閘極電極134，間隔物延伸部分136，基架結構1〇4及多晶 矽層142、144及146。可將該光阻層圖案化以形成具有開 口 154與156之一光罩15〇。開口 154曝露基架結構1〇4之一 部刀、氧化物層121及隔離結構78之一部分。開口 156曝露 層146、氧化物層125及隔離結構80及82之部分。 可將N型導電性之一雜質材料植入\井48之一部分、基 架結構104及藉由開口 154曝露的間隔物延伸部分136。此 外可將N型導電性之雜質材料同時植入不受光罩wo保護 135658.doc •28- 200933818 的P井46之一部分並植入閘極電極146。該植入可包括使用 範圍從約50 keV至約100 keV之一植入能量以範圍從1〇丨2個 離子/cm2至約10】3個離子/cm2之一劑量植入N型導電性之摻 雜物’例如砷。該植入可以係一零度植入或一傾斜角度植 入，且用作一輕度摻雜汲極（「LDD」）植入。更特定言 之，該植入同時形成在N井48中的輕度摻雜區域158與在p 井46中的輕度摻雜區域16〇及162。該植入亦摻雜閘極電極 146 ^若與摻雜區域16〇及162相比，針對摻雜區域ι58需要 一不同的摻雜分佈，則可作為一不同植入操作之部分且與 用於形成摻雜區域160及162的植入操作不同時地形成摻雜 區域158。若該植入係一零度植入，則將摻雜區域158之一 邊緣與多晶石夕間隔物13 6之一邊緣對準。同樣，若該植入 係一零度植入’則將摻雜區域160之邊緣與隔離結構8〇及 層146之邊緣對準，而將摻雜區域i62之邊緣與隔離結構82 及層146之邊緣對準。可在該植入操作後剝離光罩15〇。 摻雜區域158可用作用於該較高電壓橫向FET之汲極， 而摻雜區域160與162可用作用於該較低電壓n通道FET之 源極與汲極區域。 現在參考圖22，在剝離光罩150後，可在圖21所示結構 之上形成另一光阻層。特定言之，可在下列組件之曝露部 分之上形成此光阻層：隔離結構76、78、80及82，氧化物 層120、121、123、125，閘極電極134，間隔物延伸部分 136，基架結構1〇4及多晶矽層M2、144及146。可將該光 阻層圖案化以形成具有一開口 1 72之一光罩1 68。開口 172 135658.doc -29· 200933818 曝露閘極144、氧化物層123之一部分以及隔離結構78及8〇 之部分。 可將p型導電性之一雜質材料植入不受光罩168保護的n 井44之部分並植入閘極電極144。該植入可包括使用範圍 從約50 keV至約100 keV之一植入能量以範圍從1〇丨2個離 子/cm2至約1〇”個離子/cm2之一劑量植入p型導電性之摻雜 物，例如硼》該植入可以係一零度植入或一傾斜角度植 入，且用作一 LDD植入。該植入形成在]^井44中的輕度摻 ® 雜區域及176。該植入亦摻雜閘極電極144。同樣，若 該植入係一零度植入，則將摻雜區域174之邊緣與隔離結 構78及層146之邊緣對準，而將摻雜區域176之邊緣與隔離 結構80及層146之邊緣對準》可在該植入操作後剝離光罩 168 ° 現在參考圖23，在移除光罩168(圖22)後，可實行一熱 乳化程序以分別在多晶石夕層142、134、163、144、146的 ❹ 曝露部分之上形成氧化物層180、181、183、185及187。 氧化物層180、181、183、185及187可具有在不超過約2〇〇 入的範圍内之一厚度。此相同的熱氧化程序亦可使得熱氧 化物層120、121、123及125變厚。 可在積體電路10之上保形地形成一介電層182。在某些 具體實施例中’介電層182係具有最多約600 A之一厚度的 氮化矽且可以係藉由使用LPCVD來形成。 可在氮化物層182上形成一光阻層。可將該光阻層圖案 化以形成一光罩1 86及一開口 190。開口 1 90曝露在閘極電 135658.doc • 30- 200933818 極134、介電材料127、基架結構ι〇4之一部分及氧化物層 120之一部分之上的氮化物層182之一部分。 可使用（例如）一反應離子蝕刻技術來各向異性蝕刻氮化 物層182之曝露部分。由於該各向異性蝕刻，移除氮化物 層182之曝露部分，但氮化物層182之一部分保留於氧化物 層181之上。在氮化物層182之蝕刻後，曝露氧化物材料 127»如上面參考圖2〇所述，介電材料127將閘極互連98與 閘極電極13 4電隔離。在該氮化物蚀刻後，可移除光罩 © 186。 現在參考圖24，使用一濕式氧化物蝕刻來移除藉由光罩 186(圖23)的開口 190(圖23)曝露的氧化物127之一部分及氧 化物層120之曝露部分之一部分。例如，移除約1〇 a至約 100 A之氧化物127及120。藉由移除氧化物127之一部分而 在基架結構104的閘極電極13 4與閘極互連9 8之間形成一狹 縫或間隙19 8 ’由此曝露閘極電極13 4之一部分及閘極互連 ❿ 98。因此，閘極電極134及閘極互連98保持彼此電隔離。 現在參考圖25，在該氧化物触刻後，可在氮化物層I” 之上及基架結構104、氧化物127及氧化物層12〇的曝露部 分之上保形地形成具有一範圍從約1〇〇 A至約500 A的厚度 之一多晶石夕層200。在某些具體實施例中，可使用lpcvd 來形成多晶矽層200。在多晶矽層200之沈積期間，多晶石夕 層200填充狹縫198。亦可藉由與基架結構} 〇4的閘極互連 98具有相同導電性類型之一雜質材料來摻雜多晶矽層 200。因此’多晶碎層2 00將閘極電極134與閘極互連98電 135658.doc -31 - 200933818 性耦合。 現在參考圖26，可使用（例如）一反應離子蝕刻來各向異 性蚀刻多晶矽層200,以移除實質上全部的層2〇()。在該蝕 刻後，多晶矽層200之僅一相對較小部分或一長條2〇2保留 於在氧化物127之上的狹縫198中。長條2〇2將閘極電極134 與基架結構104的閘極互連98電性耦合。因此，亦將長條 202稱為一互連結構。 現在參考圖27，可使用一覆毯蝕刻來移除氮化物層 182(圖26)。隔離結構76、78、80及82，氧化物層12〇及氧 化物層180(圖26)可用作對移除氮化物層182之蝕刻阻止。 在其他具體實施例中，可移除多晶矽136以減小汲極側電 容輛合。 在某些具體實施例中，若針對該較高電壓橫向電晶體需 要較高頻率操作，則可藉由移除最靠近該汲極區域的閘極 互連98之部分來減小在閘極互連98與該較高電壓橫向電晶 ❹體的汲極之間的閘極至汲極寄生電容。此可以係藉由形成 一光阻層來實現，該光阻層可以係形成於積體電路1〇之 上。可將該光阻層圖案化以形成一光罩206與一開口 209。 開口 209曝露氧化物層121及在多晶矽材料136之上的氧化 物層183並曝露與將成為該較高電壓橫向電晶體的汲極區 域之一區域相鄰的基架結構1〇4之部分。該較高電壓橫向 電晶體將係非對稱，因為該橫向電晶體之源極與汲極區域 將不可互換’而因此可將該較高電壓橫向電晶體稱為一非 對稱、單面或單向電晶體。將此與較低電壓p通道及N通道 135658.doc •32· 200933818 裝置相比’後者將具有可互換的源極及汲極區域而因此可 將該等P通道及N通道裝置稱為對稱、雙面或雙向電晶體。 現在參考圖28’在形成光罩206後，使用一或多個蝕刻 操作’移除氮化物層129及183，並移除氮化物層1〇〇、閘 極互連98、氮化物層96、氮化矽層11 8及多晶矽層136之部 分。移除閘極互連98的部分之一優點係，其藉由增加閘極 互連98與該汲極區域之間的距離來減小閘極互連98與該汲 ©極之間的電容耦合。此係在藉由使用一基架結構！ 〇4來形 成閘極互連98以減小閘極至汲極電容之外額外實行，其中 基架結構104輔助藉由增加閘極互連98與較高電壓橫向電 曰曰體的沒極區域之垂直距離來減小至汲極的電容。接著可 移除光罩20ό。但是’所主張標的之範疇不限於此等態 樣。 參考圖27及28所說明之程序步驟（包括一光罩2〇6之使 用）係可選的，而在其他具體實施例中可能省略。例如， 0 其在針對較高電壓橫向電晶體不需要一較高操作頻率之具 體實施例中，可省略用以移除閘極互連98之一部分的處理 步驟。 圖29解說在一較晚製造階段中的積體電路1〇。可將積體 電路10退火以修復在捧雜區域112、158、160、162、174 及170的形成期間可能發生之對基板12的任何損壞。在某 些具體實施例中’可在範圍從約900。(：至約1〇〇〇。〇之—溫 度將此退火實行從約10分鐘至約60分鐘之一時間週期。在 其他具體實施例中，可使用一快速熱退火（TrA)。作為此 135658.doc •33- 200933818 退火操作之部分，可擴散摻雜區域112、158、160、162、 174及176。換言之，作為此退火操作之部分，可驅入或活 化摻雜區域112、158、160、162、174及176。接下來，可 在圖28所示之結構之上形成具有一範圍從約5〇〇 a至約 2000 A的厚度之一介電材料層（未顯示）。舉例而言，該介 電層包含藉由四正矽酸乙酯（「TEOS」）的分解形成之一氧 化物，而可在此範例中相應地將該介電層稱為一 TE〇s氧 化物。可將該介電層各向異性蝕刻以形成分別與閘極電極 ® 13 4及間隔物延伸部分13 6相鄰之介電側壁間隔物21 〇及 212、與閘極電極144的相對侧壁相鄰之介電側壁間隔物 2 1 8及220、與閘極電極146的相對側壁相鄰之介電側壁間 隔物222及224以及與層1〇〇、98及96之一側壁相鄰的一介 電側壁間隔物214。 仍參考圖29，可在形成間隔物210、212、214、218、 220、222及224後在積體電路1〇之上形成一光阻層。可將 ◎ 該光阻層圖案化以形成具有開口 238與240之一光罩232。 開口 238曝露以下組件之部分：氮化物層12〇、ι21、21〇、 212、214 ’氮化物層1 〇〇，屏蔽層94、多晶矽互連材料202 及隔離結構76與78。開口 240曝露氧化物層125、1 87、222 及224之部分以及隔離結構8〇及82。 可透過開口 238與240將N型導電性之一雜質材料同時植 入N摻雜區域112、158' 160及162以分別形成摻雜區域 242、244、246及248。該植入可包括使用範圍從約5〇 keV 至約100 keV之一植入能量以範圍從1〇i4個離子/cm2至約 135658.doc -34- 200933818 1016個離子/cm2之一劑量植入N型導電性之摻雜物，例如 砷。由於摻雜區域242、244、246及248具有與N型摻雜區 域112、158、160及162相比之一相對較高的^^型摻雜濃 度，因此可將摻雜區域242、244、246及248稱為N+摻雜區 域。該植入可以係一零度植入或一傾斜角度植入。 現在參考圖30，可移除光罩232(圖29)，並可在積體電 路10之上形成另一光阻層。可將此光阻層圖案化以形成具 有一開口 256之一光罩252。開口 256曝露氧化物123、 185、218及220之部分以及隔離結構8〇及78。 可透過開口 256將P型導電性之一雜質材料植入p摻雜區 域174及176以分別形成摻雜區域258及26〇 ^該植入可包括 使用範圍從約50 keV至約1〇〇 keV之一植入能量以範圍從 10個離子/cm2至約1〇16個離子/cm2之一劑量植入p型導電 性之一摻雜物，例如 ^由於摻雜區域258及26〇具有與p 型摻雜區域174及176相比之一相對較高的摻雜濃度，因此 ❹可將摻雜區域258及260稱為P+摻雜區域。該植入可以係一 零度植入或一傾斜角度植入。 多晶矽層134可用作一橫向較高電壓電晶體262之一閘 極’而摻雜區域242及244分別用作較高電壓電晶體262之 源極及没極區域。推雜區域158用作較高電壓電晶體2 62之 一 LDD區域。電晶體262係一非對稱、單面或單向電晶 體。多晶矽層144可用作一 FET 264之一閘極，而摻雜區域 258及260可用作FET 264之源極及汲極區域。電晶體264係 一對稱、雙面或雙向電晶體。因此，摻雜區域258可以係 135658.doc -35- 200933818 FET 264之源極或汲極區域，而摻雜區域260可以係FET 264之汲極或源極區域。多晶矽層146可用作一 FET 266之 一閘極，而摻雜區域246及248可用作FET 266之源極及汲 極區域。如同FET 264，FET 266係一對稱、雙面或雙向電 晶體。因此，摻雜區域246可以係FET 266之源極或汲極區 域，而摻雜區域248可以係FET 266之汲極或源極區域。 現參考圖31，可移除植入光罩252(圖30)，而可在移除 光罩252後在積體電路1〇之上形成具有一在最多約6〇〇 A範 ® 圍内的厚度之一介電材料層272。可在一惰性氣體環境（例 如一氮或氬環境）中在一範圍從約900。(：至約1〇〇〇。(：之溫度 下使用一快速熱退火（RTA)將積體電路10退火一範圍從約 30秒至約60秒之時間週期。在該退火後，可在介電層272 之上形成具有一範圍從約500 A至約2000 A的厚度之一導 電材料層274。介電層272可以係一氧化物且可以係藉由使 用TEOS之一沈積形成，而導電層274可以係藉由使用 Q LPCVD形成之摻雜的多晶矽，且可以係在該多晶矽的沈積 之前或期間摻雜。可在導電層274之上形成一光阻層並可 將其圖案化以形成在電極142之上的一光罩278。 現在參考圖32，可使用一或多個姓刻操作來移除不受遮 蔽結構278保護的導電層274(圖31)及介電層272(圖31)之部 分。在該一或多個蝕刻操作後，介電層272之一部分 280(圖31)保留於氧化物層之一部分之上，而導電層274 之一部分282(圖31)保留於部分280之上。多晶碎層142用作 一電容器284之一電極或板；氧化層18〇與28〇 一起用作電 135658.doc -36- 200933818 容器284之一絕緣材料；而多晶矽層282用作電容器284之 另一電極或板。電容器284可稱為整合式被動裝置，因為 電谷器284係與其他半導體組件整合且係藉由使用半導體 程序來形成。另外，電容器284可稱為一平面電容器。在 該一或多個飯刻操作後，可移除光罩278。用於形成整合 式電容器284之其他具體實施例可包括使用與用於形成較 高電壓電晶體262的元件之材料及程序相同的材料及程序 來同時形成電容器284之介電層及導電層，例如，用於形 成基架104的某些材料亦可用於形成電容器284。 現在參考圖33,可在圖32所示結構之上形成一介電材料 290。在某些具體實施例中，介電材料29〇可以係矽酸磷玻 璃（PSG)、矽酸硼磷玻璃（BPSG)或藉由使用四正矽酸乙酯 (TEOS)形成之一氧化物，且可以係藉由使用CVD或 PECVD形成。可藉由使用化學機械平坦化（「CMp」）來平 坦化介電材料290。可在介電材料290之上形成一光阻層， ◎ 並將其圖案化以形成一光罩294及開口 304、306、308及 310。開口 304曝露在電容器284的多晶矽層282之一部分之 上的介電材料290之一部分，開口 306曝露在基架結構1〇4 的閘極互連98之上的介電材料290之一部分，開口 308曝露 在FET 264的閘極電極144之上的介電材料29〇之一部分， 而開口 310曝露在FET 266的閘極電極146之上的介電材料 290之一部分。 現在參考圖34，可使用（例如）一反應離子蝕刻來各向異 性蝕刻.介電層290之曝露部分，以形成曝露電晶艎262、 135658.doc -37- 200933818 264、266之部分及電容器284的開口。更特定言之，移除 介電層290之部分以形成開口 312、314、3 16及318。開口 312曝露電容器284的板282之一部分，開口314曝露基架結 構104的閘極互連98之一部分，開口 3 16曝露閘極電極144 之一部分，而開口318曝露閘極電極146之一部分。可在形 成開口 312、314、316及318之後移除光罩294。 現在參考圖35，可在介電層290之上形成一遮蔽結構（未 形成）。該遮蔽結構可以係具有開口之一光阻，該等開口 ® 曝露在摻雜區域242、244、258、260、246及248之上的介 電層290之部分。可各向異性蝕刻介電層290之曝露部分以 形成分別曝露橫向較高電壓電晶體262的摻雜區域242及 244之開口 320及322。該各向異性钱刻亦形成分別曝露電 晶體264的摻雜區域25 8及260之開口 324及326以及分別曝 露電晶體266的摻雜區域246及248之開口 328及330。 可移除該遮蔽結構，並可在重新開啟開口 3 12、3 14、 ❹ 318、320、322、328及330的介電層290之上形成另一光阻 光罩（未顯示）。可透過開口 320、322、328及330植入一 N 型導電性的雜質材料，例如砷，以分別形成摻雜區域 336、338、342及344。分別形成摻雜區域336、338、342 及344以降低對互連360(圖37)、362(圖37)、368(圖37)及 3 70(圖3 7)之接觸電阻。此N型植入操作亦可同時透過開口 312、314及318來植入砷，以分別增加在藉由開口 312、 3 14及3 18曝露的多晶矽層282、98及146之區域中的摻雜濃 度。以此方式摻雜多晶矽層282、98及146的區域將使得對 135658.doc 38- 200933818 互連352(圖37)、354(圖37)及358(圖37：)之接觸電阻降低。 現在參考圖36，可移除用於形成摻雜區域336、338、 342及344並增加多晶⑪層282、98及146的摻雜濃度之遮蔽 結構（未顯示）’並可在重新開啟開口 316、324及326的介電 層290之上形成另一光阻光罩（未顯示）。透過開口 及3 植入P型導電性之一雜質材料，例如二氟化硼（BF2)，以分 別在摻雜區域258與260中形成摻雜區域348與35〇。分別形 成摻雜區域348及350以降低對互連364(圖37)及366(圖37) ® 之接觸電阻。此P型植入操作亦可同時透過開口 316植入二 氟化硼以增加藉由開口 316曝露的多晶石夕層144之區域中的 掺雜濃度。以此方式摻雜多晶矽層144之區域將降低對互 連356之接觸電阻（圖37)。 現在參考圖37’可移除用於形成摻雜區域348及350之遮 蔽結構（未顯示）’並可用氮化鈦給開口 312(圖35)、314(圖 35)、316(圖 35)、318(圖 35)、320(圖 35)、322(圖 35)、 ❹ 324(圖 35)、326(圖 35)、328(圖 3 5)及 330(圖 35)劃線。接 著，可在給開口 312(圖 35)、314(圖 35)、316(圖 35)、 318(圖 35)、320(圖 35)、322(圖 35)、324(圖 35)、326(圖 35)、328(圖35)及330(圖35)劃線的氮化鈦之上形成鎢。氮 化鈦與鎢之組合分別在開口 312(圖35)、314(圖35)、 316(圖 35)、318(圖 35)、320(圖 35)、322(圖 35)、324(圖 3 5)、326(圖3 5)、328(圖35)及330(圖3 5)中形成氮化鈦/鎢 (TiN/W)插塞 352、354、356、358、360、362、364、 366、368及370。可使用（例如）CMP將該鎢平坦化。儘管未 135658.doc •39· 200933818 顯示與屏蔽層94及電容器142的下部電極142之互連，但可 形成與層142及94之互連。 現在參考圖38，可在介電層290及氮化鈦/鎢插塞352、 354、356、358、360、362、364、366、368 及 370 之上形 成一導電材料層380。可在導電層380上形成一光阻層。可 將該光阻層圖案化以形成一遮蔽結構382。 現在參考圖39，可使用（例如）一反應離子蝕刻來各向異 性钱刻不受光罩382保護的導電層380(圖3 8)之部分。可移 除光罩382而留下金屬1互連結構404、406、408、410、 412、414、416、418、420 及 422。一介電材料層 424(例如 PSG (phosphorus silicate ;矽酸磷玻璃）、PBSG (boron phosphorus silicate glass;矽酸硼磷玻璃））或使用TE0S形 成之一氧化物可以係形成於介電材料290及金屬1互連結構 404、406、408、410、412、414、416、418、420及422之 上。可在介電層424之上形成一光阻層。可將該光阻層圖 案化以形成具有分別在金屬1互連結構404、406、408、 410、412、414、416、418、420及 422 上方的開口 428、 430、432、434、436、438、440、442、444及 446之一遮 蔽結構426。在其他具體實施例中’ 一鑲嵌程序可用於形 成電互連 352、404、360、408、3 54、406、362、410、 364、414、356、412、366、416、368、420、358、418、 370及422 ° 現在參考圖40 ’可使用一各向異性蝕刻，例如一反應離 子钱刻以形成分別曝露金屬1互連結構404、406、408、 135658.doc -40- 200933818 410、412、414、416、418、420及 422之開口 448、450、 452 ' 454 ' 456、458、460、462 ' 464 及 466，來移除藉由 開 〇 428、430、432、434、436、438、440、442、444及 446曝露的介電層424之部分。然後，可移除遮蔽結構 426(圖39)。可將介電層424稱為一金屬間介電（IMD)層或 一層間介電（ILD)層® 現在參考圖41，可用氮化鈦給開口 448(圖40)、450(圖 40)、452(圖 40)、454(圖 40)、456(圖 40)、458(圖 40)、 ® 460(圖 40)、462(圖 40)、464(圖 40)及 466(圖 40)劃線。接 著，可在給開口 448(圖 40)、450(圖 40)、452(圖 40)、 454(圖 40)、456(圖 40)、458(圖 40)、460(圖 40)、462(圖 40)、464(圖40)及466(圖40)劃線的氮化鈦之上形成鋁 (A1)、銅（Cu)、鋁矽（AlSi)、鋁矽銅（AlSiCu)或鋁銅鎢 (AlCuW)。該氮化鈦與上述該等金屬或合金的組合在開口 448(圖 40)、450(圖 40)、452(圖 40)、454(圖 40)、456(圖 40)、458(圖 40)、460(圖 40)、462(圖 40)、464(圖 40)及 466(圖40)中形成插塞。可使用（例如）CMP將開口 448(圖 40)、450(圖 40)、452(圖 40)、454(圖 40)、456(圖 40)、 458(圖 40) 、 460(圖 40) 、 462(圖 40) 、 464(圖 40)及466(圖 40) 中的插塞平坦化。可使用與用以分別形成金屬1互連結構 404、406、408、410、412、414、416、418、420及422的 方法類似之一方法來形成金屬2互連結構505、506、508、 510、 512、 514、 516、 518、 520及522 ° 現在參考圖42，可在介電層424及金屬2互連結構504、 135658.doc .41 200933818 506、508、510、512、514、516、518、520及 522之上形 成一鈍化層530。可在鈍化層530中形成開口 532及534以分 別曝露金屬2互連結構508及522。在鈍化層530中形成的開 口數目並非對所主張標的之一限制。 已提供包含一較高電壓功率FET 262之一半導體組件或 積體電路10及用以製造該FET 262之一方法。該較高電壓 功率FET 262可以係包括一基架結構之一橫向非對稱電晶 體，該基架結構增加在FET 262的閘極與汲極區域之間的 © 距離，即提供在該閘極電極與該汲極區域之間的垂直分 離。該垂直分離減小該半導體組件之閘極至汲極電容。該 基架結構亦可包括一閘極屏蔽以遮蔽閘極134免受該半導 體裝置的汲極區域之影響以減小閘極至汲極電容。可移除 該基架區域之一部分以提供該閘極電極與該汲極區域之間 的橫向分離。該橫向分離提供該閘極至汲極電容之一額外 減小。減小一半導體裝置的閘極至汲極電容使得其速度或 ^ 操作頻率增加。 ❹ > 如上所述，FET 262係形成為具有一均勻摻雜分佈之一
通道區域。可將FET 262與CMOS裝置（例如，PMOS電晶體 264及NMOS電晶體266)整合，以及與整合式被動裝置（例 如整合電容器284)整合。FET 262可用於類比、較高功率 或較高頻率應用，而CMOS裝置264與266可用於數位應 用。因此，形成一整合式裝置，例如積體電路1〇，可產生 一可將類比、較高功率、較高頻率及數位的功能整合之整 合式裝置。另外，較高電壓FET 262之部分可以係與CMOS 135658.doc -42- 200933818 FET 264及266的部分同時形成，以至於用於形成CMOS FET 264及266的某些材料及操作可用於形成較高電壓FET 262之元件。例如，如上所述，可使用相同材料及操作來 同時形成較高電壓FET 262與CMOS FET 264及266之閘 極、閘極氧化物、摻雜區域（例如，源極、汲極及通道區 域）。此外，可同時形成整合電容器284的部分與FET 262 的部分。 隔離結構（例如介電結構76及78)之使用提供電隔離，從 ® 而可將一較高電壓裝置（例如FET 262)與較低電壓裝置（例 如FET 264及266)整合在一起。隔離結構76及78係相對較 深（例如，大於一微米，而在某些具體實施例高達微米） 的表面下結構，其提供FET 262與FET 264及266之間的隔 離。此外，諸如介電結構76(具有約為二之一有效介電常 數）之類的一隔離結構致能形成較高品質的整合式被動裝 置（例如電容器284)，因為具有一相對較低介電常數之一相 _ 對較深介電結構76之使用使得電容器284與基板12之間的 寄生電容減小。因介電結構76的存在所導致的電容器284 與基板12之增加的分離以及介電結構76的相對較低之介電 常數有助於形成一較高品質的整合式被動裝置，例如電容 器 284。 簡要參考圖43，顯示橫向非對稱較高電壓FET 262之一 斷面圖。圖43解說半導體裝置262之通道長度Lc係由閘極 電極134的沈積厚度而非半導體裝置微影工具的微影限制 來設定。因此，可以可靠而且可重複地控制該通道長度而 135658.doc • 43- 200933818 無需使用微影技術。此外，橫向較高電壓FET 262之通道 長度與一橫向擴散的金氧半導體（「LDMOS」）裝置類型結 構之通道長度相比相對較小，此產生與一 LDMOS裝置相 比佔據較小區域之一較快的半導體裝置。至少部分由於該 相對較短的通道長度產生在操作期間經調變之一相對較小 數量的電荷，而達到FET 262的操作之相對較高頻率。此 外，可以藉由該基架結構之寬度來可靠地控制該漂移區域 之長度LDRIFT。因此，電晶體262之開啟電阻（「rds〇n」）低 ® 於針對一 LDMOS裝置之此開啟電阻，因為該通道長度與 一 LDMOS裝置相比相對較小，後者具有一取決於用於形 成該LDMOS裝置的閘極之微影設備之微影限制之一通道 長度。HV橫向FET 262之通道長度係與FET 262的閘極電 極134之閘極長度成函數關係，後者實質上等於用於形成 FET 262的閘極134之材料之沈積厚度而與微影尺度無關。 回過來簡要參考圖42，在某些具體實施例中，fet 262的 Q 閘極電極134之閘極長度小於FET 264的閘極電極144之閘 極長度且小於FET 266的閘極電極146之閘極長度。 簡要參考圖44，顯示橫向非對稱較高電壓半導體裝置 4662之一斷面圖。半導體裝置4662可類似於半導體裝置 262(圖42)，不同之處係半導體裝置4662係位於在基板12之 一頂部表面中形成之一凹陷4601内。隔離結構4676及4678 可能分別類似於隔離結構76及78(圖42)。在一具體實施例 中，CMOS裝置可位於基板12之一不同區域中而並不位於 凹陷4601中。凹陷4601之使用可提高該晶圓之平坦度。凹 135658.doc -44- 200933818 陷4601之使用亦可改良參考圖33所說明的平坦化程序，因 為該基架結構104高於部分144及146(圖21)，後者用作用於 該等CMOS裝置之閘極電極。 圖45至48解說可替代隔離結構76及78(圖13至43)來使用 的介電結構676及678(圖48)之另一具體實施例。介電結構 676及678可稱為空氣間隙介電結構，其包括空隙。 參考圖45,具有一表面614之一基板612包含摻雜有p型 導電性之一雜質材料（例如，蝴）的石夕。舉例而言，基板612 ® 之導電性範圍係從約5歐姆-釐米（Ω-cm)至約20 Ω-cm，但 本文所說明之方法及設備在此方面不受限制。 在表面614之上形成一介電材料層616，而在介電層616 之上形成一介電材料層618。依據一具體實施例，介電材 料61 6包含具有一範圍從約5〇埃（A)至約80〇 A的厚度之一 熱生長的氧化物，而介電材料618包含具有一範圍從約1〇〇 A至約2,500 A的厚度之氮化矽（shN4)。氧化物層616亦可 ❹ 稱為一緩衝氧化物層。可使用化學汽相沈積（「CVD」）技 術’例如低壓化學汽相沈積（「LPCVD」）或電漿增強化學 汽相沈積（「PECVD」），來形成氮化矽層618。 圖46係在一較晚製造階段中的圖45之結構之一斷面圖。 可在氮化矽層618上形成一光阻層（未顯示）。可藉由曝露氮 化矽層61 8之部分而將此光阻層圖案化以形成具有開口（未 顯示）之一光罩（未顯示），該等開口可用於形成溝渠或開口 624。具有底層626之開口 624從表面614延伸進基板612 内。藉由（例如）蝕刻來移除氮化矽層61 8之曝露部分以及在 135658.doc •45· 200933818 氮化矽層61 8之該等曝露部分下方的二氧化矽層616與基板 612之部分，以形成具有側壁622之複數個結構62〇。換言 之’該餘刻形成具有底層626之開口 624 ,結構620自該等 底層626延伸。結構62〇從底層626延伸至表面614。結構 620可以係柱、圓柱或壁，且亦稱為突伸部分、突出部分 或垂直結構《儘管結構62〇係說明並顯示為柱，但本文所 說明之方法及設備在此方面不受限制。儘管未顯示，但如 上面所提到，在其他具體實施例中，柱620可以係壁，例 如伸長的壁。開口 624亦稱為溝渠、凹穴、空隙、間隙、 空氣間隙、空置區域或空置空間。 溝渠624可具有範圍從約一微米至約1 〇〇微米之一深度。 溝渠624可具有範圍從約0.5微米至約ι.5微米之一寬度。柱 620之寬度範圍可從約0.5微米至約1 5埃。 在某些具體實施例中，可使用至少一蝕刻操作以移除層 616及018之部分以及基板612來形成溝渠624。在其他具體 0 實施例中’可使用兩個或三個姓刻操作來形成溝渠624。 例如’可使用一蝕刻操作來移除層61 6及61 8之部分，而可 使用另一蝕刻操作來移除基板612之部分。作為另一範 例’可使用三個蝕刻操作來移除層618之部分、層616及基 板 612 » 可使用一濕式化學蝕刻或一乾式蝕刻程序（例如一反應 離子蝕刻（RIE))來蝕刻二氧化矽層618。可使用一濕式化學 餘刻或一乾式蝕刻程序（例如一反應離子蝕刻（RIE))來蝕刻 二氧化矽層616。接下來可使用一各向異性蝕刻程序，例 135658.doc -46- 200933818 如反應離子蝕刻（RIE)，來移除基板612之一部分。在移除 612、616及618之部分後剝離或移除用於形成溝渠624之光 阻光罩（未顯示）。 圖47係一較晚製造階段中的圖枓之半導體結構之一斷面 圖。實行一熱氧化程序以便將圖46之結構之曝露的矽轉化 為一氧化矽，由此形成包括二氧化矽結構63〇之一二氧化 矽層或區域629。特定言之，矽柱62〇(圖46)之矽可以係部 φ 刀地，或者在圖47所示之具體實施例中完全地，轉化為二 氧匕夕以形成一氧化石夕結構630。換言之，在某些具體實 施例中，結構620(圖46)的側壁622(圖46)之間的矽可以係 實質上轉化為二氧化矽。此外，如圖47所示，在該熱氧化 程序期間，溝渠624之底部，即底層626(圖46)亦係轉換為 一氧化矽以形成區域629之下部部分。由於矽的介電常數 大於一氧化矽之介電常數，因此減小結構63〇中的矽數量 將減小介電結構676及678之有效介電常數。 Q 在熱氧化期間由約一單位的矽形成約2.2單位的二氧化 矽。換言之’彳由約一埃的矽形成約2 2埃的熱氧化物。 因此，在參考圖47所示之熱氧化程序期間二氧化矽之形成 具有減小在熱氧化程序期間結構62〇之間的間隔之效果（圖 46)因此，所得二氧化矽結構63 0之間的間隔小於矽結構 620之間的間隔（圖46)。在某些具體實施例中，在該熱^匕 程序後溝渠624的寬度係在從約〇 25微米至約13微米範圍 内，而二氧化矽結構630之寬度或直徑係在從〇6微米至約 2微米之範圍内Q 、 135658.doc -47 200933818 -氧化矽：：：程序期間消耗結構70的所有矽後結構70的 或數量受限制，但該熱氧化程序可繼續更 我吁間u增加在介雷 化石夕之厚度的橫向及較低邊界處該二氧 ΰ ，垓巩化程序可繼續更長時間以增加 在溝渠624的底部及VL潜 。/渠624的橫向周邊之二氧化矽的數 重0
—見,參考圖48 ’在圖47所示結構之上形成一覆蓋結構 溝準624^主張標的之某些具體實施射，可封閉或覆蓋 粒二圖47)且還可將其密封以防止來自不合需要的顆 乳體或濕氣(其可以傳播進或受捕獲於溝渠624中)之任 何污染（圖在受覆蓋時，該等溝渠係由參考數字㈣來 識別，且可稱為—密封溝渠、-㈣凹穴、-密封間隙、 -密封空隙、一閉合單元或一閉合的單元空隙。
覆蓋結構636可以係形成於介電結構630之上以及溝渠 624之-部分之上及其中（圖47)的—非保形材料，並密封溝 渠624(圖47)以形成經密封的溝渠㈣。亦可將覆蓋結構㈣ 稱為-覆蓋層’且其可包含（例如）二氧化⑦（Si〇2)，並具 有範圍從約1000埃（A)至約4微米（μιη)之一厚度。在某此具 體實施例中’❹冑區域629的上部部》之㈣開口係相 對較小’則覆蓋結構636可進入溝渠634之—部分或在相鄰 結構630的上部部分之間的一區域，但不填充溝渠^斗， 原因部分在於介電區域629的上部部分之間的開口之相對 較小的尺寸。 在某些具體實施例中，覆蓋結構636可包含二氧化石夕且 135658.doc -48 - 200933818 可以係藉由低溫化學汽相沈積（CVD)來形成。在其他具體 實施例中，覆蓋結構636可以係氮化矽、氧化梦、發酸鱗 玻璃（PSG)、矽酸棚磷玻璃（BPSG)、藉由使用四正石夕酸乙 酯（TEOS)來形成之一氧化物或類似物。在形成覆蓋纟士構 636期間’覆蓋結構63 6之材料可進入溝渠624(圖47)之部 分，即覆蓋結構636之材料可進入相鄰結構63〇的上部部分 之間，但不填充溝渠634 ’其原因部分在於結構〇的上部 部分之間的開口之相對較小的尺寸，由此形成經覆蓋或密 ❹ 封的溝渠634。可使用（例如）一化學機械平坦化（「CMp」） 技術將覆蓋結構636平坦化。在一替代具體實施例中，覆 蓋結構63 6之材料可實質上或完全填充溝渠624(圖47)。 可在介電層636之上形成一可選的密封層638，例如氮化 矽（si^4)’以密封溝渠634。換言之，其中覆蓋層636係一 二氧化矽層之具體實施例中，該可選的保形氮化矽層638 可防止擴散穿過及/或填充於該二氧化矽覆蓋層636中的任 ❹何開口或裂縫中，而一般防止氣體或濕氣透過覆蓋層㈣ 傳播進溝渠634内。氮切層638可以係藉由使用—較低壓 力化學汽相沈積（LPCVD)來形成，而可具有範圍從約1〇〇 埃至約2000埃之一厚度。在一具體實施例中，氮化矽層 638之厚度約為500埃。作為該LpcvD程序之部分可在經 畨封溝渠634中形成一部分真空。若使用可選的密封層 638則在形成可選的密封層638之前實行該CMp，因為該 CMP可完全移除該相對較厚的密封層638。 因此’可藉由形成一非保形材料而隨後形成一保形材料 135658.doc -49- 200933818 來實現溝渠634之覆蓋或密封。在此範例中，該非保形層 (例如層636)可進入溝渠634之一部分或在介電區域629的上 部部分之間的一區域中，但不填充溝渠634，其原因部分 在於介電區域639的上部部分之間的開口之相對較小的尺 寸且由於層636係一非保形層。接著可在層636上形成一保 形材料’例如層638。 在某些具體實施例中，將溝渠63 4抽空至一低於大氣壓 力之壓力。換言之，在經密封溝渠634内的壓力係低於大 氣壓力。作為一範例，凹穴64A中的壓力可在從約〇1托至 約10托範圍内。凹穴64A内的物質類型或材料並非對所主 張標的之一限制。例如，凹穴64A可包含一氣體、一流體 或一固體物。 儘管參考圖48來說明多個溝渠634，但本文所說明之方 法及設備在此方面不受限制。在其他具體實施例中，可以 一方式蝕刻基板612以至於形成一單一溝渠或者使得介電 © 結構676及678具有比圖48所示者更多或更少的溝渠。在某 些具體實施例中，結構630可以係壁或分隔物，以使得溝 渠634可以係彼此實體隔離。介電壁、介電分隔物或類似 物可橫向限制該等多個溝渠。其中將多個溝渠634形成於 介電結構676及678之具體實施例中，介電結構676與678具 有一封閉單元組態，因為介電結構676及678之溝渠634可 以係藉由（例如）該等介電壁而彼此實體隔離。因此，若一 覆蓋結構636或隔離的介電結構63〇經歷一斷裂或破裂，則 匕斷裂或破裂係包含於一有限區域中以至於可因該等多個 135658.doc -50- 200933818 溝渠彼此間的實體隔離而在介電結構676及678之一有限區 域中包含透過該斷裂或破裂傳播進凹穴634中之在介電結 構676及678外部的任何污染。例如’ 一閉合單元組態會防 止一破裂或斷裂將環境氣體引入介電結構676及678的所有 多個凹穴中。 在某些具體實施例中，介電結構676及678之形成可以係 在積體電路1〇的製造開始時形成。換言之’可在形成積體 電路10的其他組件或元件之任一者之前’例如在形成主動 Ο 裝置262(圖3 7)、264(圖37)或266(圖37)或形成被動裝置 284(圖37)之前，形成介電結構676及678。其中介電結構 676及678之後形成主動裝置262(圖37)、264(圖37)或 266(圖37)及被動裝置284(圖37)之具體實施例中’圖48所 示之結構可用作用於積體電路10的開始基板而使得以圖1 之說明開始之上述程序流程可以包括介電結構676與678的 圖48所示結構開始。若用以形成積體電路10的上述程序流 程經修改成使用介電結構676及678來替代隔離結構76及 78，則可省略用以形成隔離結構76及78之處理步驟。 在形成主動裝置262(圖37)、264(圖37)或266(圖37)之前 形成介電結構676及678之一優點可以係用於形成介電結構 676及678之熱程序不會影響主動裝置262(圖37)、264(圖 37)或266(圖37)之元件。因此’主動裝置262(圖37)、 264(圖37)或266(圖37)之任何熱敏元件皆不會經受用於形 成介電結構676及678之熱程序。 介電結構676及678亦可稱為介電結構、介電區域、介電 135658.doc 200933818 平臺、隔離區域或隔離結構。介電結構676與㈣可以係兩 個分離的介電結構，或者在其他具體實施财，結構676 與678可以係可圍繞基板612之—部分形成的__單—隔離結 構之部分。在使用介電結構676及678將基板612之一部分 與基板612之另一部分隔離時，可能需要如此。 ;儘管介電結構676及678係說明為具有一或多個經密封溝 渠634但本文所說明的方法及設備在此方面不受限制。 0 Ή如在替代具體實施例中，可藉由一材料，例如包含一 氧化物、氮化物或在需要的情況下包含矽之一材料來填充 溝渠624(圖47)以形成一實心或填滿的介電平臺，例如，不 存在任何空隙或凹穴之介電結構76及78(圖13卜此一實心 或填滿的介電平臺會具有與一「空氣間隙」介電結構（例 如介電結構676及678)相比之一相對較高的介電常數，因 為用於填充溝渠624(圖47)的材料會具有與空置空間相比之 一較高的介電常數。可用於填充或回填溝渠624(圖47)的材 0 料之範例可包括氮化石夕、多晶矽或使用（例如）一熱壁TEOS 程序形成之一氧化物材料。 在形成密封層638後，可移除層636、638、616及618之 部分以準備使用圖48所示之半導體結構形成主動裝置及/ 或被動裝置。如上所述，主動與被動半導體裝置或其部分 可以係形成於與介電結構676及678相鄰的基板612之部分 中或由該等部分形成，包括形成於介電結構676及678上面 及之上。例如，被動裝置284(圖37)可以係形成於介電結構 676上面，而主動裝置262(圖37)、264(圖37)及266(圖37)可 135658.doc -52- 200933818 以係與介電結構676及678相鄰而形成。 因此’如上所述，介電結構676及678包含介電區域 629、溝渠634以及介電層636、638、616及618之部分。在 某些具體實施例中’介電結構676及678之深度或厚度可在 從約1 μηι至約1〇〇 μιη之範圍内，而介電平臺18之寬度可為 至少3 μιη或更大。可從基板612之頂部表面614至介電區域 629之一下部邊界或表面640測量介電結構676及678之深度 或厚度。在某些具體實施例中，結構676及678之下部表面 ® 640係平行於或實質上平行於基板612之表面614。在某些 具體實施例中，介電結構676與678的每一者之下部表面 640係處於表面614下方至少約一微米或更大之一距離處， 而介電結構676與678的每一者之寬度係至少約三微米或更 大。在其他具體實施例中，介電結構676與678的每一者之 下部表面640係處於表面614下方至少約三微米或更大之一 距離處，而介電結構676與678之寬度係至少約五微米或更 ❹ 大。在一範例中，介電結構676與078的每一者之厚度可約 為10 μιη，而介電結構676與678的每一者之寬度可約為1〇 μιη。在其他具體實施例中，可能需要該等介電結構676與 678的每一者之厚度等於或約等於半導體基板612之厚度， 例如該半導體晶粒之厚度與該等介電結構676與678的每一 者之寬度可能至多為1〇〇 μη!。取決於針對介電平臺18的應 用及使用半導體基板61 2的所得半導體裝置之所需晶粒尺 寸而改變介電結構676與678的厚度及寬度。例如，與其中 使用介電結構676與678來形成電性及實體隔離之一應用相 135658.doc -53· 200933818 比’其中使用介電結構676與678來形成較高Q被動裝置之 應用中可能需要一相對較厚的介電結構。 在某些具體實施例中，結構630之高度係等於或約等於 在基板612的表面614下方之介電區域629的部分之高度。 例如’若介電區域629之下部表面640係在表面614下方三 微米’則介電結構630具有一約三微米或更大的高度。換 言之，若介電區域629之下部表面640距基板612的上部表 面614係至少約三微米或更大，則介電結構630從介電區域 629的下部表面640延伸至少約三微米或更大之距離。在一 範例中，下部表面640從基板621的上部表面614延伸至約 一微米之一距離，而介電結構63〇具有約一微米之一高 度。儘管該等介電結構630係解說為具有約等於介電區域 629的深度或厚度之一厚度，但此並非對所主張標的之一 限制。在其中具體實施例中，一介電結構63〇之高度可能 大於或小於介電區域629之厚度。例如，介電區域629可在 〇 表面614下方延伸至少約十微米之一距離，而介電結構630 可從下部表面629延伸約七微米之一距離。 介電材料629與溝渠634的組合減小該等介電結構676及 678的總介電常數，以至於介電結構676及678具有一相對 較低的介電常數。換言之，經密封溝渠634與介電材料629 一起減小介電結構676及678之介電常數。為使得結構676 及678的介電常數最小化，需要増加介電結構676及678之 深度’增加經密封溝渠634之體積，而減小包含於結構63〇 中的半導體材料110之範圍。在某些具體實施例中，可藉 135658.doc •54- 200933818 由增加溝渠634之體積來達到至少約1 5或更低之一介電常 數。介電結構676及678之介電常數與（例如）不具有任何凹 穴或空隙之一介電結構所提供之介電常數相比係減小。亦 可藉由增加結構630中的介電材料之體積來減小介電結構 676及678之介電常數。由於空置空間具有最低介電常數 (空置空間之介電常數為1)，因此併入於介電結構676及678 中的空置空間或空隙越多，則結構676及678的總介電常數 便越低。因此，與增加在結構630中的介電材料之體積相 ® 比，相對於結構630的體積而增加經密封凹穴634的體積可 更有效地減小介電結構676及678之介電常數。 此外，與一實心或填滿的介電結構相比，藉由介電結構 676及678在基板612中感應的應力更小，因為介電結構676 及678包括未由熱膨脹係數與基板612的熱膨脹係數不同之 實心體佔據之實質上的體積^由於矽與氧化物的熱膨脹係 數（GTE)失配，因此在該介電結構與該矽區域之加熱及冷 ❹卻期間’包括（例如）一不具有任何空隙的氧化物材料之一 實心或填滿的介電結構（未顯示）可在一相—的石夕區域令產 生應力。在矽晶格上的應力可在該矽區域中引起缺陷或錯 位。該等錯位可在形成於該作用區域中的主動裝置中引起 不合需要的過多洩漏電流，而因此，藉由形成一諸如介電 結構676及678之類具有溝渠634的介電結構而可減小或防 止在該等相鄰作用區域中錯位的形成，因為溝渠634可提 供應力緩解。此外，與其中藉由氧化形成該等實心或實質 上的實心區域之一實心或實質上實心的介電結構相比，在 135658.doc •55- 200933818 介電結構676及678之形成中產生的應力較小，因為，例如 在矽中’氧化係伴有一22χ的體積增加。 二氧化矽具有—大約3.9的介電常數。據此，不包括空 隙但包括二氧化矽的一實心或填滿的介電結構可具有一大 約3.9的介電常數。如上所述，由於空置空間具有最低介 電常數（空置空間之介電常數為1)，因此併入於該介電平臺 中的空置空間或空隙空間越多，總介電常數便越低。 在介電結構676及678之上形成的被動元件具有基板612 之減小的寄生電容。藉由介電結構676及678之減小的有效 介電常數及介電結構676及678之增加的厚度而減小該寄生 基板電容。 此外，可使用介電平臺18來增加藉由使用圖48所示半導 體結構形成的任何裝置之操作頻率。例如，被動組件⑼ 如電感器、電容器或電互連）可以係形成於該等嵌入式介 電結構676及678之上’並可在此等被動組件與半導體基板 ❹ 612之間具有減小的寄生電容耦合，因為該等嵌入式介電 結構676及678具有一相對較低的介電常數或電容率，並因 為嵌入式介電結構676及678增加在該等被動組件與該導電 基板之間的距離。減小的寄生基板電容可增加藉由使用介 電結構676及678形成的任何裝置之操作頻率。作為一範 例，該被動組件可包含導電材料，例如，#、銅或捧雜的& 多晶矽。在各種範例中，該被動組件可以係一電感器、一 電容器、-電阻器或-電互連’且可以係麵合至形成於該 等作用區域中的一或多個主動裝置。 135658.doc -56 - 200933818 因為介電結構676及678的至少一部分係形成於該矽基板 之表面之中及下方，所以介電結構676及678可稱為一嵌入 式介電結構。嵌入式可意味著介電結構676及678的至少一 部分係在與基板612的頂部表面614共面或實質上共面之一 平面（未顯示）下方。在某些具體實施例中，在該平面下方 的介電結構676及678之部分從該平面延伸至在該平面下方 至少約三微米或更大之一深度，而在該平面下方的介電結 構676及678之部分具有至少約五微米或更大之一寬度。換 〇 言之，介電結構676及678之至少一部分係嵌入基板612 中’並從基板612的上部表面614朝底部表面延伸至少約三 微米或更大之一距離，而在某些具體實施例中，嵌入該基 板612中的介電結構676及678之部分具有至少約五微米或 更大之一寬度。 另外，介電結構676及678可用於形成相對較高品質的被 動裝置，例如，具有一相對較高Q的電容器及電感器，因 ❹為介電結構676及678具有相對較低的介電常數且可用於將 «亥專被動裝置與該基板隔離及分離。可在盘介電纟士構676 及678相鄰或鄰接的區域中形成主動裝置（例如電晶體或二 極體），並可將此等主動裝置耦合至在介電結構676及678 的平坦上部表面上形成之被動組件，例如螺旋電感器、互 連、微帶傳輸線及類似者。藉由增加該等被動組件與石夕基 板612之問的距離來允許針對此等被動組件實現較高的q。 介電結構676及678可用於提供電隔離。例如，介電結構 676及678可用於將作用區域彼此電隔離，從而還可導致在 135658.doc -57- 200933818 置之間的電隔 形成於該等隔離作用區域内的任何主動事 離0 圖49係-積體電路71〇之另一具體實施例之—斷面圖。 積體電路710係類似於上述積體電路1〇(圖 ，不同之處係 ❹ 在此具體實施例中’積體電路710係藉由使用—重度換雜 的P型基板712來形成。例如，基板712包含摻雜有p型導電 性之一雜質材料（例如硼）的矽。基板712之導電性範圍係從 約0.001 Ω-cm至約0.005 Ω-cm，但本文所說明之方法及設 備在此方面不受限制。此外，介電結構76及78係形成為延 伸於基板710上面或延伸進基板71〇内。 以此方式形成積體電路710可在較高電壓FET 262與 CMOS FET 264及266之間提供更佳的電隔離。在積體電路 10中，可使用一重度摻雜基板透過重新組合來更好地消除 進入該基板的任何注入電流。例如，可將多數載子從^^井 48注入基板12及712。該重度摻雜的基板712將具有該等少 數載子之更佳的重新組合，並可吸收該等少數載子以消除 該基板電流。該等基板電流可引起雜訊，該雜訊可能對積 體電路710的主動裝置之性能造成不利影響。因此，在某 些應用中’可能需要與延伸於基板712上面或延伸進基板 712内的介電結構76及78組合地使用一重度摻雜的基板， 例如基板712，以提供FET 262與FET 264及266之間的電隔 離0 圖50係一積體電路810之另一具體實施例之一斷面圖。 積體電路810類似於上述積體電路10(圖41)及710(圖49)， 135658.doc -58 - 200933818 不同之處係在此具體實施例中，積體電路81 〇係藉由使用 一重度摻雜的Ν型基板812、一 Ν型磊晶層814、一 Ρ型磊晶 層816及隔離結構876與878來形成。此外，積體電路81〇包 含一較尚電壓垂直FET 862，且包括一導電材料818。 在某些具體實施例中’基板812包含摻雜有Ν型導電性之 一雜質材料（例如磷）的矽。基板812之導電性範圍係從約 0.001 Ω-cm至約0.005 Ω-cm，但本文所說明之方法及設備 在此方面不受限制。 可在基板812上生長一 Ν型磊晶層814。在磊晶層814之形 成或生長期間，磊晶層814可摻雜有一Ν型導電性的雜質材 料’例如碟》磊晶層814之導電性範圍可從約1 n_cmi 約2 Ω-cm ’但本文所說明之方法及設備在此方面不受限 制。磊晶層814之導電性可改變且係依據欲藉由使用磊晶 層814形成的主動裝置之類型。在圖5〇所示之具體實施例 中’使用蟲晶層814形成一較高電壓垂直fet 862。 在形成N型磊晶層814後，可移除ν型磊晶層814之一區 域’而接著可在所移除的N型磊晶層814之區域中形成一 p 型磊晶層816。換言之，可實行一凹陷蝕刻來移除N型磊晶 層814之一部分，而且可替代N型磊晶層814之移除部分而 將P型磊晶層生長於該凹陷區域中。在磊晶層816之形成 或生長期間，P型磊晶層816可摻雜有p型導電性之一雜質 材料，例如蝴。！>型磊晶層816之導電性範圍可從約$ Q_cm 至約20 Ω-cm ’但本文所說明之方法及設備在此方面不受 限制。蟲晶層81 6之導電性可改變且係依據欲藉由使用磊 135658.doc -59- 200933818 晶層816形成的主動裝置之類型。在圖50所示之具體實施 例中，使用磊晶層816形成較低電壓CMOS FET 264及 266 0 在形成P型磊晶層816後’可使用一 CMP程序來將層814 及816之上部表面平坦化’以使得層814與816的上部表面 係彼此齊平或共面。 在該CMP程序後’隔離結構76、78、80及82，主動裝置 862、264及266，以及被動裝置284可使用與上面所述者相 ® 同或類似的程序來形成。在形成P型磊晶層816後，在P型 蟲晶層816與N型蠢晶層814之間可能有某些介面缺陷。可 在磊晶層814與816的垂直介面處形成隔離結構78。 可使用介於隔離結構76、78、876及878之間的基板812 與磊晶層814之部分來形成較高電壓垂直fet 862。可使用 磊晶層81 6來形成FET 264及266。 垂直FET 262具有·—間隔物閘極134、—閘極氧化物126 q 及一源極區域242。在閘極134下的摻雜區域112之一部分 可用作用於垂直FET 862之通道區域，而磊晶層814及基板 812之部分可用作垂直FET 862之汲極區域。此外，導電材 料360可用作用於垂直FET 862之源極電極，而導電材料 8 18可用作用於垂直FET 862之汲極電極。此外，垂直FET 862包括法拉弟（faraday)屏蔽層94，其可用於減小閘極至 汲極寄生電容。導電屏蔽層94可以係電性耦合至接地及/ 或源極區域242，而可在閘極互連98的至少一部分與蟲晶 層814的至少一部分之間形成導電層94之至少一部分，而 135658.doc -60- 200933818 此組態可減小在閘極互連98與磊晶層814之間的寄生電容 耦合’由此減小在垂直FET 862中的閘極至汲極電容。藉 由減小在垂直FET 862中的閘極至汲極電容，可以增加垂 直FET 862之操作頻率。 FET 862可稱為垂直FET，因為在操作期間，在該垂直 FET 862中從源極電極360至汲極電極81 8的電流流動實質 上係垂直於磊晶層8 14之上部及下部表面。換言之，電流 從與層814之一頂部表面相鄰而定位之源極電極360至與半 ® 導體基板812的底部表面相鄰而定位之汲極電極818本質上 垂直地經由垂直FET 862流動。 儘管已說明一類垂直電晶體，但本文所說明之方法及設 備在此方面不受限制。在其他具體實施例中，可使用圖5〇 所示之結構形成其他垂直電晶體，例如溝渠FET或雙擴散 的半導體上金屬（DMOS)型垂直電晶體。 在形成裝置284、862、264及266後，可使得包含積體電 ❹路8 1 0之晶圓或晶粒變薄。換言之，可使用晶圓變薄技 術’例如研磨’來移除基板812之一下部部分。 在該晶圓變薄後，可藉由移除基板812之部分來形成一 或多個開口或溝渠以便可將該等溝渠形成為接觸介電結構 76及78之下部表面。接著，可使用一介電材料來填充此等 溝渠以形成分別接觸隔離基板76及78之隔離結構876及 878。可使用一較低溫度程序及較低溫度沈積膜來形成用 於形成隔離結構876及878之介電材料❶在某些具體實施例 中，隔離結構876及878之介電材料可包含一氧化物並可以 135658.doc •61 · 200933818 係藉由使用PECVD、大氣CVD或低大氣cvd來形成。作為 一範例，可使用約400°C之一溫度來形成隔離結構876及 878之介電材料，而若裝置284、862、264及266具有任何 熱敏元件，則此可能有利。亦可將隔離結橡876及878稱為 介電結構。 在形成隔離結構876及878後，可形成接觸磊晶層812及 隔離結構876與878之一導電材料818。導電材料可包含藉 由使用一金屬化程序形成之一金屬，例如鋁或銅。
隔離結構76、78、876及878提供基板812與層814的部分 之間的實體及電隔離，以至於可將一垂直及/或較高電壓 裝置（例如FET 862)與橫向及/或較低電壓裝置（例如FET 264及266)整合。可替代隔離結構76及78而使用介電結構 676(圖 48)及678(圖 48)。 圖51係一積體電路910之另一具體實施例之一斷面圖。 積體電路910係類似於上述積體電路81〇(圖5〇)，不同之處 係，在此具體實施例中，積體電路91〇係藉由在裝置264及 266下方替代半導鱧層814而使用一介電層915來形成積體 電路910 » 介電層915可包含（例如）二氧化矽（Si〇2)且具有範圍從約 1000埃（A)至約2微米之一厚度。在某些具體實施例中介 電層915可以係一埋藏式氧化物（Β〇χ)層或埋藏式氧化物區 域。在此等具體實施例中，半導體層812與gi6與埋藏式氧 化物層915之組合可稱為一絕緣體上矽（s〇I)基板或結構。 在某些具體實施例中，可藉由將兩個矽晶圓與氧化表面接 135658.doc -62- 200933818 合來形成該SOI結構。例如，可使用沈積技術或熱生長技 術（例如矽的熱氡化）在兩個晶圓上形成一二氧化矽。在形 成介面氧化物層之後，可藉由將該等介面氧化物放置成彼 此接觸而將該等晶圓焊接在一起。組合的介面氧化物層形 成埋藏式氧化物層915。在其他具體實施例中，可藉由氧 植入（SIMOX)而分離來形成該s〇I結構。SIM〇x可包含將 氧離子植入一矽基板並使用相對較高的溫度退火以形成埋 藏式氧化物915。 介電層915可提供半導體材料812與裝置264及266之間的 隔離’而此隔離可減小半導體材料812與裝置264及266之 間的電容耦合或寄生電容。因此，可藉由包括介電層915 來增加裝置244及266之操作頻率或速度。 圖52係一積體電路1010之另一具體實施例之一斷面圖。 積體電路1010類似於上述積體電路1〇(圖41)，不同之處 係，在此具體實施例中，積體電路1010包括一非揮發性記 憶體（NVM)裝置1062、隔離區域1〇8〇及1〇82，而不包括一 隔離結構80(圖41)。隔離結構76、78及82，主動裝置262、 264及266，以及被動裝置284可使用與上面所述者相同或 類似的程序來形成。 NVM裝置1062包括一控制閘極1〇2〇、一閘極氧化物 1018、一浮動閘極1〇16、一穿隧氧化物1014及一延伸植入 區域1012。隔離區域1080及1082可以係一介電材料，例如 二氧化矽，且可以係藉由使用用於形成上述隔離結構 82(圖41)的相同或類似程序來形成。 135658.doc -63- 200933818 在某些具體實施例中，穿隧氧化物1〇14可以係藉由使用 熱氧化將半導體基板12之一部分轉化為二氧化矽來形成。 可藉由沈積一層導電材料（例如，摻雜的多晶矽）並將其圖 案化來形成浮動閘極1016。在某些具體實施例中，可藉由 使用（例如）CVD沈積一多晶矽層並接著使用微影蝕刻及蝕 刻程序將此多晶矽層圖案化以形成屏蔽層94及浮動閘極 1016來同時形成裝置262之浮動閘極1016與屏蔽層94〇 在某些具體實施例中，可在形成浮動閘極1016後形成延 伸植入區域1012。延伸植入區域1〇12可以係藉由使用—光 罩（未顯示）並將一 N型導電性的雜質材料植入基板12之一 部分來形成之一η型摻雜區域。裝置1〇62之操作期 間，延伸植入區域1012可以係作為電荷儲存於浮動閘極 1016中的穿隧電子之源極。 閘極氧化物1018可以係藉由使用沈積技術或熱生長技術 (例如多晶矽層1018之一部分的熱氧化）來形成之一氧化 ❹物。在某些具體實施例中，可藉由實行一熱氧化以同時形 成裝置1062之閘極氧化物1018及裝置262之閘極氧化物 126、裝置264之閘極氧化物128及裝置266之閘極氧化物 130’來同時形成閘極氧化物1〇18、ι26、128及13〇。 可藉由沈積一層導電材料（例如，摻雜的多晶矽）並將其 圖案化來形成控制閘極1020。在某些具體實施例中，可藉 由使用（例如）CVD沈積一多晶矽層而接著使用微影蝕刻及 姓刻程序將此多晶矽層圖案化以同時形成Nvm裝置1 〇62的 控制閘極1020、FET 262的閘極電極134、FET 264的閘極 135658.doc -64 - 200933818 電極142及FET 266的閘極電極146 ’來同時形成控制閘極 1020與閘極電極134、142及146。另外，可與閘極電極 134、142、146及1020同時形成被動裝置284之電極142。 因此，積體電路1010提供一整合式裝置，該整合式裝置 包括：較低電壓CMOS FET 264及266，較高電壓及較高頻 率FET 262，整合式電容器284及整合在一起的NVM 1062(其可用於提供一可用於形成一晶片上系統（s〇c)之較 尚性能積體電路）。如上所述，可同時形成裝置262、 ® 264、266、284及1062之元件。藉由同時形成積體電路 1010之元件，可消除額外的程序步驟，從而減少製造積體 電路1010之成本及/或複雜性。 因此，已揭示各種結構及方法來提供一較高電壓（Hv)半 導體電晶體以及用以製造該較高電壓半導體電晶體之一方 法。依據一具髖實施例，製造具有耦合至一閘極互連結構 之一侧壁閘極電極或間隔物閘極電極之一較高電壓半導體 φ 電曰曰體，例如FET 262(圖41)及862(圖49)。在某些具體實 施例中’ 一較高電壓半導體電晶體可以係具有至少約十伏 特或更大之一汲極至源極崩潰電壓（BVdss)的一場效電晶 體（FET)。該較高電壓半導體電晶體可用於實施類比功能 或電路。該較高電壓半導體電晶體可稱為一類比裝置、一 較面電壓（HV)裝置或一較高功率裝置。在某些具體實施例 中’該Η V電晶體係一非對稱或單面裝置以至於該η v電晶 體之源極與没極並不對稱而無法在不影響該Ην電晶體的 操作或性能之條件下互換。該HV電晶體可以係一橫向電 135658.doc -65- 200933818 晶體或一垂直電晶體。 依據另一具體實施例’將該橫向較高電壓半導體電晶體 (例如，FET 262(圖41))與其他主動裝置（例如，互補式金 氧半導體（CMOS)裝置264(圖41)及266(圖41))整合，但本文 所說明之方法及設備在此方面不受限制。在某些具體實施 例中’該等CMOS裝置之FET可具有約六伏特或更小之一 崩潰電壓。該等CMOS裝置可用於實施數位功能或電路。 該等CMOS裝置或電晶體可稱為一數位裝置、一較低電壓 ® (LV)裝置或一較低功率裝置。在某些具體實施例中，該等 CMOS電晶體係對稱或雙面裝置，以至於該等CM〇s fet 的每一者之源極與汲極係對稱而可在不影響該等電 晶體的操作或性能之條件下互換。 依據另一具體實施例，將一較高電壓半導體電晶體（例 如，FET 262(圖41)及862(圖49))以單石方式與一整合式被 動裝置（例如電容器284(圖41))整合。依據另一具體實施 〇例，將該較高電壓半導體電晶體以單石方式與一主動裝置 及一整合式被動裝置整合。 儘管已在本文中揭示特定具體實施例，但是不希望本發 明受限於所揭示的具體實施例。熟習此項技術者會認識 到’可進行修改及變更而不脫離本發明之精神。希望本發明 涵蓋在所附巾請專利㈣之範相的所有此類修改及 【圖式簡單說明】 圖1係依據一或多項具體實施例在製造期間之一 結構之一部分的一斷面側視圖； 135658.doc -66 - 200933818 圖2係一較晚製造階段中的圖！之半導體結構之一斷面 圖； 圖3係一較晚製造階段中的圖2之半導體結構之一斷面 圖； 圖4係一較晚製造階段中的圖3之半導體結構之一斷面 圖； 圖5係一較晚製造階段中的圖4之半導體結構之一斷面 圏， 圖6係一較晚製造階段中的圖5之半導體結構之一斷面 ΓΒ1 · 園， 圖7係一較晚製造階段中的圖6之半導體結構之一斷面 圃， 圖8係一較晚製造階段中的圖7之半導體結構之一斷面 ren · 園， 圖9係一較晚製造階段中的圖8之半導體結構之一斷面 團， 圖10係一較晚製造階段中的圖9之半導體結構之一斷面 圖； 圖11係一較晚製造階段中的圖10之半導體結構之一斷面 圖； 圖12係一較晚製造階段中的圖11之半導體結構之一斷面 rsn · 園， 圖13係一較晚製造階段中的圖12之半導體結構之一斷面 圃， 135658.doc -67- 200933818 圖14係一較晚製造階段中的圖13之半導體結構之一斷面 圖， 圖15係一較晚製造階段中的圖14之半導體結構之一斷面 圖； 圖16係較晚製造階段中的圖15之半導體結構之一斷面 TSI · 圍， 圖17係一較晚製造階段中的圖16之半導體結構之一斷面 圖； © 圖18係一較晚製造階段中的圖17之半導體結構之一斷面 圖， 圖19係一較晚製造階段中的圖18之半導體結構之一斷面 ran · 圖， 圖20係一較晚製造階段中的圖19之半導體結構之一斷面 圖； 圖21係一較晚製造階段中的圖20之半導體結構之一斷面 圖； Ο 圖22係一較晚製造階段中的圖21之半導體結構之一斷面 圖， 圖23係一較晚製造階段中的圖22之半導體結構之一斷面 ran · 圖， 圖24係一較晚製造階段中的圖23之半導體結構之一斷面 rg*i · 園， 圖25係一較晚製造階段中的圖24之半導體結構之一斷面 圖； 135658.doc -68 200933818 圖26係一較晚製造階段中的圖25之半導體結構之一斷面 圖； 圖27係一較晚製造階段中的圖26之半導體結構之一斷面 圖； 圖28係一較晚製造階段中的圖27之半導體結構之一斷面 圖； 圖29係一較晚製造階段中的圖28之半導體結構之一斷面 圖； 圖30係較晚製造階段中的圖29之半導體結構之一斷面 圖； 圖3 1係一較晚製造階段中的圖30之半導體結構之一斷面 圖； 圖32係一較晚製造階段中的圖31之半導體結構之一斷面 圖； 圖33係一較晚製造階段中的圖32之半導體結構之一斷面 圖； 圖34係一較晚製造階段中的圖33之半導體結構之一斷面 圖； 圖35係一較晚製造階段中的圖Μ之半導體結構之一斷面 圖； 圖36係一較晚製造階段中的圖35之半導體結構之一斷面 圖； 圖37係一較晚製造階段中的圖36之半導體結構之一斷面 圖； 135658.doc •69- 200933818 圖38係一較晚製造階段中的圖37之半導體結構之—斷面 EI · 圖， 囷39係一較晚製造階段中的圖38之半導體結構之—斷面 圖； 圖40係一較晚製造階段中的圖39之半導體結構之一斷面 1SI · 園， 圖41係一較晚製造階段中的圖40之半導體結構之一斷面 IS1 · 園， 圖42係一較晚製造階段中的圖41之半導體結構之一斷面 圖； 圖43係圖42之積體電路之一電晶體的一放大斷面圖； 圖44係依據一具體實施例之另一電晶體之一斷面圖； 圖45係依據一具體實施例之另一結構之一斷面圖； 圖46係一較晚製造階段中的圖45之結構之一斷面圖； 圖47係一較晚製造階段中的圖46之結構之一斷面圖； 圖48係一較晚製造階段中的圖47之結構之一斷面圖； 圖49係依據一具體實施例之另一積體電路之一斷面圖； 圖50係依據一具體實施例之另一積體電路之一斷面圖； 圖51係依據一具體實施例之另一積體電路之一斷面圖； 以及 圖52係依據一具體實施例之另一積體電路之一斷面圖。 為了簡化解說並方便理解，各圖中的元件不必係按比例 繚製’除非明確地如此陳述。另外，在認為適當時，在圖 中重複參考數字以指示對應及/或類似的元件。在某些實 135658.doc -70- 200933818 例中為了避免使本揭示内容模糊不清，未詳細說明已熟 去的方法、程序、組件及電路。以上詳細說明性質上僅為 範例性’而不希望限制此文件之揭示内容及所揭示具體實 施例之使用。而且，不希望隨附申請專利範圍受發明名 稱、技術領域、先前技術或發明摘要的限制。 【主要元件符號說明】
Ο 10 積體電路 12 半導體基板 14 主要表面/頂部表面/矽基板 16 介電材料層/氧化物層 18 介電材料層/介電平臺 20 光阻層 26 退火步驟之前的摻雜區域 28 氧化物層 30 光阻層 32 光罩 34 開口 36 退火步驟之前的摻雜區域 38 光阻層/光罩 40 開口 42 退火步驟之前的摻雜區域 44 退火之後的摻雜區域/N井 46 退火之後的摻雜區域/P井 48 退火之後的摻雜區域/N井 135658.doc -71 - 200933818
50 介電材料層 51 氮化矽層52的部分 52 介電材料層/氮化矽層 53 氮化矽層52的部分 54 氮化矽層52的部分 55 光罩 56 開口 60 光罩 61 氧化物部分 62 開口 63 氧化物部分 64 摻雜區域 64A 凹穴 65 氧化物部分 66 ' 67及68 摻雜區域 70 光罩/結構 71 垂直結構 72 開口 74 溝渠 76 隔離結構 78 隔離結構 80 隔離結構 81 犧牲氧化物層 82 隔離結構 135658.doc -72- 200933818 83 犧牲氧化物層 84 光罩 85 犧牲氧化物層 88 開口 90 摻雜區域 92 層 94 導電層/閘極屏蔽 96 氣化物層 Ο 98 閘極互連/多晶矽層 100 氮化矽層 102 光罩 104 基架結構 105與107 側壁 112 摻雜區域 114 介電材料層 116及 118 間隔物 KJ 120 氧化物層/介電層 121 氧化物層/介電層 122 多晶矽層 123 氧化物層/介電層 124 光罩 125 氧化物層/介電層 126 氧化物層120之一部分/閘極氧化物 127 介電層/氧化物層 135658.doc - 73 - 200933818 128 氧化物層123之部分 129 介電層/氮化物層 130 氧化物層125之部分 132 開口 134 間隔物閘極電極/多 136 間隔物延伸部分/多 142 多晶矽層 144 閘極電極/多晶碎層 146 多晶矽層/閘極電極 150 光罩 154與156 開口 158 輕度摻雜區域 160及162 輕度摻雜區域 163 多晶矽層 168 光罩 172 開口 174及176 輕度摻雜區域 180 氧化物層 181 氧化物層 182 介電層/氮化物層 183 氧化物層 185 氧化物層 186 光罩 187 氧化物層 135658.doc • 74. 200933818
190 198 200 202 206 209 210及212 214 218及220 222及224 232 238 240 242 、 244 、 246及248 252 256 258 260 262 264 266 272 274 278 開口 狹縫或間隙 多晶矽層 長條/多晶石夕互連材料 光罩 開口 介電側壁間隔物 介電側壁間隔物 介電側壁間隔物 介電側壁間隔物 光罩 開口 開口 摻雜區域 光罩 開口 推雜區域 摻雜區域 橫向較高電壓電晶體 PMOS電晶體/FET NMOS電晶體/FET 介電材料層 導電材料層 光罩 135658.doc •75- 200933818 280 介電層272之一部分 282 導電層274之一部分/多晶矽層 284 電容器 290 介電材料 294 光罩 304 、 306 、 308及310 開口 312 、 314 、 316及318 開口 320及322 開口 Ο 324及326 開口 328及330 開口 336 、 338 、 342及344 摻雜區域 348與350 換雜區域 352 、 354 、 356 、 358 、 360 、 362 、 364 、 366 、 368及370 互連或氮化鈦/鎢（TiN/W)插塞 380 導電材料層 ❹ 382 ‘遮蔽結構/光罩 404 、 406 、 408 、 410 ' 412 、 414 、 416 、 418 、 420及422 金屬1互連結構 424 介電材料層 426 遮蔽結構 428 、 430 、 432 、 434 、 436 ' 438 、 440 、 442 ' 開口 135658.doc -76- 200933818 Ο
444及446 448 、 450 、 452 、 454 、 開口 456 、 458 、 460 、 462 、 464及466 504 、 506 、 508 、 510 、 金屬2互連結構 512 、 514 、 516 、 518 、 520及522 530 鈍化層 532及534 開口 612 基板 614 基板612的上部表面 616 介電材料層/二氧化矽層 618 介電材料層/氮化矽層 620 矽柱 622 結構620的側壁 624 溝渠或開口 626 底層 629 二氧化矽層或區域 630 二氧化矽結構 634 經密封的溝渠 636 覆蓋結構/介電層 638 可選的密封層 640 介電區域629的下部邊界或表 676及678 介電結構 135658.doc •77- 200933818
710 積體電路 712 基板 810 積體電路 812 N型基板 814 N型磊晶層 816 P型磊晶層 818 導電材料 862 較高電壓垂直FET 876與878 隔離結構 910 積體電路 915 介電層 1010 積體電路 1012 延伸植入區域 1014 穿隧氧化物 1016 浮動閘極 1018 閘極氧化物 1020 控制閘極 1062 非揮發性記憶體（NVM)裝置 1080及1082 隔離區域 4601 凹陷 4662 橫向非對稱較高電壓半導體裝置 4676及4678 隔離結構 135658.doc •78-

Claims (1)

  1. 200933818 十、申請專利範圍： 1. 一種形成一半導體結構的方法，該方法包含： 在一半導體材料中形成一第一開口； 在該第一開口中形成一介電材料； 形成一單向電晶體，其中形成該單向電晶體包含在該 半導體材料之上形成一屏蔽層並在形成該屏蔽層後在該 +導體材料之上形成該單向電晶體之—控制電極，其中 該屏蔽層之至少一部分係佈置於該控制電極的至少一部 〇 匀與該半導邀材料的至少一部分之間；以及 一在該半導體裝置之中或之上同時形成該單向電晶體之 一第一部分與一雙向電晶體之一第一部分，其中該介電 材料係介於該單向電晶體之—第二部分與該雙向電晶體 之一第二部分之間。 2·如請求項！之方法’其進—步包含提供—半導體基板， 其中該半導體基板包含該半導體材料，其中該半導體材 =切，且其中在㈣―開口中形成—介電材料包含 貫仃一熱氧化以將該矽之一部分轉化為二氧化矽。 3·如請求項!之方法，其中形成該單向電晶體之該控制電 極包含形成該單向電晶體之一閘極電極並進—步包含形 成該雙向電晶體之一閘極電極，其中該單向電晶體之該 第—部分係該單向電晶體之該閘極電極而該雙向電晶體 之該第一部分係該雙向電晶體之該閘極電極，且其中該 單向電晶體之一閘極長度係小於該雙向電晶體之一閘極 長度。 135658.doc 200933818 4. 如請求項1之方法，其進一步包含在該介電材料之該形 成後形成該單向電晶體之該第—部分，其中形成該第一 開口包含將該第-開口形成為從該半導體材料之一表面 延伸至-在該半導體材料之該表面下方至少約一微米或 更大之距離，其中該單向電晶體之一崩潰電屬係至少 約十伏特或更大，且該雙向電晶體之潰電麼係約六 伏特或更小。 5. 如請求項丨之方法，其中形成該單向電晶體之一第一部 ® 分包含在該半導體材料中形成一摻雜區域，並進一步包 含在該半導體材料之該表面下方形成一介電結構，其中 形成該介電結構包含形成該第一開口及形成該介電材 料，其中該介電結構延伸至在該摻雜區域之該下部邊界 下方之一距離且該介電結構圍繞該摻雜區域，且其中該 介電結構之一介電常數約為3 9或更低。 6. 如請求項1之方法，其中該單向電晶體係具有一閘極、 一源極區域、一汲極區域及一介於該源極區域與汲極區 響 域之間且在該閘極下的通道區域之一場效電晶體 (FET) ’且其中形成該單向電晶體包含在形成該通道區 域後形成該閘極。 7. —種半導體結構，其包含： 一半導體材料’其具有形成於其中之一第一開口； 一介電材料’其係佈置於該第一開口中； 一單向電晶體，其中該單向電晶體包含在該半導體材 料之上的一屏蔽層以及在該半導體材料之上置放的該單 135658.doc 200933818 向電晶體之—控制電極，其中該屏蔽層之至少一部分係 佈置於該控制電極的至少一部分與該半導體材料的至少 一部分之間；以及 該單向電晶體之一第一部分及一雙向電晶體之一第一 部分，其係佈置於該半導體材料之中或之上其中該介 電材料係介於該單向電晶體之一第二部分與該雙向電晶 體之一第二部分之間。 8·如請求項7之半導體結構，其進一步包含一半導體基 板’其中該半導體基板包含該半導體材料，其中該半導 體材料包3碎’且其中在該第一開口中佈置之該介電材 料包含該矽經由熱氧化為二氧化矽之一經轉化部分。 9’如明求項7之半導體結構，其中該單向電晶體之該控制 電極包含該單向電晶體之一閘極電極並進一步包含該雙 向電晶體之一閘極電極，其中該單向電晶體之該第一部 系έχ單向電曰曰體之該閘極電極而該雙向電晶體之該第 一部分係該雙向電晶體之該閘極電極，且其中該單向電 晶體之一閘極長度係小於該雙向電晶體之一閘極長度。 凊求項7之半導體結構，其中該第一開口從該半導體 材料之一表面延伸至在該半導體材料的該表面下方至少 約一微米或更大之-距離，其中該單向電晶體之一崩潰 電壓係至少約十伏特或更大而該雙向電晶體之一崩潰電 壓係約六伏特或更小。 11. 如請求項7之半導體結構， 部分包含在該半導體材料中 其中該單向電晶體之一第一 之一推雜區域，並進一步包 135658.doc 200933818 含至少部分在該半導體材料之該表面下方佈置的/介電 結構，其中該介電結構延伸至在該摻雜區域之一下部邊 界下方之一距離而且該介電結構圍繞該摻雜區域，且其 中該介電結構之一介電常數約為3.9或更低。 12.如請求項7之半導體結構，其中該單向電晶體包含具有 一閘極、一源極區域、一汲極區域及一在該源極區域與 没極區域之間且在該閘極下佈置的通道區域之一場效電 晶體（FET)。 〇 135658.doc
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