JP2004064063A - 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 - Google Patents

Abstract

【課題】高電圧動作トランジスタとして代表的な縦型ＤＭＯＳを効果的に素子分離すると同時にドレーン・ソースオン抵抗を減少させる方法と構造とを提供する。
【解決手段】半導体基板に埋没層形成後素子分離用トレンチを形成し絶縁膜でフィリングする。次いで、その上部にエピタキシャル層を成長させ、埋没層に至る深さまでエッチングしてドレーン用トレンチを形成する。素子分離膜と隣接したトレンチ側壁に絶縁膜スペーサを形成した後、トレンチを導電物質に埋め込んでプラグ型ドレーンを形成し、エピタキシャル層上にゲートとソースとを形成する。これにより、ドレーン・ソースオン抵抗減少で電流増加効果を得ることができ、既存の素子分離膜を適用することより素子分離膜の面積を効果的に狭めることができてチップ面積を狭められる。
【選択図】　図６

Description

【０００１】
【発明の属する技術分野】
本発明は電力デバイス及びその製造方法に係り、より詳しくは、縦型ＤＭＯＳ（ＶＤＭＯＳ：ｖｅｒｔｉｃａｌ　ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　ＭＯＳ）トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
電圧駆動が可能なＭＯＳ型素子でありつつさらに大電流用途に耐えることができる二重拡散構造のＭＯＳ（以下、ＤＭＯＳ）が注目を集めている。ＤＭＯＳをバイポーラ型集積回路に一体化した場合、その電流を流す方向の差により、横型ＤＭＯＳ、ＶＤＭＯＳに分類される。特に、高電圧で動作するＤＭＯＳの場合、面積の点でＶＤＭＯＳが有利であり、その中でも、特に電気的特性に優れたＮチャンネルＶＤＭＯＳが多く使用されている。
【０００３】
こうしたＮチャンネルＶＤＭＯＳはＮ^＋埋没層を連結してドレーンとして使用し、高濃度ドーピングを進行するためＤＭＯＳとＤＭＯＳとの素子分離のために相当な面積の素子分離膜を要求する。この際、ドレーン・ソースオン抵抗（以下、Ｒｄｓｏｎ）減少のためにドーピング濃度を上げ、ドライブ・イン時間を長くする場合、素子のブレークダウン電圧確保のため、より大きい素子サイズと素子分離膜面積とが要求される。Ｒｄｓｏｎ減少のために高いドースを適用する場合、下部に不純物を拡散させるためには充分な熱工程が必要になるため、それによって水平方向に面積が広がる短所がある。又、Ｒｄｓｏｎ減少のために高エネルギーイオン注入を適用する場合、高いドースドーピングが難しくなって抵抗減少に限界があるだけではなく、高エネルギー適用による水平方向への拡散も避けることができず、やはり面積の点で不利な結果をもたらす。このように、Ｒｄｓｏｎ減少と素子分離膜面積減少とはトレードオフ関係にある。
【０００４】
しかし、半導体素子を縮小させ、高速であって、電力消費が少ない素子を半導体チップ上に高密度に提供することに対する要求は持続的に増大しており、従ってＲｄｓｏｎを減少させて適切な素子能力を達成しながらも水平及び垂直ディメンジョンに素子をスケーリングできる技術が必要である。
【０００５】
【発明が解決しようとする課題】
本発明の目的はＲｄｓｏｎとチップサイズとを減少させ得るＤＭＯＳ製造方法を提供することである。
本発明の他の目的はＲｄｓｏｎが小さく、集積化に有利なＤＭＯＳを提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るＤＭＯＳ製造方法では、第１導電型の半導体基板に第１導電型と反対になる第２導電型の高濃度埋没層を形成する。埋没層と半導体基板とをエッチングして素子分離用トレンチを形成した後、絶縁膜でフィリングして素子分離膜を形成する。このように形成した埋没層及び素子分離膜上に第２導電型低濃度エピタキシャル層を成長させ、所定領域エッチングしてドレーン用トレンチを形成する。ここで、ドレーン用トレンチは埋没層と合う深さまで、素子分離膜横に形成される。ドレーン用トレンチ側壁のうち素子分離膜と隣接した側壁に絶縁膜スペーサを形成した後、ドレーン用トレンチの内部を導電物質で充填して第２導電型プラグ型ドレーンを形成する。プラグ型ドレーンが形成された結果物上にゲートとソースとを形成してトランジスタ工程を完了する。
【０００７】
本発明に係るＶＤＭＯＳ製造方法では、このようにトレンチ素子分離膜を形成する工程とドープトポリシリコンのような導電物質を充填してプラグ型ドレーンを作る工程とを接ぎ木する。これで、ＶＤＭＯＳで追求するＲｄｓｏｎ減少効果を確保すると同時に素子分離膜面積を狭める。
【０００８】
前記目的を達成するため、本発明に係るＤＭＯＳは、第１導電型の半導体基板と、その上に形成された第２導電型の高濃度埋没層とを含む。素子分離膜が埋没層及び半導体基板内に形成されている。素子分離膜及び埋没層の上部には第２導電型の低濃度エピタキシャル層が形成される。エピタキシャル層内には埋没層と合う深さまで素子分離膜横に導電物質より成ったプラグ型ドレーンが形成される。プラグ型ドレーンの外壁のうち素子分離膜と隣接した外壁には絶縁膜スペーサが形成される。そして、エピタキシャル層の内部に形成される第１導電型のボディー領域と、その内に形成される第２導電型の高濃度ソース領域と、こうしたソース領域上に形成されたゲート酸化膜とゲートとを含む。
【０００９】
このように、本発明に係るＶＤＭＯＳはプラグ型ドレーンと絶縁膜スペーサとを含む。抵抗が低い導電物質を用いることによりプラグ型ドレーンの抵抗を所望の水準まで低めることができる。そして、絶縁膜スペーサは素子分離膜と共に効果的な素子分離に寄与する。従って、Ｒｄｓｏｎと素子分離膜の面積とが同時に減少するため集積化に有利に適用される。
【００１０】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態で変形され、本発明の範囲が下で前述する実施例により限定されると解釈されてはならない。本発明の実施例は当業界で当業者に本発明をより完全に説明するために提供されるものである。従って、図面での要素の形状等はより明確な説明を強調するために誇張され、図面上で同一な符号に表示された要素は同一な要素を意味する。
【００１１】
（第１実施例）
図１乃至図６は本発明の第１実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
先ず、図１を参照すれば、Ｐ型の単結晶シリコン基板のような半導体基板Ｐ−ｓｕｂ、１０を準備して、Ｎ型不純物を１０^１９ｉｏｎｓ／ｃｍ^３程度に高濃度イオン注入する。引き続き、ドライブ・イン拡散作業を進行して注入されたイオンを拡散させる。こうした拡散作業が完了すれば、Ｎ^＋埋没層Ｎ＋ＢＬ、１５が形成される。次いで、埋没層１５と半導体基板１０とをエッチングして素子分離用トレンチ２０を形成する。こうしたトレンチ２０を絶縁膜でフィリングして素子分離膜２５を形成する。トレンチ２０をフィリングする絶縁膜としては酸化膜又はアンドープトポリシリコンを用いる。
【００１２】
このように、素子分離膜２５を形成する段階は次の通りであり得る。例えば、埋没層１５にパッド酸化膜及びパッド窒化膜（図示せず）を形成した後、これらをパターニングしてトレンチ２０を形成する部位に開口部を作る。次に、パターニングされたパッド酸化膜とパッド窒化膜とをマスクとして使用して埋没層１５と半導体基板１０とをエッチングすることにより、数千Å〜数μｍ程度深さのトレンチ２０を形成する。次いで、トレンチ２０内を酸化膜又はアンドープトポリシリコンで充填する。酸化膜の場合は中温酸化膜（Ｍｉｄｄｌｅ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＭＴＯ）又はＨＤＰ−ＣＶＤ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ−ＣＶＤ）法を用いて形成した酸化膜で埋め込む。そして、アンドープトポリシリコンの場合はＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で５００℃乃至７００℃の温度で蒸着する。そして、こうした酸化膜又はアンドープトポリシリコンを蒸着する前にトレンチ２０エッチング界面を安定化させるためにトレンチ２０の内壁に熱酸化膜を形成することもある。こうした結果物の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）又はエッチバックの方法で平坦化する。この際、パターニングされたパッド窒化膜がＣＭＰ工程のストッパー又はエッチバックのストッパーとして作用する。最後に、埋没層１５上に残っているパッド窒化膜及びパッド酸化膜まで除去すれば、埋没層１５の表面より若干高いか又は殆ど段差がなく並んだ素子分離膜２５が形成される。
【００１３】
次に、図２を参照すれば、埋没層１５及び素子分離膜２５上にＮ−エピタキシャル層Ｎ−ｅｐｉ、３０を成長させ、埋没層１５と合う深さまでこれをエッチングして素子分離膜２５の両側にドレーン用トレンチ４１，４２を形成する。エピタキシャル層３０は１０^１５ｉｏｎｓ／ｃｍ^３程度の不純物濃度を有する。
【００１４】
次いで、図３のように、図２の結果物上に絶縁膜４５を蒸着する。絶縁膜４５はドレーン用トレンチ４１，４２側壁のうち素子分離膜２５と隣接した側壁４１ａ，４２ａに絶縁膜スペーサを形成しようとして蒸着する膜である。従って、ドレーン用トレンチ４１，４２を完全に埋め込まないほどの厚さで蒸着し、シリコン窒化膜又はシリコン酸化膜のような絶縁膜を用いる。シリコン窒化膜の場合にはＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）で蒸着するが、ＳｉＨ_４とＮＨ_３とをソースガスとして、Ａｒ又はＨｅをキャリヤガスとして用いることができる。
【００１５】
次に、側壁４１ａ，４２ａに形成された絶縁膜４５の部分を保護するマスク５０を形成する。例えば、絶縁膜４５が形成された結果物の全面にフォトレジストを塗布した後、これを露光及び現像して側壁４１ａ，４２ａに形成された絶縁膜４５の部分上にのみパターニングされたフォトレジストを残す。
【００１６】
図４のように、マスク５０で保護されない絶縁膜はエッチバックで除去する。エッチングガスはＣＦ_ｘ、ＣＨ_ｘＦ_ｙ又はＨ_ｘを使用する。これにより、マスク５０で保護された絶縁膜はドレーン用トレンチ４１，４２の側壁４１ａ，４２ａ上にスペーサ４５ａとして残留する。そして、こうした方法で形成したスペーサ４５ａはドレーン用トレンチ４１，４２の間のエピタキシャル層３０の上面も覆う。
【００１７】
図５を参照すれば、マスク５０を除去してスペーサ４５ａを現した後、エピタキシャル層３０を覆いながらドレーン用トレンチ４１，４２の内部を完全に充填するドープトポリシリコンを蒸着する。ドープトポリシリコンはＬＰＣＶＤ法で５００℃乃至７００℃の温度で蒸着できる。不純物がドーピングされていない状態で蒸着した後、Ａｓ又はＰをイオン注入でドーピングさせることもでき、蒸着時にインサイチュで不純物をドーピングして蒸着することもできる。ここで、ドープトポリシリコンは不純物が１０^１４ｉｏｎｓ／ｃｍ^３以上含むように蒸着する。使用される不純物はＡｓ，Ｐ，Ｂ，Ｉｎ又はＳｂ等であるが、製造しようとするＶＤＭＯＳ導電型により異なる。本実施例でのように、ＮチャンネルＶＤＭＯＳを製造しようとすれば、Ｎ型不純物であるＡｓ，Ｐ，Ｓｂ等を用いる。次いで、蒸着したドープトポリシリコンがドレーン用トレンチ４１，４２にのみ残るようにエピタキシャル層３０を覆っているドープトポリシリコンはエッチバックして除去する。これで、エピタキシャル層３０内にドレーン用トレンチ４１，４２を充填するプラグ型ドレーン６０が形成される。
【００１８】
図６は図５の結果物上にゲートとソースとを形成した結果を示す。エピタキシャル層３０の表面にＬＯＣＯＳ膜１００を形成した後、エピタキシャル層３０の内部の所定部分に１０^１８ｉｏｎｓ／ｃｍ^３程度の濃度を有するＰ型ボディー領域１１０を形成する。ＬＯＣＯＳ膜１００とその周辺に形成される熱酸化膜（図示せず）とはゲート酸化膜として使用される。その上にゲート１３０を形成する。ボディー領域１１０に１０^１９ｉｏｎｓ／ｃｍ^３程度の濃度を有するＮ^＋ソース領域１１５及び１０^１９ｉｏｎｓ／ｃｍ^３程度の濃度を有するＰ^＋チャンネル領域１２０を形成する。ゲート１３０はゲート電極Ｇａｔｅに連結され、ソース領域１１５及びチャンネル領域１２０はソース電極Ｓｏｕｒｃｅと連結され、ドレーン６０はドレーン電極Ｄｒａｉｎと連結される。
【００１９】
以上で詳細に説明したようにイオン注入を用いる代わりに導電物質を埋め込んでドレーン６０を形成する。後続熱工程による接合拡散を最小化させながら所望の高濃度ドーピングが可能になるため、ドレーン抵抗減少が容易である。ドレーン６０を構成する導電物質を低抵抗に選択すれば所望の水準までＲｄｓｏｎを減少させることができる。又、素子分離膜２５の方向側に絶縁膜スペーサ４５ａを形成するため素子分離膜２５のみを用いる場合よりも素子分離がよくできる。従って、素子分離膜２５面積を狭めても優秀な絶縁効果を期待することができるため、素子分離膜２５の面積を最小化させて高集積化に有利に適用できる。
【００２０】
詳細に説明したように、図６を参照すれば、本発明に係るＶＤＭＯＳは第１導電型（即ち、Ｐ型）の半導体基板１０とその上に形成された第２導電型（即ち、Ｎ型）の高濃度埋没層１５とを含む。埋没層１５及び半導体基板１０内には素子分離膜２５が形成されている。素子分離膜２５及び埋没層１５の上部には第２導電型の低濃度エピタキシャル層３０が形成されている。エピタキシャル層３０内には素子分離膜２５横に埋没層１５と合う深さまで導電物質（本実施例ではドープトポリシリコン）より成ったプラグ型ドレーン６０が備えられる。ドレーン６０の外壁のうち素子分離膜２５と隣接した外壁には絶縁膜スペーサ４５ａが形成されていて素子間絶縁を助ける。エピタキシャル層３０の内部には第１導電型のボディー領域１１０が形成されるが、その内には第２導電型の高濃度ソース領域１１５が形成され、その間に第１導電型の高濃度チャンネル領域１２０が含まれる。ソース領域１１５上にはゲート酸化膜として用いられるＬＯＣＯＳ酸化膜１００とゲート１３０とが備えられる。
【００２１】
ゲート１３０はゲート電極Ｇａｔｅに連結され、ソース領域１１５及びチャンネル領域１２０はソース電極Ｓｏｕｒｃｅと連結され、ドレーン６０はドレーン電極Ｄｒａｉｎと連結される。ゲート１３０に印加した電圧によりチャンネル領域１２０の表面にチャンネルが形成され、それで、ドレーン６０から埋没層１５を経由してゲート電極１３０の下部のエピタキシャル層３０、チャンネル、ソース領域１１５に電流が流れる。
【００２２】
このように、本発明によると、Ｒｄｓｏｎと素子分離膜の面積とを同時に狭められ、必要とする素子の性能は維持／向上しながらも素子のパッキング密度を高められ、効果的に隔離された単位素子を形成することができる。
【００２３】
（第２実施例）
図７及び図８は本発明の第２実施例によりＶＤＭＯＳを製造する方法を示した断面図である。図７及び図８で前記第１実施例で説明したのと同一な要素については図１乃至図６と同一な符号で表示した。以下では、前記第１実施例と異なる部分を重点的に説明する。
【００２４】
図５を参照して説明した段階までは前記第１実施例と類似する。即ち、図５のエピタキシャル層３０を覆いながらドレーン用トレンチ４１，４２の内部を完全に充填するドープトポリシリコンを蒸着する。
【００２５】
次に図７のように、ドープトポリシリコンにＰＯＣｌ_３をドーピングする。これにより、ドープトポリシリコンの上部は面抵抗が５Ω／ｓｑ乃至５０Ω／ｓｑまで減少した低抵抗層７０になる。前記第１実施例のようにドープトポリシリコンは不純物が１０^１４ｉｏｎｓ／ｃｍ^３以上にドーピングされた低抵抗の物質であるが、デバイスにより追加的な抵抗減少を所望の場合にはこのようなＰＯＣｌ_３工程も追加できる。次に、エピタキシャル層３０上に残っているドープトポリシリコンをエッチバックで除去する。これで、ＰＯＣｌ_３ドーピングされた低抵抗層７０を備えるプラグ型ドレーン６０がドレーン用トレンチ４１，４２内に形成される。
【００２６】
図８を参照すれば、図７の結果物上にゲートとソースとを形成した結果を示す。詳細な説明は図６と同様なので反復を避けて省略する。
【００２７】
【発明の効果】
以上で説明したように、本実施例ではドープトポリシリコンを蒸着した後に追加的にＰＯＣｌ_３ドーピングを実施してドレーン６０を形成するため、Ｒｄｓｏｎが顕著に減少する。
【００２８】
本発明ではエピタキシャル層に導電物質を埋め込んでプラグ型にドレーンを形成する。導電物質としては充分な濃度でドーピングされたドープトポリシリコンを用いるか或いはその上部にＰＯＣｌ_３をドーピングして使用する。従来のようにイオン注入と拡散とを用いてドレーンを形成しないため、後続熱による接合拡散を最小化しながら所望の高濃度ドーピングが可能になるため、Ｒｄｓｏｎ減少が容易である。Ｒｄｓｏｎ減少の結果、電流増加効果を得ることができる。
【００２９】
それだけではなく、素子分離膜方向側に絶縁膜スペーサを追加に形成するので、既存の素子分離膜よりも小さく形成しても優秀な素子分離効果を期待することができる。従って、素子分離膜面積を効果的に狭められてチップ面積をスケールダウンすることができる。
【００３０】
以上では本発明の実施例について説明したが、本発明は前記の実施例にのみ限定されずに、多様な変更や変形が可能である。本発明は特許請求の範囲により定義される本発明の思想及び範疇内に含まれ得る代案、変形及び等価を含む。
【図面の簡単な説明】
【図１】本発明の一実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【図２】本発明の一実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【図３】本発明の一実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【図４】本発明の一実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【図５】本発明の一実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【図６】本発明の一実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【図７】本発明の他の実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【図８】本発明の他の実施例によりＶＤＭＯＳを製造する方法を工程順序により示した断面図である。
【符号の説明】
１０　　　半導体基板
１５　　　埋没層
２０　　　トレンチ
２５　　　素子分離膜

Claims (16)

1. 第１導電型の半導体基板に前記第１導電型と反対になる第２導電型の高濃度埋没層を形成する段階と、
   前記埋没層と半導体基板とをエッチングして素子分離用トレンチを形成し、絶縁膜でフィリングして素子分離膜を形成する段階と、
   前記埋没層及び素子分離膜上に第２導電型低濃度エピタキシャル層を成長させ、前記素子分離膜横に前記埋没層と合う深さまでエッチングしてドレーン用トレンチを形成する段階と、
   前記ドレーン用トレンチ側壁のうち前記素子分離膜と隣接した側壁に絶縁膜スペーサを形成する段階と、
   前記ドレーン用トレンチの内部を導電物質で充填して第２導電型プラグ型ドレーンを形成する段階と、
   前記プラグ型ドレーンが形成された結果物上にゲートとソースとを形成する段階とを含むことを特徴とするＤＭＯＳ製造方法。
2. 前記素子分離用トレンチをフィリングする絶縁膜としては酸化膜又はアンドープトポリシリコンを用いることを特徴とする請求項１に記載のＤＭＯＳ製造方法。
3. 前記絶縁膜スペーサを形成する段階は、
   前記ドレーン用トレンチが形成された結果物上に絶縁膜を蒸着する段階と、
   前記素子分離膜と隣接したドレーン用トレンチ側壁に形成された絶縁膜部分を保護するマスクを形成する段階と、
   前記マスクで保護されない絶縁膜をエッチバックして除去する段階と、
   前記マスクを除去する段階とを含んで遂行することを特徴とする請求項１に記載のＤＭＯＳ製造方法。
4. 前記絶縁膜としてはシリコン窒化膜又はシリコン酸化膜を蒸着することを特徴とする請求項３に記載のＤＭＯＳ製造方法。
5. 前記ドレーン用トレンチ内部を充填する導電物質としてはドープトポリシリコンを用いることを特徴とする請求項１に記載のＤＭＯＳ製造方法。
6. 前記プラグ型ドレーンを形成する段階は、
   前記エピタキシャル層を覆いながら前記ドレーン用トレンチの内部を完全に充填するドープトポリシリコンを蒸着する段階と、
   前記ドープトポリシリコンが前記ドレーン用トレンチにのみ残るように前記エピタキシャル層上のドープトポリシリコンをエッチバックする段階とを含んで遂行することを特徴とする請求項１に記載のＤＭＯＳ製造方法。
7. 前記プラグ型ドレーンを形成する段階は、
   前記エピタキシャル層を覆いながら前記ドレーン用トレンチ内部を完全に充填するドープトポリシリコンを蒸着する段階と、
   前記ドープトポリシリコンにＰＯＣｌ_３をドーピングする段階と、
   前記ＰＯＣｌ_３にドーピングされたポリシリコンが前記ドレーン用トレンチにのみ残るように前記エピタキシャル層上のドープトポリシリコンをエッチバックする段階とを含んで遂行することを特徴とする請求項１に記載のＤＭＯＳ製造方法。
8. 前記ドープトポリシリコンは不純物が１×１０^１４ｉｏｎｓ／ｃｍ^３以上でドーピングされていることを特徴とする請求項５乃至請求項７のいずれか一つの項に記載のＤＭＯＳ製造方法。
9. 第１導電型の半導体基板と、
   前記半導体基板上に形成され、前記第１導電型と反対になる第２導電型の高濃度埋没層と、
   前記埋没層及び半導体基板内に形成された素子分離膜と、
   前記素子分離膜及び埋没層の上部に形成された第２導電型の低濃度エピタキシャル層と、
   前記埋没層と合う深さまで前記素子分離膜横の前記エピタキシャル層内に形成され、導電物質より成った第２導電型プラグ型ドレーンと、
   前記プラグ型ドレーンの外壁のうち前記素子分離膜と隣接した外壁に形成された絶縁膜スペーサと、
   前記エピタキシャル層の内部に形成された第１導電型のボディー領域と、
   前記第１導電型のボディー領域内に形成された第２導電型の高濃度ソース領域と、
   前記ソース領域上に形成されたゲート酸化膜とゲートとを含むことを特徴とするＤＭＯＳ。
10. 前記ソース領域はその内部に第１導電型の高濃度チャンネル領域をさらに含むことを特徴とする請求項９に記載のＤＭＯＳ。
11. 前記素子分離膜は酸化膜又はアンドープトポリシリコン膜であることを特徴とする請求項９に記載のＤＭＯＳ。
12. 前記絶縁膜スペーサはシリコン窒化膜又はシリコン酸化膜スペーサであることを特徴とする請求項９に記載のＤＭＯＳ。
13. 前記プラグ型ドレーンを成す導電物質はドープトポリシリコンであることを特徴とする請求項９に記載のＤＭＯＳ。
14. 前記ドープトポリシリコンの上部はＰＯＣｌ_３でドーピングされていることを特徴とする請求項１３に記載のＤＭＯＳ。
15. 前記ドープトポリシリコンは不純物が１×１０^１４ｉｏｎｓ／ｃｍ^３以上でドーピングされていることを特徴とする請求項１３又は請求項１４に記載のＤＭＯＳ。
16. 請求項１に記載の方法で製造したＤＭＯＳ。

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