JP2004087818A

JP2004087818A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JP2004087818A
Application number: JP2002247185A
Authority: JP
Inventors: Satoshi Ohira; 大平　聡; Takeshi Kuzuhara; 葛原　剛
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2004-03-18

Abstract

【課題】加工ばらつきによる不揮発性メモリのドレイン電圧値のばらつきを抑制できる不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】ＥＰＲＯＭ領域にて、第１ゲート膜８ａを形成し、同時に、負荷トランジスタ領域にて、ゲート絶縁膜８ｂを形成する。その後、ＥＰＲＯＭ領域、及び負荷トランジスタ領域にて、同時にチャネルドープイオン注入を行う。次に、ＥＰＲＯＭ領域にフローティングゲート１０を形成し、同時に、負荷トランジスタ領域にて、ゲート電極１２を形成する。これにより、それぞれの領域におけるゲート絶縁膜容量Ｃｏｘ、チャネル領域の不純物濃度Ｎａ、チャネル長Ｌのばらつきの幅を同じにすることができる。この結果、ＥＰＲＯＭと負荷トランジスタのオン抵抗の比を一定にすることができ、したがって、ドレイン電圧値のばらつきを抑制することができる。
【選択図】　　　　図４

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込みが可能な不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
図６に不揮発性メモリと負荷トランジスタとを有する不揮発性記憶半導体装置の回路図を示す。従来、図６に示すように、不揮発性メモリと負荷トランジスタとが直列に接続された不揮発性半導体記憶装置がある。負荷トランジスタは、不揮発性メモリに印加されるドレイン電圧を書き込み用の電圧となるように制御するためのものである。
【０００３】
不揮発性メモリには、素子の微細化、動作スピードの観点から、Ｌ幅（チャネル長）が小さいこと、ゲート酸化膜が薄いこと等が要求される。一方、負荷トランジスタには、書き込み時の高電圧印加の観点から、不揮発性メモリに比べてＬ幅が大きいこと、ゲート酸化膜が厚いこと等が要求される。
【０００４】
したがって、不揮発性メモリと負荷トランジスタとを同一の基板上に形成する場合では、それぞれの要求を満たすように形成する必要があった。
【０００５】
具体的には、ゲート酸化膜の膜厚は設定値が異なるためゲート酸化膜の形成は別々の工程にて行う必要あった。また、チャネル領域においても、濃度設定またはチャネル領域の構造が異なるため、専用のイオン注入工程が必要であった。
【０００６】
また、フローティングゲートの上にコントロールゲートが形成されている２層ゲートからなるＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性メモリと、負荷トランジスタとでは、ゲート電極の加工を別々に行う必要があった。これは、不揮発性メモリでは、２層分の電極層をエッチングする必要があり、負荷トランジスタでは、１層分の電極層をエッチングするからである。
【０００７】
【発明が解決しようとする課題】
複数の不揮発性メモリと負荷トランジスタとを形成する場合では、上記したように、ゲート酸化膜の形成工程が別々であることから、不揮発性メモリと負荷トランジスタとでは、ゲート酸化膜容量のばらつきの幅が異なってしまう。また、同様に、チャネル領域の形成工程が別々であることから、不揮発性メモリと負荷トランジスタとでは、チャネル領域の濃度のばらつきの幅が異なってしまう。また、ゲート電極の加工工程が別々であることから、不揮発性メモリと負荷トランジスタとでは、Ｌ幅のばらつきの幅が異なってしまう。
【０００８】
このように、製造工程の違いにより、加工ばらつきが生じてしまう。このため、不揮発性メモリと負荷トランジスタそれぞれのオン抵抗のばらつきの幅に差異が生じてしまう。このことから、複数の不揮発性メモリにおいて、ドレイン電圧Ｖｄの電圧値にばらつきが発生する。この結果、書き込み速度がばらつき、不揮発性メモリの書き込み時間が長くなってしまう。
【０００９】
ここで、加工ばらつきにより、不揮発性メモリの書き込み時間が長くなる理由を次に示す数式を用いて説明する。まず、トランジスタのドレイン電流Ｉｄとしきい値電圧Ｖｔｈは、それぞれ次の一般式により示される。
【００１０】
【数１】

【００１１】
【数２】

【００１２】
数式１より、オン抵抗Ｒｏｎは次のように導かれる。
【００１３】
【数３】

【００１４】
なお、ＬはＬ幅、Ｗはチャネル幅、μは表面における電子の実効的な移動度、Ｃｏｘはゲート酸化膜容量、Ｖｔｈはしきい値電圧、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、Ｎａはチャネル領域の不純物濃度を示している。
【００１５】
数式２、３より、オン抵抗Ｒｏｎは、Ｎａ、Ｌ、Ｃｏｘの関数であり、Ｒｏｎ＝ｆ（Ｎａ、Ｌ、Ｃｏｘ）と示すことができる。このことから、Ｎａ、Ｌ、Ｃｏｘに加工ばらつきが発生すると、各トランジスタのオン抵抗にばらつきが発生してしまう。
【００１６】
次に、不揮発性メモリ、負荷トランジスタに流れる電流をｉ、不揮発性メモリ、負荷トランジスタのオン抵抗をそれぞれ、Ｒｏｎ１、Ｒｏｎ２、電源電圧をＶｄｄとすると、電流ｉは数式４にて示され、不揮発性メモリのドレイン電圧Ｖｄは数式５にて示される。
【００１７】
【数４】

【００１８】
【数５】

【００１９】
数式５に示されるように、不揮発性メモリに書き込み用負荷トランジスタが直列に接続されている場合、ドレイン電圧Ｖｄは各トランジスタのオン抵抗の比によって決められる。このことから、不揮発性メモリと負荷トランジスタ、それぞれのオン抵抗のばらつきにより、不揮発性メモリのドレイン電圧Ｖｄの電圧値にばらつきが発生する。
【００２０】
次に、書き込み動作時における不揮発性メモリのしきい値電圧の変化ΔＶｔｈは、一般に次の式により示される。
【００２１】
【数６】

【００２２】
このように、しきい値電圧の変化ΔＶｔｈは、ホットエレクトロンによるフローティングゲートへの注入電流密度Ｊｇによって与えられる。なお、ΔＱは蓄積電荷の変化量、Ｃｆｇはフローティングゲートとコントロールゲート間の容量を示している。
【００２３】
ここで、メモリ素子の書き込み及び読み出し時の動作を説明する。書き込みは、コントロールゲート、ドレインに同時に電圧を印加し、ホットエレクトロンを発生させてフローティングゲートへの電子の注入を行うことで行われる。
【００２４】
読み出し時において、フローティングゲートに電子が注入されている状態であれば、そのしきい値電圧が高く、コントロールゲートに高レベルの電圧を印加しても、メモリ素子は導通しない。これに対して、書き込まれていない状態、すなわち、フローティングゲートに電子が注入されていない状態であれば、しきい値電圧はもとの低い値のままであり、コントロールゲートに高レベルの電圧を印加するとメモリ素子は導通する。
【００２５】
このように、コントロールゲートに高レベルの電圧を印加したときのメモリ素子の導通、非導通状態をデータの１、０に対応させることで、データの記憶がなされる。
【００２６】
一般に、書き込み動作時においては、フローティングゲート電圧が大きくなるに従って、発生したホットエレクトロンがフローティングゲートへ注入されるようになることから、フローティングゲートへの注入電流は増大する。
【００２７】
また、不揮発性メモリに印加されるフローティングゲート電圧、ドレイン電圧Ｖｄがわずかに変化すると、フローティングゲートへの注入電流は大きく変化する。このとき、数式６より、しきい値電圧の変化ΔＶｔｈも変わる。つまり、ドレイン電圧Ｖｄのばらつきが大きくなると、しきい値電圧の変化ΔＶｔｈもばらつきが大きくなることになる。
【００２８】
不揮発性メモリの書き込みでは、ある程度のばらつきを考慮して、書き込み→読み出しを１サイクルとして、数回のサイクルを経て、書き込み後の電圧値をある決められた値まで変化させている。このため、しきい値電圧の変化のばらつきが大きい場合、書き込み→読み出しのサイクル数がセルによって大きく変動する。
【００２９】
例えば、フラッシュメモリ等の書き換え可能な不揮発性メモリの場合、このサイクル数が多くなることで、書き込み時間が増大してしまう。また、不揮発性メモリの読み出しのときのダメージが大きく、信頼性が低下してしまう。また、ＯＴＰ（Ｏｎｅ　Ｔｉｍｅ　Ｐｒｏｇｒａｍ）版のような出荷前に書き込みを行うメモリであれば、検査工程のスループットが低下する（検査時間が長くなる）という問題が発生する。このような問題は、上記したように、ドレイン電圧Ｖｄのばらつきにより発生する。
【００３０】
本発明は上記点に鑑みて、不揮発性メモリのドレイン電圧値のばらつきを抑制できる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）のうち、不揮発性メモリの形成予定領域にて第１のゲート絶縁膜（８ａ）を形成すると同時に、負荷トランジスタの形成予定領域にて第２のゲート絶縁膜（８ｂ）を形成することを特徴としている。
【００３２】
これにより、第１のゲート絶縁膜（８ａ）と第２のゲート絶縁膜（８ｂ）とを別々に形成したときと比較して、不揮発性メモリにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅と負荷トランジスタにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅を近づけることができる。このため、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。
【００３３】
この結果、不揮発性メモリのオン抵抗と、負荷トランジスタのオン抵抗との比を一定に近づけることができる。したがって、ドレイン電圧は、これらの比により定まることから、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきを抑制することができる。
【００３４】
請求項２に記載の発明では、半導体基板（１）のうち、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行うことを特徴としている。
【００３５】
これにより、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、別々にチャネルドープイオン注入を行うときと比較して、不揮発性メモリと負荷トランジスタのそれぞれにおけるチャネル領域の不純物濃度Ｎａのばらつき幅を近づけることができる。このため、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。
【００３６】
この結果、不揮発性メモリのオン抵抗と、負荷トランジスタのオン抵抗との比を一定に近づけることができる。したがって、ドレイン電圧は、これらの比により定まることから、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきを抑制することができる。
【００３７】
また、請求項３に記載の発明では、半導体基板（１）のうち、不揮発性メモリの形成予定領域にて第１のゲート絶縁膜（８ａ）を形成すると同時に、負荷トランジスタの形成予定領域にて第２のゲート絶縁膜（８ｂ）を形成する工程と、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行う工程とを有することを特徴としている。
【００３８】
本発明は、請求項１と請求項２を組み合わせたものであり、請求項１のみ、又は請求項２のみの場合と比較して、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅をより近づけることができる。この結果、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきをより抑制することができる。
【００３９】
また、請求項４に記載の発明では、キャパシタ部はコントロールゲート（５）とフローティングゲート（１０）とを備え、トランジスタ部は、第１のゲート絶縁膜（８ａ）上にフローティングゲート（１０）を備える構造の不揮発性メモリを形成している。このとき、半導体基板上に成膜された電極層をパターニングすることで、フローティングゲート（１０）と負荷トランジスタのゲート電極（１２）とを同時に形成することができる。
【００４０】
これにより、２層ゲート電極構造のように、不揮発性メモリと負荷トランジスタにおける電極を別々に形成したときと比較して、不揮発性メモリと負荷トランジスタにおけるそれぞれのチャネル長（Ｌ幅）のばらつき幅を近づけることができる。このため、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。
【００４１】
この結果、不揮発性メモリのオン抵抗と、負荷トランジスタのオン抵抗との比を一定に近づけることができる。したがって、ドレイン電圧は、これらの比により定まることから、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきを抑制することができる。
【００４２】
なお、請求項５に示すように、容量的に結合されたフローティングゲート（１０）とコントロールゲート（５）とを形成する工程では、キャパシタ部にて、フィールド絶縁膜（２）上にコントロールゲート（５）を形成した後、コントロールゲート（５）上にフローティングゲート（１０）を形成することができる。
【００４３】
さらに、請求項６に示すように、トランジスタ部の表面上に第１のゲート絶縁膜（８ａ）を形成すると同時に、負荷トランジスタ部の表面上に第２のゲート絶縁膜（８ｂ）を形成することもできる。
【００４４】
これにより、第１のゲート絶縁膜（８ａ）と第２のゲート絶縁膜（８ｂ）とを別々に形成したときと比較して、不揮発性メモリにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅と負荷トランジスタにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅とをお互いに近づけることができる。
【００４５】
また、さらに、請求項７に示すように、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行うこともできる。
【００４６】
これにより、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、別々にチャネルドープイオン注入を行うときと比較して、不揮発性メモリと負荷トランジスタのそれぞれにおけるチャネル領域の不純物濃度Ｎａのばらつき幅を近づけることができる。
【００４７】
したがって、請求項４に示す発明に、請求項５及び請求項６を組み合わせることで、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅とをより近づけることができる。この結果、請求項４に示す発明と比較して、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきをより抑制することができる。
【００４８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４９】
【発明の実施の形態】
図１（ａ）に、本発明の一実施形態における不揮発性メモリとしてのＥＰＲＯＭの平面図を示し、図１（ｂ）に、（ａ）中のＸ−Ｘ矢視断面図を示す。但し、図１（ａ）においては電極や配線等のみを示しており、電極を斜線で示している。
【００５０】
図１（ａ）、（ｂ）に示すように、半導体基板としてのＳｉ基板１の上には、フィールド酸化膜２が形成されている。このフィールド酸化膜２は部分的に開口した構成となっており、この開口した部分において、Ｓｉ基板１の上には、ＥＰＲＯＭの第１ゲート膜８ａが形成されている。
【００５１】
フィールド酸化膜２の上には、１層目のポリシリコン膜４で構成したコントロールゲート５が形成されている。そして、コントロールゲート５の上には、第２ゲート膜を介して２層目のポリシリコン膜９で構成したフローティングゲート１０が形成されている。このフローティングゲート１０は、コントロールゲート５の上から第１ゲート膜８ａの上まで延設された構成となっている。
【００５２】
具体的には、図１（ａ）に示すように、略４角形形状で構成されたコントロールゲート５の上に、コントロールゲート５よりも小さい面積となるフローティングゲート１０が配設されたキャパシタを構成する領域Ａと、フローティングゲート１０の一部がコントロールゲート５の外部に引き延ばされて、第１ゲート膜８ａの上まで至ったＮＭＯＳトランジスタを構成する領域Ｂから構成されている。なお、領域Ａ、領域Ｂはそれぞれ特許請求の範囲に記載のキャパシタ部、トランジスタ部に相当する。
【００５３】
そして、第１ゲート膜８ａの上に位置するフローティングゲート１０の両側には、ソース領域１５、ドレイン領域１６が配置されている。これらソース領域１５、ドレイン領域１６は、図１（ｂ）には図示されていないが、図１（ｂ）の紙面手前側及び紙面向こう側にそれぞれ配設された構成となっている。また、半導体基板の表層のうち、ソース領域１５とドレイン領域１６の間がチャネル領域である。チャネル領域は、図１（ｂ）に図示していないが、第１ゲート膜８ａの下側近傍の領域である。
【００５４】
また、図１（ｂ）に示すように、コントロールゲート５及びフローティングゲート１０の上には、層間絶縁膜１７が形成されている。そして、この層間絶縁膜１７にはコントロールゲート５に連通されるコンタクトホール１７ａが形成されており、このコンタクトホール１７ａを介して電気配線１８がコントロールゲート５に電気的に接続された構成となっている。
【００５５】
このように、本実施形態におけるＥＰＲＯＭでは、１層目のポリシリコン膜４でコントロールゲート５を構成すると共に、２層目のポリシリコン膜９でフローティングゲート１０を構成し、コントロールゲート５の上にフローティングゲート１０が配置される構成としている。このＥＰＲＯＭの書き込み、読み出し動作は、一般のホットチャネルエレクトロン注入を用いた２層ゲート電極構造のＥＰＲＯＭと同様の動作で行うことができる。
【００５６】
本実施形態においても、従来と同じく図６に示すように、不揮発性メモリと書き込み用負荷トランジスタとは直列に接続されている。図２にこのＥＰＲＯＭと負荷トランジスタとの接続状態の概略図を示す。図２に示すように、負荷トランジスタは、電源とＥＰＲＯＭのドレイン領域１６との間に配置されている。負荷トランジスタは半導体基板上に形成されたゲート電極１２と、半導体基板の表層のうち、ゲート電極の両側に形成されたソース領域２０と、ドレイン領域２１とを備えるＭＯＳトランジスタである。
【００５７】
本実施形態では、ＥＰＲＯＭのゲート酸化膜８ａの膜厚及びチャネル領域の濃度は、負荷トランジスタのそれらと同じ膜厚及び濃度に設定されている。
【００５８】
次にＥＰＲＯＭと負荷トランジスタとを同一の半導体基板に形成するときの製造方法を説明する。図３、図４に製造工程を示す。但し、ここではＥＰＲＯＭと共にシリコン基板の上に形成される他の回路を構成するキャパシタ及び抵抗の製造工程と共に説明を行い、以下の図中にＥＰＲＯＭが形成されるＥＰＲＯＭ領域、キャパシタが形成されるキャパシタ領域、及び負荷トランジスタが形成される負荷トランジスタ領域を示す。
【００５９】
まず、図３（ａ）に示す工程にて、Ｓｉ基板１にＰウェル１ａ及びＮウェル１ｂを形成する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜２を形成して、各領域に形成される素子の分離を行う。
【００６０】
次に図３（ｂ）に示す工程にて、Ｓｉ基板１の上にダミー酸化膜３を形成した後、ウェハ全面に第１層目のポリシリコン膜４を成長させる。
【００６１】
図３（ｃ）に示す工程にて、ポリシリコン膜４の上に、フォトリソグラフィ工程により、所定領域が開口したフォトレジストを形成する。そして、フォトレジストをマスクとしてポリシリコン膜４をパターニングする。これにより、ＥＰＲＯＭ領域にコントロールゲート５を形成すると同時に、キャパシタ領域に下部電極６を残す。
【００６２】
その後、コントロールゲート５及び下部電極６を酸化することで、これらの表面にゲート絶縁膜７を形成する。このゲート絶縁膜７は、キャパシタ領域の領域Ａにおいて、後に形成される上部電極と下部電極６との間に配置される第２ゲート膜として機能する。
【００６３】
続いて、熱酸化により、Ｓｉ基板１のうち、ＥＰＲＯＭ領域における第１ゲート膜８ａと、負荷トランジスタ領域におけるゲート酸化膜８ｂとを同時に形成する。
【００６４】
このように第１ゲート膜８ａとゲート酸化膜８ｂとを同時に形成することで、ＥＰＲＯＭと負荷トランジスタそれぞれのゲート酸化膜容量Ｃｏｘのばらつき幅を同程度とすることができる。
【００６５】
なお、ＥＰＲＯＭにおいて、ゲート酸化膜容量Ｃｏｘは、第１ゲート膜８ａと第２ゲート膜でのゲート酸化膜容量の合計である。したがって、ゲート酸化膜容量Ｃｏｘのばらつき幅は、第１ゲート膜８ａ、第２ゲート膜それぞれの形成において発生するばらつき幅の合計であるが、本実施形態では、第１ゲート膜８ａの形成時に発生するばらつき幅と、ゲート酸化膜８ｂの形成時に発生するばらつき幅とが同一となるようにしている。
【００６６】
このようにすることでも、第１ゲート膜８ａとゲート酸化膜８ｂとを別々に形成する場合と比較して、ゲート酸化膜容量Ｃｏｘのばらつき幅を近づけることができる。
【００６７】
第１ゲート膜８ａとゲート酸化膜８ｂとを形成した後、ＥＰＲＯＭ領域と負荷トランジスタ領域とにおいて、同時にチャネル領域となる領域にイオン注入を行う。これは、Ｖｔを調整するためのものであり、いわゆるチャネルドープイオン注入と呼ばれるものである。このように同時にチャネルドープイオン注入を行うことで、ＥＰＲＯＭ領域と負荷トランジスタ領域とにおけるチャネル領域の不純物濃度Ｎａのばらつき幅を同じ幅とすることができる。
【００６８】
図４（ａ）に示す工程にて、ゲート酸化膜８ｂ及び第１ゲート膜８ａを含むウェハ全面に２層目のポリシリコン膜９を形成する。
【００６９】
図４（ｂ）に示す工程にて、フォトリソグラフィ及びエッチング工程によってポリシリコン膜９をパターニングする。これにより、ＥＰＲＯＭ領域にフローティングゲート１０を、キャパシタ領域に上部電極１１を、負荷トランジスタ領域にゲート電極１２を同時に形成する。また、同時にキャパシタ領域とＥＰＲＯＭ領域との間にポリシリコン抵抗１３を形成する。
【００７０】
ゲート電極形成のためのエッチング工程において、従来の２層ゲート構造のＥＰＲＯＭでは、２層分のポリシリコンをエッチングしなければならず、一方、負荷トランジスタでは、１層のポリシリコンをエッチングすることから、エッチング方法が異なっていた。このため、従来では、ＥＰＲＯＭと負荷トランジスタとのゲート電極形成のためのエッチングは同時に行うことができなかった。
【００７１】
これに対して、本実施形態では、領域Ｂでは、フローティングゲート１０の１層にて構成され、領域Ａでは、コントロールゲート５とフローティングゲート１０の２層により構成され、コントロールゲート５とフローティングゲート１０とが容量的に結合された構造となるようにＥＰＲＯＭを形成している。領域Ｂでは、ポリシリコンを１層のみ成膜することから、フローティングゲート１０を形成するためのポリシリコン膜のエッチング工程とゲート電極１２を形成するためのポリシリコン膜のエッチング工程とを同時に行うことができる。
【００７２】
このように、フローティングゲート１０と、ゲート電極１２とを同時に形成することで、ＥＰＲＯＭと負荷トランジスタのＬ幅のばらつき幅を同じ幅とすることができる。なお、ＥＰＲＯＭのＬ幅は、図４（ｂ）にて紙面に対して、垂直な方向での領域Ａにおけるフローティングゲート１０の長さである。また、負荷トランジスタのＬ幅は、図４（ｂ）にて左右方向のゲート電極１２の長さである。
【００７３】
フローティングゲート１０、ゲート電極１２を形成した後、熱酸化を施し、フローティングゲート１０、上部電極１１、ゲート１２、及びポリシリコン抵抗１３の表面に保護酸化膜１４を形成する。
【００７４】
図４（ｃ）に示す工程にて、イオン注入により、ＥＰＲＯＭ領域にて、フローティングゲート１０の両側に、ソース領域１５、ドレイン領域１６を形成する（図１参照）。また、同様に、負荷トランジスタ領域にて、ソース領域２０、ドレイン領域２１を形成する。
【００７５】
続いて、ＣＶＤ法によってウェハ全面に層間絶縁膜１７を形成した後、層間絶縁膜１７を平坦化する処理を施す。そして、フォトエッチングにより、層間絶縁膜１７にコンタクトホール１７ａ、１７ｂ、１７ｃを形成した後、電気配線１８をパターニングする。
【００７６】
これにより、コンタクトホール１７ａ、１７ｂ、１７ｃを通じて各電気配線１８ａ、１８ｂ、１８ｃがフローティングゲート１０や上部電極１１等と電気的に接続される。なお、複数の配線層を形成する多層配線構造にする場合には、さらに層間絶縁膜形成、配線層パターニング工程等を施す。その後、ウェハ全面を保護膜１９で覆うことにより、ＥＰＲＯＭと負荷トランジスタとを有する不揮発性半導体記憶装置が完成する。
【００７７】
このように、本実施形態では、ＥＰＲＯＭと負荷トランジスタとを同時に形成している。具体的には、両者のゲート酸化膜８ａ、８ｂの形成を同時に行っており、また、両者のチャネルドープイオン注入も同時に行っている。また、ＥＰＲＯＭのフローティングゲート１０と負荷トランジスタのゲート電極１２とを形成するためのポリシリコン膜のエッチングも同時に行っている。
【００７８】
これにより、ＥＰＲＯＭと負荷トランジスタとを別々に形成した場合と比較して、ゲート酸化膜容量Ｃｏｘのばらつき幅、チャネル領域の濃度Ｎａばらつき幅、及びＬ幅のばらつき幅をＥＰＲＯＭと負荷トランジスタとにおいて同じ幅に近づけることができる。言い換えると、生じる誤差の大きさを近づけることができる。
【００７９】
このため、ＥＰＲＯＭのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅をより近づけることができる。このことから、複数のＥＰＲＯＭ領域を有している不揮発性半導体記憶装置において、ＥＰＲＯＭにおけるドレイン電圧のばらつきを抑制することができる。この結果、書き込み速度のばらつきを抑制することができ、ＥＰＲＯＭの書き込み時間が長くなるのを抑制することができる。
【００８０】
なお、参考として、図５にＥＰＲＯＭの第１ゲート膜８ａと負荷トランジスタのゲート酸化膜８ｂとを同時に形成したとき（Ｂ）と、これらを別々に形成したとき（Ａ）のドレイン電圧値のばらつき幅を調べた結果を示す。なお、Ａ、Ｂ共に、フローティングゲート１０とゲート電極１２とを同時に形成し、ＥＰＲＯＭと負荷トランジスタとにおけるチャネルドープイオン注入工程を同時に行っているときの結果である。また、この結果は、ドレイン電圧値のばらつき幅をドレイン電圧の最大値と最小値の差として示している。
【００８１】
この結果より、第１ゲート膜８ａとゲート酸化膜８ｂとを同時に形成したとき（Ｂ）の方が、別々に形成したとき（Ａ）と比較して、ドレイン電圧値のばらつき幅が低減されていることがわかる。
【００８２】
なお、上記にて説明したように、ＥＰＲＯＭでのＣｏｘは、第１ゲート膜と第２ゲート膜でのゲート酸化膜容量の合計である。図５の結果から、本実施形態のように、第１ゲート膜８ａとゲート酸化膜８ｂとを同時に形成することで、ＥＰＲＯＭと負荷トランジスタとのゲート酸化膜容量Ｃｏｘのばらつき幅を同程度にすることができると言える。
【００８３】
また、チップが形成されたウェハ面内では、位置によって、製造工程による加工ばらつきが発生する。すなわち、同一のウェハ面上であっても、互いに離れた位置にある複数のチップ間では、ばらつきの幅が異なる可能性がある。
【００８４】
本実施形態では、Ｌ幅、ゲート酸化膜容量、濃度などのパラメータに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて、同一の工程にて行っている。このため、同一チップ内の同一回路に使用しているトランジスタ同士であれば、互いの位置は近いことから、各パラメータのばらつき傾向はほぼ同じとなる。したがって、ウェハ面内での製造工程のばらつきが発生しても、ドレイン電圧のばらつきを抑制することができる。
【００８５】
また、書き込み後の電圧値を複数設定する多値化技術においても、書き込み後の電圧値を正確に合わせる必要がある。そのため、書き込み後の電圧値のばらつきが大きいと、電圧値を読み出し回数を減らして正確に合わせるのが困難となる。しかしながら、本実施形態によれば、書き込み後の電圧値のばらつきを抑制することができるので、多値化技術における問題も解決することができる。
【００８６】
また、ドレイン電圧値のばらつきを改善する方法として、特公平６−４２５５１号公報にて提案されている方法がある。これは、不揮発性メモリと負荷トランジスタとが接続されている回路において、負荷トランジスタのところに、負荷トランジスタよりも大きな抵抗値を持たせることで、ドレイン電圧の安定化を図るものである。
【００８７】
しかしながら、負荷トランジスタよりも大きな抵抗値を持たせるため、不揮発性メモリと負荷トランジスタの他に、抵抗体や回路が必要となる。このため、回路サイズが大きく、複雑化してしまう。
【００８８】
これに対して、本実施形態では、製造方法を工夫することで、ドレイン電圧のばらつきを抑制していることから、回路サイズが大きくなったり、複雑化してしまうことを回避することができる。
【００８９】
なお、上記した実施形態では、Ｌ幅、ゲート酸化膜容量、濃度の３つのパラメータに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて、同一の工程にて行っている場合を説明したが、３つのパラメータのうち、少なくとも１つに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて同一に行えば良い。
【００９０】
具体的には、両者のゲート酸化膜８ａ、８ｂの形成を同時に行うだけでも良い。また、両者のチャネルドープイオン注入を同時に行うだけでも良い。また、ＥＰＲＯＭのフローティングゲート１０と負荷トランジスタのゲート電極１２とを形成するためのポリシリコン膜のエッチングを同時に行うだけでも良い。また、これらのうち、２つを行っても良い。
【００９１】
これにより、３つのパラメータに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて、別々に行う場合と比較して、ＥＰＲＯＭのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。この結果、ＥＰＲＯＭにおけるドレイン電圧のばらつきを抑制することができる。
【００９２】
また、上記した実施形態では、ＥＰＲＯＭのキャパシタを構成する領域Ａは、フィールド酸化膜２の上にて、コントロールゲート５の上にフローティングゲート１０が形成された構造となっている。そして、製造工程では、コントロールゲート５を形成した後に、フローティングゲート１０をコントロールゲート５の上に形成している場合を説明してきたが、フローティングゲートを下側に形成し、その後、コントロールゲートを上側に形成する場合においても、本発明を適用することができる。
【００９３】
また、上記した実施形態では、不揮発性記憶半導体装置としてＥＰＲＯＭを例として説明してきたが、不揮発性メモリ領域のトランジスタ部にて、単層ゲート電極構造となっているものであれば、書き込み、消去が電気的に可能なＥＥＰＲＯＭの製造方法においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明を適用した一実施形態における不揮発性半導体記憶装置の製造方法により製造されたＥＰＲＯＭであり、（ａ）はＥＰＲＯＭのレイアウトを示す図、（ｂ）は（ａ）のＸ−Ｘ矢視断面図である。
【図２】不揮発性メモリと書き込み用負荷トランジスタの接続状態を示した図である。
【図３】本発明を適用した一実施形態における不揮発性半導体記憶装置の製造工程を示す図である。
【図４】図３に続く不揮発性半導体記憶装置の製造工程を示す図である。
【図５】２つの製造方法によって、不揮発性半導体記憶装置を製造したときのドレイン電圧値Ｖｄのばらつき幅を調べた結果を示す図である。
【図６】不揮発性メモリと書き込み用負荷トランジスタとの接続状態を示す回路図である。
【符号の説明】
１…Ｓｉ基板、２…フィールド酸化膜、３…ダミー酸化膜、
４、９…ポリシリコン膜、５…コントロールゲート、６…下部電極、
７…ゲート絶縁膜、８ａ…第１ゲート膜、８ｂ…ゲート酸化膜、
１０…フローティングゲート、１１…上部電極、１２…ゲート電極、
１３…ポリシリコン抵抗、１４…保護酸化膜、１５、２０…ソース領域、
１６、２１…ドレイン領域、１７…層間絶縁膜、１８…電気配線。

Claims

不揮発性メモリと該不揮発性メモリに直列接続された負荷トランジスタとが半導体基板上に形成されてなる不揮発性半導体記憶装置の製造方法において、
半導体基板（１）のうち、前記不揮発性メモリの形成予定領域にて、第１のゲート絶縁膜（８ａ）を形成すると同時に、前記負荷トランジスタの形成予定領域にて第２のゲート絶縁膜（８ｂ）を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
不揮発性メモリと該不揮発性メモリに直列接続された負荷トランジスタとが半導体基板上に形成されてなる不揮発性半導体記憶装置の製造方法において、
半導体基板（１）のうち、前記不揮発性メモリの形成予定領域と、前記負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行うことを特徴とする不揮発性半導体記憶装置の製造方法。
不揮発性メモリと該不揮発性メモリに直列接続された負荷トランジスタとが半導体基板上に形成されてなる不揮発性半導体記憶装置の製造方法において、
半導体基板（１）のうち、前記不揮発性メモリの形成予定領域にて第１のゲート絶縁膜（８ａ）を形成すると同時に、前記負荷トランジスタの形成予定領域にて第２のゲート絶縁膜（８ｂ）を形成することを行う工程と、
前記不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行う工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
不揮発性メモリと該不揮発性メモリに直列接続された負荷トランジスタとが半導体基板上に形成されてなる不揮発性半導体記憶装置の製造方法において、
半導体基板（１）上にフィールド絶縁膜（２）を形成することで、前記不揮発性メモリの形成予定領域のうち、トランジスタを形成するためのトランジスタ部と、前記負荷トランジスタの形成予定領域とを素子分離する工程と、
前記半導体基板（１）のうち、前記トランジスタ部の表面上に第１のゲート絶縁膜（８ａ）を形成し、前記負荷トランジスタの形成予定領域の表面上に第２のゲート絶縁膜（８ｂ）を形成する工程と、
前記半導体基板（１）上に電極層（９）を形成し、該電極層（９）をパターニングすることで、前記負荷トランジスタの形成予定領域にて、前記第２のゲート絶縁膜（８ｂ）上にゲート電極（１２）を形成すると同時に、前記不揮発性メモリの形成予定領域のうち、キャパシタを形成するためのキャパシタ部から前記トランジスタ部における前記第１のゲート絶縁膜（８ａ）上に至って、フローティングゲート（１０）を形成し、前記キャパシタ部にて、容量的に結合された前記フローティングゲート（１０）とコントロールゲート（５）とを形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
前記容量的に結合された前記フローティングゲート（１０）と前記コントロールゲート（５）とを形成する工程は、前記キャパシタ部にて、前記フィールド絶縁膜（２）上に前記コントロールゲート（５）を形成した後、前記コントロールゲート（５）上に前記フローティングゲート（１０）を形成することを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
前記トランジスタ部の表面上に第１のゲート絶縁膜（８ａ）を形成すると同時に、前記負荷トランジスタ部の表面上に第２のゲート絶縁膜（８ｂ）を形成することを特徴とする請求項４又は５に記載の不揮発性半導体記憶装置の製造方法。
前記第１のゲート絶縁膜（８ａ）の形成工程及び前記第２のゲート絶縁膜（８ｂ）の形成工程後で、かつ前記フローティングゲート（１０）及び前記ゲート電極（１２）を形成する工程の前に、前記半導体基板（１）のうち、前記不揮発性メモリの形成予定領域と、前記負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行うことを特徴とする請求項４乃至６のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。