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TWI453865B - 半導體結構以及其製造方法 - Google Patents

半導體結構以及其製造方法 Download PDF

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TWI453865B
TWI453865B TW097141036A TW97141036A TWI453865B TW I453865 B TWI453865 B TW I453865B TW 097141036 A TW097141036 A TW 097141036A TW 97141036 A TW97141036 A TW 97141036A TW I453865 B TWI453865 B TW I453865B
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TW
Taiwan
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layer
dielectric
semiconductor
oxide
region
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TW097141036A
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Inventor
布拉薩拿 高格伊 碧熙奴
Original Assignee
艾斯堤維聖資產有限責任公司
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Publication date
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Description

半導體結構以及其製造方法
本揭示內容中所揭示的具體實施例一般係關於電及半導體技術，且更明確而言係關於一種包括一積體電路之半導體結構。
相關申請案交互參考
本申請案主張2007年10月26日申請的美國臨時申請案第60/983,037號之權利。該申請案第60/983,037號係以引用的方式併入於此。
可使用半導體處理技術來一起形成整合式主動與被動裝置。半導體設計者可平衡成本與複雜性來整合不同類型的裝置。另一挑戰係尋找有效的隔離技術來有效隔離在半導體晶粒內之不同類型的裝置。例如，可在相同半導體基板上與較低電壓電晶體一起形成較高電壓電晶體，並實現此等電晶體之間的隔離以提供隔離、減小的成本及/或減小的複雜性。
在以下說明及申請專利範圍中，術語"包含"及"包括"連同其衍生詞可彼此用作並希望作為同義詞。此外，在以下說明及申請專利範圍中，可使用術語"耦合"及"連接"以及其衍生詞。"連接"可用以指示兩個或兩個以上元件彼此直接實體或電接觸。"耦合"可意指兩或多個元件直接實體或電接觸。然而，"耦合"也可意指兩個或兩個以上元件並不彼此直接接觸，但仍彼此協作或相互作用。例如，"耦合"可意指兩個或兩個以上元件並不彼此接觸，但係經由另一元件或中間元件而間接地接合在一起。最後，術語"在…上"、"在…上面"以及"在…之上"可用於下列說明及申請專利範圍。"在…上"、"在…上面"以及"在…之上"可用以指示兩個或兩個以上元件彼此直接實體接觸。然而，"在…之上"亦可意指兩個或兩個以上元件並不彼此直接接觸。例如，"在…之上"可意指一個元件在另一個元件之上但並非彼此接觸且可在兩個元件之間具有另一個元件或多個元件。
圖1係依據一具體實施例在製造期間之一積體電路10之一部分的一斷面側視圖。下面將說明，積體電路10亦可以係稱為一半導體裝置、一半導體組件或一半導體結構。儘管本文說明一積體電路，但本文所述之方法及設備亦可結合其他裝置(例如離散裝置)使用。
在一或多項具體實施例中，積體電路10可包含一或多個電晶體。電晶體一般可稱為主動元件或主動裝置及電阻器、電感器，而電容器一般可稱為被動元件或被動裝置。一般明白，一雙極電晶體包括一集極區域、一基極區域及一射極區域，而一場效電晶體(FET)包括一閘極、一汲極區域、一源極區域及一通道區域。一FET之汲極區域、源極區域、通道區域或閘極可各稱為該FET之一部分、一零件、一組件或一元件，而同樣地，一雙極電晶體之集極區域、基極區域及射極區域可各稱為該雙極電晶體之一部分、一零件、一組件或一元件。
一般而言，應明白，本文所述之電晶體(例如雙極電晶體與場效電晶體(FET))在施加一控制信號至一控制電極時在第一與第二傳導電極之間提供一傳導路徑。例如，在一FET中，在形成於汲極與源極區域之間的一通道區域提供傳導路徑，該傳導路徑係依據該控制信號之量值來加以控制。一FET之閘極電極可稱為一控制電極而一FET之汲極與源極電極可稱為載流電極或傳導電極。同樣地，一雙極電晶體之基極可稱為控制電極而該雙極電晶體之集極與射極電極可稱為傳導電極或載流電極。此外，一FET之汲極與源極電極可稱為功率電極而一雙極電晶體之集極與射極電極還可稱為功率電極。
圖1所示者係具有一主要表面14之一基板12。儘管未顯示，但基板12還具有與頂部表面14平行或實質上平行之一相對邊界或底部表面。依據一具體實施例，基板12包含摻雜有P型導電性之一雜質材料(例如硼)的矽。舉例而言，基板12之導電性範圍係從約5歐姆-釐米(Ω-cm)至約20Ω-cm，但本文所說明之方法及設備在此方面不受限制。用於基板12的材料類型不限於矽，而基板12的導電性類型不限於P型導電性。一雜質材料亦稱為一摻雜物或雜質物種。在其他具體實施例中，基板12可包含鍺、矽鍺、一絕緣體上半導體("SOI")材料、具有磊晶層之基板及類似者。此外，基板12可包含一化合物半導體材料，例如第III至V族半導體材料、第II至VI族半導體材料等。
在表面14之上形成一介電材料層16，而在介電層16之上形成一介電材料層18。依據一具體實施例，介電材料16包含具有一範圍從約50埃()至約500的厚度之一熱生長的氧化物，而介電材料18包含具有一範圍從約500至約2,500的厚度之氮化矽(Si3 N4 )。氧化物層16亦可稱為一緩衝氧化物層。可使用化學汽相沈積("CVD")技術，例如低壓化學汽相沈積("LPCVD")或電漿增強化學汽相沈積("PECVD")，來形成氮化矽層18。
在氮化矽層18之上形成一光阻層20。光阻層20可包含正或負的光阻。本文所說明的其他光阻層亦可包含正或負的光阻。
現在參考圖2，光阻層20經圖案化以至於移除光阻層20之一部分而層20之一部分保留於氮化矽層18之一部分之上而保護該部分。換言之，一開口係形成於光阻層20中以曝露氮化矽層18之一部分。層20之其餘部分亦稱為一光罩結構或簡稱為一光罩。可各向異性蝕刻氮化矽層18之曝露部分以曝露氧化物層16之一部分。氮化矽層18與光阻層20之其餘部分界定將在基板12中形成並參考圖3來說明之一摻雜區域之一邊緣。
現在參考圖3，可透過光罩20(圖2)之開口及透過氧化物層16之曝露部分來植入N型導電性之一雜質材料以在基板12中形成N型導電性之一摻雜區域26。一摻雜區域亦可稱為一植入區域。該植入可包括使用範圍從約100千電子伏特(keV)至約300keV之一植入能量以範圍從每平方釐米約1011 個離子至約1013 個離子之一劑量植入N型導電性之一摻雜物，例如磷。其他合適的N型導電性雜質材料包括砷與銻。該植入可以係一零度植入或一傾斜角度植入。在該植入後，移除光罩20(圖2)。
可在氧化物層16之曝露部分上形成具有一範圍從約50至約300的厚度之一氧化物層28。氧化物層28可以係與摻雜區域26自對準。可藉由基板12之熱氧化來形成氧化物層28以至於氧化物層16中形成一間斷性(未顯示)，其在摻雜區域26之一橫向邊界處用作一對準鍵或對準標記。該間斷性或對準標記係因矽基板12的摻雜及未摻雜部分之間的氧化速率之差異而產生。
現在參考圖4，可從積體電路10剝離氮化物層18(圖3)與氧化物層28(圖3)，而可令氧化物層16變薄以用作一屏障氧化物。舉例而言，氧化物層16係變薄成具有一範圍從約50至約100之一厚度。可在氧化物層16上形成一光阻層30。
現在參考圖5，光阻層30可經圖案化以至於移除該光阻層之一部分以形成一光罩30及一開口34。可在光阻層30中形成開口34以曝露氧化物層16之一部分。
可透過開口34及透過氧化物層16之曝露部分植入P型導電性之一雜質材料，以在基板12中形成P型導電性之一摻雜區域36。該植入可包括使用範圍從約50keV至約200keV之一植入能量以範圍從約1011 個離子/cm2 至約1013 個離子/cm2 之一劑量植入該摻雜物。合適之P型導電性摻雜物包括硼與銦。該植入可以係一零度植入或一傾斜角度植入。在該植入後，可移除光罩32。
現在參考圖6，可在氧化物層16之上形成一光阻層38並將其圖案化以形成一光罩38及一曝露氧化物層16之一部分的開口40。可透過開口40及透過氧化物層16之曝露部分植入N型導電性之一雜質材料，以在基板12中形成N型導電性之一摻雜區域42。在一具體實施例中，摻雜區域42具有比摻雜區域26更高之一N型濃度。該植入可包括使用範圍從約100keV至約300keV之一植入能量以範圍從約1011 個離子/cm2 至約1013 個離子/cm2 之一劑量植入N型導電性之一摻雜物，例如磷。該植入可以係一零度植入或一傾斜角度植入。在該植入後，可移除光阻層38。
現在參考圖7，可實行一退火，其包括在一氮或氮/氧環境中將積體電路10加熱至範圍從約800攝氏度(℃)至約1,100℃之一溫度。藉由加熱積體電路10來對可因植入受損的半導體基板12之部分進行退火。將半導體基板12退火還將摻雜區域26(圖6)、36(圖6)及42(圖6)之雜質材料更深地驅動進半導體基板12內，以至於摻雜區域26(圖6)、36(圖6)及42(圖6)之深度及寬度增加。為區分在該退火步驟之前的摻雜區域26(圖6)、36(圖6)及42(圖6)與在該退火步驟之後的該等摻雜區域，分別使用參考數字44、46及48來識別在該退火之後的摻雜區域。換言之，該等摻雜區域在該退火之前係由參考字元26(圖6)、36(圖6)及42(圖6)來識別，而在該退火之後係分別由參考字元44、46及48來識別。摻雜區域46與48之間的摻雜區域44之一部分用作一N型井，可由該N型井製造一P通道電晶體。摻雜區域46用作一P井，可由該P井製造一N通道電晶體，而摻雜區域48用作一N井，可由該N井製造一較高電壓半導體電晶體。在一具體實施例中，摻雜區域48可稱為該較高電壓半導體電晶體之作用區域，而摻雜區域44及46可稱為該等互補式金氧半導體(CMOS)裝置之兩個裝置之作用區域。該N通道MOSFET亦可稱為一NMOS電晶體，而該P通道MOSFET亦可稱為一PMOS電晶體。
可從半導體基板12之表面移除氧化物層16。儘管將摻雜區域42說明為係藉由使用一分離光罩38(圖6)來形成，但本文所說明之方法及設備在此方面不受限制。例如，取決於針對N井48之所需摻雜濃度及深度，N井44之一部分可用作用於一較高電壓電晶體之N井，N井44之另一部分可用作用於一較低電壓N通道電晶體之N井。換言之，可使用相同的摻雜及退火操作來形成一N井區域，其中可使用該N井區域之部分作為用於積體電路10中的不同主動裝置之N井。以此方式形成該N井區域可減少形成積體電路10所需要的光罩數目。
現參考圖8，可在半導體基板12之上形成一介電材料層50，並而在介電層50之上形成一介電材料層52。依據一具體實施例，介電材料50可以係具有一範圍從約50至約500的厚度之一熱生長的氧化物，而介電材料18可包含具有一範圍從約500至約2,500的厚度之氮化矽。氧化物層50亦可稱為一緩衝氧化物層，而其可減小在一氮化物層與矽之間發生的應力。可在矽基板14與氮化矽層52之間形成氧化物層50以防止可因在基板14上直接形成氮化矽層52而導致的損害。可使用CVD、LPCVD或PECVD技術來形成氮化矽層52。
現在參考圖9，可在氮化矽層52上形成一光阻層並將其圖案化以形成一光罩55及曝露氮化矽層52之部分的開口56(圖8)。光罩55覆蓋將成為積體電路10的作用區之區域，而光罩55未覆蓋之區域將經進一步處理而成為該等作用區之間的隔離區域。可使用一優先蝕刻氮化矽之蝕刻化學來蝕刻氮化矽層52之曝露部分。舉例而言，可使用各向異性反應離子蝕刻來蝕刻氮化矽層52。亦可使用其他方法來移除層52之部分。例如，可使用濕式蝕刻技術及各向異性蝕刻技術來蝕刻氮化矽層52。氮化矽層52之各向異性蝕刻停止於氧化物層50之中或上面。在蝕刻氮化矽層52後，氮化矽層52之至少部分51、53及54保留於氧化物層50上。接著可移除光罩55。
現在參考圖10，可在氮化矽層52的部分51、53及54之上及氧化物層50之曝露部分之上形成一光阻層。可將光阻層圖案化以形成一光罩60及開口62。光罩60保留於氮化矽層52之部分51、53及54(圖8)之上，而開口62曝露在氮化矽層52的部分51、53及54之間的氧化物層50之部分。在一不同的具體實施例中，光罩55(圖9)並未移除而保留於基板12之上，而不形成光罩60。
可透過開口62及透過氧化物層50之曝露部分植入P型導電性之一雜質材料，以形成P型導電性之一摻雜區域64、66、67及68。該植入係稱為一場植入並可用來藉由增加寄生裝置的臨限電壓("VT ")來抑制其開啟或變成主動。該植入可包括使用範圍從約50keV至約100keV之一植入能量以範圍從約1011 個離子/cm2 至約1012 個離子/cm2 之一劑量植入P型導電性之摻雜物，例如硼。該植入可以係一零度植入或一傾斜角度植入。
現在參考圖11，可移除光罩60(圖10)。可在氮化矽部分51、53及54之上及氧化物層50的曝露部分之上形成一光阻層。可將該光阻層圖案化以形成一光罩70及開口72。光罩70保留於氮化矽部分51、53及54與氧化物層50之部分之上。開口72曝露與氮化矽部分51相鄰的氧化物層50之部分。依據一具體實施例，開口72係與部分51之相對側相鄰而形成，其中開口72之至少一開口曝露在N井44之上的氧化物層50之部分，開口72之至少一開口曝露在N井44與48彼此鄰接之一區域之上的氧化物層50之部分，而開口72之至少一開口曝露在N井44之上的氧化物層50之部分。開口72可以係形成為包圍部分51之環形結構，但本文所述之方法及設備在此方面不受限制。在其之上形成開口72的區域以及開口72之數目並非對所主張標的之限制。例如，可能有多於或少於三個開口72。
現參考圖12，可使用光罩70(圖11)及一或多個蝕刻操作來移除氧化物層50與基板12之部分。例如，可藉由使用光罩70(圖11)並採用一優先蝕刻氧化物的蝕刻化學蝕刻氧化物層50之曝露部分，從而在氧化物層50及基板12中形成溝渠74。在蝕刻穿過氧化層50並曝露基板12之部分後，可將該蝕刻化學改變為在基板12包含矽之情況下優先蝕刻矽之一蝕刻化學。可使用各向異性反應離子蝕刻來蝕刻在基板12中的溝渠74。用於蝕刻氧化物層50及基板12之方法並非對所主張標的之限制。例如，可使用濕式蝕刻技術或各向同性蝕刻技術來蝕刻氧化物層50及基板12。溝渠74延伸穿過氧化物層50而進入基板12之部分。與N井48之延伸相比，溝渠74可向基板12內延伸一更大深度。依據一具體實施例，溝渠74向基板12內延伸約一微米至約100微米("μm")，其具有一約0.5微米至約1.5微米之寬度，且具有一約0.25μm至約1μm之間距。因此，在此具體實施例中，位於溝渠74的相鄰溝渠之間的基板12之每一部分具有一約0.5μm至約1μm之寬度。溝渠74亦可具有其他深度、寬度及間距。位於溝渠74之間的基板12之部分可具有各種形狀。例如，在溝渠74之間的基板12之部分可以係柱或壁，而可稱為垂直結構71。可在形成溝渠74後移除或剝離光罩70，而接著可將積體電路10退火。
現在參考圖13，可至少部分地藉由氧化未受到氮化物層51、53及54遮蔽的基板12之部分來形成隔離結構76、78、80及82。更特定言之，在摻雜區域67及68(圖12)之中及周圍的區域經氧化而分別形成隔離結構80與82。在某些具體實施例中，在摻雜區域64及66(圖12)之中及周圍的區域以及與溝渠74鄰接的基板12之部分(包括垂直結構71)可經氧化而將全部或實質上全部垂直結構71轉化為二氧化矽。實行一熱氧化以沿垂直結構71之側壁形成二氧化矽亦可稱為在開口74中形成一介電材料。二氧化矽自與溝渠74鄰接之基板12的部分處之生長可減小溝渠74之寬度。取決於溝渠74之寬度及間距，該氧化可將溝渠74的寬度減小成使得在該氧化程序之後在隔離結構76及78中不存在任何空氣間隙或空隙以至於隔離結構係不存在任何空氣間隙之填滿或者實心的隔離結構。在其他具體實施例中，溝渠74之間距及寬度可使得在該氧化程序之後在隔離結構76及78中存在空氣間隙或空隙。在某些具體實施例中，此等間隙或空隙可以係填充有一或多個介電材料，例如一氧化物、一氮化物或未摻雜的多晶矽，以形成不存在任何空氣間隙之一填滿或實心的隔離結構。因此，隔離結構76及78中的介電材料可因基板12的部分之氧化及/或因將一分離的介電材料沈積入溝渠74內而產生。儘管圖13中未顯示，但在形成溝渠74中的氧化物之後，溝渠74可具有空氣間隙或空隙。例如，下述圖45至48所示具體實施例包括具有空氣間隙或空隙之一介電結構。無論隔離結構76及78是否具有空隙，隔離結構76及78皆可以係連續的隔離區域，而在另一具體實施例中，可以係包圍或圍繞包括N井48的較高電壓半導體電晶體之一單一連續隔離區域之部分。
隔離結構76、78、80及82亦可稱為介電結構、隔離區域、介電區域或介電平臺。隔離結構76與78可以係兩個分離的隔離結構，或者在其他具體實施例中，結構76與78可以係具有橫向圍繞N井48之一環形形狀的一單一隔離結構之部分。
可使用一矽局部氧化("LOCOS")技術來形成隔離結構80及82，以及隔離結構76及78的上部部分。一LOCOS程序可包括一熱氧化程序以氧化在摻雜區域64、66、67及68之中及周圍的區域(圖10及11)。該氧化程序在應用於已摻雜的半導體材料之部分時，沿摻雜區域64、66、67及68產生相對較厚的氧化物區域(圖10及11)。換言之，讓摻雜區域64、66、67及68(圖10及11)經受一熱氧化程序可產生與在具有較少或不具有任何摻雜物濃度的基板12之區域中相比之一更大的氧化物部分(即，更寬及/或更厚的氧化物部分)。如圖13所示，由於該LOCOS程序，隔離結構80及82，與隔離結構76及78之上部部分具有一"鳥嘴"型結構。在其他具體實施例中，可使用(例如)一淺溝渠隔離("STI")技術之類的其他技術來形成隔離結構80及82。儘管圖中未顯示，但一STI技術可涉及形成一溝渠、將一多晶矽材料沈積於該溝渠中以及實行一熱氧化程序來將該多晶矽材料之全部或部分轉化為二氧化矽。
可在用於形成隔離結構76、78、80及82之熱氧化程序期間沿氮化矽部分51(圖12)、53(圖12)及54(圖12)之表面形成一氧氮化物。在形成隔離結構76、78、80及82後，可實行一氧化物蝕刻來移除任何氧氮化物，接下來係一氮化物剝離以移除其餘氮化矽部分51(圖12)、53(圖12)及54(圖12)。
氧化物部分61、63及65可用作一屏障氧化物以至於在區域44、46及48中隨後的摻雜及植入操作係與氧化物部分61、63及65之厚度相關。可在積體電路10之處理期間改變氧化物部分61、63及65。例如，可改變氧化物部分61、63及65之厚度，而因此，可能需要(例如)向氧化物部分61、63及65添加更多氧化物或移除部分61、63及65並形成另一氧化物層來替換氧化物部分61、63及65。
現參考圖14，在某些具體實施例中，使用一氧化物蝕刻來移除部分61(圖13)、63(圖13)及65(圖13)而可分別在摻雜區域48、44及46之上形成各具有範圍從約50至約500之一厚度之犧牲氧化物層81、83及85。
可在隔離結構76、78、80及82之上及氧化物層81、83及85之上形成一光阻層，並接著可將此光阻層圖案化以形成具有一開口88用於曝露氧化物層85的全部或一部分之一光罩84。可透過開口88及透過屏障氧化物層85之曝露部分植入P型導電性之一雜質材料，以在基板12中形成P型導電性之一摻雜區域90。因此，可將該雜質材料植入P井46。該植入係稱為一臨限電壓("VT ")調整植入，其將用於針對隨後可藉由使用P井46來形成之一P通道金氧半導體場效電晶體(MOSFET)或PMOS裝置而設定臨限電壓。該植入可包括使用範圍從約50keV至約100keV之一植入能量以範圍從1011 個離子/cm2 至約1012 個離子/cm2 之一劑量植入P型導電性之摻雜物，例如硼。該植入可以係一零度植入或一傾斜角度植入。在該等植入後，可移除光罩84。應注意，此p型植入亦可用於同時在N井48中形成P型區域。換言之，若在N井48中之一P型區域的所需摻雜濃度及深度係與P型區域90的摻雜濃度及深度相同或實質上係相同，則在可使用相同植入操作來同時形成在P井46與N井48中的P型區域之情況下可消除至少一光罩操作。
現參考圖15，在氧化物部分81、83及85之上及隔離結構76、78、80及82之上循序形成層92、94、96、98及100。依據一具體實施例，層92、96及100包含氮化矽，而層92、96及100之每一層可具有範圍從約10至約1000之一厚度。層94及98還包含多晶矽，而層94與98之每一層可具有範圍從約500埃至約0.3微米之一厚度。層92、94、96、98及100可以係保形材料且可以係藉由使用CVD技術(例如，LPCVD、PECVD或類似者)來形成。多晶矽層94及98可以係摻雜有一N型導電性雜質材料或一P型導電性雜質材料。N型導電性雜質材料可包括磷、砷及銻，而P型導電性雜質材料可包括硼及銦。多晶矽層94及98可以係在沈積期間或之後摻雜。
可在氮化矽層100之上形成一光阻層並將其圖案化以在N井48上方的層92、94、96、98及100之部分之上形成一光罩102。
現在參考圖16，可使用(例如)一各向異性反應離子蝕刻技術來各向異性蝕刻不受光罩102(圖15)保護的層92、94、96、98及100之部分。該蝕刻在氧化物層81、83及85之部分上面或之中以及在隔離結構76、78、80及82上面或之中停止。其餘部分92、94、96、98及100形成具有側壁105與107之一基架結構104。該基架結構可用於一較高電壓半導體裝置(例如，下面將說明之一較高電壓橫向電晶體)之製造。使用該基架結構之一優點係該基架結構之寬度將設定該電晶體的漂移區域之寬度，如參考圖43所示。
現在參考圖17，可在基架結構104、隔離結構76、78、80及82之上以及介電層81、83及85的曝露部分之上形成一介電材料層114，例如氮化矽。在某些具體實施例中，可使用一CVD技術將介電層114形成為具有範圍從約50至約400之一厚度。
現在參考圖18，可使用(例如)一各向異性反應離子蝕刻技術來各向異性蝕刻介電層114以形成基架結構104之分別與側壁105及107相鄰的間隔物116及118。該蝕刻可能係一覆毯蝕刻，其從在N井44及P井46上方的區域移除介電層114。氮化矽間隔物116及118保護由基架結構104的部分92與94形成之基架側壁105與107的部分。由基架結構104的部分98形成之基架側壁105及107之部分保持不受保護而曝露。部分94用作用於一橫向較高電壓半導體電晶體之一屏蔽層或區域，而部分98用作用於該橫向較高電壓半導體電晶體之一閘極互連。部分98係位於部分94之上。特定言之，介電間隔物116及118防止導電層94與其他導電層電性短路。
在形成氮化矽間隔物116及118後，可透過一具有曝露層81之一部分的一開口之光罩(未顯示)來植入P型導電性之一雜質材料以形成一摻雜區域112。用於形成摻雜區域112之雜質材料係植入N井48之一部分。該植入係稱為一P主體植入，且可以係一鏈植入，其包含相同劑量及不同能階之三個植入物以在藉由該鏈植入形成的摻雜區域中退火及驅動後形成具有一實質上均勻的摻雜分佈之一摻雜區域。可藉由將一植入器程式化用於以不同能量及劑量實行一系列或鏈植入來實現一鏈植入。該能量越高，針對該植入之滲透便越深。一鏈植入之使用允許形成具有一方形輪廓之一摻雜區域。該植入可包括一其中使用範圍從約50keV至約300keV之一植入能量以範圍從約1012 個離子/cm2 至約1013 個離子/cm2 之一劑量植入P型導電性摻雜物之一第一植入。在一第二植入中，使用範圍從約50keV至約300keV之一植入能量以範圍從約1012 個離子/cm2 至約1013 個離子/cm2 之一劑量植入該雜質材料。在一第三植入中，使用範圍從約50keV至約300keV之一植入能量以範圍從約1012 個離子/cm2 至約1013 個離子/cm2 之一劑量植入該雜質材料。該等植入可以係零度植入，或者其可以係傾斜角度植入。植入之數目及每一植入之劑量及能量並非對所主張標的之限制。此外，該等植入之順序並非對所主張標的10之一限制，即，該等較高能量植入可以係在該植入序列之開始、接近中間或結束時。摻雜區域112可以係與隔離結構76及氮化物間隔物116之邊緣自對準。氧化物層81在該等植入操作期間可用作一屏障氧化物，其中該等摻雜物之某些摻雜物受捕獲於該屏障氧化物之中或受其吸收。
現在參考圖19，可使用(例如)一濕式蝕刻來蝕刻去除氧化物層81(圖18)之曝露部分與氧化物層83及85。此蝕刻清潔摻雜物井44、46及48之表面。此外，此蝕刻可對在基架結構104下方的氧化物層81之其餘部分進行下部切割而使其彎曲，從而減小此區域中的電場。可在摻雜區域44的曝露表面之上形成介電層120及121。另外，可分別在摻雜區域44與46的曝露表面之上形成介電層123與125。此外，可分別在閘極互連98的側壁105與107之曝露部分之上形成介電層127與129。在某些具體實施例中，介電層120、121、123、127及129可包含氧化物，並可以係藉由使用一熱氧化程序來同時生長。下面將說明，氧化物層125之一部分可用作用於一較低電壓N通道FET之一閘極氧化物，氧化物層123之一部分可用作一較低電壓P通道FET之一閘極氧化物，而氧化物層120之一部分可用作用於一較高電壓橫向FET之一閘極氧化物。該較低電壓P通道FET與該較低電壓N通道FET可一起形成一CMOS裝置。如上所述，可使用相同的熱氧化程序來同時形成氧化物層120、123及125。藉由同時形成積體電路10之元件，可消除額外的程序步驟，從而減少製造積體電路10之成本。
在其他具體實施例中，針對層120，可能需要一相對較厚的氧化物層。例如，若欲將氧化物層120用作用於一較高電壓裝置之一閘極氧化物層，則可使得閘極氧化物層120相對較厚以抵抗相對較高的電壓。可使用各種選項來形成用於層120之一相對較厚的氧化物。在某些具體實施例中，為形成用於層120之一相對較厚的氧化物層，在移除層81、83及84後，可使用一熱氧化程序在層120之區域中生長一氧化物層，此可在層123與125之區域中同時形成氧化物層。接著，可蝕刻去除在層123及125的區域中之氧化物層，而不在層120之區域中將其移除。可使用另一氧化程序來形成氧化物層123及125，而可使用此氧化程序來令氧化物層120變厚，以至於氧化物層120與氧化物層123及125相比相對較厚。在其他具體實施例中，可與閘極氧化物123及125以及閘極電極144及146的形成分離地形成閘極氧化物120及閘極電極134，並且可在此等具體實施例中將閘極氧化物120形成為與閘極氧化物層123及125相比相對較厚。因此，與相對較薄層123及125相比，氧化物層120可用於一相對較高電壓裝置中。
可在圖18所示結構之上形成具有一範圍從約0.1微米至約0.4微米的厚度之一多晶矽層122。特定言之，可在以下組件之上形成多晶矽層122：氧化物層120、121、123、125、127及129，隔離結構76、78、80及82，間隔物116及118，以及基架104的曝露部分。在一具體實施例中，可使用一化學汽相沈積(CVD)程序來沈積多晶矽層122。可將N型導電性之一雜質材料植入多晶矽層122。該植入可包括使用範圍從約50keV至約200keV之一植入能量以範圍從1014 個離子/cm2 至約1016 個離子/cm2 之一劑量植入N型導電性之摻雜物，例如砷。該植入可以係一零度植入或一傾斜角度植入。在一不同具體實施例中，多晶矽層122可以係當場或在其沈積期間摻雜。
可在多晶矽層122上形成一光阻層。可將該光阻層圖案化以形成具有開口132之一光罩124。開口132曝露多晶矽層122之部分。
現在參考圖20，可各向異性蝕刻多晶矽層122(圖19)之曝露部分以形成一間隔物閘極電極134、一間隔物延伸部分136及層142、144及146。在蝕刻層122(圖19)後，可移除光罩124(圖19)。間隔物閘極電極134係形成於介電間隔物116之一部分、介電層120之一部分之上及介電層127之一部分之上。間隔物延伸部分136係形成於介電間隔物118之一部分、介電層121之一部分之上及介電層129之一部分之上。間隔物閘極電極134亦可稱為垂直閘極電極或一側壁閘極，且可用作一較高電壓橫向FET之一閘極電極，而介於閘極電極134與N井48之間的氧化物層120之一部分126用作該較高電壓橫向FET之一閘極氧化物層。介電層127及129分別用作將閘極互連98與閘極電極134並與間隔物延伸部分136電隔離之隔離結構。下面將參考圖25及26說明，閘極互連98將係電連接至閘極電極134。多晶矽層142係在隔離結構76之一部分之上；多晶矽層144係在一N井44之一部分之上；而多晶矽層146係在P井46之一部分之上。在此具體實施例中，閘極電極134係與導電層94橫向相鄰而定位，該導電層94用作用於該較高電壓橫向FET之閘極屏蔽。閘極屏蔽94可以係包括用以減小閘極電極134與該較高電壓橫向FET的汲極之間的寄生電容耦合。
層142可用作一整合電容裝置之一電極；層144可用作一較低電壓P通道場效電晶體("FET")之一閘極電極；而層146可用作一較低電壓N通道FET之一閘極電極，對此將參考圖30來進一步說明。在此具體實施例中，閘極電極134，層142、144及146係彼此同時地形成，以至於該閘極電極134可能比層142、144及146之每一層短得多。在閘極電極144與N井44之間的氧化物層123之部分128用作該P通道FET之一閘極氧化物層，而在閘極電極146與P井46之間的氧化物層125之部分130用作該N通道FET之一閘極氧化物層。如上所述，層134、142、144及146係藉由使用相同的沈積及蝕刻操作來同時形成。藉由同時形成積體電路10之元件，可消除額外的程序步驟，由此減少製造積體電路10之成本。
現在參考圖21，可在圖20所示結構之上形成一光阻層。特定言之，可在下列組件之上形成光阻層：隔離結構76、78、80及82的曝露部分，氧化物層120、121、123、125，閘極電極134，間隔物延伸部分136，基架結構104及多晶矽層142、144及146。可將該光阻層圖案化以形成具有開口154與156之一光罩150。開口154曝露基架結構104之一部分、氧化物層121及隔離結構78之一部分。開口156曝露層146、氧化物層125及隔離結構80及82之部分。
可將N型導電性之一雜質材料植入N井48之一部分、基架結構104及藉由開口154曝露的間隔物延伸部分136。此外，可將N型導電性之雜質材料同時植入不受光罩150保護的P井46之一部分並植入閘極電極146。該植入可包括使用範圍從約50keV至約100keV之一植入能量以範圍從1012 個離子/cm2 至約1013 個離子/cm2 之一劑量植入N型導電性之摻雜物，例如砷。該植入可以係一零度植入或一傾斜角度植入，且用作一輕度摻雜汲極("LDD")植入。更特定言之，該植入同時形成在N井48中的輕度摻雜區域158與在P井46中的輕度摻雜區域160及162。該植入亦摻雜閘極電極146。若與摻雜區域160及162相比，針對摻雜區域158需要一不同的摻雜分佈，則可作為一不同植入操作之部分且與用於形成摻雜區域160及162的植入操作不同時地形成摻雜區域158。若該植入係一零度植入，則將摻雜區域158之一邊緣與多晶矽間隔物136之一邊緣對準。同樣，若該植入係一零度植入，則將摻雜區域160之邊緣與隔離結構80及層146之邊緣對準，而將摻雜區域162之邊緣與隔離結構82及層146之邊緣對準。可在該植入操作後剝離光罩150。
摻雜區域158可用作用於該較高電壓橫向FET之汲極，而摻雜區域160與162可用作用於該較低電壓N通道FET之源極與汲極區域。
現在參考圖22，在剝離光罩150後，可在圖21所示結構之上形成另一光阻層。特定言之，可在下列組件之曝露部分之上形成此光阻層：隔離結構76、78、80及82，氧化物層120、121、123、125，閘極電極134，間隔物延伸部分136，基架結構104及多晶矽層142、144及146。可將該光阻層圖案化以形成具有一開口172之一光罩168。開口172曝露閘極144、氧化物層123之一部分以及隔離結構78及80之部分。
可將P型導電性之一雜質材料植入不受光罩168保護的N井44之部分並植入閘極電極144。該植入可包括使用範圍從約50keV至約100keV之一植入能量以範圍從1012 個離子/cm2 至約1013 個離子/cm2 之一劑量植入P型導電性之摻雜物，例如硼。該植入可以係一零度植入或一傾斜角度植入，且用作一LDD植入。該植入形成在N井44中的輕度摻雜區域174及176。該植入亦摻雜閘極電極144。同樣，若該植入係一零度植入，則將摻雜區域174之邊緣與隔離結構78及層146之邊緣對準，而將摻雜區域176之邊緣與隔離結構80及層146之邊緣對準。可在該植入操作後剝離光罩168。
現在參考圖23，在移除光罩168(圖22)後，可實行一熱氧化程序以分別在多晶矽層142、134、163、144、146的曝露部分之上形成氧化物層180、181、183、185及187。氧化物層180、181、183、185及187可具有在不超過約200的範圍內之一厚度。此相同的熱氧化程序亦可使得熱氧化物層120、121、123及125變厚。
可在積體電路10之上保形地形成一介電層182。在某些具體實施例中，介電層182係具有最多約600之一厚度的氮化矽且可以係藉由使用LPCVD來形成。
可在氮化物層182上形成一光阻層。可將該光阻層圖案化以形成一光罩186及一開口190。開口190曝露在閘極電極134、介電材料127、基架結構104之一部分及氧化物層120之一部分之上的氮化物層182之一部分。
可使用(例如)一反應離子蝕刻技術來各向異性蝕刻氮化物層182之曝露部分。由於該各向異性蝕刻，移除氮化物層182之曝露部分，但氮化物層182之一部分保留於氧化物層181之上。在氮化物層182之蝕刻後，曝露氧化物材料127。如上面參考圖20所述，介電材料127將閘極互連98與閘極電極134電隔離。在該氮化物蝕刻後，可移除光罩186。
現在參考圖24，使用一濕式氧化物蝕刻來移除藉由光罩186(圖23)的開口190(圖23)曝露的氧化物127之一部分及氧化物層120之曝露部分之一部分。例如，移除約10至約100之氧化物127及120。藉由移除氧化物127之一部分而在基架結構104的閘極電極134與閘極互連98之間形成一狹縫或間隙198，由此曝露閘極電極134之一部分及閘極互連98。因此，閘極電極134及閘極互連98保持彼此電隔離。
現在參考圖25，在該氧化物蝕刻後，可在氮化物層182之上及基架結構104、氧化物127及氧化物層120的曝露部分之上保形地形成具有一範圍從約100至約500的厚度之一多晶矽層200。在某些具體實施例中，可使用LPCVD來形成多晶矽層200。在多晶矽層200之沈積期間，多晶矽層200填充狹縫198。亦可藉由與基架結構104的閘極互連98具有相同導電性類型之一雜質材料來摻雜多晶矽層200。因此，多晶矽層200將閘極電極134與閘極互連98電性耦合。
現在參考圖26，可使用(例如)一反應離子蝕刻來各向異性蝕刻多晶矽層200，以移除實質上全部的層200。在該蝕刻後，多晶矽層200之僅一相對較小部分或一長條202保留於在氧化物127之上的狹縫198中。長條202將閘極電極134與基架結構104的閘極互連98電性耦合。因此，亦將長條202稱為一互連結構。
現在參考圖27，可使用一覆毯蝕刻來移除氮化物層182(圖26)。隔離結構76、78、80及82，氧化物層120及氧化物層180(圖26)可用作對移除氮化物層182之蝕刻阻止。在其他具體實施例中，可移除多晶矽136以減小汲極側電容耦合。
在某些具體實施例中，若針對該較高電壓橫向電晶體需要較高頻率操作，則可藉由移除最靠近該汲極區域的閘極互連98之部分來減小在閘極互連98與該較高電壓橫向電晶體的汲極之間的閘極至汲極寄生電容。此可以係藉由形成一光阻層來實現，該光阻層可以係形成於積體電路10之上。可將該光阻層圖案化以形成一光罩206與一開口209。開口209曝露氧化物層121及在多晶矽材料136之上的氧化物層183並曝露與將成為該較高電壓橫向電晶體的汲極區域之一區域相鄰的基架結構104之部分。該較高電壓橫向電晶體將係非對稱，因為該橫向電晶體之源極與汲極區域將不可互換，而因此可將該較高電壓橫向電晶體稱為一非對稱、單面或單向電晶體。將此與較低電壓P通道及N通道裝置相比，後者將具有可互換的源極及汲極區域而因此可將該等P通道及N通道裝置稱為對稱、雙面或雙向電晶體。
現在參考圖28，在形成光罩206後，使用一或多個蝕刻操作，移除氮化物層129及183，並移除氮化物層100、閘極互連98、氮化物層96、氮化矽層118及多晶矽層136之部分。移除閘極互連98的部分之一優點係，其藉由增加閘極互連98與該汲極區域之間的距離來減小閘極互連98與該汲極之間的電容耦合。此係在藉由使用一基架結構104來形成閘極互連98以減小閘極至汲極電容之外額外實行，其中基架結構104輔助藉由增加閘極互連98與較高電壓橫向電晶體的汲極區域之垂直距離來減小至汲極的電容。接著可移除光罩206。但是，所主張標的之範疇不限於此等態樣。
參考圖27及28所說明之程序步驟(包括一光罩206之使用)係可選的，而在其他具體實施例中可能省略。例如，其在針對較高電壓橫向電晶體不需要一較高操作頻率之具體實施例中，可省略用以移除閘極互連98之一部分的處理步驟。
圖29解說在一較晚製造階段中的積體電路10。可將積體電路10退火以修復在摻雜區域112、158、160、162、174及176的形成期間可能發生之對基板12的任何損壞。在某些具體實施例中，可在範圍從約900℃至約1000℃之一溫度將此退火實行從約10分鐘至約60分鐘之一時間週期。在其他具體實施例中，可使用一快速熱退火(TRA)。作為此退火操作之部分，可擴散摻雜區域112、158、160、162、174及176。換言之，作為此退火操作之部分，可驅入或活化摻雜區域112、158、160、162、174及176。接下來，可在圖28所示之結構之上形成具有一範圍從約500至約2000的厚度之一介電材料層(未顯示)。舉例而言，該介電層包含藉由四正矽酸乙酯("TEOS")的分解形成之一氧化物，而可在此範例中相應地將該介電層稱為一TEOS氧化物。可將該介電層各向異性蝕刻以形成分別與閘極電極134及間隔物延伸部分136相鄰之介電側壁間隔物210及212、與閘極電極144的相對側壁相鄰之介電側壁間隔物218及220、與閘極電極146的相對側壁相鄰之介電側壁間隔物222及224以及與層100、98及96之一側壁相鄰的一介電側壁間隔物214。
仍參考圖29，可在形成間隔物210、212、214、218、220、222及224後在積體電路10之上形成一光阻層。可將該光阻層圖案化以形成具有開口238與240之一光罩232。開口238曝露以下組件之部分：氮化物層120、121、210、212、214，氮化物層100，屏蔽層94、多晶矽互連材料202及隔離結構76與78。開口240曝露氧化物層125、187、222及224之部分以及隔離結構80及82。
可透過開口238與240將N型導電性之一雜質材料同時植入N摻雜區域112、158、160及162以分別形成摻雜區域242、244、246及248。該植入可包括使用範圍從約50keV至約100keV之一植入能量以範圍從1014 個離子/cm2 至約1016 個離子/cm2 之一劑量植入N型導電性之摻雜物，例如砷。由於摻雜區域242、244、246及248具有與N型摻雜區域112、158、160及162相比之一相對較高的N型摻雜濃度，因此可將摻雜區域242、244、246及248稱為N+摻雜區域。該植入可以係一零度植入或一傾斜角度植入。
現在參考圖30，可移除光罩232(圖29)，並可在積體電路10之上形成另一光阻層。可將此光阻層圖案化以形成具有一開口256之一光罩252。開口256曝露氧化物123、185、218及220之部分以及隔離結構80及78。
可透過開口256將P型導電性之一雜質材料植入P摻雜區域174及176以分別形成摻雜區域258及260。該植入可包括使用範圍從約50keV至約100keV之一植入能量以範圍從1014 個離子/cm2 至約1016 個離子/cm2 之一劑量植入P型導電性之一摻雜物，例如硼。由於摻雜區域258及260具有與P型摻雜區域174及176相比之一相對較高的摻雜濃度，因此可將摻雜區域258及260稱為P+摻雜區域。該植入可以係一零度植入或一傾斜角度植入。
多晶矽層134可用作一橫向較高電壓電晶體262之一閘極，而摻雜區域242及244分別用作較高電壓電晶體262之源極及汲極區域。摻雜區域158用作較高電壓電晶體262之一LDD區域。電晶體262係一非對稱、單面或單向電晶體。多晶矽層144可用作一FET 264之一閘極，而摻雜區域258及260可用作FET 264之源極及汲極區域。電晶體264係一對稱、雙面或雙向電晶體。因此，摻雜區域258可以係FET 264之源極或汲極區域，而摻雜區域260可以係FET 264之汲極或源極區域。多晶矽層146可用作一FET 266之一閘極，而摻雜區域246及248可用作FET 266之源極及汲極區域。如同FET 264，FET 266係一對稱、雙面或雙向電晶體。因此，摻雜區域246可以係FET 266之源極或汲極區域，而摻雜區域248可以係FET 266之汲極或源極區域。
現參考圖31，可移除植入光罩252(圖30)，而可在移除光罩252後在積體電路10之上形成具有一在最多約600範圍內的厚度之一介電材料層272。可在一惰性氣體環境(例如一氮或氬環境)中在一範圍從約900℃至約1000℃之溫度下使用一快速熱退火(RTA)將積體電路10退火一範圍從約30秒至約60秒之時間週期。在該退火後，可在介電層272之上形成具有一範圍從約500至約2000的厚度之一導電材料層274。介電層272可以係一氧化物且可以係藉由使用TEOS之一沈積形成，而導電層274可以係藉由使用LPCVD形成之摻雜的多晶矽，且可以係在該多晶矽的沈積之前或期間摻雜。可在導電層274之上形成一光阻層並可將其圖案化以形成在電極142之上的一光罩278。
現在參考圖32，可使用一或多個蝕刻操作來移除不受遮蔽結構278保護的導電層274(圖31)及介電層272(圖31)之部分。在該一或多個蝕刻操作後，介電層272之一部分280(圖31)保留於氧化物層180之一部分之上，而導電層274之一部分282(圖31)保留於部分280之上。多晶矽層142用作一電容器284之一電極或板；氧化層180與280一起用作電容器284之一絕緣材料；而多晶矽層282用作電容器284之另一電極或板。電容器284可稱為整合式被動裝置，因為電容器284係與其他半導體組件整合且係藉由使用半導體程序來形成。另外，電容器284可稱為一平面電容器。在該一或多個蝕刻操作後，可移除光罩278。用於形成整合式電容器284之其他具體實施例可包括使用與用於形成較高電壓電晶體262的元件之材料及程序相同的材料及程序來同時形成電容器284之介電層及導電層，例如，用於形成基架104的某些材料亦可用於形成電容器284。
現在參考圖33，可在圖32所示結構之上形成一介電材料290。在某些具體實施例中，介電材料290可以係矽酸磷玻璃(PSG)、矽酸硼磷玻璃(BPSG)或藉由使用四正矽酸乙酯(TEOS)形成之一氧化物，且可以係藉由使用CVD或PECVD形成。可藉由使用化學機械平坦化("CMP")來平坦化介電材料290。可在介電材料290之上形成一光阻層，並將其圖案化以形成一光罩294及開口304、306、308及310。開口304曝露在電容器284的多晶矽層282之一部分之上的介電材料290之一部分，開口306曝露在基架結構104的閘極互連98之上的介電材料290之一部分，開口308曝露在FET 264的閘極電極144之上的介電材料290之一部分，而開口310曝露在FET 266的閘極電極146之上的介電材料290之一部分。
現在參考圖34，可使用(例如)一反應離子蝕刻來各向異性蝕刻介電層290之曝露部分，以形成曝露電晶體262、264、266之部分及電容器284的開口。更特定言之，移除介電層290之部分以形成開口312、314、316及318。開口312曝露電容器284的板282之一部分，開口314曝露基架結構104的閘極互連98之一部分，開口316曝露閘極電極144之一部分，而開口318曝露閘極電極146之一部分。可在形成開口312、314、316及318之後移除光罩294。
現在參考圖35，可在介電層290之上形成一遮蔽結構(未形成)。該遮蔽結構可以係具有開口之一光阻，該等開口曝露在摻雜區域242、244、258、260、246及248之上的介電層290之部分。可各向異性蝕刻介電層290之曝露部分以形成分別曝露橫向較高電壓電晶體262的摻雜區域242及244之開口320及322。該各向異性蝕刻亦形成分別曝露電晶體264的摻雜區域258及260之開口324及326以及分別曝露電晶體266的摻雜區域246及248之開口328及330。
可移除該遮蔽結構，並可在重新開啟開口312、314、318、320、322、328及330的介電層290之上形成另一光阻光罩(未顯示)。可透過開口320、322、328及330植入一N型導電性的雜質材料，例如砷，以分別形成摻雜區域336、338、342及344。分別形成摻雜區域336、338、342及344以降低對互連360(圖37)、362(圖37)、368(圖37)及370(圖37)之接觸電阻。此N型植入操作亦可同時透過開口312、314及318來植入砷，以分別增加在藉由開口312、314及318曝露的多晶矽層282、98及146之區域中的摻雜濃度。以此方式摻雜多晶矽層282、98及146的區域將使得對互連352(圖37)、354(圖37)及358(圖37)之接觸電阻降低。
現在參考圖36，可移除用於形成摻雜區域336、338、342及344並增加多晶矽層282、98及146的摻雜濃度之遮蔽結構(未顯示)，並可在重新開啟開口316、324及326的介電層290之上形成另一光阻光罩(未顯示)。透過開口324及326植入P型導電性之一雜質材料，例如二氟化硼(BF2 )，以分別在摻雜區域258與260中形成摻雜區域348與350。分別形成摻雜區域348及350以降低對互連364(圖37)及366(圖37)之接觸電阻。此P型植入操作亦可同時透過開口316植入二氟化硼以增加藉由開口316曝露的多晶矽層144之區域中的摻雜濃度。以此方式摻雜多晶矽層144之區域將降低對互連356之接觸電阻(圖37)。
現在參考圖37，可移除用於形成摻雜區域348及350之遮蔽結構(未顯示)，並可用氮化鈦給開口312(圖35)、314(圖35)、316(圖35)、318(圖35)、320(圖35)、322(圖35)、324(圖35)、326(圖35)、328(圖35)及330(圖35)劃線。接著，可在給開口312(圖35)、314(圖35)、316(圖35)、318(圖35)、320(圖35)、322(圖35)、324(圖35)、326(圖35)、328(圖35)及330(圖35)劃線的氮化鈦之上形成鎢。氮化鈦與鎢之組合分別在開口312(圖35)、314(圖35)、316(圖35)、318(圖35)、320(圖35)、322(圖35)、324(圖35)、326(圖35)、328(圖35)及330(圖35)中形成氮化鈦/鎢(TiN/W)插塞352、354、356、358、360、362、364、366、368及370。可使用(例如)CMP將該鎢平坦化。儘管未顯示與屏蔽層94及電容器142的下部電極142之互連，但可形成與層142及94之互連。
現在參考圖38，可在介電層290及氮化鈦/鎢插塞352、354、356、358、360、362、364、366、368及370之上形成一導電材料層380。可在導電層380上形成一光阻層。可將該光阻層圖案化以形成一遮蔽結構382。
現在參考圖39，可使用(例如)一反應離子蝕刻來各向異性蝕刻不受光罩382保護的導電層380(圖38)之部分。可移除光罩382而留下金屬1互連結構404、406、408、410、412、414、416、418、420及422。一介電材料層424(例如PSG(phosphorus silicate；矽酸磷玻璃)、PBSG(boron phosphorus silicate glass；矽酸硼磷玻璃))或使用TEOS形成之一氧化物可以係形成於介電材料290及金屬1互連結構404、406、408、410、412、414、416、418、420及422之上。可在介電層424之上形成一光阻層。可將該光阻層圖案化以形成具有分別在金屬1互連結構404、406、408、410、412、414、416、418、420及422上方的開口428、430、432、434、436、438、440、442、444及446之一遮蔽結構426。在其他具體實施例中，一鑲嵌程序可用於形成電互連352、404、360、408、354、406、362、410、364、414、356、412、366、416、368、420、358、418、370及422。
現在參考圖40，可使用一各向異性蝕刻，例如一反應離子蝕刻以形成分別曝露金屬1互連結構404、406、408、410、412、414、416、418、420及422之開口448、450、452、454、456、458、460、462、464及466，來移除藉由開口428、430、432、434、436、438、440、442、444及446曝露的介電層424之部分。然後，可移除遮蔽結構426(圖39)。可將介電層424稱為一金屬間介電(IMD)層或一層間介電(ILD)層。
現在參考圖41，可用氮化鈦給開口448(圖40)、450(圖40)、452(圖40)、454(圖40)、456(圖40)、458(圖40)、460(圖40)、462(圖40)、464(圖40)及466(圖40)劃線。接著，可在給開口448(圖40)、450(圖40)、452(圖40)、454(圖40)、456(圖40)、458(圖40)、460(圖40)、462(圖40)、464(圖40)及466(圖40)劃線的氮化鈦之上形成鋁(Al)、銅(Cu)、鋁矽(AlSi)、鋁矽銅(AlSiCu)或鋁銅鎢(AlCuW)。該氮化鈦與上述該等金屬或合金的組合在開口448(圖40)、450(圖40)、452(圖40)、454(圖40)、456(圖40)、458(圖40)、460(圖40)、462(圖40)、464(圖40)及466(圖40)中形成插塞。可使用(例如)CMP將開口448(圖40)、450(圖40)、452(圖40)、454(圖40)、456(圖40)、458(圖40)、460(圖40)、462(圖40)、464(圖40)及466(圖40)中的插塞平坦化。可使用與用以分別形成金屬1互連結構404、406、408、410、412、414、416、418、420及422的方法類似之一方法來形成金屬2互連結構505、506、508、510、512、514、516、518、520及522。
現在參考圖42，可在介電層424及金屬2互連結構504、506、508、510、512、514、516、518、520及522之上形成一鈍化層530。可在鈍化層530中形成開口532及534以分別曝露金屬2互連結構508及522。在鈍化層530中形成的開口數目並非對所主張標的之一限制。
已提供包含一較高電壓功率FET 262之一半導體組件或積體電路10及用以製造該FET 262之一方法。該較高電壓功率FET 262可以係包括一基架結構之一橫向非對稱電晶體，該基架結構增加在FET 262的閘極與汲極區域之間的距離，即提供在該閘極電極與該汲極區域之間的垂直分離。該垂直分離減小該半導體組件之閘極至汲極電容。該基架結構亦可包括一閘極屏蔽以遮蔽閘極134免受該半導體裝置的汲極區域之影響以減小閘極至汲極電容。可移除該基架區域之一部分以提供該閘極電極與該汲極區域之間的橫向分離。該橫向分離提供該閘極至汲極電容之一額外減小。減小一半導體裝置的閘極至汲極電容使得其速度或操作頻率增加。
如上所述，FET 262係形成為具有一均勻摻雜分佈之一通道區域。可將FET 262與CMOS裝置(例如，PMOS電晶體264及NMOS電晶體266)整合，以及與整合式被動裝置(例如整合電容器284)整合。FET 262可用於類比、較高功率或較高頻率應用，而CMOS裝置264與266可用於數位應用。因此，形成一整合式裝置，例如積體電路10，可產生一可將類比、較高功率、較高頻率及數位的功能整合之整合式裝置。另外，較高電壓FET 262之部分可以係與CMOSFET 264及266的部分同時形成，以至於用於形成CMOSFET 264及266的某些材料及操作可用於形成較高電壓FET262之元件。例如，如上所述，可使用相同材料及操作來同時形成較高電壓FET 262與CMOS FET 264及266之閘極、閘極氧化物、摻雜區域(例如，源極、汲極及通道區域)。此外，可同時形成整合電容器284的部分與FET 262的部分。
隔離結構(例如介電結構76及78)之使用提供電隔離，從而可將一較高電壓裝置(例如FET 262)與較低電壓裝置(例如FET 264及266)整合在一起。隔離結構76及78係相對較深(例如，大於一微米，而在某些具體實施例高達100微米)的表面下結構，其提供FET 262與FET 264及266之間的隔離。此外，諸如介電結構76(具有約為二之一有效介電常數)之類的一隔離結構致能形成較高品質的整合式被動裝置(例如電容器284)，因為具有一相對較低介電常數之一相對較深介電結構76之使用使得電容器284與基板12之間的寄生電容減小。因介電結構76的存在所導致的電容器284與基板12之增加的分離以及介電結構76的相對較低之介電常數有助於形成一較高品質的整合式被動裝置，例如電容器284。
簡要參考圖43，顯示橫向非對稱較高電壓FET 262之一斷面圖。圖43解說半導體裝置262之通道長度Lc係由閘極電極134的沈積厚度而非半導體裝置微影工具的微影限制來設定。因此，可以可靠而且可重複地控制該通道長度而無需使用微影技術。此外，橫向較高電壓FET 262之通道長度與一橫向擴散的金氧半導體("LDMOS")裝置類型結構之通道長度相比相對較小，此產生與一LDMOS裝置相比佔據較小區域之一較快的半導體裝置。至少部分由於該相對較短的通道長度產生在操作期間經調變之一相對較小數量的電荷，而達到FET 262的操作之相對較高頻率。此外，可以藉由該基架結構之寬度來可靠地控制該漂移區域之長度LDRIFT 。因此，電晶體262之開啟電阻("RDSON ")低於針對一LDMOS裝置之此開啟電阻，因為該通道長度與一LDMOS裝置相比相對較小，後者具有一取決於用於形成該LDMOS裝置的閘極之微影設備之微影限制之一通道長度。HV橫向FET 262之通道長度係與FET 262的閘極電極134之閘極長度成函數關係，後者實質上等於用於形成FET 262的閘極134之材料之沈積厚度而與微影尺度無關。回過來簡要參考圖42，在某些具體實施例中，FET 262的閘極電極134之閘極長度小於FET 264的閘極電極144之閘極長度且小於FET 266的閘極電極146之閘極長度。
簡要參考圖44，顯示橫向非對稱較高電壓半導體裝置4662之一斷面圖。半導體裝置4662可類似於半導體裝置262(圖42)，不同之處係半導體裝置4662係位於在基板12之一頂部表面中形成之一凹陷4601內。隔離結構4676及4678可能分別類似於隔離結構76及78(圖42)。在一具體實施例中，CMOS裝置可位於基板12之一不同區域中而並不位於凹陷4601中。凹陷4601之使用可提高該晶圓之平坦度。凹陷4601之使用亦可改良參考圖33所說明的平坦化程序，因為該基架結構104高於部分144及146(圖21)，後者用作用於該等CMOS裝置之閘極電極。
圖45至48解說可替代隔離結構76及78(圖13至43)來使用的介電結構676及678(圖48)之另一具體實施例。介電結構676及678可稱為空氣間隙介電結構，其包括空隙。
參考圖45，具有一表面614之一基板612包含摻雜有P型導電性之一雜質材料(例如，硼)的矽。舉例而言，基板612之導電性範圍係從約5歐姆-釐米(Ω-cm)至約20Ω-cm，但本文所說明之方法及設備在此方面不受限制。
在表面614之上形成一介電材料層616，而在介電層616之上形成一介電材料層618。依據一具體實施例，介電材料616包含具有一範圍從約50埃()至約800的厚度之一熱生長的氧化物，而介電材料618包含具有一範圍從約100至約2,500的厚度之氮化矽(Si3 N4 )。氧化物層616亦可稱為一緩衝氧化物層。可使用化學汽相沈積("CVD")技術，例如低壓化學汽相沈積("LPCVD")或電漿增強化學汽相沈積("PECVD")，來形成氮化矽層618。
圖46係在一較晚製造階段中的圖45之結構之一斷面圖。可在氮化矽層618上形成一光阻層(未顯示)。可藉由曝露氮化矽層618之部分而將此光阻層圖案化以形成具有開口(未顯示)之一光罩(未顯示)，該等開口可用於形成溝渠或開口624。具有底層626之開口624從表面614延伸進基板612內。藉由(例如)蝕刻來移除氮化矽層618之曝露部分以及在氮化矽層618之該等曝露部分下方的二氧化矽層616與基板612之部分，以形成具有側壁622之複數個結構620。換言之，該蝕刻形成具有底層626之開口624，結構620自該等底層626延伸。結構620從底層626延伸至表面614。結構620可以係柱、圓柱或壁，且亦稱為突伸部分、突出部分或垂直結構。儘管結構620係說明並顯示為柱，但本文所說明之方法及設備在此方面不受限制。儘管未顯示，但如上面所提到，在其他具體實施例中，柱620可以係壁，例如伸長的壁。開口624亦稱為溝渠、凹穴、空隙、間隙、空氣間隙、空置區域或空置空間。
溝渠624可具有範圍從約一微米至約100微米之一深度。溝渠624可具有範圍從約0.5微米至約1.5微米之一寬度。柱620之寬度範圍可從約0.5微米至約1.5埃。
在某些具體實施例中，可使用至少一蝕刻操作以移除層616及618之部分以及基板612來形成溝渠624。在其他具體實施例中，可使用兩個或三個蝕刻操作來形成溝渠624。例如，可使用一蝕刻操作來移除層616及618之部分，而可使用另一蝕刻操作來移除基板612之部分。作為另一範例，可使用三個蝕刻操作來移除層618之部分、層616及基板612。
可使用一濕式化學蝕刻或一乾式蝕刻程序(例如一反應離子蝕刻(RIE))來蝕刻二氧化矽層618。可使用一濕式化學蝕刻或一乾式蝕刻程序(例如一反應離子蝕刻(RIE))來蝕刻二氧化矽層616。接下來可使用一各向異性蝕刻程序，例如反應離子蝕刻(RIE)，來移除基板612之一部分。在移除612、616及618之部分後剝離或移除用於形成溝渠624之光阻光罩(未顯示)。
圖47係一較晚製造階段中的圖46之半導體結構之一斷面圖。實行一熱氧化程序以便將圖46之結構之曝露的矽轉化為二氧化矽，由此形成包括二氧化矽結構630之一二氧化矽層或區域629。特定言之，矽柱620(圖46)之矽可以係部分地，或者在圖47所示之具體實施例中完全地，轉化為二氧化矽以形成二氧化矽結構630。換言之，在某些具體實施例中，結構620(圖46)的側壁622(圖46)之間的矽可以係實質上轉化為二氧化矽。此外，如圖47所示，在該熱氧化程序期間，溝渠624之底部，即底層626(圖46)亦係轉換為二氧化矽以形成區域629之下部部分。由於矽的介電常數大於二氧化矽之介電常數，因此減小結構630中的矽數量將減小介電結構676及678之有效介電常數。
在熱氧化期間由約一單位的矽形成約2.2單位的二氧化矽。換言之，可由約一埃的矽形成約2.2埃的熱氧化物。因此，在參考圖47所示之熱氧化程序期間二氧化矽之形成具有減小在熱氧化程序期間結構620之間的間隔之效果(圖46)。因此，所得二氧化矽結構630之間的間隔小於矽結構620之間的間隔(圖46)。在某些具體實施例中，在該熱氧化程序後溝渠624的寬度係在從約0.25微米至約1.3微米範圍內，而二氧化矽結構630之寬度或直徑係在從0.6微米至約2微米之範圍內。
儘管在熱氧化程序期間消耗結構70的所有矽後結構70的二氧化矽之厚度或數量受限制，但該熱氧化程序可繼續更長時間以增加在介電區域629的橫向及較低邊界處該二氧化矽之厚度。換言之，該氧化程序可繼續更長時間以增加在溝渠624的底部及沿溝渠624的橫向周邊之二氧化矽的數量。
現在參考圖48，在圖47所示結構之上形成一覆蓋結構636。在所主張標的之某些具體實施例中，可封閉或覆蓋溝渠624(圖47)且還可將其密封以防止來自不合需要的顆粒、氣體或濕氣(其可以傳播進或受捕獲於溝渠624中)之任何污染(圖47)。在受覆蓋時，該等溝渠係由參考數字634來識別，且可稱為一密封溝渠、一密封凹穴、一密封間隙、一密封空隙、一閉合單元或一閉合的單元空隙。
覆蓋結構636可以係形成於介電結構630之上以及溝渠624之一部分之上及其中(圖47)的一非保形材料，並密封溝渠624(圖47)以形成經密封的溝渠634。亦可將覆蓋結構636稱為一覆蓋層，且其可包含(例如)二氧化矽(SiO2 )，並具有範圍從約1000埃()至約4微米(μm)之一厚度。在某些具體實施例中，若介電區域629的上部部分之間的開口係相對較小，則覆蓋結構636可進入溝渠634之一部分或在相鄰結構630的上部部分之間的一區域，但不填充溝渠634，其原因部分在於介電區域629的上部部分之間的開口之相對較小的尺寸。
在某些具體實施例中，覆蓋結構636可包含二氧化矽且可以係藉由低溫化學汽相沈積(CVD)來形成。在其他具體實施例中，覆蓋結構636可以係氮化矽、氧化矽、矽酸磷玻璃(PSG)、矽酸硼磷玻璃(BPSG)、藉由使用四正矽酸乙酯(TEOS)來形成之一氧化物或類似物。在形成覆蓋結構636期間，覆蓋結構636之材料可進入溝渠624(圖47)之部分，即覆蓋結構636之材料可進入相鄰結構630的上部部分之間，但不填充溝渠634，其原因部分在於結構630的上部部分之間的開口之相對較小的尺寸，由此形成經覆蓋或密封的溝渠634。可使用(例如)一化學機械平坦化("CMP")技術將覆蓋結構636平坦化。在一替代具體實施例中，覆蓋結構636之材料可實質上或完全填充溝渠624(圖47)。
可在介電層636之上形成一可選的密封層638，例如氮化矽(Si3 N4 )，以密封溝渠634。換言之，其中覆蓋層636係一二氧化矽層之具體實施例中，該可選的保形氮化矽層638可防止擴散穿過及/或填充於該二氧化矽覆蓋層636中的任何開口或裂縫中，而一般防止氣體或濕氣透過覆蓋層636傳播進溝渠634內。氮化矽層638可以係藉由使用一較低壓力化學汽相沈積(LPCVD)來形成，而可具有範圍從約100埃至約2000埃之一厚度。在一具體實施例中，氮化矽層638之厚度約為500埃。作為該LPCVD程序之部分，可在經密封溝渠634中形成一部分真空。若使用可選的密封層638，則在形成可選的密封層638之前實行該CMP，因為該CMP可完全移除該相對較厚的密封層638。
因此，可藉由形成一非保形材料而隨後形成一保形材料來實現溝渠634之覆蓋或密封。在此範例中，該非保形層(例如層636)可進入溝渠634之一部分或在介電區域629的上部部分之間的一區域中，但不填充溝渠634，其原因部分在於介電區域639的上部部分之間的開口之相對較小的尺寸且由於層636係一非保形層。接著可在層636上形成一保形材料，例如層638。
在某些具體實施例中，將溝渠634抽空至一低於大氣壓力之壓力。換言之，在經密封溝渠634內的壓力係低於大氣壓力。作為一範例，凹穴64A中的壓力可在從約0.1托至約10托範圍內。凹穴64A內的物質類型或材料並非對所主張標的之一限制。例如，凹穴64A可包含一氣體、一流體或一固體物。
儘管參考圖48來說明多個溝渠634，但本文所說明之方法及設備在此方面不受限制。在其他具體實施例中，可以一方式蝕刻基板612以至於形成一單一溝渠或者使得介電結構676及678具有比圖48所示者更多或更少的溝渠。在某些具體實施例中，結構630可以係壁或分隔物，以使得溝渠634可以係彼此實體隔離。介電壁、介電分隔物或類似物可橫向限制該等多個溝渠。其中將多個溝渠634形成於介電結構676及678之具體實施例中，介電結構676與678具有一封閉單元組態，因為介電結構676及678之溝渠634可以係藉由(例如)該等介電壁而彼此實體隔離。因此，若一覆蓋結構636或隔離的介電結構630經歷一斷裂或破裂，則此斷裂或破裂係包含於一有限區域中以至於可因該等多個溝渠彼此間的實體隔離而在介電結構676及678之一有限區域中包含透過該斷裂或破裂傳播進凹穴634中之在介電結構676及678外部的任何污染。例如，一閉合單元組態會防止一破裂或斷裂將環境氣體引入介電結構676及678的所有多個凹穴中。
在某些具體實施例中，介電結構676及678之形成可以係在積體電路10的製造開始時形成。換言之，可在形成積體電路10的其他組件或元件之任一者之前，例如在形成主動裝置262(圖37)、264(圖37)或266(圖37)或形成被動裝置284(圖37)之前，形成介電結構676及678。其中介電結構676及678之後形成主動裝置262(圖37)、264(圖37)或266(圖37)及被動裝置284(圖37)之具體實施例中，圖48所示之結構可用作用於積體電路10的開始基板而使得以圖1之說明開始之上述程序流程可以包括介電結構676與678的圖48所示結構開始。若用以形成積體電路10的上述程序流程經修改成使用介電結構676及678來替代隔離結構76及78，則可省略用以形成隔離結構76及78之處理步驟。
在形成主動裝置262(圖37)、264(圖37)或266(圖37)之前形成介電結構676及678之一優點可以係用於形成介電結構676及678之熱程序不會影響主動裝置262(圖37)、264(圖37)或266(圖37)之元件。因此，主動裝置262(圖37)、264(圖37)或266(圖37)之任何熱敏元件皆不會經受用於形成介電結構676及678之熱程序。
介電結構676及678亦可稱為介電結構、介電區域、介電平臺、隔離區域或隔離結構。介電結構676與678可以係兩個分離的介電結構，或者在其他具體實施例中，結構676與678可以係可圍繞基板612之一部分形成的一單一隔離結構之部分。在使用介電結構676及678將基板612之一部分與基板612之另一部分隔離時，可能需要如此。
儘管介電結構676及678係說明為具有一或多個經密封溝渠634，但本文所說明的方法及設備在此方面不受限制。例如，在替代具體實施例中，可藉由一材料，例如包含一氧化物、氮化物或在需要的情況下包含矽之一材料來填充溝渠624(圖47)以形成一實心或填滿的介電平臺，例如，不存在任何空隙或凹穴之介電結構76及78(圖13)。此一實心或填滿的介電平臺會具有與一"空氣間隙"介電結構(例如介電結構676及678)相比之一相對較高的介電常數，因為用於填充溝渠624(圖47)的材料會具有與空置空間相比之一較高的介電常數。可用於填充或回填溝渠624(圖47)的材料之範例可包括氮化矽、多晶矽或使用(例如)一熱壁TEOS程序形成之一氧化物材料。
在形成密封層638後，可移除層636、638、616及618之部分以準備使用圖48所示之半導體結構形成主動裝置及/或被動裝置。如上所述，主動與被動半導體裝置或其部分可以係形成於與介電結構676及678相鄰的基板612之部分中或由該等部分形成，包括形成於介電結構676及678上面及之上。例如，被動裝置284(圖37)可以係形成於介電結構676上面，而主動裝置262(圖37)、264(圖37)及266(圖37)可以係與介電結構676及678相鄰而形成。
因此，如上所述，介電結構676及678包含介電區域629、溝渠634以及介電層636、638、616及618之部分。在某些具體實施例中，介電結構676及678之深度或厚度可在從約1μm至約100μm之範圍內，而介電平臺18之寬度可為至少3μm或更大。可從基板612之頂部表面614至介電區域629之一下部邊界或表面640測量介電結構676及678之深度或厚度。在某些具體實施例中，結構676及678之下部表面640係平行於或實質上平行於基板612之表面614。在某些具體實施例中，介電結構676與678的每一者之下部表面640係處於表面614下方至少約一微米或更大之一距離處，而介電結構676與678的每一者之寬度係至少約三微米或更大。在其他具體實施例中，介電結構676與678的每一者之下部表面640係處於表面614下方至少約三微米或更大之一距離處，而介電結構676與678之寬度係至少約五微米或更大。在一範例中，介電結構676與678的每一者之厚度可約為10μm，而介電結構676與678的每一者之寬度可約為10μm。在其他具體實施例中，可能需要該等介電結構676與678的每一者之厚度等於或約等於半導體基板612之厚度，例如該半導體晶粒之厚度與該等介電結構676與678的每一者之寬度可能至多為100μm。取決於針對介電平臺18的應用及使用半導體基板612的所得半導體裝置之所需晶粒尺寸而改變介電結構676與678的厚度及寬度。例如，與其中使用介電結構676與678來形成電性及實體隔離之一應用相比，其中使用介電結構676與678來形成較高Q被動裝置之應用中可能需要一相對較厚的介電結構。
在某些具體實施例中，結構630之高度係等於或約等於在基板612的表面614下方之介電區域629的部分之高度。例如，若介電區域629之下部表面640係在表面614下方三微米，則介電結構630具有一約三微米或更大的高度。換言之，若介電區域629之下部表面640距基板612的上部表面614係至少約三微米或更大，則介電結構630從介電區域629的下部表面640延伸至少約三微米或更大之距離。在一範例中，下部表面640從基板621的上部表面614延伸至約一微米之一距離，而介電結構630具有約一微米之一高度。儘管該等介電結構630係解說為具有約等於介電區域629的深度或厚度之一厚度，但此並非對所主張標的之一限制。在其中具體實施例中，一介電結構630之高度可能大於或小於介電區域629之厚度。例如，介電區域629可在表面614下方延伸至少約十微米之一距離，而介電結構630可從下部表面629延伸約七微米之一距離。
介電材料629與溝渠634的組合減小該等介電結構676及678的總介電常數，以至於介電結構676及678具有一相對較低的介電常數。換言之，經密封溝渠634與介電材料629一起減小介電結構676及678之介電常數。為使得結構676及678的介電常數最小化，需要增加介電結構676及678之深度，增加經密封溝渠634之體積，而減小包含於結構630中的半導體材料110之範圍。在某些具體實施例中，可藉由增加溝渠634之體積來達到至少約1.5或更低之一介電常數。介電結構676及678之介電常數與(例如)不具有任何凹穴或空隙之一介電結構所提供之介電常數相比係減小。亦可藉由增加結構630中的介電材料之體積來減小介電結構676及678之介電常數。由於空置空間具有最低介電常數(空置空間之介電常數為1)，因此併入於介電結構676及678中的空置空間或空隙越多，則結構676及678的總介電常數便越低。因此，與增加在結構630中的介電材料之體積相比，相對於結構630的體積而增加經密封凹穴634的體積可更有效地減小介電結構676及678之介電常數。
此外，與一實心或填滿的介電結構相比，藉由介電結構676及678在基板612中感應的應力更小，因為介電結構676及678包括未由熱膨脹係數與基板612的熱膨脹係數不同之實心體佔據之實質上的體積。由於矽與氧化物的熱膨脹係數(GTE)失配，因此在該介電結構與該矽區域之加熱及冷卻期間，包括(例如)一不具有任何空隙的氧化物材料之一實心或填滿的介電結構(未顯示)可在一相鄰的矽區域中產生應力。在矽晶格上的應力可在該矽區域中引起缺陷或錯位。該等錯位可在形成於該作用區域中的主動裝置中引起不合需要的過多洩漏電流，而因此，藉由形成一諸如介電結構676及678之類具有溝渠634的介電結構而可減小或防止在該等相鄰作用區域中錯位的形成，因為溝渠634可提供應力緩解。此外，與其中藉由氧化形成該等實心或實質上的實心區域之一實心或實質上實心的介電結構相比，在介電結構676及678之形成中產生的應力較小，因為，例如在矽中，氧化係伴有一2.2X的體積增加。
二氧化矽具有一大約3.9的介電常數。據此，不包括空隙但包括二氧化矽的一實心或填滿的介電結構可具有一大約3.9的介電常數。如上所述，由於空置空間具有最低介電常數(空置空間之介電常數為1)，因此併入於該介電平臺中的空置空間或空隙空間越多，總介電常數便越低。
在介電結構676及678之上形成的被動元件具有基板612之減小的寄生電容。藉由介電結構676及678之減小的有效介電常數及介電結構676及678之增加的厚度而減小該寄生基板電容。
此外，可使用介電平臺18來增加藉由使用圖48所示半導體結構形成的任何裝置之操作頻率。例如，被動組件(例如電感器、電容器或電互連)可以係形成於該等嵌入式介電結構676及678之上，並可在此等被動組件與半導體基板612之間具有減小的寄生電容耦合，因為該等嵌入式介電結構676及678具有一相對較低的介電常數或電容率，並因為嵌入式介電結構676及678增加在該等被動組件與該導電基板之間的距離。減小的寄生基板電容可增加藉由使用介電結構676及678形成的任何裝置之操作頻率。作為一範例，該被動組件可包含導電材料，例如，鋁、銅或摻雜的多晶矽。在各種範例中，該被動組件可以係一電感器、一電容器、一電阻器或一電互連，且可以係耦合至形成於該等作用區域中的一或多個主動裝置。
因為介電結構676及678的至少一部分係形成於該矽基板之表面之中及下方，所以介電結構676及678可稱為一嵌入式介電結構。嵌入式可意味著介電結構676及678的至少一部分係在與基板612的頂部表面614共面或實質上共面之一平面(未顯示)下方。在某些具體實施例中，在該平面下方的介電結構676及678之部分從該平面延伸至在該平面下方至少約三微米或更大之一深度，而在該平面下方的介電結構676及678之部分具有至少約五微米或更大之一寬度。換言之，介電結構676及678之至少一部分係嵌入基板612中，並從基板612的上部表面614朝底部表面延伸至少約三微米或更大之一距離，而在某些具體實施例中，嵌入該基板612中的介電結構676及678之部分具有至少約五微米或更大之一寬度。
另外，介電結構676及678可用於形成相對較高品質的被動裝置，例如，具有一相對較高Q的電容器及電感器，因為介電結構676及678具有相對較低的介電常數且可用於將該等被動裝置與該基板隔離及分離。可在與介電結構676及678相鄰或鄰接的區域中形成主動裝置(例如電晶體或二極體)，並可將此等主動裝置耦合至在介電結構676及678的平坦上部表面上形成之被動組件，例如螺旋電感器、互連、微帶傳輸線及類似者。藉由增加該等被動組件與矽基板612之間的距離來允許針對此等被動組件實現較高的Q。
介電結構676及678可用於提供電隔離。例如，介電結構676及678可用於將作用區域彼此電隔離，從而還可導致在形成於該等隔離作用區域內的任何主動裝置之間的電隔離。
圖49係一積體電路710之另一具體實施例之一斷面圖。積體電路710係類似於上述積體電路10(圖41)，不同之處係在此具體實施例中，積體電路710係藉由使用一重度摻雜的P型基板712來形成。例如，基板712包含摻雜有P型導電性之一雜質材料(例如硼)的矽。基板712之導電性範圍係從約0.001Ω-cm至約0.005Ω-cm，但本文所說明之方法及設備在此方面不受限制。此外，介電結構76及78係形成為延伸於基板710上面或延伸進基板710內。
以此方式形成積體電路710可在較高電壓FET 262與CMOS FET 264及266之間提供更佳的電隔離。在積體電路10中，可使用一重度摻雜基板透過重新組合來更好地消除進入該基板的任何注入電流。例如，可將多數載子從N井48注入基板12及712。該重度摻雜的基板712將具有該等少數載子之更佳的重新組合，並可吸收該等少數載子以消除該基板電流。該等基板電流可引起雜訊，該雜訊可能對積體電路710的主動裝置之性能造成不利影響。因此，在某些應用中，可能需要與延伸於基板712上面或延伸進基板712內的介電結構76及78組合地使用一重度摻雜的基板，例如基板712，以提供FET 262與FET 264及266之間的電隔離。
圖50係一積體電路810之另一具體實施例之一斷面圖。積體電路810類似於上述積體電路10(圖41)及710(圖49)，不同之處係在此具體實施例中，積體電路810係藉由使用一重度摻雜的N型基板812、一N型磊晶層814、一P型磊晶層816及隔離結構876與878來形成。此外，積體電路810包含一較高電壓垂直FET 862，且包括一導電材料818。
在某些具體實施例中，基板812包含摻雜有N型導電性之一雜質材料(例如磷)的矽。基板812之導電性範圍係從約0.001Ω-cm至約0.005Ω-cm，但本文所說明之方法及設備在此方面不受限制。
可在基板812上生長一N型磊晶層814。在磊晶層814之形成或生長期間，磊晶層814可摻雜有一N型導電性的雜質材料，例如磷。N型磊晶層814之導電性範圍可從約1Ω-cm至約2Ω-cm，但本文所說明之方法及設備在此方面不受限制。磊晶層814之導電性可改變且係依據欲藉由使用磊晶層814形成的主動裝置之類型。在圖50所示之具體實施例中，使用磊晶層814形成一較高電壓垂直FET 862。
在形成N型磊晶層814後，可移除N型磊晶層814之一區域，而接著可在所移除的N型磊晶層814之區域中形成一P型磊晶層816。換言之，可實行一凹陷蝕刻來移除N型磊晶層814之一部分，而且可替代N型磊晶層814之移除部分而將一P型磊晶層生長於該凹陷區域中。在磊晶層816之形成或生長期間，P型磊晶層816可摻雜有P型導電性之一雜質材料，例如硼。P型磊晶層816之導電性範圍可從約5Ω-cm至約20Ω-cm，但本文所說明之方法及設備在此方面不受限制。磊晶層816之導電性可改變且係依據欲藉由使用磊晶層816形成的主動裝置之類型。在圖50所示之具體實施例中，使用磊晶層816形成較低電壓CMOS FET 264及266。
在形成P型磊晶層816後，可使用一CMP程序來將層814及816之上部表面平坦化，以使得層814與816的上部表面係彼此齊平或共面。
在該CMP程序後，隔離結構76、78、80及82，主動裝置862、264及266，以及被動裝置284可使用與上面所述者相同或類似的程序來形成。在形成P型磊晶層816後，在P型磊晶層816與N型磊晶層814之間可能有某些介面缺陷。可在磊晶層814與816的垂直介面處形成隔離結構78。
可使用介於隔離結構76、78、876及878之間的基板812與磊晶層814之部分來形成較高電壓垂直FET 862。可使用磊晶層816來形成FET 264及266。
垂直FET 262具有一間隔物閘極134、一閘極氧化物126及一源極區域242。在閘極134下的摻雜區域112之一部分可用作用於垂直FET 862之通道區域，而磊晶層814及基板812之部分可用作垂直FET 862之汲極區域。此外，導電材料360可用作用於垂直FET 862之源極電極，而導電材料818可用作用於垂直FET 862之汲極電極。此外，垂直FET 862包括法拉弟(faraday)屏蔽層94，其可用於減小閘極至汲極寄生電容。導電屏蔽層94可以係電性耦合至接地及/或源極區域242，而可在閘極互連98的至少一部分與磊晶層814的至少一部分之間形成導電層94之至少一部分，而此組態可減小在閘極互連98與磊晶層814之間的寄生電容耦合，由此減小在垂直FET 862中的閘極至汲極電容。藉由減小在垂直FET 862中的閘極至汲極電容，可以增加垂直FET 862之操作頻率。
FET 862可稱為垂直FET，因為在操作期間，在該垂直FET 862中從源極電極360至汲極電極818的電流流動實質上係垂直於磊晶層814之上部及下部表面。換言之，電流從與層814之一頂部表面相鄰而定位之源極電極360至與半導體基板812的底部表面相鄰而定位之汲極電極818本質上垂直地經由垂直FET 862流動。
儘管已說明一類垂直電晶體，但本文所說明之方法及設備在此方面不受限制。在其他具體實施例中，可使用圖50所示之結構形成其他垂直電晶體，例如溝渠FET或雙擴散的半導體上金屬(DMOS)型垂直電晶體。
在形成裝置284、862、264及266後，可使得包含積體電路810之晶圓或晶粒變薄。換言之，可使用晶圓變薄技術，例如研磨，來移除基板812之一下部部分。
在該晶圓變薄後，可藉由移除基板812之部分來形成一或多個開口或溝渠以便可將該等溝渠形成為接觸介電結構76及78之下部表面。接著，可使用一介電材料來填充此等溝渠以形成分別接觸隔離基板76及78之隔離結構876及878。可使用一較低溫度程序及較低溫度沈積膜來形成用於形成隔離結構876及878之介電材料。在某些具體實施例中，隔離結構876及878之介電材料可包含一氧化物並可以係藉由使用PECVD、大氣CVD或低大氣CVD來形成。作為一範例，可使用約400℃之一溫度來形成隔離結構876及878之介電材料，而若裝置284、862、264及266具有任何熱敏元件，則此可能有利。亦可將隔離結構876及878稱為介電結構。
在形成隔離結構876及878後，可形成接觸磊晶層812及隔離結構876與878之一導電材料818。導電材料可包含藉由使用一金屬化程序形成之一金屬，例如鋁或銅。
隔離結構76、78、876及878提供基板812與層814的部分之間的實體及電隔離，以至於可將一垂直及/或較高電壓裝置(例如FET 862)與橫向及/或較低電壓裝置(例如FET 264及266)整合。可替代隔離結構76及78而使用介電結構676(圖48)及678(圖48)。
圖51係一積體電路910之另一具體實施例之一斷面圖。積體電路910係類似於上述積體電路810(圖50)，不同之處係，在此具體實施例中，積體電路910係藉由在裝置264及266下方替代半導體層814而使用一介電層915來形成積體電路910。
介電層915可包含(例如)二氧化矽(SiO2 )且具有範圍從約1000埃()至約2微米之一厚度。在某些具體實施例中，介電層915可以係一埋藏式氧化物(BOX)層或埋藏式氧化物區域。在此等具體實施例中，半導體層812與816與埋藏式氧化物層915之組合可稱為一絕緣體上矽(SOI)基板或結構。在某些具體實施例中，可藉由將兩個矽晶圓與氧化表面接合來形成該SOI結構。例如，可使用沈積技術或熱生長技術(例如矽的熱氧化)在兩個晶圓上形成一二氧化矽。在形成介面氧化物層之後，可藉由將該等介面氧化物放置成彼此接觸而將該等晶圓焊接在一起。組合的介面氧化物層形成埋藏式氧化物層915。在其他具體實施例中，可藉由氧植入(SIMOX)而分離來形成該SOI結構。SIMOX可包含將氧離子植入一矽基板並使用相對較高的溫度退火以形成埋藏式氧化物915。
介電層915可提供半導體材料812與裝置264及266之間的隔離，而此隔離可減小半導體材料812與裝置264及266之間的電容耦合或寄生電容。因此，可藉由包括介電層915來增加裝置244及266之操作頻率或速度。
圖52係一積體電路1010之另一具體實施例之一斷面圖。積體電路1010類似於上述積體電路10(圖41)，不同之處係，在此具體實施例中，積體電路1010包括一非揮發性記憶體(NVM)裝置1062、隔離區域1080及1082，而不包括一隔離結構80(圖41)。隔離結構76、78及82，主動裝置262、264及266，以及被動裝置284可使用與上面所述者相同或類似的程序來形成。
NVM裝置1062包括一控制閘極1020、一閘極氧化物1018、一浮動閘極1016、一穿隧氧化物1014及一延伸植入區域1012。隔離區域1080及1082可以係一介電材料，例如二氧化矽，且可以係藉由使用用於形成上述隔離結構82(圖41)的相同或類似程序來形成。
在某些具體實施例中，穿隧氧化物1014可以係藉由使用熱氧化將半導體基板12之一部分轉化為二氧化矽來形成。可藉由沈積一層導電材料(例如，摻雜的多晶矽)並將其圖案化來形成浮動閘極1016。在某些具體實施例中，可藉由使用(例如)CVD沈積一多晶矽層並接著使用微影蝕刻及蝕刻程序將此多晶矽層圖案化以形成屏蔽層94及浮動閘極1016來同時形成裝置262之浮動閘極1016與屏蔽層94。
在某些具體實施例中，可在形成浮動閘極1016後形成延伸植入區域1012。延伸植入區域1012可以係藉由使用一光罩(未顯示)並將一N型導電性的雜質材料植入基板12之一部分來形成之一n型摻雜區域。在NVM裝置1062之操作期間，延伸植入區域1012可以係作為電荷儲存於浮動閘極1016中的穿隧電子之源極。
閘極氧化物1018可以係藉由使用沈積技術或熱生長技術(例如多晶矽層1018之一部分的熱氧化)來形成之一氧化物。在某些具體實施例中，可藉由實行一熱氧化以同時形成裝置1062之閘極氧化物1018及裝置262之閘極氧化物126、裝置264之閘極氧化物128及裝置266之閘極氧化物130，來同時形成閘極氧化物1018、126、128及130。
可藉由沈積一層導電材料(例如，摻雜的多晶矽)並將其圖案化來形成控制閘極1020。在某些具體實施例中，可藉由使用(例如)CVD沈積一多晶矽層而接著使用微影蝕刻及蝕刻程序將此多晶矽層圖案化以同時形成NVM裝置1062的控制閘極1020、FET 262的閘極電極134、FET 264的閘極電極142及FET 266的閘極電極146，來同時形成控制閘極1020與閘極電極134、142及146。另外，可與閘極電極134、142、146及1020同時形成被動裝置284之電極142。
因此，積體電路1010提供一整合式裝置，該整合式裝置包括：較低電壓CMOS FET 264及266，較高電壓及較高頻率FET 262，整合式電容器284及整合在一起的NVM 1062(其可用於提供一可用於形成一晶片上系統(SOC)之較高性能積體電路)。如上所述，可同時形成裝置262、264、266、284及1062之元件。藉由同時形成積體電路1010之元件，可消除額外的程序步驟，從而減少製造積體電路1010之成本及/或複雜性。
因此，已揭示各種結構及方法來提供一較高電壓(HV)半導體電晶體以及用以製造該較高電壓半導體電晶體之一方法。依據一具體實施例，製造具有耦合至一閘極互連結構之一側壁閘極電極或間隔物閘極電極之一較高電壓半導體電晶體，例如FET 262(圖41)及862(圖49)。在某些具體實施例中，一較高電壓半導體電晶體可以係具有至少約十伏特或更大之一汲極至源極崩潰電壓(BVdss)的一場效電晶體(FET)。該較高電壓半導體電晶體可用於實施類比功能或電路。該較高電壓半導體電晶體可稱為一類比裝置、一較高電壓(HV)裝置或一較高功率裝置。在某些具體實施例中，該HV電晶體係一非對稱或單面裝置以至於該HV電晶體之源極與汲極並不對稱而無法在不影響該HV電晶體的操作或性能之條件下互換。該HV電晶體可以係一橫向電晶體或一垂直電晶體。
依據另一具體實施例，將該橫向較高電壓半導體電晶體(例如，FET 262(圖41))與其他主動裝置(例如，互補式金氧半導體(CMOS)裝置264(圖41)及266(圖41))整合，但本文所說明之方法及設備在此方面不受限制。在某些具體實施例中，該等CMOS裝置之FET可具有約六伏特或更小之一崩潰電壓。該等CMOS裝置可用於實施數位功能或電路。該等CMOS裝置或電晶體可稱為一數位裝置、一較低電壓(LV)裝置或一較低功率裝置。在某些具體實施例中，該等CMOS電晶體係對稱或雙面裝置，以至於該等CMOS FET的每一者之源極與汲極係對稱而可在不影響該等CMOS電晶體的操作或性能之條件下互換。
依據另一具體實施例，將一較高電壓半導體電晶體(例如，FET 262(圖41)及862(圖49))以單石方式與一整合式被動裝置(例如電容器284(圖41))整合。依據另一具體實施例，將該較高電壓半導體電晶體以單石方式與一主動裝置及一整合式被動裝置整合。
儘管已在本文中揭示特定具體實施例，但是不希望本發明受限於所揭示的具體實施例。熟習此項技術者會認識到，可進行修改及變更而不脫離本發明之精神。希望本發明涵蓋在所附申請專利範圍之範疇內的所有此類修改及變更。
10．．．積體電路
12．．．半導體基板
14．．．主要表面/頂部表面/矽基板
16．．．介電材料層/氧化物層
18．．．介電材料層/介電平臺
20．．．光阻層
26．．．退火步驟之前的摻雜區域
28．．．氧化物層
30．．．光阻層
32．．．光罩
34．．．開口
36．．．退火步驟之前的摻雜區域
38．．．光阻層/光罩
40．．．開口
42．．．退火步驟之前的摻雜區域
44．．．退火之後的摻雜區域/N井
46．．．退火之後的摻雜區域/P井
48．．．退火之後的摻雜區域/N井
50．．．介電材料層
51．．．氮化矽層52的部分
52．．．介電材料層/氮化矽層
53．．．氮化矽層52的部分
54．．．氮化矽層52的部分
55．．．光罩
56．．．開口
60．．．光罩
61．．．氧化物部分
62．．．開口
63．．．氧化物部分
64．．．摻雜區域
64A．．．凹穴
65．．．氧化物部分
66、67及68．．．摻雜區域
70．．．光罩/結構
71．．．垂直結構
72．．．開口
74．．．溝渠
76．．．隔離結構
78．．．隔離結構
80．．．隔離結構
81．．．犧牲氧化物層
82．．．隔離結構
83．．．犧牲氧化物層
84．．．光罩
85．．．犧牲氧化物層
88．．．開口
90．．．摻雜區域
92．．．層
94．．．導電層/閘極屏蔽
96．．．氮化物層
98．．．閘極互連/多晶矽層
100．．．氮化矽層
102．．．光罩
104．．．基架結構
105與107．．．側壁
112．．．摻雜區域
114．．．介電材料層
116及118．．．間隔物
120．．．氧化物層/介電層
121．．．氧化物層/介電層
122．．．多晶矽層
123．．．氧化物層/介電層
124．．．光罩
125．．．氧化物層/介電層
126．．．氧化物層120之一部分/閘極氧化物
127．．．介電層/氧化物層
128．．．氧化物層123之部分
129．．．介電層/氮化物層
130．．．氧化物層125之部分
132．．．開口
134．．．間隔物閘極電極/多晶矽層
136．．．間隔物延伸部分/多晶矽層
142．．．多晶矽層
144．．．閘極電極/多晶矽層
146．．．多晶矽層/閘極電極
150．．．光罩
154與156．．．開口
158．．．輕度摻雜區域
160及162．．．輕度摻雜區域
163．．．多晶矽層
168．．．光罩
172．．．開口
174及176．．．輕度摻雜區域
180．．．氧化物層
181．．．氧化物層
182．．．介電層/氮化物層
183．．．氧化物層
185．．．氧化物層
186．．．光罩
187．．．氧化物層
190．．．開口
198．．．狹縫或間隙
200．．．多晶矽層
202．．．長條/多晶矽互連材料
206．．．光罩
209．．．開口
210及212．．．介電側壁間隔物
214．．．介電側壁間隔物
218及220．．．介電側壁間隔物
222及224．．．介電側壁間隔物
232．．．光罩
238．．．開口
240．．．開口
242、244、246及248．．．摻雜區域
252．．．光罩
256．．．開口
258．．．摻雜區域
260．．．摻雜區域
262．．．橫向較高電壓電晶體
264．．．PMOS電晶體/FET
266．．．NMOS電晶體/FET
272．．．介電材料層
274．．．導電材料層
278．．．光罩
280．．．介電層272之一部分
282．．．導電層274之一部分/多晶矽層
284．．．電容器
290．．．介電材料
294．．．光罩
304、306、308及310．．．開口
312、314、316及318．．．開口
320及322．．．開口
324及326．．．開口
328及330．．．開口
336、338、342及344．．．摻雜區域
348與350．．．摻雜區域
352、354、356、358、360、362、364、366、368及370．．．互連或氮化鈦/鎢(TiN/W)插塞
380．．．導電材料層
382．．．遮蔽結構/光罩
404、406、408、410、412、414、416、418、420及422．．．金屬1互連結構
424．．．介電材料層
426．．．遮蔽結構
428、430、432、434、436、438、440、442、44及446．．．開口
448、450、452、454、456、458、460、462、464及466．．．開口
504、506、508、510、512、514、516、518、520及522．．．金屬2互連結構
530．．．鈍化層
532及534．．．開口
612．．．基板
614．．．基板612的上部表面
616．．．介電材料層/二氧化矽層
618．．．介電材料層/氮化矽層
620．．．矽柱
622．．．結構620的側壁
624．．．溝渠或開口
626．．．底層
629．．．二氧化矽層或區域
630．．．二氧化矽結構
634．．．經密封的溝渠
636．．．覆蓋結構/介電層
638．．．可選的密封層
640．．．介電區域629的下部邊界或表面
676及678．．．介電結構
710．．．積體電路
712．．．基板
810．．．積體電路
812．．．N型基板
814．．．N型磊晶層
816．．．P型磊晶層
818．．．導電材料
862．．．較高電壓垂直FET
876與878．．．隔離結構
910．．．積體電路
915．．．介電層
1010．．．積體電路
1012．．．延伸植入區域
1014．．．穿隧氧化物
1016．．．浮動閘極
1018．．．閘極氧化物
1020．．．控制閘極
1062．．．非揮發性記憶體(NVM)裝置
1080及1082．．．隔離區
4601．．．凹陷
4662．．．橫向非對稱較高電壓半導體裝置
4676及4678．．．隔離結構
圖1係依據一或多項具體實施例在製造期間之一半導體結構之一部分的一斷面側視圖；
圖2係一較晚製造階段中的圖1之半導體結構之一斷面圖；
圖3係一較晚製造階段中的圖2之半導體結構之一斷面圖；
圖4係一較晚製造階段中的圖3之半導體結構之一斷面圖；
圖5係一較晚製造階段中的圖4之半導體結構之一斷面圖；
圖6係一較晚製造階段中的圖5之半導體結構之一斷面圖；
圖7係一較晚製造階段中的圖6之半導體結構之一斷面圖；
圖8係一較晚製造階段中的圖7之半導體結構之一斷面圖；
圖9係一較晚製造階段中的圖8之半導體結構之一斷面圖；
圖10係一較晚製造階段中的圖9之半導體結構之一斷面圖；
圖11係一較晚製造階段中的圖10之半導體結構之一斷面圖；
圖12係一較晚製造階段中的圖11之半導體結構之一斷面圖；
圖13係一較晚製造階段中的圖12之半導體結構之一斷面圖；
圖14係一較晚製造階段中的圖13之半導體結構之一斷面圖；
圖15係一較晚製造階段中的圖14之半導體結構之一斷面圖；
圖16係較晚製造階段中的圖15之半導體結構之一斷面圖；
圖17係一較晚製造階段中的圖16之半導體結構之一斷面圖；
圖18係一較晚製造階段中的圖17之半導體結構之一斷面圖；
圖19係一較晚製造階段中的圖18之半導體結構之一斷面圖；
圖20係一較晚製造階段中的圖19之半導體結構之一斷面圖；
圖21係一較晚製造階段中的圖20之半導體結構之一斷面圖；
圖22係一較晚製造階段中的圖21之半導體結構之一斷面圖；
圖23係一較晚製造階段中的圖22之半導體結構之一斷面圖；
圖24係一較晚製造階段中的圖23之半導體結構之一斷面圖；
圖25係一較晚製造階段中的圖24之半導體結構之一斷面圖；
圖26係一較晚製造階段中的圖25之半導體結構之一斷面圖；
圖27係一較晚製造階段中的圖26之半導體結構之一斷面圖；
圖28係一較晚製造階段中的圖27之半導體結構之一斷面圖；
圖29係一較晚製造階段中的圖28之半導體結構之一斷面圖；
圖30係較晚製造階段中的圖29之半導體結構之一斷面圖；
圖31係一較晚製造階段中的圖30之半導體結構之一斷面圖；
圖32係一較晚製造階段中的圖31之半導體結構之一斷面圖；
圖33係一較晚製造階段中的圖32之半導體結構之一斷面圖；
圖34係一較晚製造階段中的圖33之半導體結構之一斷面圖；
圖35係一較晚製造階段中的圖34之半導體結構之一斷面圖；
圖36係一較晚製造階段中的圖35之半導體結構之一斷面圖；
圖37係一較晚製造階段中的圖36之半導體結構之一斷面圖；
圖38係一較晚製造階段中的圖37之半導體結構之一斷面圖；
圖39係一較晚製造階段中的圖38之半導體結構之一斷面圖；
圖40係一較晚製造階段中的圖39之半導體結構之一斷面圖；
圖41係一較晚製造階段中的圖40之半導體結構之一斷面圖；
圖42係一較晚製造階段中的圖41之半導體結構之一斷面圖；
圖43係圖42之積體電路之一電晶體的一放大斷面圖；
圖44係依據一具體實施例之另一電晶體之一斷面圖；
圖45係依據一具體實施例之另一結構之一斷面圖；
圖46係一較晚製造階段中的圖45之結構之一斷面圖；
圖47係一較晚製造階段中的圖46之結構之一斷面圖；
圖48係一較晚製造階段中的圖47之結構之一斷面圖；
圖49係依據一具體實施例之另一積體電路之一斷面圖；
圖50係依據一具體實施例之另一積體電路之一斷面圖；
圖51係依據一具體實施例之另一積體電路之一斷面圖；以及
圖52係依據一具體實施例之另一積體電路之一斷面圖。
為了簡化解說並方便理解，各圖中的元件不必係按比例繪製，除非明確地如此陳述。另外，在認為適當時，在圖中重複參考數字以指示對應及/或類似的元件。在某些實例中，為了避免使本揭示內容模糊不清，未詳細說明已熟知的方法、程序、組件及電路。以上詳細說明性質上僅為範例性，而不希望限制此文件之揭示內容及所揭示具體實施例之使用。而且，不希望隨附申請專利範圍受發明名稱、技術領域、先前技術或發明摘要的限制。
10．．．積體電路
12．．．半導體基板
44．．．退火之後的摻雜區域/N井
46．．．退火之後的摻雜區域/P井
48．．．退火之後的摻雜區域/N井
76．．．隔離結構
78．．．隔離結構
80．．．隔離結構
82．．．隔離結構
90．．．摻雜區域
92．．．層
94．．．導電層/閘極屏蔽
96．．．氮化物層
98．．．閘極互連/多晶矽層
112．．．摻雜區域
114．．．介電材料層
116．．．間隔物
118．．．間隔物
120．．．氧化物層/介電層
121．．．氧化物層/介電層
123．．．氧化物層/介電層
125．．．氧化物層/介電層
126．．．氧化物層120之一部分/閘極氧化物
127．．．介電層/氧化物層
128．．．氧化物層123之部分
130．．．氧化物層125之部分
134．．．間隔物閘極電極/多晶矽層
136．．．間隔物延伸部分/多晶矽層
142．．．多晶矽層
144．．．閘極電極/多晶矽層
146．．．多晶矽層/閘極電極
158．．．輕度摻雜區域
160．．．輕度摻雜區域
162．．．輕度摻雜區域
174．．．輕度摻雜區域
176．．．輕度摻雜區域
181．．．氧化物層
185．．．氧化物層
187．．．氧化物層
202．．．長條/多晶矽互連材料
210．．．介電側壁間隔物
212．．．介電側壁間隔物
214．．．介電側壁間隔物
218．．．介電側壁間隔物
220．．．介電側壁間隔物
222．．．介電側壁間隔物
224．．．介電側壁間隔物
242．．．摻雜區域
244．．．摻雜區域
246．．．摻雜區域
248．．．摻雜區域
258．．．摻雜區域
260．．．摻雜區域
262．．．橫向較高電壓電晶體
264．．．PMOS電晶體/FET
266．．．NMOS電晶體/FET
280．．．介電層272之一部分
282．．．導電層274之一部分/多晶矽層
284．．．電容器
290．．．介電材料
336．．．摻雜區域
338．．．摻雜區域
342．．．摻雜區域
344．．．摻雜區域
348．．．摻雜區域
350．．．摻雜區域
352．．．互連或氮化鈦/鎢(TiN/W)插塞
354．．．互連或氮化鈦/鎢(TiN/W)插塞
356．．．互連或氮化鈦/鎢(TiN/W)插塞
358．．．互連或氮化鈦/鎢(TiN/W)插塞
360．．．互連或氮化鈦/鎢(TiN/W)插塞
362．．．互連或氮化鈦/鎢(TiN/W)插塞
364．．．互連或氮化鈦/鎢(TiN/W)插塞
366．．．互連或氮化鈦/鎢(TiN/W)插塞
368．．．互連或氮化鈦/鎢(TiN/W)插塞
370．．．互連或氮化鈦/鎢(TiN/W)插塞
404．．．金屬1互連結構
406．．．金屬1互連結構
408．．．金屬1互連結構
410．．．金屬1互連結構
412．．．金屬1互連結構
414．．．金屬1互連結構
416．．．金屬1互連結構
418．．．金屬1互連結構
420．．．金屬1互連結構
422．．．金屬1互連結構
424．．．介電材料層
504．．．金屬2互連結構
506．．．金屬2互連結構
508．．．金屬2互連結構
510．．．金屬2互連結構
512．．．金屬2互連結構
514．．．金屬2互連結構
516．．．金屬2互連結構
518．．．金屬2互連結構
520．．．金屬2互連結構
522．．．金屬2互連結構
530．．．鈍化層
532．．．開口
534．．．開口

Claims (12)

  1. 一種製造一半導體裝置之方法，該方法包含：在一半導體層中形成至少一凹陷；在包含該至少一凹陷的該半導體層之一第一區域之中及之上形成一單向裝置，其中該單向裝置係全部設置於該至少一凹陷中，以平坦化該第一區域之至少一部分；以及在該半導體層之一第二區域之中及之上形成一雙向裝置。
  2. 如請求項1之方法，其中：形成該單向裝置及形成該雙向裝置包含：同時形成該單向裝置的至少一部分與該雙向裝置的至少一部分。
  3. 如請求項1之方法，其中該半導體層之該第二區域實質上係不存在該凹陷。
  4. 如請求項1之方法，其進一步包含：提供一半導體基板，其中該半導體基板包含該半導體層；其中該形成該單向裝置進一步包含形成在該至少一凹陷內之一較高電壓裝置的至少一部分；以及其中該形成該雙向裝置進一步包含形成在該第二區域內之一較低電壓裝置的至少一部分。
  5. 一種半導體裝置，其包含：一半導體層，其具有形成於其中的至少一凹陷；一單向裝置，其係佈置於包含該至少一凹陷的該半導體層之一第一區域之中及之上，其中該單向裝置係全部設置於該至少一凹 陷中，以平坦化該第一區域之至少一部分；以及一雙向裝置，其係佈置於該半導體層之一第二區域之中及之上。
  6. 如請求項5之半導體裝置，其中：同時或接近同時形成該單向裝置的至少一部分與該雙向裝置的至少一部分。
  7. 如請求項5之半導體裝置，其中該半導體層之該第二區域實質上係不存在該凹陷。
  8. 如請求項5之半導體裝置，其進一步包含：一半導體基板，其中該半導體基板包含該半導體層；其中該單向裝置進一步包含在該至少一凹陷內佈置之一較高電壓裝置之至少一部分；以及其中該雙向裝置進一步包含在該第二區域內佈置之一較低電壓裝置之至少一部分。
  9. 一種形成一半導體結構之方法，該方法包含：形成從一半導體基板之一第一表面朝該半導體基板之一第二表面延伸之一第一介電結構；形成從該半導體結構之該第二表面延伸並接觸該第一介電結構之一第二介電結構；在該半導體基板中且與該第一介電結構相鄰地形成一主動裝置之一部分；以及形成一被動裝置相鄰於該第一介電結構及耦合於該主動裝置，其中該第一介電結構具有相對該半導體基板較低之一介電常數以減小該被動裝置及該半導體基材之間之一寄生電容，使得該主動 裝置於一較高操作頻率而操作。
  10. 如請求項9之方法，其中形成該第一介電結構包含：在該半導體基板中形成從該第一表面延伸進該半導體基板內之一第一溝渠；以及使用一熱氧化來沿該第一溝渠之一側壁形成二氧化矽；以及其中形成該第二介電結構包含：形成從該半導體基板之該第二表面延伸至該第一介電結構之該二氧化矽之一第二溝渠；以及將一氧化物沈積於接觸該二氧化矽之該第二溝渠中。
  11. 一種半導體結構，其包含：一第一介電結構，其從一半導體基板之一第一表面朝該半導體基板之一第二表面延伸；一第二介電結構，其從該半導體結構之該第二表面延伸並接觸該第一介電結構；一主動裝置，其中該主動裝置之至少一部分係佈置於該半導體基板中並與該第一介電結構相鄰；以及一被動裝置相鄰於該第一介電結構及耦合於該主動裝置，其中該第一介電結構具有相對該半導體基板較低之一介電常數以減小該被動裝置及該半導體基材之間之一寄生電容，使得該主動裝置於一較高操作頻率而操作。
  12. 如請求項11之半導體結構，其中：該第一介電結構包含：該半導體基板之一第一部分，其具有形成於其中而從該第一表 面延伸進該半導體基板內之一第一溝渠；以及二氧化矽，其係經由熱氧化而沿該第一溝渠之一側壁佈置；以及其中該第二介電結構包含：該半導體基板之一第二部分，其具有形成於其中而從該半導體基板的該第二表面延伸至該第一介電結構的該二氧化矽之一第二溝渠；以及一氧化物，其係沈積於至少部分接觸該二氧化矽之該第二溝渠中。
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