TW200908812A - Stacked ESD protection circuit having reduced trigger voltage - Google Patents
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Description
200908812 九、發明說明： 【發明所屬之技術領域】 所揭示之實施例係關於ESD保護電路。 【先前技術】 通常將一靜電放電（)保言蔓電路稱作一主動以觸發夹 鉗二其可用以保護功能電路免於損土衷由靜電放電事件引起 之向電壓。若一積體電路之兩個端子之間的電壓歸因於一 ESD事件而以一適當速率增加，則_ rc電路觸發並接通一 大5L N通道場效電晶體（有時稱作—，，大型FET，，）。該大型 FE 丁在該兩個端子之間分流一咖電流並將跨越該等端子 之電塵箝位至-對於功能電路而言安全之電壓。儘管可堆 疊多個此等主動RC觸發箝位電路，但—般將此等主動Μ 觸發夾鉗用於供電電壓相對較低（例如，三伏特）之應用 中。若此等堆疊主動Rc觸發夾钳將被用於—具有（例如）二 十伏特之更高供電電M的應用中，則將可能必須使大型 FET為不合需要得大，因為主動虹觸發夾鉗中之大型FET 係以正常傳導模式來操作的。 若-自-相對較高之操作供電電壓操作的主動電路將受 保護而免於ESD事件，目丨丨可戌m 爭件則可使用一矽控整流器（SCR)電路 (如此項技術中所知）。不全
不辛的疋，當被啟動時，SCR ESD 保護電路具有可低於* > ' f較鬲之操作供電電壓的保持電 壓。此係不合需| ^ i 要的。右在正常電路操作期間 一 SCR ESD保護電路保嗜々兩△ 肘？越又 叉电峪保護之電路的供電電麼 較大電壓暫態（其並非子而出現- 非知因於一 ESD事件），則SCR ESD保 130645.doc 200908812 護電路可能嚙合並將供電電壓拉至主動電路之操作電壓以 下。因此一般必須提供某一方式來防止跨越供電電壓端子 而強加此等較大電壓暫態。必須提供此額外電路係不合需 要的。
圖U先前技術）係一習知ESD保護電路}之電路圖，該習 知ESD保護電路！用以保護自上文所描述之相對較大操作 供電電壓操作的功能電路。有時將ESD箝位電路旧作”閑 極接地NM0S”(GGM0S或GGNMOS)保護電路，因為N通道 劳效電曰曰體2-4中之每一者的閘極耦接至該電晶體之源 極。圖2係圖丨之電路的簡化橫截面圖。在—esd事件下， 三個電晶體2·4以快回（snap_baek)或寄生雙極模式傳導，使 得- ESD電流自VCC供電電壓端子5傳導通過電晶體2、通 過電晶體3、通過電晶體4並到達接地端子6。 圖3(先前技術）係圖3iGGM〇s保護電路之級中之—者的 橫截面圖。在-較高電壓條件下，跨越反向偏壓之沒極7 體8的空乏區域的電場增加至一突崩擊穿機構產生改 變電荷載流子之點。此等載流子產生一流至一寄生雙極 ΝΡΝ電晶體9之基極中的電流。寄生電晶體集極係 Ν+型沒極7。寄生電晶體9之Ν型發射極係Ν+型源極1〇。ρ 型基極仙通道場效電晶體之主•的Ρ型材料。圖3中用雙 極電晶體符號來描1 會寄生電晶體9。基極電流接通雙極電 晶體，該雙極雷^ι辦v 1 . 冤體又使付一較大集極電流流動跨越汲 =主體接面此電相以促成必要之基極電流維持寄生 屯曰曰體之基極-發射極接面之正向偏壓。目此，鑒於需要 130645.doc 200908812 -更高之汲極-源極電壓(稱為觸發電壓)來起始雙極電曰體 傳導，-旦㈣始，便維持雙極電晶體傳導，除非沒^ 源極電壓降.落到-更低電壓（稱為保持電壓）以下。通常將 電晶體接通及傳導之此特徵稱作”快回、
堆疊三個此等G G Μ 0 S電路（諸如在圖丨之電路中）可以所 堆疊之電路的數目乘觸發電壓及保持電壓中之每一者。圖 1之電路因此具有一為圖3之單級電路之觸發電壓三倍的觸 發電壓。圖k電路因此具有一為圖3之單級電路之保持電 壓三倍㈣持電壓。不幸的&，旧之堆疊電路的所乘: 發電壓可如此高以使得在圖以㈣保護電路觸發並執行 其電流分流功能之前待受保護之功能電路可能發生損壞。 圖4(先前技術）係一具有—較低觸發電壓之esd保護電路 的圖。有時將ESD保護電路稱作閘極驅動NM〇s (GDNMOS)電路或一閘極耦合NM〇s(GCNM〇s)電路。如 圖4中所說明，一電阻器u安置於閘極12與源極13之間。 該結構具有一電容14(諸如電晶體之固有汲極_閘極疊加電 谷）。在一 ESD事件期間，沒極24上之一快速電壓上升藉由 電容14而耦接至閘極12，且跨越電阻器丨丨之電流產生一閘 極-源極電塵。此閘極-源極電壓誘發一通道形成於閘極12 下方且允許一定量之表面電流15自汲極24流動。電流15用 以減少該電路之觸發電壓。就關於此效應之額外資訊而 言’見 1) Julian Zhiliang Chen 等人之"Design
Methodology and Optimization of Gate-Driven NMOS ESD
Protection Circuits In Submicron CMOS Processes" (IEEE 130645.doc 200908812
Transactions on Electron Devices，第 45 卷，第 12號，第 2448至2456頁（1998年12月））；及2)美國專利第5,982,217 號；3)美國專利第5,838，146號；及4)美國專利第5,631，793 號。在需要比由一單一級所提供之保持電壓及觸發電壓大 的保持電壓及觸發電壓的情況下，可堆疊圖4之電路。圖 5(先前技術）說明了 一具有三個級16至18之習知堆疊 GCMOS ESD保護電路。 【發明内容】 Γ 一堆疊閘極耦合N通道場效電晶體（GCNFET)靜電放電 (ESD)保護電路涉及若干級之一堆疊。每一級具有一 該NFET之主體耦接至其源極。—電阻^胃接於 刪丁之閉極與源極之間。在一實例中，存在三個級且每 一級在其自身之糾井中與其他級隔離。提供—自—供電 電壓節點（例如，供電電壓端子VCC) δ > 丁 II)至母一級中之NFE丁之 閘極的電流路徑，使得在一 ESD事 σ., 伊彳千期間’ 一電流將流動 t越該級之電阻器且在一減少之觸發電屋下誘發該級之觸 Ή施例中’一與供電電壓節點隔離另一贿級 之NFET級具有一相關聯之電容 ..φ r 电谷、、、°構。該電容結構可（例如） 為一尚電壓二極體或一金屬 ’ 、’邑緣體-金屬電容器 (MIMCAP) ’或其他合適之社 α 5雷茂扯痛… 構。該電容結構之一板耦接 至電壓供應卽點’而該電容結 η ^ 再〈另一板耗接至NFET之 閘極。在ESD事件之暫態條件 ^ 流經電容έ士禮卄5丨、去g 電/泉自供電電壓節點 抓、，.工毛合結構並到達閘極’且接 電阻器之電流增加了 NFET : ?越電阻器。跨越 極-源極電壓（Vgs)且減少了 130645.doc 200908812 .亥級之觸务電麼。新賴堆叠gcnfet 保護電路之—特 疋實例具有大於十五伏特之保持電壓，且亦具有—高於 保持電壓不到百分夕_丄u 。 ' 刀之一十的觸發電壓。保持電壓（例如， 、特）近似不小於_受GCNFET esd保護電路保護之功 能電路的正f操作供電電塵（例如，18·0伏特）。GCNFET ESD保濩電路及功能電路被整合至同一積體電路上。 、上述内容為概述且因此必然含有對細節的簡化、概括及 省略；因此mb項技術者應瞭解該概述僅為說明性的 且不用以達成限制目的。如僅由中請專利範圍所界定的本 文描述之裝置及/或過程之其他態樣、本發明之特徵及優 勢將在本文闡述的非限制性詳細描述中變得顯而易見。 【實施方式】 圖6係根據一新穎態樣之堆疊閘極耦合N通道場效電晶體 (GCNFET)靜電放電（ESD)保護電路1〇〇的簡化電路圖。 GCNFET ESD保護電路100係一積體電路1〇1之一部分，且 保護為積體電路101之部分的其他功能電路（未圖示）。 GCNFET ESD保護電路1〇〇具有三個級15〇、⑸及152。 GCNFET ESD保護電路1〇〇包括一第一供電電壓端子1〇2、 一第二供電電壓端子103、一第一 ^^通道場效電晶體 (NFET)104、一第二NFET 105、一第三NFEt 106、一第一 電阻态107、一第二電阻器108、一第三電阻器1〇9、一第 一電容結構110及一第二電容結構111。NFET 104至106係 一定大小（W/L=200微米/0.7微米）之六伏特電晶體且係使用 一個三井過程而製成。在圖6之特定電路中，電容結構11〇 130645.doc -10- 200908812 及111係高電壓二極體且具有0.1微微法拉之電容。電阻器 107至109係多晶矽電阻器且每一者具有100k歐姆之電阻。 積體電路101之一第一供電電壓匯流排（VCC匯流排）112係 等電位節點113。節點113耦接至第一NFET 104之汲極且亦 耦接至第一供電電壓端子1 02。類似地，積體電路1 〇丨之一 第二供電電壓匯流排（GND匯流排）114係等電位節點115。 節點II5耦接至第三NFET 106之源極且亦耦接至第二供電 電壓端子103。可自VCC匯流排112來供電功能電路（未圖 示），在本實例中，該VCC匯流排112在正常操作條件下承 載十八伏特。在本實例中，端子1 〇2及1 〇3係積體電路1 〇 1 之結合概塾。 圖7係圖6之GCNFET ESD保護電路1〇〇的簡化圖。第一 NFET 104安置於一 p井116中。p井116又延伸至一 n型井 117中。N型井117包括一深N井植入部分118及一較淺之N 井植入部分11 9。使用一遠端p+接觸區域而將p井耦接至第 一 NFET 1 04之源極（如圖7中示意性地說明）。類似地’第 一 NFET 105安置於一具有一遠端p+接觸區域之p井12〇 中。P井120又延伸至一 n型井121中。N型井121包括一深N 井植入部分122及一較淺之N井植入部分123。第一 ^^柯丁及 第一 NFET因此在獨立之N井中被隔離。第三nFet 1〇6在 其自身之獨立N井中可能或可能不與其他兩個nfet隔離。 在所說明之特定實例中’第三NFET 1 〇6未被隔離且並不具 有其自身之獨立N井。
圖6之一極體符號124表示第一 NFET 104之隔離結構的P 130645.doc 200908812 井116-N井117接面。圖6之二極體符號125表示N井117-P型 基板126接面。線143指示NFET 104之深N井連接至NFET 1〇4之源極。圖6之二極體符號m表示第二NFET 105之隔 離結構的P井120-N井121接面。圖6之二極體符號128表示 N井121-P型基板126接面。線144指示NFET 105之深N井連 接至NFET 1 05之源極。 圖8說明了圖7之GCNFET ESD保護電路1〇〇的一操作。 電谷益符號132表示第一 NFET 1 04之一汲極-閘極疊加電 容。在一 ESD條件期間，當VCC端子102與GND端子103之 間的電壓快速上升時，反向偏壓之沒極區域129至主體區 域1 3 0的空乏區域增長且跨越該空乏區域之電場增加。電 容132將節點113耦接至NFET 104之閘極133。在足夠之茂 漏電流流動跨越汲極-主體之空乏區域以接通寄生NPN雙 極電晶體1 3 1之前’ 一電流i 34在一自節點丨丨3、通過電容 132及通過電阻器1 〇7而到達節點135的第一電流路徑中流 動。該第一電流路徑實際上自節點i 3 5延伸得更遠而至第 一 ί而子1 0 3。所有閘極-源極電壓被上拉，且因此所有三個 NFET級15 0至152被接通且一汲極_源極電流在每一 nfet中 流動。特定言之，待接通之第一個級係級152，該級152下 拉第二級151之NFET 105的源極，而電容結構11〇上拉閘極 從而使得第二級151接通。同樣，NFET 104之源極藉由傳 導級152及151而被下拉，而NFET 1〇4之閘極_汲極疊加電 容相對於其源極而將NFET 104之閘極拉為正，藉此使第一 級150接通。 130645.doc -12- 200908812 在此第電*路徑中流動跨越電阻器】〇7的電流見 圖8)使NFET 1G4H源極電壓增加。該增加之閉極-源 極電壓誘發-淺通道形成於問極13〇下方且允許―定量之 電流136流動跨越空乏區域。電流136促成所需之用以接通 寄生NPN雙極電晶體131的種子電流。總種子電流因此並 非僅涉及汲極-主體沟漏雷，、* η — 士丄 灵漏電机（如在不存在電阻器1〇7之情況 下將為該狀況），而是總種子電流包括-汲極-主體茂漏電 流以及M〇SFET通道表面電流1 36。由於跨越電阻器1〇7之
電壓，寄生NPN雙極雷晶轉！ 7 &曰，L 文拉Ί曰曰體13 1較早地且在一較低之節點 U3至節‘點135電壓下，，觸發，，(較在不存在電阻器…之情況 下將產生的情形而言）。涉及第—卿τ⑽之第—級15〇因 此在約7·5伏特（在節點113與節點135之間）下觸發，雙極電 晶體131接通並增加集極電流使得汲極電流增加。歸因於 增^之汲極電流，跨越NFET之汲極_源極電壓降低（或"快
回"），使得汲極-源極電壓被保持於"一保持電壓"。NFET 刚之保持電壓係約為6·5伏特]康稱流，，經,，nfet ι〇4之所 有電流（包括流經NFET結構之寄生雙極電晶體的電流）流經 NFET 104。 涉及NFET 105之第-级1 s 1 u伽贫 λ , 乐一趿1 5 1以與苐一級1 5 〇操作之方式幾 乎相同之方式操作，因為觸發電壓係藉由使得一電流Η? 在E S D事件期間在一第二電流路秤中 私L吩仏甲机動跨越電阻器1 08 而被減少。此第二電流在第二NFE 丁 1〇5中產生— 極電壓，該閘極-源極電壓又誘發一淺通道形成於 間極-源 閘極13 8 下方，藉此允許一表面電流139流動跨越汲極-主體空乏區 130645.doc 13 200908812 域。如在第一級150之狀況下，此電流139促成所需之用以 接通寄生NPN雙極電晶體14〇的種子電流。然而，在第二 級151之狀況下，耦接電容結構11〇，使得在esd事件之 暫態條件下，電流137可在自節點丨13、通過電容結構 11 〇、到達第二NFET 1 05之閘極節點且接著通過電阻器i 〇8 的第二電流路徑中流動。該第二電流路徑實際上自電阻器 108、通過級152並到達第二端子i 〇3而延伸得更遠。電容 結構110提供自節點n3至電阻器1〇8之第二電流路徑。 若非第二NFET未安置於一隔離深n井中，則第三nfe 丁 106可類似於連接第二NFET 1〇5而被連接。因此，耦接電 容結構111，使得在ESD事件之Ac暫態條件下，電流141可 在一通過電容結構111、到達第三NFET 106之閘極節點且 接著通過電阻器109的第三電流路徑中流動。電容結構ιη 提供自節點113至電阻器1〇9之第三電流路徑。跨越電阻器 109之電流141在第三NFET 106上產生一閘極_源極電壓: 其使得表面電流142流動。第三級1 52之觸發電壓因此藉由 與減少第二級及第一級之觸發電壓相同的機構而減少。在 電路中具有電容結構11〇及的情況下，每一級之觸發電 壓約為7.5伏特，而若未提供電容結構11〇及m，則每一級 之觸發電壓將約為11.5伏特。 對比而言’在圖5(先前技術）之習知電路中，不存在用 於使一電流在ESD事件期間流動跨越電阻器19之實質電流 路徑。在圖5之習知電路中，在已觸發第一級16之前，不 存在用於使來自端子20之電流通過第一級丨6並到達第二 130645.doc -14- 200908812 17之NFET之沒極的方式。因此，儘管存在電阻器μ，仍 不存在跨越電阻器19之實質電流且在第二級17中未發展一 適於藉由引入一電流（钱& (〇#如圖4中之電流15)而使得第二級在 減夕之觸發電壓下觸發的間極·源極電壓。第三級1 8以 與連接第二級17相同之方式而被連接。第三級&觸發電 [口此並未藉由引入_電流(諸如圖4中之電流^ 5)而被類似 地減少。此外，在觸發第二級17及第三㈣之前，第一級 1KNFET之源極與接地端子21隔離。因此，亦不存在跨 越第一級1 6之電阻写' 9 ?品Zi .丨， 态22而至接地端子2丨的實質電流。因 此，儘管在第一級16中存在電阻器22，第一級16之觸發電 C仍亦未藉由引人—電流（諸如圖4中之電流〗5)而被減少。 電阻器22、19及23對圖5之電路的觸發電壓具有很小的效 應或不具有效應。 圖9係用於圖6之堆疊GCNFET esd保護電路i⑼的一 TLP(傳輸線脈衝π曲線。圖9中之每一量測係針對一被 供應至4子1 〇2上之一百奈秒脈衝。該脈衝之電磨量值判 :量測標記沿水平軸之置放。在脈衝之開始判定量測標記 ’口垂直轴之置放之後’在七十奈秒與九十奈秒之間對流經 ESm呆護電路1()()之電流求平均值。TLp η曲線指示咖 保濩電路100具有22,6伏特之觸發電壓vtrig，如與約為 34·5伏特之觸發電壓（若未提供電容結構110及111，則將為 該觸發電麗）相比。TLP Η曲線指示ESD保護電路100具有 2〇.3伏特之保持電壓vh〇ld。VCC供電電塵在此實例中具 有18.〇伏特之最大值。20.3伏特之保持電a近似但並非小 130645.doc 15 200908812 =等於正常vcc供電電麼，且22,6伏特之觸發電麼係一 二於正常咖操作供電„之相對較小但—舒適的界限 (、、勺四伏特）。有利地，GCNFET Ρ8Π/·Η· % # UIJNmi £SD保護電路1〇〇對ESD電 流進行分流，使得觸發„高於保持電麼不到百分之二 十’且保持電壓大於十五伏特。 圖10係—展示用於圖6之三個NFET 1()4至1Q6之閘極-源 極电壓（Vgs)曲線的圖。注意，在2〇3之保持電塵下，第— 卿丁⑽、第二NFET105及第三NFETl〇6上之閉極_源極 電壓分別為1.45伏特、19伏特及丨.9伏特。圖1〇之曲線可 用以評定電容結構110及U1之電容的大小及評定電阻器 108及109之電阻的大小。Vgs曲線在約22伏特下之上升係 歸因於在模擬器之二極體模型中達到突崩擊穿電壓的電容 結構111。通常，用於最佳衝擊離子化之閘極-源極電壓對 於最頂部之NFET 104而言係約為1.5伏特至2.〇伏特。電阻 器107至1〇9的大小因此被評定為足夠大使得閘極_源極電 壓（Vgs)在一ESD事件期間將為1>5伏特，但被評定為足夠 小使得NFET 104至106在正常電路操作期間將被切斷。評 定電容結構110及111之電容的大小以在端子1〇2在1〇〇奈秒 中自零伏特上跳至保持電壓（20.3伏特）時允許足夠之電流 將第一 NFTET、第二NFET及第三NFET 104至1〇6之閘極_源 極電壓（Vgs)拉至1.5伏特值。若以此方式來評定電容結構 Π0及111之大小，則通道電流136、139及141將流經串聯 連接之NFET 104至106，同時該等NFET之汲極場將處於一 准許強健之衝擊離子化電流流至NFET主體中且最終觸發 130645.doc -16· 200908812 串聯連接之NFET的高值下。 圖11係NFET 1〇4至106中之一者的簡化布局圖。指定為 N+主動的區域係深^^井之^^十擴散區域。此係一單一方形區 域。未展示N井内之P井，但p井具有一類似但稍大的形 狀。在形成此等方形井區域之後，將一多晶石夕層沈積於該 結構上且圖案化該乡晶石夕層以留下圖u中所描綠之兩個平 行延伸之垂直條狀物。接著沈積並圖案化光阻以形成一用 以"阻擋"一隨後之自對準矽化物過程的方形光阻（稱為一" 自對準秒化物區塊”）。未由該區塊保護及未覆蓋有場效氧 化物的石夕區域經自對準石夕化物處理以促進至源極、間極及 汲極區域中之下伏矽的良好接觸。如圖n中所說明， 源極區域之表面的大部分經自對準矽化物處理，且汲極之 -部分經自對準石夕化物處理。自閉極指狀物向内延伸至中 央汲極之經自肖準石夕化物處理之部分的區域構成一欲入之 壓载電阻。產生接點（若干行較小之黑色方塊），且接著將
J -金屬層沈積於整個結構上。圖案化該金屬層以產生三塊 板。在圖11之圖中，㈣金屬板之邊界由三條粗矩形線 (標記為，'METAL 1”）來指示。 圖12係電容結構11G至⑴中之—者的簡化布局圖。在圖 以實例中，電容結構係—高電壓二極體。將_p井形成 於-N井内。P井之邊界由圖12中之虛線方框來指[二極 體之接面係P井（陽極则井（陰極）之間的接面。陰極之接 觸部分經自對準矽化物處理。將陽極稱作電容結構之一 板’而將陰極稱作電容結構之另一板。 130645.doc 17 200908812 圖1 3係一說明根據一新穎態樣之方法200的簡化流程 圖。方法200涉及提供一堆疊GCNFET ESD保護設備之步 驟（步驟201)，該堆疊GCNFET ESD保護設備具有一高於保 持電壓不到百分之二十的觸發電壓。在一實例中，此步驟 201藉由以下步驟來實現：1)提供一第一電流路徑藉此一 第一電流在一 ESD事件期間流動跨越一第一電阻器（子步驟 202)。此電阻器之一實例係圖6之電阻器1 07。跨越該電阻 器之此電流增加了第一級之NFET之閘極-源極電壓，藉此 起始第一級之觸發；2)提供一第二電流路徑藉此一第二電 流在ESD事件期間流動跨越一第二電阻器（子步驟203)。此 電阻器之一實例係圖6之電阻器1 08。跨越電阻器之此電流 增加了第二級之NFET之閘極-源極電壓，藉此起始第二級 之觸發。使堆疊GCNFET ESD保護電路100之每一級在一 較低之觸發電壓下觸發（較在不提供第一電流路徑及第二 電流路徑之情況下將產生的狀況而言）。藉由堆疊若干個 級，使保持電壓大於十五伏特。結果係總GCNFET ESD保 護電路1 00具有一大於該電路之保持電壓不到百分之二十 的觸發電壓，且保持電壓大於十五伏特。 圖14係一堆疊GCNFET ESD保護電路300之一第二實施 例的圖，其中電容結構301及302係專用電容結構而非如圖 6之實施例中的二極體。專用電容器結構可（例如）為使用同 一金屬層中之兩個平行延伸之金屬片段之間的側壁電容的 橫向金屬-絕緣體-金屬電容器（MIMC AP)。電容結構中之 平行延伸之金屬片段之間的空間被一經沈積之絕緣體所佔 130645.doc -18- 200908812 據。電容器亦可藉由使用兩個鄰近金屬層且使該兩個金屬 層之間的介電質變薄來實現。使用一特殊遮罩層來選擇性 地製成該兩個金屬層之間的較薄層間介電質。
Ο 圖15係一堆疊GCNFET ESD保護電路400之一第三實施 例的圖。在此實施例中，第一 NFET及第二NFET之深Ν井 耦接至各別NFET之汲極。第一NFET 402之深Ν井401耦接 至第一NFET之汲極。第二NFET 404之深Ν井403耦接至第 二NFET之汲極。此不同於圖6之電路（其中深N井連接至各 別NFET之源極）。 圖I6係一堆疊GCNFET ESD保護電路500之一第四實施 例的圖。在此實施例中，第一 NFET、第二NFET及第： NFET 501至503安置於一共同深N井504中。此共同^^井^^ 耦接至第一電壓供應節點505。 雖然出於指導目的而在上文描述某些特定實施 * 但本 專利文獻之教示具有一般適用性且不限於上 人知述之特定 實施例。一堆疊GCNFET ESD保護電路無需且 …、"有三個級，
而是可具有兩個級或三個以上級。因此，A 在不脫離下女陆 迷特定實 述之申請專利範圍之範疇的情況下，可實殘對所 又陳 施例之各種特徵的各種修改、改寫及組合。 【圖式簡單說明】 圖1及圖2(先前技術）係一習知ESD保謹番 屯略< 知ESD保護電路有時被稱作一
S (GGMOS)ESD保護電路 圖3(先前技術）說明了圖1之GGMOS電故& ^部分。 130645.doc -19- 200908812 圖4(先前技術）係一ESD保護電路之圖，該ESD保護電路 有時被稱作一閘極驅動NMOS(GDNMOS)電路或一閘極搞 合 NMOS(GCNMOS)電路。 圖5(先前技術）說明了一具有三個級之先前技術堆疊ESD 保護電路。 圖6係根據一新穎態樣之堆疊GCNFET ESD保護電路的 圖。 圖7係圖6之堆疊GCNFET ESD保護電路的簡化示意圖。 圖8係一說明圖6之堆疊GCNFET ESD保護電路之一操作 的圖。
圖9係一用於圖6之堆疊GCNFET ESD保護電路的TLP I-V 曲線。 圖10係一展示用於圖6之堆疊GCNFET ESD保護電路中 之NFET的閘極-源極電塵（Vgs)曲線的曲線圖。 圖11係圖6之堆疊GCNFET ESD保護電路之NFET中之一 者的簡化自上而下布局圖。 圖12係圖6之堆疊GCNFET ESD保護電路之電容結構中 之一者的簡化自上而下布局圖。 圖1 3係根據一新穎態樣之方法的流程圖。 圖14係一堆疊GCNFET ESD保護電路之一第二實施例的 圖。 圖1 5係一堆疊GCNFET ESD保護電路之一第三實施例的 圖。 圖1 6係一堆疊GCNFET ESD保護電路之一第四實施例的 130645.doc -20- 200908812 圖 【主要元件符號說明】 (.
L 1 習知ESD保護電路 2 N通道場效電晶體 3 N通道場效電晶體 4 N通道場效電晶體 5 VCC供電電壓端子 6 接地端子 7 没極 8 主體 9 寄生雙極NPN電晶體 10 N+型源極 11 電阻器 12 閘極 13 源極 14 電容 15 表面電流 16 級 17 級 18 級 19 電阻器 20 端子 21 接地端子 22 電阻器 130645.doc 21 200908812 23 24 100 101 102 103 104 J 105 106 107 108 109 110 111 112 r 113 114 • 115 116 117 118 119 120 電阻器 汲極 堆疊閘極耦合N通道場效電晶體（GCNFET)靜 電放電（ESD)保護電路 積體電路 第一供電電壓端子/VCC端子 第二供電電壓端子/GND端子 第一 N通道場效電晶體（NFET) 第二N通道場效電晶體（NFET) 第三N通道場效電晶體（NFET) 第一電阻器 第二電阻器 第三電阻器 第一電容結構 第二電容結構 第一供電電壓匯流排/VCC匯流排 節點 第二供電電壓匯流排（GND匯流排） 節點 P井 N型井 N井植入部分 N井植入部分 P井 130645.doc -22- 200908812 f
L 121 N型井 122 N井植入部分 123 N井植入部分 124 二極體符號 125 二極體符號 126 P型基板 127 二極體符號 128 二極體符號 129 汲極區域 130 主體區域 131 寄生NPN雙極電晶體 132 電容 133 閘極 134 電流 135 節點 136 電流 137 電流 138 閘極 139 表面電流 140 寄生NPN雙極電晶體 141 電流 142 表面電流 143 線 144 線 130645.doc -23 - 200908812
150 151 152 300 301 302 400 401 402 403 404 500 501 502 503 504 505 NFET級/第一級 NFET級/第二級 NFET級/第三級 堆疊GCNFET ESD保護電路 電容結構 電容結構
堆疊GCNFET ESD保護電路 深N井 第一 NFET 深N井 第二 NFET 堆疊GCNFET ESD保護電路
第一 NFET
第二 NFET
第三NFET 共同深N井 第一電壓供應節點 130645.doc -24-
Claims (1)
- 200908812 十、申請專利範圍： 1. 一種電路，其包含： 一第一電壓供應節點； 一第N通道場效電晶體（NFET)，其具有一汲極、一 閘極、一源極及一主體，其中該主體耦接至該源極，其 中該第一 NFET之該汲極耦接至該第一供應節點； 一第一電阻器，其具有一第一引線及一第二引線，其 中s亥第一電阻器之g亥第一引線搞接至該第一 NFET之該閘極，且其中該第一電阻器之該第二引線耦接至該第一 NFET之該源極； —閘極 '一源極及一 一第二（NFET)，其具有一汲極、 主體’其中該主體耦接至該源極； -第二電阻器’其具有一第一引線及一第二引線，其 中該第二電阻器之該第一引線耦接至該第二NFET之該閘 極且y、中°亥第一電阻器之該第二引線搞接至該第二 NFET之該源極；及 電容結構，其具有一第一引線及一第二 引線 第 ”中°亥第電各結構係自由以下各物組成之群獲得：一 個一極體、—金屬-絕緣體-金屬電容器（MIMCAP)、 :文絕：體，容器、一問極'絕緣體_半導體電容器，其： 〆第電谷結構之該第一引線耦接至該第一電壓供應節 點，其中該第一電容結構經耦接以供應一 期間流經哕笛_ ^ , 爭件 哀弟二電阻器之電流。 2.如請求項彳 > 泰 、電路，其中該第—電容結構之該第二引線 130645.doc 200908812 耦接至該第二電阻器之該第1線。 3·如請求項！之電路，其進一步包含： 第一電壓供應節點’其中在該ESD事件期間，一電 流在—自該第-電塵供應節點、通過該第一刪丁、通過 該第二NFET並到達該第二電塵供應節點的電流路徑中流 4·如請求項3之電路，其進一步包含： 源極及一主 一第三NFET，其具有一汲極、一閘極 體，其中該主體耦接至該源極； 第二電阻器’其具有-第-引線及-第二引線，其 中該第三電阻器之該第一引線耦接至該第三咖之該閘 極且其中s亥第二電阻器之該第二引線耗接至該第三 NFET之該源極；及 第一電各結構，其具有—第一引線及一第二引線， 其中該第二電容結構係自由以下各物組成之群獲得：一 個二極體、—金屬-絕緣體-金屬電容器（MIMCAP)、一場 效絕緣體電容器、-閘極'絕緣體_半導體電容器，其中 这第二電容結構之該第—引線輪接至該第—電壓供應節 點，其中該第二電容結構之該第二引線耦接至該第三電 阻器之該第_弓丨線。 5.如請求項1之電路，其進一步包含： 一第一N井； 第P井，其延伸至該第一n井中，其中該第 NFET之該主體係該第一 p井之一部分； 130645.doc 200908812 及 第二N井； -第 p JX 其延伸至該第^ ^ NFET之該主體 第一N井中，其中该第一 賵係4第二P井之— 6. 如請求項5之電 刀。 之該源極，且1由士 :該第—^井耦接至該第一 NFET 極。 ’、°亥第一 N井耦接至該第二NFET之該源 7. 如請求項5之電路， 之該汲朽 、甲5亥第—N井耦接至該第一 NFET 〇 l邊及極，且复 — 極。 以 一^^井耦接至該第二NFET之該汲 8_如請求項以電路， m ，、Τ孩弟一 ^井耦接至該第一電壓供 Q 、 '"第—”井耦接至該第一 N井。 9.如味求項1之電 电塔其進一步包含： —共同N井； .第 _ p 井，其延伸至該共同N井中，其中該第一 一^亥主體係該第一 P井之一部分；及 —P井’其延伸至該共同N井中，其中該第二 NF:T之該主體係該第二P井之一部分。 10· 1明长項丨之電路，其中該電路具有一觸發電壓，且其 中該電路且古 .. /、有一保持電壓，其中該保持電壓大於十五伏 '、中°亥觸發電壓高於該保持電壓不到百分之二 十。 11. 一種方法，其包含： Y共笛 、 " 弗-N通道場效電晶體（NFET)，該第一 NFET具 有一沒極、一、、s斤 /原極、一閘極及一主體，其中該主體耦接 130645.doc 200908812 至該源極，其中一第一電阻器具有一耦接至該閘極之第 一引線，且其中該第一電阻器具有一耦接至該源極之第 二引線； 提供一第二NFET，該第二NFET具有一汲極、_源 極、一閘極及一主體，其中該第二NFET之該主體耦接至 該第二NFET之該源極，其中一第二電阻器具有一耦接至 該第二NFET之該閘極的第一引線’其中該第二電阻器具 有一耦接至該第二NFET之該源極的第二引線，其中該第 二NFET之該汲極耦接至該第一 NFET之該源極； 提供一通過該第一電阻器之第一電流路徑，使得在— ESD事件期間一第一電流在該第一電流路徑中流動跨越 該第一電阻器；及 提供一通過該第二電阻器之第二電流路徑，使得在該 E S D事件期間一第二電流在該第二電流路徑中流動跨越 該第二電阻器。 12. 如請求項丨丨之方法，其中該第一電流路徑自—供電電壓 節點延伸通過一汲極-閘極電容及通過該第一電阻器而到 達該第二NFET之該汲極，且其中該第二電流路徑自該供 電電壓節點延伸通過一電容結構及通過該第二電阻器。 13. 如請求項12之方法，其中該電容結構係自由以下各物組 成之群獲得；一個二極體、一金屬_絕緣體-金屬電容器 (MIMCAP)、一場效絕緣體電容器、一閘極-絕緣體-半導 體電容器。 14. 一種方法，其包含： 130645.doc -4- 200908812 提供一堆疊閘極耦合N通道場效電晶體（GCNFET)靜電 放電（ESD)保護電路，其中該堆疊gcnFET ESD保護電路 具有一觸發電壓及一保持電壓，其中該觸發電壓高於該 保持電壓不到百分之二十，且其中該保持電壓大於十五 伏特。 1 5.如請求項14之方法’其中高於該保持電壓不到百分之二 十的該觸發電壓係至少部分地藉由以下來達成： 提供一通過一第一電阻器之第一電流路徑，使得在一 ESD事件期間一第一電流流經該第一電流路徑且增加一 第一 N通道場效電晶體（NFET)之一閘極-源極電壓；及 提供一通過一第二電阻器之第二電流路徑，使得在該 ESD事件期間一第二電流流經該第二電流路徑且增加一 第二NFET之一閘極-源極電壓，其中該第二NFET之一汲 極耦接至該第一 NFET之一源極。 16. —種積體電路，其包含·· 一第一供電電壓節點； 一第二供電電壓節點；及 ;在E S D事件期間分流一自該第一供電電壓節點 至 '第—供電電壓節點之靜電放電㈣電流的構件， '、中°亥構件具有—大於十五伏特之保持電壓，且其中該 $件具有—高於該保持電壓不到百分之二十的觸發電 17. 如請f項16之積體電路，其進-步包含： 力月b電路，其藉由該構件而免受該ESD事件，其中該 130645.doc 200908812 供電電壓節點供電，且其中在該功 間，一大於十五伏特之供電電壓存 節點與該第二供電電壓節點之間。 路，其中該第一供電電壓節點耦接 立而子，且其中該第二供電電壓節 之一第二端子。 1 9.如請求項1 6之積體雷政，甘Λ 、 路，、中3亥構件係一堆疊閘極耦合功能電路係自該第— 能電路之正常操作期 在於該第一供電電塵 如請求項16之積體電 至該積體電路之一第 點搞接至該積體電路 18. Ν通道％效電晶體（GCNFET)靜電放電（esd)保護電路。 20.如請求項19之積體電路，其中制於分流之構件包含： 用於自該第一供電電壓節點傳導一第一電流且通過一 第一電阻斋使得一第_ ^^通道場效電晶體之一閘 極-源極電壓在該ESD事件期間增加而藉此起始—第一級 之快回（snap-back)的構件，其中該第一級包括該第一 NFET ;及 用於自該第一供電電壓節點傳導一第三電流且通過一 第二電阻器使得一第二NFET之一閘極_源極電壓在該 ESD事件期間增加而藉此起始一第二級之快回的構件， 其中該第二級包括該第二NFET，其中該第一級及該第二 級係该堆疊閘極耦合]^通道場效電晶體（GCNFET)靜電放 電（ESD)保護電路的級。 130645.doc -6-
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