TWI718611B - 高電壓電路裝置及其環形電路布局 - Google Patents

Abstract

一種高電壓電路裝置，包括一高電壓電晶體、一防護元件以及一回授元件。高電壓電晶體具有一閘極、一汲極以及一源極。防護元件耦接於高電壓電晶體之源極以及一接地端之間。當汲極對應一靜電放電(Electrostatic Discharge，ESD)而流經一電流時，電流自汲極經過高電壓電晶體以及防護元件而流往接地端。一回授元件耦接於防護元件、接地端以及閘極之間。當靜電放電發生時使高電壓電晶體維持一導通狀態以流經電流。

Description

高電壓電路裝置及其環形電路布局

本發明係關於一種高電壓電路裝置及其環形電路布局，特別係關於一種具有靜電放電防護作用之高電壓電路裝置及其環形電路布局。

一般而言，各種電子裝置中均會設置有靜電放電(Electrostatic Discharge，ESD)防護的機制，藉以避免當人體帶有過多的靜電而去觸碰電子裝置時，電子裝置因為靜電所產生的瞬間大電流而導致毀損，或是避免電子裝置受到環境或運送工具所帶的靜電影響而產生無法正常運作的情形。

以高電壓操作環境下的電子裝置而言，高電壓元件通常可被應用於其中，藉此提供高電壓處理的能力，同時在電子裝置未操作的情形下，高電壓元件本身亦可承受靜電放電電流而不會導致元件本身之損毀。

然而，上述高電壓元件並無法提供有效的靜電放電防護，因此當靜電放電情形發生而產生瞬間大電流時，上述高電壓元件仍無法用來確實避免靜電放電對於電子裝置造成的損害，故靜電放電所產生的瞬間大電流仍可能透過上述高電壓元件流往其它內部電路，使得內部電路中的元件毀損。

為了解決上述問題，本發明提出一種高電壓電路裝置及其環形電路布局，係利用電晶體常開型的通道特性在源極端搭配防護元件及回授元件的設計，能夠藉由回授元件箝制高電壓電晶體之閘極電壓使其維持在導通狀態，讓電流經由防護元件流至接地端而宣洩出去，避免對高電壓電晶體與內部電路造成傷害，因而能提供具有高穩定性與高效能之靜電放電防護作用。

本發明之一實施例提供了一種高電壓電路裝置，包括一高電壓電晶體、一防護元件以及一回授元件。高電壓電晶體具有一閘極、一汲極以及一源極。防護元件耦接於高電壓電晶體之源極以及一接地端之間。當汲極對應一靜電放電(Electrostatic Discharge，ESD)而流經一電流時，電流自汲極經過高電壓電晶體以及防護元件而流往接地端。一回授元件耦接於防護元件、接地端以及閘極之間。當靜電放電發生時使高電壓電晶體維持一導通狀態以流經電流。

回授元件係包括一齊納(Zener)二極體，齊納二極體之陽極耦接接地端，齊納二極體之陰極耦接防護元件。當靜電放電發生時，齊納二極體為逆偏，並且齊納二極體之一崩潰電壓傳遞至高壓電晶體之閘極以導通高電壓電晶體。此外，回授元件更包括一電容以及一電阻，高電壓電晶體之閘極係連接電容以及電阻。

在另一實施例中，高電壓電晶體係包括一接面場效電晶體(Junction Gate Field-Effect Transistor，JFET)。防護元件係包括一金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor， MOSFET)、一雙極性電晶體(Bipolar Junction Transistor，BJT)或二極體。防護元件係包括金屬氧化物半導體場效電晶體，並且金屬氧化物半導體場效電晶體之汲極係連接金屬氧化物半導體場效電晶體之源極。要注意的是，上述高電壓電晶體、防護元件以及回授元件係採用同一半導體製程製作於同一半導體基板上。

本發明之另一實施例提供了一種用於高電壓電路裝置之環形電路布局，用以配置高電壓電路裝置之一高電壓電晶體、一防護元件以及一回授元件。環形電路布局包括一中央部分以及一周圍部分。中央部分包括高電壓電晶體之一汲極。周圍部分環繞中央部分。周圍部分係包括高電壓電晶體之一閘極與一源極、一接地端、防護元件以及回授元件。回授元件係用以當一靜電放電(Electrostatic Discharge，ESD)發生時，使高電壓電晶體維持一導通狀態以流經對應靜電放電所產生之一電流。

詳細而言，高電壓電晶體之閘極係環繞高電壓電晶體之汲極，高電壓電晶體之源極係環繞高電壓電晶體之閘極，接地端係環繞高電壓電晶體之源極，防護元件係環繞接地端，並且回授元件係環繞防護元件。

關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之高電壓電路裝置及其環形電路布局。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書中，不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

第1圖係顯示根據本發明一實施例所述之高電壓電路裝置100之示意圖。高電壓電路裝置100包括一高電壓電晶體110、一防護元件120以及一回授元件160。防護元件120以及回授元件160可與高電壓電晶體110整合製作，以節省晶片面積。一般而言，高電壓電晶體110係指可操作於高於3V(伏特)或5V之電壓的元件，更具體而言，本發明實施例中所指的高電壓元件或高電壓電晶體可在例如十伏特、數十伏特、數百伏特或甚至上千伏特的環境下操作。

舉例而言，高電壓電路裝置100可為一電壓轉換電路，例如低壓降穩壓器電路(Low Dropout，LDO)，其可應用於電源供應器、直流轉直流電壓轉換器(DC/DC converter)或功率放大器等需要電壓轉換的裝置中。高電壓電路裝置100亦可以積體電路(Integrated Circuit，IC)形式製作於單一晶片中，或與其它電路整合製作。

高電壓電晶體110具有連接節點N1之一閘極、連接電壓源VDD之一汲極、以及連接節點N2之一源極。詳細而言，高電壓電晶體110可提供電壓轉換的功能。高電壓電晶體係110係包括一接面場效電晶體(Junction Gate Field-Effect Transistor，JFET)。高電壓電晶體110可由連接閘極之控制電路進行控制，並自一電壓輸出入端接收來自外部之電壓源VDD，藉以於高電壓電晶體110之一端(即節點N2)產生具有相對較低電壓位準之一操作電壓，使得內部電路190可依據操作電壓進行操作。再者，內部電路190係透過電阻180而連接於節點N2以及高電壓電晶體110之源極。

防護元件120耦接於高電壓電晶體110之源極以及一接地端之間。當汲極對應一靜電放電(Electrostatic Discharge，ESD)而流經一電流IESD時，電流IESD自汲極經過高電壓電晶體110以及防護元件120而流往接地端GND。此外，回授元件160耦接於防護元件120、接地端GND以及高電壓電晶體110之閘極之間。當靜電放電發生時使高電壓電晶體110維持一導通狀態以流經電流IESD，以防止靜電放電損害高電壓電路裝置100。

在一實施例中，防護元件120係包括一金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor， MOSFET)、一雙極性電晶體(Bipolar Junction Transistor，BJT)或二極體。在第1圖所示之實施例中，防護元件120係包括金屬氧化物半導體場效電晶體122。金屬氧化物半導體場效電晶體122之汲極連接節點N2以耦接高電壓電晶體110，金屬氧化物半導體場效電晶體122之源極連接節點N3以耦接回授元件160。

要注意的是，金屬氧化物半導體場效電晶體122為N型，並且金屬氧化物半導體場效電晶體122之閘極係連接金屬氧化物半導體場效電晶體122之源極。因此，當沒有發生ESD現象時，金屬氧化物半導體場效電晶體122之閘極通道為關閉狀態，高電壓電路裝置100可正常操作。在另一實施例中，防護元件120係包括一齊納(Zener)二極體，其陽極連接節點N3以耦接回授元件160，其陰極連接節點N2以耦接高電壓電晶體110。再者，防護元件120亦可包括一矽控整流器(Silicon Controlled Rectifier，SCR)，或寄生有一矽控整流器(Silicon Controlled Rectifier，SCR)等效電路，其中矽控整流器係為一種具有P/N/P/N半導體介面的電子元件，本發明並不加以限制。

在一實施例中，回授元件160係包括一齊納二極體162。上述齊納二極體162之陽極耦接接地端GND，齊納二極體162之陰極連接節點N3以耦接防護元件120。在第1圖所示之實施例中，回授元件160更包括一電容164以及一電阻166，並且高電壓電晶體110之閘極係連接節點N1以耦接電容164以及電阻166。舉例而言，電阻166可為多晶矽電阻(poly resistor)、擴散電阻(diffusion resistor)、井電阻(well resistor)...等，或是可由電晶體來實現，本發明並不加以限制。

要注意的是，在一實施例中，當ESD未發生時，節點N2的電壓小於ESD觸發電壓，則不啟動ESD防護機制，防護元件120為關閉狀態，高電壓電晶體110與內部電路190皆為正常操作。當ESD發生時，短時間內產生大量的靜電電荷及其對應之電流IESD，從高電壓電晶體110之汲極流經源極，使得節點N2的電壓大於或等於ESD觸發電壓，而啟動ESD防護機制。此時，防護元件120以及回授元件160為導通狀態，使得ESD電荷對應的電流IESD能盡量流向金屬氧化物半導體場效電晶體122，藉以透過金屬氧化物半導體場效電晶體122對ESD電荷對應的電流IESD進行有效的放電，並且回授元件160之齊納二極體162為逆偏。

一般而言，齊納二極體162在逆偏時的崩潰電壓是固定且可預測的。此時，齊納二極體162之崩潰電壓傳遞至高電壓電晶體110之閘極以導通高電壓電晶體110。換言之，齊納二極體162將電壓箝制住並透過回授網路使電壓回授至高電壓電晶體110之閘極，確保高電壓電晶體110在ESD發生時為通道常開，避免高電壓電晶體110與內部電路190受到大量靜電電荷的損害。

在高電壓電晶體110的原始結構中，由於其內部寄生的逆偏二極體宣洩ESD對應之電流IESD的能力通常很弱，則電流IESD仍會造成汲極端與閘極端損傷。因此，本發明所提出高電壓電路裝置100，係利用JFET常開型的通道特性在源極端搭配防護元件120及回授元件160的設計，能夠藉由回授元件160箝制高電壓電晶體110之閘極電壓使其維持在導通狀態，讓電流IESD經由防護元件120流至接地端GND而宣洩出去，因而能提供具有高穩定性與高效能之靜電放電防護作用。

第2圖係顯示根據本發明一實施例所述之高電壓電路裝置100之結構圖。如第2圖所示，防護元件120與回授元件160皆可與高電壓電晶體110整合製作在一起，且特別可以橫向製作的方式整合於相同平面結構。具體而言，防護元件120、回授元件160與高電壓電晶體110可共用半導體層，使得三者得以橫向整合於相同平面結構。舉例而言，當防護元件120、回授元件160與高電壓電晶體110各自以橫向擴散接面場效電晶體(Junction Gate Field-Effect Transistor，JFET)、金氧半導體場效電晶體(LDMOS)、高電壓金氧半導體場效電晶體(HVMOS)、雙載子接面電晶體、或齊納(Zener)二極體...等元件來實現時，防護元件120、回授元件160與高電壓電晶體110的其中任兩者可共用一摻雜層、一重摻雜層、一基板或是一電極，並且共同使用相同的半導體製程，達到簡化製程複雜度與光罩數目之目的。

在第2圖所示之實施例中，高電壓電晶體110、金屬氧化物半導體場效電晶體122、齊納二極體162、以及電容164皆形成於P型之基板102。然後，N型重摻雜井區111、P型井區123、與N型井區168分別形成於基板102之上並且彼此相鄰。其中，N型重摻雜井區111的摻雜濃度係大於P型井區123與N型井區168的摻雜濃度。

對於高電壓電晶體110而言，P型井區112、N型井區113、P型擴散漂流區114與115形成於N型重摻雜井區111之中。其中，N型井區113與P型擴散漂流區115相鄰，P型擴散漂流區114位於P型井區112之上。然後，如第2圖所示，P型重摻雜區117、N型重摻雜區116與118分別形成於P型擴散漂流區114、N型重摻雜井區111與N型井區113之中，分別作為高電壓電晶體110之閘極、源極與汲極之用。此外，N型重摻雜區118係透過輸出入端P1而連接電壓源VDD，N型重摻雜區116係透過輸出入端P2而連接內部電路190。

對於金屬氧化物半導體場效電晶體122而言，P型重摻雜區126、N型重摻雜區124與125皆形成於P型井區123之中，分別作為金屬氧化物半導體場效電晶體122之基極(bulk)、源極與汲極之用。此外，閘極電極183係配置於2個N型重摻雜區124與125之間。在一實施例中，P型重摻雜區126也作為金屬氧化物半導體場效電晶體122與高電壓電晶體110所共用之基極，並且上述基極連接於接地端GND。在一實施例中，P型重摻雜區126、N型重摻雜區124與125、以及P型井區123的摻雜濃度和長度可影響防護元件120的崩潰電壓與導通電阻(Ron)。

對於齊納二極體162而言，P型重摻雜區170、齊納接觸區169與N型重摻雜區171皆形成於N型井區168之中。對於電容164而言， N型重摻雜區172與173皆形成於N型井區168之中。閘極電極182係配置於2個N型重摻雜區172與173之間。此外，複數個場氧化層OI配置於上述相鄰的多個N型重摻雜區與P型重摻雜區之間以作為電性隔絕之用。實作上，場氧化層可以局域性矽氧化(local oxidation of silicon，LOCOS)方式形成。在某些實施例中，齊納接觸區169的摻雜類型為N型，可能使用的元素為磷。

第3A圖係顯示根據本發明一實施例所述之高電壓電路裝置100之環形電路布局300之示意圖。第3B圖係顯示根據本發明一實施例所述之高電壓電路裝置100之部分放大之環形電路布局300之示意圖。其中，第3B圖之部分放大的環形電路布局300之示意圖，為第3A圖之示意圖中沿著A與A’之切線之剖面圖。在此實施例中，環形電路布局300包含中央部分300A、以及環繞中央部分300A之周圍部分300B。

如第3A與3B圖所示，中央部分300A包括高電壓電晶體110之汲極110D(例如N型重摻雜區118)。周圍部分300B係包括高電壓電晶體110之一閘極110G(例如P型重摻雜區117)與一源極110S(例如N型重摻雜區116)、一接地端GND、防護元件120以及回授元件160。回授元件160係用以當ESD發生時，使高電壓電晶體110維持一導通狀態以流經對應靜電放電所產生之一電流ESD。上述ESD防護作用與回授機制如前所述，故此處不再贅述。

在第3A與3B圖所示之實施例中，高電壓電晶體110之閘極110G係環繞高電壓電晶體110之汲極110D，高電壓電晶體110之源極110S係環繞高電壓電晶體110之閘極110G，高電壓電晶體110之基極110B(例如p型重摻雜區126) (連接於接地端GND)係環繞高電壓電晶體110之源極110S，防護元件120(例如金屬氧化物半導體場效電晶體122)係環繞接地端GND，並且回授元件160(例如齊納二極體162)係環繞防護元件120，然後電容164係環繞齊納二極體162。

在一實施例中，防護元件120之ESD防護能力與金屬氧化物半導體場效電晶體122之通道寬度成正比。在另一實施例中，防護元件120之ESD防護能力與金屬氧化物半導體場效電晶體122之通道寬度與通道長度相乘之積成正比。在另一實施例中，防護元件120之ESD防護能力與金屬氧化物半導體場效電晶體122之通道寬度與通道長度之寬長比(aspect ratio)成正比。

要注意的是，防護元件120之金屬氧化物半導體場效電晶體122係配置於周圍區域300B，高電壓電晶體110則配置於中央區域300A以及部份的周圍區域300B。換言之，就電路布局而言，金屬氧化物半導體場效電晶體122係配置於高電壓電晶體110之外圍，而齊納二極體162又配置於金屬氧化物半導體場效電晶體122之外圍，因此防護元件120與回授元件160能具有較大的通道寬度，為高電壓電路裝置100之高電壓電晶體110與內部電路190提供良好與可靠之ESD防護能力。

此外，本發明所述之將高電壓電晶體110、防護元件120與回授元件160整合製作的方式，對於積體電路晶片的佈局(layout)而言，在一般的佈局方式(如：多邊結構佈局、圓狀結構佈局)下，整合後的總面積可大約與高電壓電晶體本身所需的面積相同。故在總面積大致上不變的情況下，不僅可有效地增強整體電路的ESD防護，提升導通ESD大電流的能力，更可維持應用後整體電路的原有操作和功能。

在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。本發明說明書中「耦接」一詞係泛指各種直接或間接之電性連接方式。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:高電壓電路裝置

102:基板

110:高電壓電晶體

110B:基極

110D:汲極

110G:閘極

110S:源極

111:N型重摻雜井區

112、123:P型井區

113、168:N型井區

114、115:P型擴散漂流區

116、118、124、125、171、172、173:N型重摻雜區

117、126、170:P型重摻雜區

120:防護元件

122:金屬氧化物半導體場效電晶體

160:回授元件

162:齊納二極體

164:電容

166、180:電阻

169:齊納接觸區

182、183:閘極電極

190:內部電路

300:環形電路布局

300A:中央部分

300B:周圍部分

GND:接地端

IESD:電流

N1、N2、N3:節點

OI:場氧化層

P1、P2:輸出入端

根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖係顯示根據本發明一實施例所述之高電壓電路裝置之示意圖； 第2圖係顯示根據本發明一實施例所述之高電壓電路裝置之結構圖； 第3A圖係顯示根據本發明一實施例所述之高電壓電路裝置之環形電路布局之示意圖； 第3B圖係顯示根據本發明一實施例所述之高電壓電路裝置之部分放大之環形電路布局之示意圖。

100:高電壓電路裝置

110:高電壓電晶體

120:防護元件

122:金屬氧化物半導體場效電晶體

160:回授元件

162:齊納二極體

164:電容

166、180:電阻

190:內部電路

GND:接地端

IESD:電流

N1、N2、N3:節點

Claims (15)

1. 一種高電壓電路裝置，包括：一高電壓電晶體，該高電壓電晶體具有一閘極、一汲極以及一源極；一防護元件，耦接於該高電壓電晶體之該源極以及一接地端之間，其中當該汲極對應一靜電放電而流經一電流時，該電流自該汲極經過該高電壓電晶體以及該防護元件而流往該接地端；以及一回授元件，耦接於該防護元件、該接地端以及該閘極之間，當該靜電放電發生時使該高電壓電晶體維持一導通狀態以流經該電流；其中該高電壓電晶體係一接面場效電晶體；其中當該靜電放電發生時，該高電壓電晶體為該導通狀態並且該回授元件導通，當該靜電放電未發生時，該高電壓電晶體為該導通狀態並且該回授元件不導通。
2. 如申請專利範圍第1項所述之高電壓電路裝置，其中：該回授元件係包括一齊納二極體，該齊納二極體之陽極耦接該接地端，該齊納二極體之陰極耦接該防護元件。
3. 如申請專利範圍第2項所述之高電壓電路裝置，其中：當該靜電放電發生時，該齊納二極體為逆偏，並且該齊納二極體之一崩潰電壓傳遞至該高電壓電晶體之該閘極以導通該高電壓電晶體。
4. 如申請專利範圍第3項所述之高電壓電路裝置，其中：該回授元件更包括一電容以及一電阻，該高電壓電晶體之該閘 極係連接該電容以及該電阻。
5. 如申請專利範圍第1項所述之高電壓電路裝置，其中：該防護元件係包括一金屬氧化物半導體場效電晶體、一雙極性電晶體或二極體。
6. 如申請專利範圍第5項所述之高電壓電路裝置，其中：該防護元件係包括該金屬氧化物半導體場效電晶體，並且該金屬氧化物半導體場效電晶體之閘極係連接該金屬氧化物半導體場效電晶體之源極。
7. 如申請專利範圍第5項所述之高電壓電路裝置，其中：該防護元件之防護能力與該金屬氧化物半導體場效電晶體之通道寬度、通道寬度與通道長度相乘之積、或是通道寬度與通道長度之寬長比成正比。
8. 如申請專利範圍第1項所述之高電壓電路裝置，其中：該高電壓電晶體、該防護元件以及該回授元件係採用同一半導體製程製作於同一半導體基板上。
9. 一種如申請專利範圍第1項用於高電壓電路裝置之環形電路布局結構，用以配置該高電壓電路裝置之一高電壓電晶體、一防護元件以及一回授元件，其中該高電壓電晶體、該防護元件以及該回授元件係採用同一半導體製程製作於同一半導體基板上，且該環形電路布局包括：一中央部分，包括該高電壓電晶體之一汲極；以及一周圍部分，環繞該中央部分，其中該周圍部分係包括該高電壓電晶體之一閘極與一源極、一接地端、該防護元件以及該回授元件，其中該回授元件係用以當一靜電放電發生時，使該高電壓電晶體維 持一導通狀態以流經對應該靜電放電所產生之一電流。
10. 如申請專利範圍第9項所述之用於高電壓電路裝置之環形電路布局結構，其中：該高電壓電晶體之該閘極係環繞該高電壓電晶體之該汲極，該高電壓電晶體之該源極係環繞該高電壓電晶體之該閘極，該接地端係環繞該高電壓電晶體之該源極，該防護元件係環繞該接地端，並且該回授元件係環繞該防護元件。
11. 如申請專利範圍第10項所述之用於高電壓電路裝置之環形電路布局結構，其中：該高壓電晶體係包括一接面場效電晶體，該防護元件係包括一金屬氧化物半導體場效電晶體，該回授元件係包括一齊納二極體。
12. 如申請專利範圍第11項所述之用於高電壓電路裝置之環形電路布局結構，其中：該接地端係連接一基極，並且該高電壓電晶體以及該防護元件共用該基極。
13. 如申請專利範圍第11項所述之用於高電壓電路裝置之環形電路布局結構，其中：該回授元件更包括一電容，並且該電容係環繞該回授元件之該齊納二極體。
14. 如申請專利範圍第11項所述之用於高電壓電路裝置之環形電路布局結構，其中：該防護元件之防護能力與該金屬氧化物半導體場效電晶體之通道寬度、通道寬度與通道長度相乘之積、或是通道寬度與通道長度之寬長比成正比。
15. 如申請專利範圍第9項所述之用於高電壓電路裝置之環形電路布局結構，其中：當該高電壓電晶體之該汲極對應該靜電放電而流經該電流時，該電流自該汲極經過該高電壓電晶體以及該防護元件而流往該接地端。

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