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CN101657900A - 具有减小的触发电压的堆叠式静电放电保护电路 - Google Patents

具有减小的触发电压的堆叠式静电放电保护电路 Download PDF

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CN101657900A
CN101657900A CN200880012325A CN200880012325A CN101657900A CN 101657900 A CN101657900 A CN 101657900A CN 200880012325 A CN200880012325 A CN 200880012325A CN 200880012325 A CN200880012325 A CN 200880012325A CN 101657900 A CN101657900 A CN 101657900A
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路，其涉及含若干个级的堆叠。每一级具有一NFET，所述NFET的主体耦合到其源极。电阻器耦合在栅极与源极之间。提供从电源电压节点到每一NFET的所述栅极的电流路径，使得在ESD事件期间，电流将流过所述级的所述电阻器并引起触发。在一个实施例中，通过另一级与所述电源电压节点隔离的NFET级具有相关联的电容结构。在所述ESD事件的瞬态电压条件期间，电流从所述电源电压节点流经所述电容结构并到达所述栅极，且接着流经所述电阻器，从而起始触发。所述GCNFET ESD保护电路具有比其保持电压高不到百分之二十的触发电压。

Description

具有减小的触发电压的堆叠式静电放电保护电路
技术领域
所揭示的实施例涉及ESD保护电路。
背景技术
通常将静电放电(ESD)保护电路称作有源RC触发式箝位电路，其可用以保护功能电路使其免遭由静电放电事件引起的具破坏性的高电压。如果集成电路的两个端子之间的电压由于ESD事件而以适当速率增加，那么RC电路触发并接通大型N沟道场效晶体管(有时称作“大FET”)。所述大FET使ESD电流在所述两个端子之间分流，并将所述端子上的电压箝位到对功能电路来说安全的电压。尽管可堆叠多个此有源RC触发式箝位电路，但此些有源RC触发式箝位电路一般用于电源电压相对较低(例如，三伏)的应用中。如果此些堆叠式有源RC触发式箝位电路将被用于具有(例如)二十伏的较高电源电压的应用中，那么将可能必须使大FET不合需要地大，因为有源RC触发式箝位电路中的大FET是以正常传导模式操作的。
如果将保护依靠相对较高的操作电源电压操作的有源电路使其免遭ESD事件，那么如此项技术中已知可使用硅控整流器(SCR)电路。遗憾的是，SCR ESD保护电路在被激活时具有可能低于相对较高的操作电源电压的保持电压。这是不合需要的。如果在正常电路操作期间，受SCR ESD保护电路保护的电路的电源电压端子上将出现较大电压瞬态(其并非归因于ESD事件)，那么SCR ESD保护电路可能啮合并将电源电压拉到有源电路的操作电压以下。因此一般必须提供某一装置来防止在电源电压端子上强加此些较大电压瞬态。必须提供此额外电路是不合需要的。
图1(现有技术)是常规ESD保护电路1的电路图，所述常规ESD保护电路1用以保护依靠上文所描述的相对较大的操作电源电压操作的功能电路。有时将ESD箝位电路1称作“栅极接地式NMOS”(GGMOS或GGNMOS)保护电路，因为N沟道场效晶体管2到4中的每一者的栅极耦合到所述晶体管的源极。图2是图1的电路的简化横截面图。在ESD事件下，三个晶体管2到4以骤回(snap-back)或寄生双极模式传导，使得ESD电流从VCC电源电压端子5传导穿过晶体管2、穿过晶体管3、穿过晶体管4并到达接地端子6。
图3(现有技术)是图3的GGMOS保护电路的级中的一者的横截面图。在较高电压条件下，反向偏压的漏极7到主体8的耗尽区上的电场增加到雪崩击穿机构产生变化电荷载流子的点。这些载流子产生流到寄生双极NPN晶体管9的基极中的电流。寄生晶体管9的N型集极是N+型漏极7。寄生晶体管9的N型发射极是N+型源极10。P-型基极是N沟道场效晶体管的主体8的P型材料。图3中用双极晶体管符号来描绘寄生晶体管9。基极电流接通双极晶体管，所述双极晶体管又致使较大的集极电流流过漏极到主体结。此电流用以促成必要的基极电流维持寄生晶体管的基极到发射极结的正向偏压。因此，鉴于需要较高的漏极到源极电压(称为触发电压)来起始双极晶体管传导，一旦被起始，双极晶体管传导就维持，除非漏极到源极电压降落到较低电压(称为保持电压)以下。通常将晶体管接通和传导的此特征称作“骤回”。
堆叠三个此GGMOS电路(例如在图1的电路中)使触发电压和保持电压中的每一者以所堆叠电路的数目倍增。图1的电路因此具有是图3的单级电路的触发电压的三倍的触发电压。图1的电路因此具有是图3的单级电路的保持电压的三倍的保持电压。遗憾的是，图1的堆叠式电路的经倍增的触发电压可能太高以致在图1的ESD保护电路触发并执行其电流分流功能之前对将受保护的功能电路造成损坏。
图4(现有技术)是具有较低触发电压的ESD保护电路的图。有时将ESD保护电路称作栅极驱动式NMOS (GDNMOS)电路或栅极耦合式NMOS(GCNMOS)电路。如图4中所说明，电阻器11安置在栅极12与源极13之间。所述结构具有电容14(例如晶体管的固有的漏极到栅极叠加电容)。在ESD事件期间，漏极24上的电压的快速上升通过电容14耦合到栅极12，且电阻器11上的电流产生栅极到源极电压。此栅极到源极电压引起沟道形成于栅极12下方，且允许某一量的表面电流15从漏极24流动。电流15用以减小所述电路的触发电压。对于关于此效应的额外信息，请见：1)朱利安·志良·陈(Julian Zhiliang Chen)等人的“亚微米CMOS工艺中的栅极驱动式NMOS ESD保护电路的设计方法和优化(Design Methodology and Optimization of Gate-Driven NMOSESD Protection Circuits In Submicron CMOS Processes)”(IEEE电子器件汇刊(IEEETransactions on Electron Devices)，第45卷，第12期，第2448到2456页(1998年12月))；以及2)第5,982,217号美国专利；3)第5,838,146号美国专利；以及4)第5,631,793号美国专利。在需要比由单个级所提供的保持电压和触发电压大的保持电压和触发电压的情况下，可堆叠图4的电路。图5(现有技术)说明具有三个级16到18的常规堆叠式GCMOS ESD保护电路。
发明内容
一种堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路涉及多个级的堆叠。每一级具有一NFET，所述NFET的主体耦合到其源极。电阻器耦合在NFET的栅极与源极之间。在一个实例中，存在三个级，且每一级在其自己的深N阱中与其它级隔离。提供从电源电压节点(例如，电源电压端子VCC)到每一级中的NFET的栅极的电流路径，使得在ESD事件期间，电流将流过所述级的电阻器，且以减小的触发电压引起所述级的触发。在一个实施例中，通过另一NFET级与电源电压节点隔离的NFET级具有相关联的电容结构。所述电容结构可(例如)为高电压二极管或金属-绝缘体-金属电容器(MIMCAP)，或其它合适的结构。所述电容结构的一个板耦合到电压供应节点，而所述电容结构的另一个板耦合到NFET的栅极。在ESD事件的瞬态条件期间，电流从电源电压节点流经电容结构并到达栅极，且接着流过电阻器。电阻器上的电流增加了NFET的栅极到源极电压(Vgs)，且减小了所述级的触发电压。新颖的堆叠式GCNFET ESD保护电路的一个具体实例具有大于十五伏的保持电压，且还具有比所述保持电压高不到百分之二十的触发电压。保持电压(例如，20伏)近似且不小于正受GCNFET ESD保护电路保护的功能电路的正常操作电源电压(例如，18.0伏)。GCNFETESD保护电路和功能电路被集成到同一集成电路上。
上述内容是概述且因此必然含有对细节的简化、概括和省略；因此，所属领域的技术人员将了解，所述概述只是说明性的且无意加以限制。如仅由权利要求书界定的本文所描述的装置和/或工艺的其它方面、发明性特征和优势将在本文所陈述的非限制性详细描述中变得显而易见。
附图说明
图1和图2(现有技术)是常规ESD保护电路的图，所述常规ESD保护电路有时被称作“栅极接地式NMOS”(GGMOS)ESD保护电路。
图3(现有技术)说明图1的GGMOS电路的一部分。
图4(现有技术)是ESD保护电路的图，所述ESD保护电路有时被称作栅极驱动式NMOS(GDNMOS)电路或栅极耦合式NMOS(GCNMOS)电路。
图5(现有技术)说明具有三个级的现有技术堆叠式ESD保护电路。
图6是根据一个新颖方面的堆叠式GCNFET ESD保护电路的图。
图7是图6的堆叠式GCNFET ESD保护电路的简化示意图。
图8是说明图6的堆叠式GCNFET ESD保护电路的操作的图。
图9是图6的堆叠式GCNFET ESD保护电路的TLP I-V曲线。
图10是展示图6的堆叠式GCNFET ESD保护电路中的NFET的栅极到源极电压(Vgs)曲线的曲线图。
图11是图6的堆叠式GCNFET ESD保护电路的NFET中的一者的经简化的自顶向下布局图。
图12是图6的堆叠式GCNFET ESD保护电路的电容结构中的一者的经简化的自顶向下布局图。
图13是根据一个新颖方面的方法的流程图。
图14是堆叠式GCNFET ESD保护电路的第二实施例的图。
图15是堆叠式GCNFET ESD保护电路的第三实施例的图。
图16是堆叠式GCNFET ESD保护电路的第四实施例的图。
具体实施方式
图6是根据一个新颖方面的堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路100的简化电路图。GCNFET ESD保护电路100是集成电路101的一部分，且保护作为集成电路101的部分的其它功能电路(未图示)。GCNFET ESD保护电路100具有三个级150、151和152。GCNFET ESD保护电路100包括第一电源电压端子102、第二电源电压端子103、第一N沟道场效晶体管(NFET)104、第二NFET105、第三NFET 106、第一电阻器107、第二电阻器108、第三电阻器109、第一电容结构110以及第二电容结构111。NFET 104到106是一定大小(W/L＝200微米/0.7微米)的六伏晶体管，且使用三阱工艺制成。在图6的具体电路中，电容结构110和111是高电压二极管且具有0.1微微法拉的电容。电阻器107到109是多晶硅电阻器，且每一者具有100k欧姆的电阻。集成电路101的第一电源电压总线(VCC总线)112是等电位节点113。节点113耦合到第一NFET 104的漏极，且还耦合到第一电源电压端子102。类似地，集成电路101的第二电源电压总线(GND总线)114是等电位节点115。节点115耦合到第三NFET 106的源极，且还耦合到第二电源电压端子103。功能电路(未图示)可依靠VCC总线112来供电，在本实例中，所述VCC总线112在正常操作条件下承载十八伏。在本实例中，端子102和103是集成电路101的接合衬垫。
图7是图6的GCNFET ESD保护电路100的简化图。第一NFET 104安置在P阱116中。P阱116又延伸到N型阱117中。N型阱117包括深N阱植入部分118和较浅的N阱植入部分119。使用远端P+接触区将P阱耦合到第一NFET 104的源极(如图7中示意性地说明)。类似地，第二NFET 105安置在具有远端P+接触区的P阱120中。P阱120又延伸到N型阱121中。N型阱121包括深N阱植入部分122和较浅的N阱植入部分123。第一NFET和第二NFET因此在单独的N阱中被隔离。第三NFET 106在其自己的单独N阱中可或可不与其它两个NFET隔离。在所说明的具体实例中，第三NFET 106未被隔离，且并不具有其自己的单独N阱。
图6的二极管符号124表示第一NFET 104的隔离结构的P阱116到N阱117的结。图6的二极管符号125表示N阱117到P型衬底126的结。线143指示NFET 104的深N阱连接到NFET 104的源极。图6的二极管符号127表示第二NFET 105的隔离结构的P阱120到N阱121的结。图6的二极管符号128表示N阱121到P型衬底126的结。线144指示NFET 105的深N阱连接到NFET 105的源极。
图8说明图7的GCNFET ESD保护电路100的操作。电容器符号132表示第一NFET104的漏极到栅极叠加电容。在ESD条件期间，当VCC端子102与GND端子103之间的电压快速上升时，经反向偏压的漏极区域129到主体区130的耗尽区生长，且所述耗尽区上的电场增加。电容132将节点113耦合到NFET 104的栅极133。在足够的泄漏电流流过漏极到主体的耗尽区以接通寄生NPN双极晶体管131之前，电流134在从节点113、穿过电容132且穿过电阻器107到达节点135的第一电流路径中流动。所述第一电流路径实际上从节点135更进一步延伸到第二端子103。所有栅极到源极电压均被上拉，且因此所有三个NFET级150到152被接通，且漏极到源极电流在每一NFET中流动。具体地说，待接通的第一级是级152，级152下拉第二级151的NFET 105的源极，而电容结构110上拉栅极，从而致使第二级151接通。同样，NFET 104的源极被传导级152和151下拉，而NFET 104的栅极到漏极叠加电容相对于NFET 104的源极而将NFET 104的栅极拉为正，从而使第一级150接通。
在此第一电流路径中流过电阻器107的电流134(见图8)使NFET 104的栅极到源极电压增加。所述增加的栅极到源极电压引起浅沟道形成于栅极130下方，且允许某一量的电流136流过耗尽区。电流136促成接通寄生NPN双极晶体管131所需的种子电流。总种子电流因此并非仅涉及漏极到主体泄漏电流(如在不存在电阻器107的情况下将为所述情形)，而是总种子电流包括漏极到主体泄漏电流以及MOSFET沟道表面电流136。由于电阻器107上的电压，与不存在电阻器107的情况下将产生的情形相比，寄生NPN双极晶体管131较早地且在较低的节点113到节点135的电压下“触发”。涉及第一NFET 104的第一级150因此在约7.5伏(节点113与节点135之间)下触发，双极晶体管131接通并使集极电流增加，使得漏极电流增加。由于漏极电流增加，NFET上的漏极到源极电压减小(或“骤回”)，使得漏极到源极电压被保持在“保持电压”。NFET 104的保持电压约为6.5伏。流经NFET 104的所有电流(包括流经NFET结构的寄生双极晶体管的电流)均被说成流“经”NFET 104。
涉及NFET 105的第二级151以与第一级150的操作方式几乎相同的方式操作，因为触发电压是通过致使电流137在ESD事件期间在第二电流路径中流过电阻器108而减小的。此第二电流在第二NFET 105中产生栅极到源极电压，所述栅极到源极电压又引起浅沟道形成于栅极138下方，从而允许表面电流139流过漏极到主体耗尽区。如在第一级150的情况下，此电流139促成接通寄生NPN双极晶体管140所需的种子电流。然而，在第二级151的情况下，耦合电容结构110，使得在ESD事件的AC瞬态条件下，电流137可在从节点113、穿过电容结构110、到达第二NFET 105的栅极节点且接着穿过电阻器108的第二电流路径中流动。所述第二电流路径实际上从电阻器108更进一步延伸穿过级152并到达第二端子103。电容结构110提供从节点113到电阻器108的第二电流路径。
要不是第三NFET未安置在隔离深N阱中，第三NFET 106就像第二NFET 105被连接那样被连接了。因此，耦合电容结构111，使得在ESD事件的AC瞬态条件下，电流141可在穿过电容结构111、到达第三NFET 106的栅极节点且接着穿过电阻器109的第三电流路径中流动。电容结构111提供从节点113到电阻器109的第三电流路径。电阻器109上的电流141在第三NFET 106上产生栅极到源极电压，其致使表面电流142流动。因此通过与减小第二级和第一级的触发电压相同的机制来减小第三级152的触发电压。在电路中具有电容结构110和111的情况下，每一级的触发电压约为7.5伏，而如果未提供电容结构110和111，那么每一级的触发电压将约为11.5伏。
相比之下，在图5(现有技术)的常规电路中，不存在供电流在ESD事件期间流过电阻器19的实质电流路径。在图5的常规电路中，在已触发第一级16之前，不存在供来自端子20的电流经过第一级16并到达第二级17的NFET的漏极的途径。因此，尽管存在电阻器19，但电阻器19上不存在实质电流，且第二级17中未形成足以通过引入电流(例如图4中的电流15)而致使第二级在减小的触发电压下触发的栅极到源极电压。第三级18是以与连接第二级17相同的方式连接。第三级18的触发电压因此类似地并未由于电流(例如图4中的电流15)的引入而减小。此外，在触发第二级17和第三级18之前，第一级16的NFET的源极与接地端子21隔离。因此，也不存在越过第一级16的电阻器22到达接地端子21的实质电流流动。因此，尽管第一级16中存在电阻器22，但第一级16的触发电压也未由于电流(例如图4中的电流15)的引入而减小。电阻器22、19和23对图5的电路的触发电压具有很小的影响或不具有影响。
图9是图6的堆叠式GCNFET ESD保护电路100的TLP(传输线脉冲)I-V曲线。图9中的每一测量结果是针对被供应到端子102上的一百纳秒脉冲的。所述脉冲的电压量值确定测量标记沿水平轴的放置。在脉冲的开始确定测量标记沿垂直轴的放置之后，在七十纳秒与九十纳秒之间对流经ESD保护电路100的电流求平均值。TLP I-V曲线指示ESD保护电路100具有22.6伏的触发电压VTRIG，如与约为34.5伏的触发电压(其将会为不提供电容结构110和111的情况下的触发电压)相比。TLP I-V曲线指示ESD保护电路100具有20.3伏的保持电压VHOLD。VCC电源电压在此实例中具有18.0伏的最大值。20.3伏的保持电压近似但不小于或等于正常VCC电源电压，且22.6伏的触发电压比正常VCC操作电源电压高相对较小但充裕的容限(约四伏)。有利的是，GCNFET ESD保护电路100对ESD电流进行分流，使得触发电压比保持电压高不到百分之二十，且保持电压大于十五伏。
图10是展示图6的三个NFET 104到106的栅极到源极电压(Vgs)曲线的图。注意，在20.3保持电压下，第一NFET 104、第二NFET 105和第三NFET 106上的栅极到源极电压分别为1.45伏、1.9伏和1.9伏。图10的曲线可用以定电容结构110和111的电容的大小，且用以定电阻器108和109的电阻的大小。Vgs曲线在约22伏处的上升是由于电容结构111在模拟器的二极管模型中达到其雪崩击穿电压。通常，对于最顶部的NFET 104来说，用于最佳碰撞电离的栅极到源极电压约为1.5伏到2.0伏。电阻器107到109的大小因此被定为足够大以使栅极到源极电压(Vgs)在ESD事件期间将为1.5伏，但被定为足够小以使NFET 104到106在正常电路操作期间将被断开。将电容结构110和111的电容的大小定为在端子102在100纳秒内从零伏上跳到保持电压(20.3伏)时允许足够的电流将第一、第二和第三NFET 104到106的栅极到源极电压(Vgs)拉到1.5伏的值。如果以此方式来定电容结构110和111的大小，那么沟道电流136、139和141将流经串联连接的NFET 104到106，而所述NFET的漏极场将处于准许强劲的撞击电离电流流到NFET主体中且最终触发串联连接的NFET的较高值。
图11是NFET 104到106中的一者的简化布局图。指定为N+活性的区域是深N阱的N+扩散区域。这是单个正方形区。未展示N阱内的P阱，但P阱具有类似但稍大的形状。在形成这些正方形阱区之后，将多晶硅层沉积在所述结构上，并使所述多晶硅层图案化以留下图11中所描绘的两个平行延伸的垂直条状物。接着沉积并图案化光致抗蚀剂，以形成用以“阻碍”随后的自对准硅化物处理工艺的光致抗蚀剂方块(称为“自对准硅化物块”)。不受所述块保护且未覆盖有场氧化物的硅区域经自对准硅化物处理以促进与源极、栅极和漏极区中的下伏的N+硅形成良好接触。如图11中所说明，源极区的表面的大部分经自对准硅化物处理，且漏极的一部分经自对准硅化物处理。从栅极指状物向内延伸到中央漏极的经自对准硅化物处理的部分的区域构成嵌入式镇流电阻。形成触点(小黑方块列)，且接着将金属层沉积在整个结构上。使所述金属层图案化以形成三块板。在图11的图中，所述金属板的边界由三条粗矩形线(标记为“金属1”)指示。
图12是电容结构110到111中的一者的简化布局图。在图12的实例中，电容结构是高压二极管。P阱形成于N阱内。P阱的边界由图12中的虚线方框指示。二极管的结是P阱(阳极)与N阱(阴极)之间的结。阴极的接触部分经自对准硅化物处理。将阳极称作电容结构的一个板，而将阴极称作电容结构的另一个板。
图13是说明根据一个新颖方面的方法200的简化流程图。方法200涉及提供堆叠式GCNFET ESD保护装置的步骤(步骤201)，所述堆叠式GCNFET ESD保护装置具有比保持电压高不到百分之二十的触发电压。在一个实例中，此步骤201通过以下步骤来实现：1)提供第一电流路径，藉此第一电流在ESD事件期间流过第一电阻器(子步骤202)。此电阻器的实例是图6的电阻器107。所述电阻器上的此电流增加了第一级的NFET的栅极到源极电压，从而起始第一级的触发；2)提供第二电流路径，藉此第二电流在ESD事件期间流过第二电阻器(子步骤203)。此电阻器的实例是图6的电阻器108。所述电阻器上的此电流增加了第二级的NFET的栅极到源极电压，从而起始第二级的触发。使堆叠式GCNFET ESD保护电路100的每一级与不提供第一电流路径和第二电流路径的情况下将会产生的情形相比在较低的触发电压下触发。通过堆叠若干个级，使保持电压大于十五伏。结果是总GCNFET ESD保护电路100具有比所述电路的保持电压大不到百分之二十的触发电压，且保持电压大于十五伏。
图14是堆叠式GCNFET ESD保护电路300的第二实施例的图，其中电容结构301和302是专用电容器结构而不是如图6的实施例中的二极管。专用电容器结构可(例如)为使用同一金属层中的两个平行延伸的金属片之间的侧壁电容的横向金属-绝缘体-金属电容器(MIMCAP)。电容结构中的平行延伸的金属片之间的空间被所沉积的绝缘体占据。还可通过使用两个邻近金属层且使所述两个金属层之间的电介质变薄来实现所述电容器。使用特殊的遮蔽层来选择性地制成所述两个金属层之间的较薄的层间电介质。
图15是堆叠式GCNFET ESD保护电路400的第三实施例的图。在此实施例中，第一NFET和第二NFET的深N阱耦合到相应NFET的漏极。第一NFET 402的深N阱401耦合到第一NFET的漏极。第二NFET 404的深N阱403耦合到第二NFET的漏极。这不同于图6的电路(其中深N阱连接到相应NFET的源极)。
图16是堆叠式GCNFET ESD保护电路500的第四实施例的图。在此实施例中，第一、第二和第三NFET 501到503安置在一个共用深N阱504中。此共用N阱504耦合到第一电压供应节点505。
尽管上文出于指导目的而描述某些具体实施例，但本专利文献的教示具有一般适用性且不限于上文所描述的具体实施例。堆叠式GCNFET ESD保护电路无需具有三个级，而是可具有两个级或三个以上级。因此，在不脱离下文所陈述的权利要求书的范围的情况下，可实践对所描述的具体实施例的各种特征的各种修改、改用和组合。

Claims (20)

1.一种电路，其包含：
第一电压供应节点；
第一N沟道场效晶体管(NFET)，其具有漏极、栅极、源极和主体，其中所述主体耦合到所述源极，其中所述第一NFET的所述漏极耦合到所述第一供应节点；
第一电阻器，其具有第一引线和第二引线，其中所述第一电阻器的所述第一引线耦合到所述第一NFET的所述栅极，且其中所述第一电阻器的所述第二引线耦合到所述第一NFET的所述源极；
第二(NFET)，其具有漏极、栅极、源极和主体，其中所述主体耦合到所述源极；
第二电阻器，其具有第一引线和第二引线，其中所述第二电阻器的所述第一引线耦合到所述第二NFET的所述栅极，且其中所述第二电阻器的所述第二引线耦合到所述第二NFET的所述源极；以及
第一电容结构，其具有第一引线和第二引线，其中所述第一电容结构取自由以下各项组成的群组：二极管、金属-绝缘体-金属电容器(MIMCAP)、场绝缘体电容器、栅极-绝缘体-半导体电容器，其中所述第一电容结构的所述第一引线耦合到所述第一电压供应节点，其中所述第一电容结构经耦合以供应在ESD事件期间流经所述第二电阻器的电流。
2.根据权利要求1所述的电路，其中所述第一电容结构的所述第二引线耦合到所述第二电阻器的所述第一引线。
3.根据权利要求1所述的电路，其进一步包含：
第二电压供应节点，其中在所述ESD事件期间，电流在从所述第一电压供应节点、穿过所述第一NFET、穿过所述第二NFET并到达所述第二电压供应节点的电流路径中流动。
4.根据权利要求3所述的电路，其进一步包含：
第三NFET，其具有漏极、栅极、源极和主体，其中所述主体耦合到所述源极；
第三电阻器，其具有第一引线和第二引线，其中所述第三电阻器的所述第一引线耦合到所述第三NFET的所述栅极，且其中所述第三电阻器的所述第二引线耦合到
所述第三NFET的所述源极；以及
第二电容结构，其具有第一引线和第二引线，其中所述第二电容结构取自由以下各项组成的群组：二极管、金属-绝缘体-金属电容器(MIMCAP)、场绝缘体电容器、栅极-绝缘体-半导体电容器，其中所述第二电容结构的所述第一引线耦合到所述第一电压供应节点，其中所述第二电容结构的所述第二引线耦合到所述第三电阻器的所述第一引线。
5.根据权利要求1所述的电路，其进一步包含：
第一N阱；
第一P阱，其延伸到所述第一N阱中，其中所述第一NFET的所述主体是所述
第一P阱的一部分；
第二N阱；以及
第二P阱，其延伸到所述第二N阱中，其中所述第二NFET的所述主体是所述第二P阱的一部分。
6.根据权利要求5所述的电路，其中所述第一N阱耦合到所述第一NFET的所述源极，且其中所述第二N阱耦合到所述第二NFET的所述源极。
7.根据权利要求5所述的电路，其中所述第一N阱耦合到所述第一NFET的所述漏极，且其中所述第二N阱耦合到所述第二NFET的所述漏极。
8.根据权利要求1所述的电路，其中所述第一N阱耦合到所述第一电压供应节点，且其中所述第二N阱耦合到所述第一N阱。
9.根据权利要求1所述的电路，其进一步包含：
共用N阱；
第一P阱，其延伸到所述共用N阱中，其中所述第一NFET的所述主体是所述第一P阱的一部分；以及
第二P阱，其延伸到所述共用N阱中，其中所述第二NFET的所述主体是所述第二P阱的一部分。
10.根据权利要求1所述的电路，其中所述电路具有触发电压，且其中所述电路具有保持电压，其中所述保持电压大于十五伏，且其中所述触发电压比所述保持电压高不到百分之二十。
11.一种方法，其包含：
提供第一N沟道场效晶体管(NFET)，所述第一NFET具有漏极、源极、栅极和主体，其中所述主体耦合到所述源极，其中第一电阻器具有耦合到所述栅极的第一引线，且其中所述第一电阻器具有耦合到所述源极的第二引线；
提供第二NFET，所述第二NFET具有漏极、源极、栅极和主体，其中所述第二NFET的所述主体耦合到所述第二NFET的所述源极，其中第二电阻器具有耦合到所述第二NFET的所述栅极的第一引线，其中所述第二电阻器具有耦合到所述第二NFET的所述源极的第二引线，其中所述第二NFET的所述漏极耦合到所述第一NFET的所述源极；
提供穿过所述第一电阻器的第一电流路径，使得在ESD事件期间，第一电流在所述第一电流路径中流过所述第一电阻器；以及
提供穿过所述第二电阻器的第二电流路径，使得在所述ESD事件期间，第二电流在所述第二电流路径中流过所述第二电阻器。
12.根据权利要求11所述的方法，其中所述第一电流路径从电源电压节点延伸穿过漏极到栅极电容，且穿过所述第一电阻器到达所述第二NFET的所述漏极，且其中所述第二电流路径从所述电源电压节点延伸穿过电容结构，且穿过所述第二电阻器。
13.根据权利要求12所述的方法，其中所述电容结构取自由以下各项组成的群组：二极管、金属-绝缘体-金属电容器(MIMCAP)、场绝缘体电容器、栅极-绝缘体-半导体电容器。
14.一种方法，其包含：
提供堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路，其中所述堆叠式GCNFET ESD保护电路具有触发电压和保持电压，其中所述触发电压比所述保持电压高不到百分之二十，且其中所述保持电压大于十五伏。
15.根据权利要求14所述的方法，其中至少部分地通过以下步骤来实现比所述保持电压高不到百分之二十的所述触发电压：
提供穿过第一电阻器的第一电流路径，使得在ESD事件期间，第一电流流经所述第一电流路径并增加第一N沟道场效晶体管(NFET)的栅极到源极电压；以及提供穿过第二电阻器的第二电流路径，使得在所述ESD事件期间，第二电流流经所述第二电流路径并增加第二NFET的栅极到源极电压，其中所述第二NFET的漏极耦合到所述第一NFET的源极。
16.一种集成电路，其包含：
第一电源电压节点；
第二电源电压节点；以及
用于在ESD事件期间使从所述第一电源电压节点到所述第二电源电压节点的静电放电(ESD)电流分流的装置，其中所述装置具有大于十五伏的保持电压，且其中所述装置具有比所述保持电压高不到百分之二十的触发电压。
17.根据权利要求16所述的集成电路，其进一步包含：
功能电路，其由所述装置保护而免遭所述ESD事件，其中所述功能电路依靠所述第一电源电压节点供电，且其中在所述功能电路的正常操作期间，所述第一电源电压节点与所述第二电源电压节点之间存在大于十五伏的电源电压。
18.根据权利要求16所述的集成电路，其中所述第一电源电压节点耦合到所述集成电路的第一端子，且其中所述第二电源电压节点耦合到所述集成电路的第二端子。
19.根据权利要求16所述的集成电路，其中所述装置是堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路。
20.根据权利要求19所述的集成电路，其中所述用于分流的装置包含：
用于从所述第一电源电压节点传导第一电流且穿过第一电阻器，使得第一N沟道场效晶体管(NFET)的栅极到源极电压在所述ESD事件期间增加，从而起始第一级的骤回的装置，其中所述第一级包括所述第一NFET；以及
用于从所述第一电源电压节点传导第二电流且穿过第二电阻器，使得第二NFET的栅极到源极电压在所述ESD事件期间增加，从而起始第二级的骤回的装置，其中所述第二级包括所述第二NFET，其中所述第一级和所述第二级是所述堆叠式栅极耦合N沟道场效晶体管(GCNFET)静电放电(ESD)保护电路的级。
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