TW200847406A - A fabrication method of stacked multibit SONOS type flash memory - Google Patents
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200847406 九、發明說明： 【發明所屬之技術領域】 丰本^明涉及-種堆疊型S0N0S式快閃記憶體結構及其製作 一種具有一下部S0N0S型快閃記憶體與二上部 型快閃記憶體之二元件’並將上部SONOS型快 體元件與下部s〇N〇s型快閃記㈣元件背對背堆#，使其2 :動閘極快閃記紐之㈣儲存能力倍增，崎到大幅降低造 成本的-種堆疊型S0N0S式快閃記憶體結構及其製程方法。、 【先前技術】 ，傳統浮動閘極快閃記憶體，係利用基本數位資料儲存觀 念’ 〇為低位階，*Ί”為高位階’來做寫人及抹除資料的動作。 高位階”1”是電子藉由通道熱電子(Channel H〇t日ectrcn，CHE)注 入浮動閘極（稱為寫入）。低位階，，〇，，是電子藉由F_N穿透 (Fowler_Nordheim Tunneling)而由浮動閘極抹除。 日另一種近年興起之氮化矽儲存(Nitride Storage)快閃記憶體， 疋利用氮化石夕(SiN) ’使其夾於兩層氧化層之中，成為「氧化芦_ 氮化石夕氧化層」(Oxide-Nitride-Oxide, 0N0)結構。並利用此〇问曰〇 來取代金氧半導體場效電晶體(mosfet)中之閘極氧化層，使其成 為電荷儲存層。此快閃記憶體之結構係為「矽-氧化層_氮化矽_氧 化層-矽」（Silicon_Oxide-Nitride-Oxide_Silicon，S0N0S)，故也稱 為S0N0S記憶體。其利用通道熱電子將電子注入氮化矽層(稱為 寫入），熱電洞(Hot Hole, HH)可將同一位置之電子中和而為抹除。 對S0N0S記憶體而言，電荷儲存位置可在儲存層之左侧或右
P070020-TW 4 200847406 侧，其位置決定於寫入電壓是加在源極或汲極。因此可得到兩位 元之儲存，並較傳統單位元浮動閘極記憶體增加兩倍之記憶體儲 存罝。然而，此種方法在實際作動時會有一明顯缺點，即寫入之 • 電子與抹除所需之電洞會有不匹配(Mis-match)現象。如寫入抹除 之-人數增加，不匹配現象益形嚴重進而造成抹除之臨界電壓產生 飽和現象，而無法有效麟除f子。另—醜為電荷受到漂移及 擴散造成微小軸，储齡層會有錢錢分配情形發:，進 崎低電荷保留能力。然縱使有以上待解決課題，此s〇n〇s快 閃記憶體已由美商超微(AMD)驗證完成並已量產。 、 【發明内容】 本發明之目的為增加快閃記賴之資料儲存能力，估計可由 =^元/四位階增加至喊元/十六赠，若再配合上多位階晶 I evel Chip，MLC)技術’即每位元有四位階，則此新结構 :大，增加儲存能力為四位元/兩百五十六位階。此新型結構具有 一下4 SONOS型快閃記憶體與一上部s〇N〇s独閃記憶體之 :件，而其結構由下而上之順序包括:―絲體層、一第一層 、一控制閘極層、-第二層ΟΝΟ以及一磊晶層。 者為製作方法’分為从方向製雜Β_Β，方向製程，前 t，M-STI結構’後者為使其產生下部s〇 體疋件與均SQNQSm,_毫元狀結構；口此 其中該/WV方向製作方法包含下列步驟： A-/V方ί積第—層電荷儲存層、多晶石夕以及氮化石夕； °製程二：氮切以光阻定義、侧、光阻絲，使其形
P070020-TW 5 200847406 成主動區域/淺渠溝隔離區域； A-A’方向製程三：利用氮化矽當硬遮光膜，把多晶矽以離子敍刻定 義出來， 方向製程四··矽基體以離子蝕刻，並形成淺渠溝隔離區域； A Α方向製程五··淺渠溝隔離區域以高密度電漿沈積氧化物填滿； A方向製程六：高密度電漿沈積氧化物以化學機械研磨加以平坦 化’且南密度電漿沈積氧化物以姓刻回餘到氮化 矽界面之高度，該氮化矽隨後以熱磷酸去除之； B ，其中該B-B’方向製作方法包含下列步驟： 晶矽方Ϊ製程一：如A-A，方向製程六形成第一層電荷儲存層、多 k後全面性沈積氮化矽以為硬遮光膜； ’方向制4口 - · t 表私一·氮化矽以光阻定義、蝕刻、光阻去除，使其形 B B， 成閘極區域； 方向4程三：姻氮切當硬遮細，把多晶抑離子綱 b_b， 定義出來； Β·Β，ί Ϊ=四：淺輯隔離區域以高密度賴沈積氧化物填滿； "1¾五·向密度電漿沈積氧化物以化學機械研磨加以平 坦化，且高密度電漿沈積氧化物以蝕刻回蝕到 氮化矽界面之高度，該氮化矽隨後以熱磷酸去 R D， 除之； 七方向|g ^丄· ，方向製^、··積第二層電荷儲存層、遙晶層以及氮化石夕； ^七·氮化石夕以光阻定義並以離子侧來形成閘極區 B七，方向剪。·域； 皸\·以可斜角離子植入形成汲極和源極。 P〇70〇2〇-tw 6 200847406 有關本發明之詳細特賴實作，賊合圖 =二;峨以使任何熟f相關技藝者了=之技 術内备並據以化’且根據本說明#所揭露之内容及圖式，任何 熟習相關技藝者可㈣地轉本發_關之目的及優點。 【實施方式】 請，閱圖-所示’係為本發明之結構剖面示意圖。 隹且31 SONOS式快閃記憶體結構具有一下部s〇N〇s型快 閃記憶體元件彳與-上部SON〇s频閃記麵元件3，而其結 構由下而上之順序包括： 、、一石夕基體層11，用於當作下部s〇N〇Sfi快閃記憶體元件] 之通道，該通道兩側設有一汲極1Ή及一源極112; 一第一 ΟΝΟ (氧化層-氮化矽_氧化層）12，用於當作下部 S0N0S ^[快閃$憶體元件1之電荷儲存層cl，·該電荷儲存層ip T以疋一奈米結晶體(Nano_crystal)、可以是一豐石夕氧化物(s卜rjch Oxide, Si2_x〇)、也可以是一含氫氧化物(H+ c〇ntaNng 〇χ_所取 代。 一控制閘極層21 ’用於隔離下部S0N0S型快閃記憶體元件 1及上部S0N0S型快閃記憶體元件3，而該控制閘極被下部 S0N0S型快閃記憶體元件1及上部s〇N0S型快閃記憶體元件3 所共用，ΰ亥控制閘極層21係由一多晶石夕2所形成，且控制閘極層 21之兩端分別填滿一高密度電漿沈積氧化物(High Density
Plasma Chemical Vapor Deposition, HDP-CVD)211，該高密度電 漿沈積氧化物211也可以用一四乙基正矽酸鹽
7 P070020-TW 200847406 (Tetraethylorthosilicate，TEOS)或其它具有良好填洞能力之介電 層所取代。 一第二ΟΝΟ(氧化層-氮化石夕氧化層）32，用於當作上部 SONOS型快閃記憶體元件3之電荷儲存層321;該電荷儲存層 321可以是一奈米結晶體(Nano-crysta丨）、可以是一豐矽氧化物 (Si-rich Oxide，SLO)、也可以是一含氫氧化物(H+^〇nta丨门丨叩 Oxide)所取代。 一磊晶層31，用於當作上部S0N0S型快閃記憶體元件3之 通道，該通道兩侧有一汲極311及一源極312。 本發明具有數個電壓節點可讓上部S〇N〇S型快閃記憶體元 件1及下部SONOS型快閃記憶體元件3分別單獨工作。而上、 下兩快閃記憶體元件之右半段位元與左半段位元也可分別控制而 不會相互干擾。 凊參閱圖二所示，係為本發明之上視佈局示意圖。 堆疊型SONOS式快閃記憶體結構之製作方法，可由A-A，方 向製程與日_日’方肖製程來看。首齡^_(AGt|ve A「ea， 與淺渠溝隔離(Shallow Trench Isolation, STI)區域 42 會在 A-A，方 向形成’隨後以硬遮光膜(Hardmask)在B-B，方向形成閘極區域 43 〇 請參閱圖三，係為本發明A_A，方向製作流程示意圖。 A-A’方向製作方法之步驟包含下列製程： A-A’方向製程一：沈積電荷儲存層、多晶矽以及氮化矽1〇〇〇 ; 如圖二A所示，第一 0N0 (氧化層_氮化矽_氧化層)12沈積在 空白石夕基體11做為下部元件之電荷儲存層121。再沈積多晶矽2。
P070020-TW 200847406 最後再沈積氮化矽4，而該氮化矽4之厚度為2〇〇〜3〇〇nm，並將 其疋義為主動區域41/淺渠溝隔離區域42之钱刻硬遮光膜。 八中"亥電荷儲存層12可以是一奈米結晶體(Nano-crystal)、 可以=一豐矽氧化物(Si-rlch Oxide，Sb-X〇）、也可以是一含氫氧化 物(H Containing 〇xjde)相互取代。 / A A方向製程二：氮化石夕以光阻定義、颠刻、光阻去除，使其 形成主動區域/淺渠溝隔離區域1001 ; …如圖三8所示，以光阻在氮化石夕4上定義出主動區域41/淺 厂溝隔離區域42。空曠區之氮化;㈣由蝴絲，而停在多晶石夕 上以露出淺渠溝隔離區域42以便隨後之雜體Μ侧。去除 光阻以露出殘留之氮化石夕4。 j向I&二利用氮化⑪當硬遮光膜，㈣晶％以離子餘 刻定義出來1002。 用離子所7F ’多晶♦ 2相氮切4當作硬遮光膜，再利 層)12。 定義，該蝕刻停在第一 〇N〇 (氧化層-氮化石夕-氧化 1003。向^四，基體以離子糊，並形成淺渠溝隔離區域 隔離區=所不’將雜體11以離子侧5，使其形成淺渠溝 觸从’方向製程五··嶋晴以高密度電漿沈積氧化物填滿 纽ί ^三Ε所示’當魏體彳1離子_5之後，必須使用氧化 來t補離子蝕刻對矽基體U 、 衣曲之知傷，同時可形成角之圓化
P070020-TW 9 200847406 (Corner Rounding)。淺渠溝可填入高密度電漿沈積氧化物211以 形成隔離區，隨後用高溫退火使之緻密化。其中該高密度電漿沈 積氧化物211可用一四乙基正矽酸鹽取代之。 A-A’方向製程六··高密度電漿沈積氧化物以化學機械研磨加以 平坦化’且面禮、度電漿沈積氧化物以钱刻回触到氮化砍界面之高 度，該氮化矽隨後以熱磷酸去除之1〇〇5 ; 圖二F所示’利用化學機械研磨（Chemical Mechanical Polishing)將高密度電漿沈積氧化物211平坦化，再將高密度電漿 沈積氧化物211以蝕刻回蝕到氮化矽4界面之高度，該氮化矽4 隨後以熱磷酸去除之。 請參閱圖四，係為本發明B—B，方向製作流程示意圖。 B_B’方向製作方法之步驟包含下列製程： B-B’方向製程一··全面性沈積氮化矽於圖三F所形成之結構 以為硬遮光膜2000 ; 如圖四A所示，全面性沈積氮化矽4於多晶矽2，而該氮化 矽4之厚度為200〜300nm，並將其定義出閘極區域43。 B-B方向製程二··氮化石夕以光阻定義、姓刻、光阻去除，使 其形成閘極區域2001 ; 如圖四B所示，以光阻在氮化石夕4上定義出問極區域43。空 礦區之氮切4由侧去除，並去除絲以露域留之氮化石夕4。 B B方向製私二：利用氮化石夕當硬遮光膜，把多晶石夕以離子 餘刻定義出來2002 ; 0四C所示’夕晶石夕2會以氮化石夕$當硬遮光膜，再利用 離子餘刻5定義，該触刻停在第一 〇N〇 (氧化層-氮化化氧化
P070020-TW 10 200847406 層)12。 B-B’方向製程四 填滿2003 ; ··淺渠溝隔離區域以高密度電漿沈積氧化物 $如圖四▲〇所示，使用氧化來修補離子韻刻對侧壁表面之 tid!度電漿氧化物211以形成隔離層。其中該高密度 電水沈積魏物211可用—四乙基正械鹽取代之。 方向製私五.向岔度電漿氧化物以化學機械研磨加以平 坦化，f高密度錢沈積氧化物⑽刻回侧氮切界面之言 度該氮化石夕隨後以熱磷酸去除之2004，· •如圖四E所示，利用化學機械研磨(Chemical Mechanical 將則面沈積之氧化物21彳平坦化，再將高密度電漿沈積 乳11以姓刻回餘到氮化石夕4界面之高度，該氮化石夕4隨後 以熱磷酸去除之。 您俊 —到達該製程，其下部s〇N〇s型快閃記憶體元件]結構大體 已完成，除了汲極111及源極112之摻雜外。此摻雜將於上部 SONOS型快閃記憶體元件3結構完成後一併形成。 B方向製私，、·沈積電荷儲存層、磊晶層及氮化矽。 如圖四F所示，沈積第二〇N〇 (氧化層_氮化秒_氧化層)32在 控制閘極2與高密度賴氧化物21隔離層上以為上部s〇n〇s型 决門義體元件3之電荷错存層321。其沈積方法與前述第一層 ΟΝΟ (氧化層_氮终氧化層)12相同，故不膽述。隨後沈積蠢 晶層31及氮化石夕4於第二〇Ν〇 32上。 上部SONOS型快閃記憶體元件3，會與下部s〇N〇s型快 閃記憶體元件1背對背堆疊。
P070020-TW 11 200847406 極區m向製％七：氮切以光阻定義並以離子_來形成閘 如_ G所7^ ’氮切4以細定義出f雜區域43，p遺後以 • =1 日層&、第二⑽（―夕氧化 H、)r2沈積氧化物211、第一0N0(氧化層-氮化石夕_ 石夕基體11上形成一淺渠溝隔離區域42。 絲溝隔雜域42之深度必須精確計算露出之石夕基體”以便 i 源極m之離子植入及隨後之橫向擴散([相 usion)而達到元件工作時通道之形成。 B-B，方向製程八：以高斜鱗子植入形成汲極與源極肅。 Z四Η所示’利用高斜角離子來植入，以形成沒極悧與 =已完^程，本發爾㈣㈣糊咖結構 為之#叙盘 ^者在不脫離本發明之精神和範圍内，所 利伴t R均屬本發明之專梅護範圍，因此本發明之專 呆4乾_視本說明書所附之申請專利範圍所界定者為準。專 【圖式簡單說明】 圖一係為本發明之結構剖面示意圖。 圖二係為本發明之上視佈局示意圖。 圖三係為本發明之Α·Α，方向製作流程示意圖。 明之Α_Α，方向製程一結構示意圖。 明之Μ方向製程二結構示㈣ 圖二C係為本發明之Α_Α，方向製程三結構示意圖。
P070020-TW 12 200847406 圖二D係為本發明之A_A，方向 圖二E係為本發明之四、、、°構示意圖 圖三「係躲發攸从，麵=五結構示意圓 圖四係為本㈣之Β_Β，方、=簡示意圖。 圖四Α係為本發明之Β_β，方^ 圖二 圖四Α係為本發明之Β_β 4不思圖° 圖四A係為本發明之B_B示意圖。 圖四A在盔士政αα i η〜 χ孝王一、、、吉構示意圖。 圖四Α係為本發明之Β_Β，方向二 圖四Α係為本發明之Β_Β，二^ 圖四Α係為本發明之Β_Β 構不思圖。 .八結構示意圖 圖四Α係為本發明之Β_Β，料=七結構示意圖。 【主要元件符號說明】 1- 下部SONOS型快閃記憶體元件 11- 矽基體 111 •汲極112•源極 12- 第一 ΟΝΟ 121_電荷儲存位置 2- 多晶石夕 21 -控制閘極層 211-高密度電漿沈積氧化物 3- 上部SONOS型快閃記憶體元件 13 200847406 31 -蠢晶層 311-汲極 312-源極 32-第二〇N〇 321-電荷儲存位置 4_氮化矽 41- 主動區域 42- 淺渠構隔離區域 43- 閘極區域 5- 離子蚀刻 6- 高斜角離子植入 1000- A-A’方向製程一 1001- A-A方向製程二 1002_A-A’方向製程三 1003_A-A’方向製程四 1004 A-A’方向製程五 1005-A-A’方向製程六 2000- B-B’方向製程一 2001- B-B，方向製程二 2002- B-B’方向製程三 2003- B-B’方向製程四 2004- B-B’方向製程五 2005- B-B’方向製程六 2007-B-B’方向製程七
14 P070020-TW
Claims (1)
- 200847406 十、申請專利範圍： 1· -種堆疊型S〇N〇S式快閃記憶體結構，具有一下部s〇n〇s 型快閃記憶體與-上部S0N0S型快閃記憶體之結構元件，而 該SONOS式快閃記憶體之結構由下而上之順序包括· ' 一縣體層’用於當作下部S0N0S型快閃記憶體元件之通 道，該通道兩侧設有一汲極及一源極； -第- ΟΝΟ (氧化層_氮切_氧化層），用於當作下部s〇n〇s 型快閃記憶體元件之電荷儲存層； -控制閘極層，用於隔離下部S0N0S錄閃記憶體及上部 S0N0S型快閃記憶體，而該控制閘極被下部及上部s〇n〇s 型快閃記憶體所共用； -第二0N0 (氧化層-氮化梦-氧化層），用於當作上部s〇n〇s 型快閃記憶體元件之電荷儲存層； • _蟲晶層，用於當作上部s〇N〇s型快閃記憶體元件之通道， 該通道兩侧设有"^ >及極及'—源極。 2_如申請專利範圍第1項所述之堆疊型s〇N〇s式快閃記憶體結 C 構，其中該上部SONOS型快閃記憶體元件，會與 型快閃記憶體雜背對背堆疊。 pso 3.如申請專利範圍第1項所述之堆疊型s〇N〇s式伊 構，其中該第一〇N〇之電荷儲存層可以是一奈米結晶體;… 4·如申請專利範圍第1項所述之堆疊型s〇N〇s式快閃記憶體結 構，其中該第一 ΟΝΟ之電荷儲存層可以是一豐矽氧化物' 5.如申請專利範圍第1項所述之堆疊型sonos式快閃記憶體結 構，其中該第一〇N〇之電荷儲存層可以是一含氫氧化物' ° P070020-TW 15 200847406 6. 如申請專利範圍第彳項所述之堆疊型s〇N〇s式 士 構，其中該控制閘極層係由一多晶矽所形成。 。心^ 7. 如申請專利細第彳顧述之堆疊型s〇N〇s式快閃記憶體結 構’其愧控制閘極層兩端分別填滿一高密度電漿沈積氧化物。 • ^申請專利範圍第7項所述之堆疊型s〇N〇s式記 :其中該高密度電裝沈積氧化物也可用一四乙基= 9· ^^咖第1項所述之堆疊型S〇N〇S式快閃記憶體結 1〇 士由、对二〇N〇之電荷儲存層可以是—奈米結晶體。 ^ Z纖圍第1項所叙堆疊型S〇N〇S式_記憶體結 11士申1^韻—〇Ν〇之電荷儲存層可以是—秒豐氧化物。 〇之電荷贿層可以是—錢氧化物。 方A制豐型S〇N〇S式快閃記憶體結構之製作方法，分為A-A， 體與B_B’方向製程，使其產生下部S〇N〇S型快閃記憶 ^牛，、上部SONOS型快閃記憶體元件之結構； A、:該二，方向製作方法包含下列步驟： ·沈積電荷儲存層、多晶梦以及氮化石夕； 向製程二：氮化石夕以光阻定義、餘刻、光阻去除，使其 ，動區域/淺渠溝隔離區域； 利用氮化石夕當硬遮光臈，把多晶矽以離子蝕 亥彳定義出來； A_A，方向王·矽基體以離子蝕刻，並形成淺渠溝隔離區域； "五·淺渠溝隔離區域以高密度電漿沈積氧化物填 16 P070020-TW 200847406 ， 滿； AA方向製程六：高密度電漿沈積氧化物以化學機械研磨加以 平坦化，且高密度電漿沈積氧化物以蝕刻回 . 蝕到氮化矽界面之高度，該氮化矽隨後以熱 磷酸去除之； -中4 B_B’方向製作方法包含下列步驟： B_B’方向製程二： B_B，方向製程三： 向製程四： 方向製程五: B'B>向製程六： B~B’W製程七： B方向製程一：如A_A’方向製程六，全面性沈積氮化矽於其 . 上； 氮化石夕以光阻定義、触刻、光阻去除，使其 形成閘極區域； 利用氣化石夕當硬遮光膜，把多晶石夕以離子I虫 刻定義出來； 淺渠溝隔離區域以高密度電漿沈積氧化物填 滿； 高密度電漿沈積氧化物以化學機械研磨加以 平坦化，且尚密度電漿沈積氧化物以蝕刻回 蝕到氮化矽界面之高度，該氮化矽隨後以熱 構酸去除之； 沈積電荷儲存層、磊晶層以及氮化矽； 氮化矽以光阻定義並以離子蝕刻來形成閘極 區域； 向製程八：以高斜角離子植入形成汲極和源極。 結構^項^之堆疊型S0N0S式快閃記憶體 ' /，’、中该上部s〇N〇s型快閃記憶體元件結 P070020-TW 200847406 構，會與下部SONOS型快閃記愔鹏_ 14=申請專_第12項所述之堆疊 豐石夕氧^ 製程之電荷储存層可以是- 16=申請專利範圍第12項所述之堆的 ::r物方法’其中該—之電荷蝴= 物可用—四乙基正石夕酸鹽取代。衣私之^度電聚沈積氧化 12 SQNQS式快閃記憶體 方法，其中該Μ方向製程之電荷儲存層可以是一 1^Itfrr'® *12 s〇n^ 豐石夕氧=方法，其找Β·Β，方向製程之電荷儲存層可以是一 20iijt專利範圍第12項所述之堆疊型s〇n〇s式快_體 妓，其找β·β，扣錄之電存層可以是一 sonos I作方法’其中該B_B，方向製程之高密度料沈積氧化 P070020-TW 18 200847406 物可用一四乙基正矽酸鹽取代。 19 P070020-TW
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| TW96117928A TWI332261B (en) | 2007-05-18 | 2007-05-18 | A fabrication method of stacked multibit sonos type flash memory |
Applications Claiming Priority (1)
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ID=44823510
Family Applications (1)
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| TW96117928A TWI332261B (en) | 2007-05-18 | 2007-05-18 | A fabrication method of stacked multibit sonos type flash memory |
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| TW (1) | TWI332261B (zh) |
-
2007
- 2007-05-18 TW TW96117928A patent/TWI332261B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TWI332261B (en) | 2010-10-21 |
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