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TW200834894A - Non-volatile memory devices and methods of manufacturing the same - Google Patents

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Publication number
TW200834894A
TW200834894A TW096149592A TW96149592A TW200834894A TW 200834894 A TW200834894 A TW 200834894A TW 096149592 A TW096149592 A TW 096149592A TW 96149592 A TW96149592 A TW 96149592A TW 200834894 A TW200834894 A TW 200834894A
Authority
TW
Taiwan
Prior art keywords
layer
pattern
volatile memory
gate electrode
memory device
Prior art date
Application number
TW096149592A
Other languages
English (en)
Inventor
Dong-Hyun Kim
Chang-Jin Kang
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200834894A publication Critical patent/TW200834894A/zh

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Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/69IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
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    • H10D30/694IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/031Manufacture or treatment of data-storage electrodes
    • H10D64/037Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

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Description

200834894 九、發明說明: 【發明所屬之技術領域】 本發明係關於非揮發性記憶體裝置及其製造方法。更特 定而言,本發明係關於包含一電荷捕獲層之非揮發性記情 體裝置及其製造方法。 °心 【先前技術】 ‘ 積體電路(例如,半導體)記憶體裝置一般分類為揮發性 或非揮發性記憶體裝置。揮發性記憶體裝置(例如,動離 _ 隨機存取記憶體(dram)裝置及靜態隨機存取記憶體 (SRAM)裝置)具有相對高的輸入/輸出(1/〇)速度。然而,揮 發性半導體記憶體裝置在斷電時丟失儲存於其中之資料。 另一方面,雖然非揮發性記憶體裝置(例如,電可擦除可 程式化唯讀記憶體(EEPROM)裝置及/或快閃記憶體裝置) 通常具有相對慢的I/O速度,但非揮發性記憶體裝置能夠 在斷電時維持儲存於其中之資料。 φ 在EEPR〇M裝置中,資料係以電方式儲存,亦即,藉由 一富勒-諾德漢(F-N)隧穿機制及/或一通道熱電子注入機制 進行程式化或擦除。快閃記憶體裝置一般分類為一浮動閘 , 極類型或一電荷捕獲類型,諸如,矽-氧化物-氮化物-氧化 , 物半導體(SONOS)類型裝置或金屬-氧化物-氮化物_氧化物 半導體(MONOS)類型裝置。 電荷捕獲類型非揮發性記憶體裝置通常包含:一隧穿絕 緣層,其形成於一半導體基板之一通道區上;一電荷捕獲 層,其用於自該通道區捕獲電子;一介電層,其形成於該 127957.doc 200834894 電荷捕獲層上;一閘電極,其形成於該介電層上;間隔 物,其形成於該閘電極之侧壁上;及源極/汲極區,其毗 鄰該通道區形成於該半導體基板之表面部分。 當熱應力施加至電荷捕獲類型非揮發性記憶體裝置時, 該電荷捕獲層中所捕獲之電子可橫向擴散,此可使該非揮 發性記憶體裝置之高溫應力(HTS)特性劣化。舉例而言, 當一非揮發性記憶體裝置維持在一約200°C之溫度達約2小 時時,該非揮發性記憶體裝置之臨限電壓可顯著減小。舉 例而言,當重複實施一非揮發性記憶體裝置之程式化及擦 除作業約1000至約1200次且該非揮發性記憶體裝置接著維 持一約20(TC之溫度達約2小時時,該非揮發性記憶體裝置 之臨限電壓可顯著減小。 為限制電子之橫向擴散,可移除記憶體單元之間的電荷 捕獲層之部分。然而,一用於部分地移除該電荷捕獲層之 部分之蝕刻製程係難以控制,此乃因在一用作該電荷捕獲 層之氮化矽層與一用作該隧穿絕緣層之氧化矽層之間的蝕 刻選擇性通常頗小且該電荷捕獲層一般極薄。此外,在蝕 刻該電荷捕獲層時可能損壞該隧穿絕緣層。 【發明内容】 在本發明之一些實施例中,一非揮發性記憶體裝置包 含:一隧穿絕緣層,其處於一基板之一通道區上;一電荷 捕獲層圖案,其處於該隧穿絕緣層上;及一第一阻播層圖 案,其處於該電荷捕獲層圖案上。第二阻擋層圖案緊鄰該 電荷捕獲層圖案之側壁處於該隧穿絕緣層上。該等第二阻 127957.doc 200834894 擋層圖案經組態以限制在該 子之橫向擴散。_ f1 ^圖案令所捕獲之電 政 μ電極處於該第 第二阻擋層圖荦 拉層圖案上。該等 子之橫向擴散。 捕獲層圖案中所捕獲之電 在進-步實施例中,該非揮 進一步包+ —胃如 。己體裝置在閘電極上 ^ s硬遮軍。在該閘電極與該硬遮罩 亂化物層圖案以限制該閘電 3 广本而、μ π 4人 心乳化。該閉電極之側壁 (表面)上可包含間隔物且一 ^丨丑稽層圖案可設置於續闡 電極及該等間隔物之下。該等門隐% 置於省閘 ^ ^寺間隔物可係氧化矽。該等間 隔物可包含在該閉電極之侧壁(表面)上之氮化物間隔物及 在该等虱化物間隔物上之氧氮化物間隔物。 Φ 在其他實施例中’該間電極係摻雜有雜.質之多晶石夕、金 屬、金屬氮化物、金屬氧化物、金屬氧氮化物及/或金屬 矽化物。該閘電極可係鈦(Ti)、氮化鈦(TiN)、鈕(Ta)、氮 化鈕(TaN)、鎢(W)、氮化鎢(WN)、铪(Hf)、鈮⑽)、鉬 (Mo)、氮化銦(m〇2N)、一氧化釕(Ru〇)、二氧化釕 (Ru02)、銥(lr)、氧化銥(Ir〇2)、鉑(pt)、鈷(c〇)、鉻(⑺、 鈦I呂(ΊΠβΑΙ)、氮化鈦銘(τί2Α1Ν)、|巴(Pd)、石夕化鹤(wSi)、 矽化鎳(NiSi)、矽化鈷(c〇Si)及/或矽化钽(TaSi)。 在進一步實施例中,該第一阻擋層圖案(例如,金屬氧 化物、金屬氧氮化物、金屬氧化矽及/或金屬氧氮化矽)具 有一比氮化矽之介電常數高的介電常數。該第一阻擋層圖 案可係铪(Hf)、錯(Zr)、鋁(A1)、鈕(Ta)、鑭(La)、鈽 (Ce)、镨(Pr)、鈥(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、铽 127957.doc 200834894 (Tb)、鏑(Dy)、鈥(Ho)、铒(Er)、铥(Tm)、鏡(Yb)及/或鍺 (Lu) 〇 在又其他實施例中,該電荷捕獲層圖案係一電荷捕獲材 料且該等第二阻擋層圖案係該電荷捕獲材料之氧化物。舉 例而έ ’該電荷捕獲層圖案可係氮化矽且該等第二阻擋層 圖案可係氧氮化矽。該隧穿絕緣層可包含氧化矽第一隧穿 絕緣層且該非揮發性記憶體裝置可在該第一隧穿絕緣層上
進步包含一第二隧穿絕緣層,該第二隧穿絕緣層具有一 比該第一隧穿絕緣層之厚度小的厚度且係金屬氧化物及/ 或金屬氮化物。可毗鄰該通道區在該基板之表面部分提供 源極/沒極區。 在進一步實施例中,製造一非揮發性記憶體裝置之方法 =含.在一基板之一通道區上形成一隧穿絕緣層、在該隧 牙絶緣層上形成一電荷捕獲層並在該電荷捕獲層上形成一 阻擋層。在該阻擋層上形成—閘電極。圖案化該阻撐層以 在=電荷捕獲層與該閘電極之間形成一第一阻擋層圖案並 «該電荷捕獲層之部分以在該第—阻擋層圖案下方形成 一電荷捕獲層圖案。緊鄰該電荷捕獲層圖案之側壁形成第 二阻擋層圖㈣_在該電荷_層圖案巾所_之電子 ::向擴散。該等第二阻擋層圖案可阻止該電荷捕又獲層圖 案中所捕獲之電子之橫向擴散。 在其他實施例中,形成該閘電極包含:在該阻擋層上形 成-閘極導電層、在該閘極導電層上形成—硬遮罩及使用 該硬遮罩作為一钱刻遮罩姓刻 』孩閘極導電層以形成該閘電 127957.doc 200834894 極可在邊閘極導電層上形成一層氮化物層以限制該閘電 極之氧化。可在該閘電極之側表面上形成間隔物且可使用 該等間隔物作為蝕刻遮罩圖案化該電荷捕獲層。 在又進一步實施例中,形成該等第二阻擋層圖案包含: 使該電何捕獲層之曝露部分氧化且該電荷捕獲層圖案在該 等第二阻擋層圖案之間的第一阻擋圖案下方延伸。使該電 荷捕獲層之曝露部分氧化可包含使用氧自由基使該電荷捕 獲層之曝露部分氧化。使該電荷捕獲層之曝露部分氧化可 包含使用氧氣(〇2)及氫氣(H2)等反應性氣體使該電荷捕獲 層之所曝露部分氧化。使該電荷捕獲層之曝露部分氧化可 包含使該電荷捕獲層之曝露部分在一約8〇〇。〇至約 之溫度下氧化。使該電荷捕獲層之曝露部分氧化可包含使 該電荷捕獲層之曝露部分在一包括氧氣(〇2)、臭氧(〇3)、 水条汽(H2〇)、一氧化氮^〇)及/或氧化氮(仏〇)之氣體氣 氛下氧化。 【實施方式】 下文參照其中顯不本發明之實施例之隨附圖式更全面地 闡述本發明。然而,本發明可實施為許多不同形式,且不 應視為僅限於本文所闡明之該等實施例。相反,提供該等 實施例以便使此揭示内容透徹且完整,並將向熟習此項技 術者全面傳達本發明之範疇。在該等圖式中,為清楚起 見,可放大層及區域之大小及相對大小。 應理解,當稱一元件或層,,在,,另一元件或層"上,,或,,連接 至"或"耗合至”另一元件或層時,該元件或層可直接在其 127957.doc -10- 200834894 他元件或層上、連接至或耦合至其他元件或層,或可存在 介入元件或層。反之,當稱一元件”直接在”另一元件或層 π上"、π直接連接至”或”直接耦接至”另一元件或層時,則 不存在介入元件或層。在所有圖式中,相同參考編號指代 相同元件。如本文中所使用,措詞"及/或"包含所列舉相關 物項中一個或多個物項之任一及全部組合。
應理解,雖然本文中可使用第一、第二等措詞來闡述各 種元件、組件、區域、層及/或區段,但該等元件、組 件、區域、層及/或區段不應受限於該等措詞。該等措詞 僅用於將—個元件、組件、區域、層或區段與另一區域、 層或區段區分開。因而,可將下文中所討論之第一元件、 組件、區域、層或區段稱作一第二元件、組件、區域、層 或區段,此並不背離本發明之教示σ 為便於闡述,本文可使用例如”在···之下 在…下方 ’’下部”在···上方"、"t邮" 上彳及類似詞等空間相對性措詞 來閣述如圖中所圖解說明之—個元件或形體相對於另一元 之關係。應理解,該以間相對性措詞意欲囊括 二::描述之定向外裝置在使用或運作中之不同定 在’右將在圖式中之裝置反轉,則描述為"在" 他元件或形體”上方”。J 件將定向於,,在"其 Μ古 而’例示性措詞”在..·下方"可囊 及下方兩種定向。裝置亦可 -度或處於其他定向)且可相應地解釋本他方式定向(旋轉 性描述語。 睪本文所用空間相對 127957.doc 200834894 本文中所使用之術語僅係出於闡述特定實施例之目的而 亚非意欲限定本發明。如本文中所使用,單數形式"一 (a)”、”一(an)”及”該(the)”亦意欲包含複數形式,除非上下 文明確以其他方式指明。應進一步理解,當在本說明書中 使用措詞,,包括(comprises)”及/或,,包括(c〇mprising),,時,其 係載明存在所述形體、整數、步驟、運作、元件及/或組 件仁並不排除存在或添加一個或多個其它形體、整數、步 驟、運作、元件、組件及/或其群組。 本文參照示意性圖解說明本發明之理想化實施例(及中 間結構)之剖面圖解說明闡述本發明之實施例。因此,預 计會因(例如)製造技術及/或公差而使圖解說明中之形狀有 所變化。因而,本發明之實施例不應視為限於本文所圖解 況明之區域之特定形狀而應包含(例如)因製造而導致之形 狀偏差。舉例而言,一圖解說明為一矩形之植入區域將通 常具有圓形或曲線形形體及/或在其邊緣處存在一植入濃 度梯度而非自植入區域至非植入區域之二元變化。同樣, 一藉由植入形成之隱埋區域可於該隱埋區域與透過其進行 該植入之表面之間之區域中產生某種植入。因而,圖中所 圖解說明之該等區域本質上係示意性,且其形狀並非意欲 圖解說明一裝置之一區域之實際形狀且並非意欲限定本發 明之範疇。 除非另有規定,否則本文中所使用之全部措詞(包括技 術措詞與科學措詞)具有與熟習本發明所屬技術領域者所 通常理解之相同含義。應進一步理解,應將措詞(諸如常 127957.doc -12- 200834894 用字典中所界定之彼等措詞 Ά rh ^ go ^ )解釋為具有與其在相關技術 及此況明書之背境中含 3義相一致之含義,而不應以理相 化或過分形式备夕立#十★ ^ ^ 丨匕之思義來解釋,除非本文中明確界定如 此0 圖1至圖6係圖解說明根據本發明之-些實施例之-非揮 發性記憶體裝置及一製造一非揮發性記憶體裝置之方法之 剖面圖。
參照圖1,可形成一隔離層以在一積體電路基板1〇〇(例 如,一矽晶圓)之一表面部分中界定一有源區域。舉例而 吕’该隔離層可藉由一局部矽氧化(L〇C()s)或一淺通道隔 離(STI)製程形成於半導體基板1〇〇之表面部分中。 可在半導體基板100上順序形成一隧穿絕緣層1〇2、一電 荷捕獲層104、一阻擋層106、一閘極導電層108及一硬遮 罩層110。 隧穿絕緣層102可包含氧化矽(Si〇2),且可藉由一熱氧化 製程予以形成至一約20A至約80A之厚度。舉例而言,可 在半導體基板100上形成隧穿絕緣層102至一約35A之厚 度。 根據本發明之一些實施例’可在隨穿絕緣層1 〇 2上進一 步形成一第二隧穿絕緣層以減小隧穿絕緣層102之一漏電 流(換言之,層1 02可係一多層結構)。該笫二隨穿絕緣層可 具有一小於隧穿絕緣層102之厚度的厚度且可包含金屬氧 化物及/或金屬氮化物。舉例而言,可藉由一原子層沈積 (ALD)製程形成該第二隧穿絕緣層至一約5A至約15入之厚 127957.doc -13- 200834894 度,且可包含氧化銘、氮化銘、氧化錯、氧化组、氧化鈦 及/或類似材料。因而,該等材料可單獨或以其之一組合 使用。 電荷捕獲層H)4可經形成以自半導體基板謂之—通道區 捕獲電子。舉例而言’電荷捕獲層104可在隧穿絕緣層1〇2 上形約2〇A至約100A之厚度且可包含氮化石夕(SiN)。舉 例而α,可藉由一低壓化學氣相沈積(LpcvD)製程形成電 荷捕獲層104至一約70A之厚度。 _ 根據本發明之—些實施例,電荷捕獲層1G4可包含奈米 晶材料。舉例而言,電荷捕獲層104可包含奈米晶石夕、奈 米晶石夕錯、一奈米晶金屬、奈米晶錯及/或類似材料。此 外’電荷捕獲層104可包含富矽氧化物。 根據本發明之再其他實施例,電荷捕獲層1〇4可包含一 高k介電材料,該高|^介電材料具有一比氮化矽之介電常數 高的介1:常數k。該高k材料之實例可包含金屬氧化物、金 • 4氧氮化物、金屬氧切、金屬氧氮切及/或類似材 料。因而,該等材料可單獨或以其之一組合使用。可用作 該高k材料之金屬之實例可包含铪(Hf)、鍅(Zr)、鋁(A1)、 钽(Ta)、鑭(La)、鈽(ce)、镨(Pr) ' 鈥(Nd)、釤(8叫、銪 • (EU)、釓(Gd)、試(Tb)、鏑(Dy)、欽(Ho)、铒(Er)、铥 (Tm)、鏡(Yb)、縳(Lu)及/或類似金屬。因而,該等材料可 早獨或以其之一組合使用。 阻擋層106可經形成以在電荷捕獲層1〇4與閘極導電層 108之間提供電絕緣。阻擋層1〇6可包含氧化矽。當氧化矽 127957.doc -14- 200834894 層用作阻擋層106時,該氧化矽層可具有一比隧穿絕緣層 102之厚度厚的厚度。 根據本發明之一些實施例,阻擋層106可包含一高匕材 料,該兩k材料具有一比氮化矽之介電常數高的介電常數 k。舉例而言,阻擋層1〇6可包含金屬氧化物、金屬氧氮化 物、金屬氧化矽、金屬氧氮化矽及/或類似材料。因而, 該等材料可單獨或以其之一組合使用。一可用於阻擋層 106之金屬之實例可包含铪(Hf)、鍅(Zr)、鋁(A1)、钽 (Ta)、鑭(La)、鈽(Ce)、镨(Pr)、鈥(Nd)、釤(Sm)、銪 (Eu)、釓(Gd)、铽(Tb)、鏑(Dy)、鈥(H〇)、铒(以)、铥 (Tm)、镱(Yb)、鑄(lu)及/或類似金屬。因而,該等材料可 單獨或以其之一組合使用。 此外,阻擋層106可具有一比隧穿絕緣層1〇2之介電常數 咼的介電常數k。舉例而言,當阻擋層! 〇6包含氧化矽時, 阻擋層106可包含氧化鋁且可形成在電荷捕獲層1〇4上至一 • 約1〇〇A至約400A之厚度。在一些實施例中,可藉由一化 學氣相沈積(C VD)製程及/或一 ALD製程在電荷捕獲層i 〇4 上形成阻擋層106至一約200A之厚度。 閘極導電層1 〇8可包含摻雜有雜質之多晶矽、金屬、金 • 屬氮化物、金屬氧化物、金屬氧氮化物、金屬矽化物及/ 或類似材料。舉例而言,閘極導電層1〇8可包含鈦(Ti)、氮 化鈦(TiN)、鈕(Ta)、氮化鈕(TaN)、鎢(w)、氮化鎢 (WN)、铪(Hf)、鈮(Nb)、鉬(M〇)、氮化鉬(M〇2N)、一氧化 釕(RuO)、二氧化釕(Ru〇2)、銥(Ir)、氧化銥(ir〇2)、鉑 127957.doc -15- 200834894 (pt)、鈷(c〇)、鉻(Cr)、鈦鋁(Ti3A1)、氮化鈦鋁(Ti2AiN)、 鈀(Pd)、矽化鎢(WSi)、矽化鎳(Nisi)、矽化鈷、矽 化!一(TaSi)及/或類似材料。因而,該等材料可單獨或以其 之一組合使用。 舉例而言,閘極導電層108可包含一層氮化鈕層及一鎢 層。該氮化鈕層可被形成至一約2〇〇人之厚度,且可用作阻 擋層106與該鎢層之間的一金屬障壁層。可在該氮化鈕層 上形成該鎢層至一約3〇〇A之厚度。 根據本發明之一些實施例’可形成一金屬矽化物層⑼ 如,一石夕化鶴層、一石夕化组層、一石夕化始層、一石夕化欽層 及/或類似層)替代鶴層。此外’―層氮化鶴層(其可在該氮 化鈕層與該鎢層之間用作一黏附層)可形成至一約π入之厚 度。 更遮罩層110可包含氧化石夕及/或氮化石夕且可藉由一 製程形成至一約200Α至約ι,00〇Α之厚度。 參照圖2,藉由一微影姓刻製程可在硬遮軍層u〇上形成 -光㈣案。硬遮罩層UG可使用該光阻圖案作為一㈣ 遮罩藉由一各向異性蝕刻製程進行圖案化以形成一硬遮罩 112。該光阻圖案可在形成硬料112後#由_灰化製程及/ 或一剝除製程移除。 閘極導電層1〇8可使用硬遮罩112藉由一各向異性银刻製 程進行圖案化以形成-閘電極114。此處,阻擋層刚可用 作-姓刻阻止層且在形成閘電極114時被部分移除。 如上所述,閘電極114可使用硬遮罩112藉由姓刻製程形 127957.doc -16 - 200834894 成。然而’根據本發明之一些實施例,閘電極u 4可使用 该光阻圖案藉由一蝕刻製程形成。因此,可省去用於形成 硬遮罩112之製程。 餐照圖3,可在閘電極U4及硬遮罩n2之側壁(表面)上 形成間隔物116以完成一閘電極結構。根據本發明之一些 貝知例可在硬遮罩112、閘電極114及阻擔層1 〇 6之曝露 部分106a上形成一間隔物層。該間隔物層可包含氮化矽且 可藉由一 LPCVD製程形成。該間隔物層可藉由一各向異性 钱刻製程部分地移除以在閘電極114及硬遮罩112之側表面 上形成氮化物間隔物116。 根據本發明之其他實施例,該間隔物層可包含氧化矽, 且氧化物間隔物可形成於閘電極114及硬遮罩112之側表面 上°此外’在該等氧化物間隔物上可形成氮化物間隔物。 參照圖4,阻擋層106可使用氮化物間隔物U6&硬遮罩 Π2作為蝕刻遮罩藉由一各向異性蝕刻製程圖案化形成一 第一阻擔層圖案118。可實施該用於形成第一阻擋層圖案 118之各向異性蝕刻製程來曝露電荷捕獲層1〇4之部分 l〇4a。電荷捕獲層104可用作一蝕刻阻止層。 同時’電荷捕獲層104之一部分i〇4b(其佈置於第一阻擔 層圖案118之下.)中所捕獲之電子可朝向電荷捕獲層1〇4之 部分104a擴散。亦即,當將熱或電應力施加至該閘極結構 時,該等所捕獲之電子可能出現橫向擴散。因此,可使一 非揮發性C憶體裝置之南溫應力(HTS)特性及資料可靠性 劣化。 127957.doc -17- 200834894 因而’可移除電荷捕雜 , 了碼獲層104之曝露部分104a。然而, 田實施各向異性製程以移除電荷捕獲層⑽之一部分 l〇4a時’難以控制該蝕刻製程。此困難可係由於電荷捕獲 層104頗薄且由於隧穿絕緣層1〇2與電荷捕獲層104之間之 ㈣選擇性可能頗小。此外,隨穿絕緣層m可能由用於 移除曝露部分购之_製程損壞,此可增加隧穿絕緣層 102之漏電流。 根據本發明之一些實施例,藉由移除電荷捕獲層之 曝露部分lG4a巾之捕獲點可減小或甚至阻止電子之橫向擴 散。舉例而言,可藉由氧化製程移除曝露部分1〇钩中之捕 獲點。 參圖5,可實施氧化製程及/或熱處理以形成一電荷捕 獲層圖案120及第二阻擋層圖案122。可形成第二阻檔層圖 案122以限制或甚至阻止電子之橫向擴散。 第二阻擋層圖案122可藉由使電荷捕獲層ι〇4之曝露部分 l〇4a氧化來形成。因此,電荷捕獲層圖案ι2〇可佈置於第 二阻擋層圖案122之間。 舉例而言,可實施一使用氧自由基之自由基氧化製程。 該自由基氧化製程可在一約80(TC至約1,100°C之溫度且在 一約1 mToir至約10 Torr之壓力下實施。在一些實施例 中,該自由基氧化製程可在一約800。(:至約95〇°C之溫度 (例如,以一約900°C之溫度)下實施。 此外,可使用一包含氧氣(02)及氫氣(H2)之反應性氣體 實施該自由基氧化製程。該自由基氧化製程可使用一包含 127957.doc -18 - 200834894 一電漿源之分批型或單型氧化設屬實施。該電漿源之實例 可包含··一使用微波能量之遠程電漿產生器、一使用一射 頻(RF)電源之改良型磁控管類型(mmT)電装產生器等等。 同時’氫氣氣體之流動速率可係該反應性氣體流動速率之 約10%至約33%。 根據本發明之其他實施例,可在一相對低的溫度(例 如,一約400 C之溫度)下使用一包含氧氣(〇2)及氫氣 之反應性氣體實施一電漿氧化製程。 根據本發明之再其他實施例,可在一包含氧氣之氣體氣 氛中實施熱處理(或一熱氧化製程)。舉例而言,該熱處理 可在一約800°C至約l,l〇(TC之溫度下使用諸如氧氣(〇2)、 臭氧(〇3)、水療汽(H2〇)、一氧化氮(N〇)、氧化氮(N2⑺及/ 或類似氣體等一反應性氣體實施。因而,該等氣體可單獨 或以其之一組合使用。此外,該反應性氣體可進一步包含 一惰性氣體,例如,氮氣(N2)、氬氣(Ar)及/或類似氣體。 當電荷捕獲層104包含氮化矽時,第二阻擋層圖案122可 包含氧氮化矽。此外,雖然電荷捕獲層1〇4包含一高]^材料 或一奈米晶材料,但仍可藉由氧化製程及/或熱處理充分 移除電荷捕獲層104之曝露部分1〇4a中之捕獲點。 同時,在實施氧化製程或熱處理形成第二阻擋層圖案 122時,可使氮化物間隔物116之表面部分氧化。因而,可 在氮化物間隔物116上形成氧氮化物間隔物124。 根據本發明之其他實施例,可在閘電極丨丨4與硬遮罩112 之間形成氮化物層圖案以限制或甚至阻止閘電極〗丨4之表 127957.doc -19· 200834894 面β刀由違氧化製程氧化。亦~,參照圖!及2,當使用一 層氧化石夕層作為硬遮罩層i j 〇時,可進一步在閉極導電層 108上形成一層氮化矽層(未顯示),且該氮化物層圖案可使 用硬遮罩112作為-鍅刻遮罩藉由〆各向異性钱刻製程予 以形成。
參照圖6,在實施氧化製程及/或熱處理之後,可在半導 體基板1〇〇之表面部分形成雜質區126。雜質區126可用作 源極/汲極區。此處,可在雜質區126之間界定一非揮發性 記憶體裝置ίο之一通道區10a。雜質區126可藉由一離子植 入製程及-熱處理形成。可實施該熱處理以活化藉由該離 子植入製程植入之雜質(摻雜物)。 雖然未顯示於圖中,但在實施用於形成雜質區126之離 子植入製程之前或之後,可藉由—濕式蝕刻製程部分地移 除第二阻擋層圖案122。該濕式蝕刻製程可藉由一處理時 間加以控制。在一些實施例中,隧穿絕緣層1〇2不由該濕 蝕刻製程曝露,此可阻止隧穿絕緣層1〇2被損壞。在此情 形下,該用於形成第二阻擋層圖案i 22之氧化製程可經實 施,以使電荷捕獲層104之曝露部分1〇4a部分地氧化。舉 例而言,當使用一層氮化矽層作為電荷捕獲層1〇4時,可 在該氮化砍層之曝露部分上實施氧化製程,以使得在該氧 化製程後該氮化石夕層之剩餘部分之厚度變為小於約1〇^。 亦即,由該氧化製程形成之第二阻擋層圖案122可佈置於 該氣化石夕層之剩餘部分上。此外’一絕緣夾層(未顯示)可 在該濕式蝕刻製程後形成於第二 阻擋層圖案122之剩餘部 127957.doc -20 · 200834894 分上。因此,可藉由該絕緣夾 ㈢减小或甚至阻止電荷捕獲 層圖案1对所_電子之橫㈣散。 了捕獲 根據如上所述之本發明之一此告 ^ 二Λ施例,一弟一阻擋層圖 案可設置於一非揮發性記憶體 . … 扁置之一電何捕獲層圖案 上’且弟二阻擋層圖幸可兮 μ π 、 又置於该電荷捕獲層圖案之兩側 一而可減小或甚至阻止電荷捕獲層圖案中所捕獲電 =之橫:擴散’且可改良該非揮發性記憶體裝置之HTS特 性及可靠性。 在-製造一非揮發性記憶體裝置之方法一些實施例中, 可在-基板之-通道區上順序形成—㈣絕緣層、一電荷 、獲層及阻擋層’且可在該阻擋層上設置一閘電極。可 :案化該阻擒層以在該電荷捕獲層與該閉電極之間形成一 ^阻擋層圖案並曝露該電荷捕獲層之部分。可處理該電 仃:獲層之曝路部分以形成一用於自該通道區捕獲電子之 電何捕獲層目案及用於阻止該電荷捕獲層圖案巾所捕獲之 電子之橫向擴散之第二阻擋層圖案。 由於该等第二阻擋層圖案可藉由氧化製程形成,從而可 限制或甚至阻止對隧穿絕緣層之損壞。因❿,可減小該隧 穿絕緣層之一漏電流。 日上文係本發明之例示性說明,❿不應將其視為限制本發 明。雖已闡述本發明之數個實施例,但熟習此項技術者將 易知’可對該等實施例做出多種修改,此並不實質性背離 ^發明之新穎教示及優點。從而,所有該等修改皆意欲包 各於由中4專利範圍所界定之本發明範㈣。因此,應理 127957.doc • 21 - 200834894 解’上文僅係本發明之例示性說明而不應將本發明視為僅 限於所揭示之特定實施例,且對所揭示實施例之修改及其 它實施例皆意欲包含於隨附申請專利範圍之範疇内。本發 明由以下申請專利範圍界定,且該等申請專利範圍之等效 内谷皆包含於其中。 【圖式簡單說明】 隨著結合隨附圖式考量之以上詳細闡述,本發明之實 實施例將變得顯而易見,其中: 汽1 圖1至圖6係圖解說明根據本發明之一些實施例之一 發性記憶辦_ ¥ * ,體衣置及其之一製造方法之剖面圖。 【主要元件符號說明】 10 非揮發性記憶體裝置 10a 通道區 100 半導體基板 102 隧穿絕緣層 104 電荷捕獲層 1 〇4a 部分 104b 部分 106 阻擋層 106a 曝露部分 108 閘極導電層 110 硬遮罩層 112 硬遮罩 114 閘電極 127957.doc -22- 200834894 116 118 120 122 124 126 間隔物 第一阻擋層圖案 電荷捕獲層圖案 第二阻擋層圖案 氧氮化物間隔物 雜質區 127957.doc -23 -

Claims (1)

  1. 200834894 十、申請專利範圍·· 1 · 一種非揮發性記憶體裝置,其包括: 一隧穿絕緣層,其處於一基板之一通道區上; 一電荷捕獲層圖案,其處於該隧穿絕緣層上; 一第一阻擋層圖案,其處於該電荷捕獲層圖案上; 多個第二阻擋層圖案,其緊鄰該電荷捕獲層圖案之側 壁處於該隧穿絕緣層上且經組態以限制在該電荷捕獲層 圖案中所捕獲之電子之橫向擴散;及 一閘電極,其處於該第一阻擋層圖案上。 2·如請求項1之非揮發性記憶體裝置,其中該等第二阻擋 層圖案阻止捕獲於該電荷捕獲層圖案中之該等電子之橫 向擴散,且其中該非择發性記憶體裝置在該閘電極上進 一步包括一硬遮罩。 3·如請求項2之非揮發性記憶體裝置,其進一步包括介於 該閘電極與該硬遮罩之間一限制該閘電極之氧化之氮化 物層圖案。 4·如請求項1之非揮發性記憶體裝置,其進一步包括在該 閘電極之側壁上的間隔物,該第一阻擋層圖案設置於該 閘電極及該等間隔物之下。 5 ·如睛求項4之非揮發性記憶體裝置,其中該等間隔物包 括氧化矽。 6*如請求項1之非揮發性記憶體裝置,其進一步包括:在 該閘電極之側壁上的氮化物間隔物;及在該等氮化物間 隔物上的氧氮化物間隔物。 127957.doc 200834894 7·如請求項1之非揮發性記憶體裝置,其中該閘電極包括 摻雜有雜質之多晶矽、金屬、金屬氮化物、金屬氧化 物、金屬氧氮化物及/或金屬碎化物。 8·如請求項7之非揮發性記憶體裝置,其中該閘電極包括 鈦(Ti)、氮化鈦(TiN)、钽(Ta)、氮化钽(TaN)、鎢(W)、 氮化鎢(WN)、铪(Hf)、鈮(Nb)、鉬(Mo)、氮化鉬 (Mo2N)、一氧化釕(RuQ)、氧化釕(Ru〇2)、銥(Ir)、氧化 銥(Ir02)、鉑(Pt)、鈷(c〇)、鉻(Cr)、鈦鋁(Ti3 A1)、氮化 鈦鋁(Ti2AlN)、鈀(Pd)、矽化鎢(wSi)、矽化鎳(NiSi)、 矽化鈷(CoSi)及/或矽化钽(TaSi)。 9.如請求項1之非揮發性記憶體裝置,其中該第一阻擋層 圖案具有一比氮化矽之介電常數高的介電常數且包括金 屬氧化物、金屬氧氮化物、金屬氧化矽及/或金屬氧氮化 10 ·如請求項10之非揮發性記憶體裝置,其中該第一阻播層 圖案包括铪(Hf)、錯(Zr)、鋁(A1)、鈕(Ta)、鑭(La)、鈽 (Ce)、镨(Pr)、鈥(Nd)、釤(Sm)、銪(eu)、釓(Gd)、铽 (Tb)、鏑(Dy)、鈥(Ho)、铒(Er)、慈、镱(叫及/或 錄(Lu) 〇 11·如請求項1之非揮發性記憶體裝置,其中該電荷捕獲層 圖案包括氮化矽,且該等第二阻擋層圖案包括氧氮化 石夕。 12.如請求項1之非揮發性記憶體裝置,其中該隧穿絕緣層 包括一第一隨穿絕緣層及一處於該第一隨穿絕緣層上之 127957.doc 200834894 第二隧穿絕緣層,且其中該第—隧穿絕緣層包括氧化 石夕’且該第二隨穿絕緣層包括金屬氧化物及/或金屬氮化 物且具有-比該第一隧穿絕緣層之厚度小的厚度。 13.如請求項!之非揮發性記憶體裝置,其進一步包括毗鄰 該通道區在該基板之表面部分的源極味極區。 Η·如請求W之非揮發性記憶體裝置,其中該電荷捕獲芦 圖案包括-電荷捕獲材料,且其中該等第二阻擋層圖案
    包括該電荷捕獲材料之氧化物。 〃 15· —種製造一非揮發性記憶體裝置之方法,其包括: 在一基板之一通道區上形成一隧穿絕緣層; 在該隨穿絕緣層上形成一電荷捕獲層; 在該電荷捕獲層上形成一阻擋層; 在該阻播層上形成一閘電極; 圖案化該阻擋層以在該電荷捕獲層與該閘電極之間形 成一第一阻擋層圖案,並曝露該電荷捕獲層之多個部分 以在該第-阻擔層圖案下方形成—電荷捕獲層圖案,·及刀 緊鄰該電荷捕獲層圖案之側壁形成多個第二阻擋層圖 案以限制該電荷捕獲層圖案中所捕獲之電子之橫向= 散。 戸、°心 16·如請求項15之方法,其中形成該閘電極包括·· 在該阻擋層上形成一閘極導電層; 在該閘極導電層上形成一硬遮罩;及 使用該硬遮罩作為一蝕刻遮罩蝕刻該閘極導電層以 成該閘電極。 v 127957.doc 200834894 17·如請求項16之方法,其進一 + 一 ν匕括在該閘極導電層上形 成-用以限制該閘電極之氧化之氮化物層。 I8.如請求項15之方法,其進一步包括: 在該閘電極之側壁上形成間隔物, 其中使用該等間隔物作為㈣遮罩圖案化該電荷 盾0 19·如請求項15之方法,1 ^ ^ 形成該等弟二阻擋層圖案包括 氧化a亥電荷捕獲層之該等暖 曰心邊寺曝路部分,且其中該電荷捕獲 層圖案在該等第二阻擋屏 丨;層圖案之間之該第一阻擋圖案下 方延伸。 20·如請求項19之方法,其中 化該電何捕獲層之該等曝露 口包括:使用氧自由基氧化 乳1匕忑^何捕獲層之該等曝露 部分。 21·如請求項19之方法,其中氧化該電荷捕獲層之該等曝露 Β包括·使用-包括氧氣(〇2)及氫氣(η2)之反應性氣 體氧化該電荷捕獲層之該等曝露部分。 22.如明求項19之方法,其中氧化該電荷捕獲層之該等曝露 部分包括在一約800X:至約M〇(rc之溫度下氧化該電荷 捕獲層之該等曝露部分。 23·如請求項19之方法,其中氧化該電荷捕獲層之該等曝露 邛为包括在一包括氧氣(〇2)、臭氧(〇3)、水蒸汽(H2〇)、 一氧化氮(NO)及/或氧化氮(N2〇)之氣體氣氛下氧化該電 荷捕獲層之該等曝露部分。 127957.doc
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI505407B (zh) * 2010-02-05 2015-10-21 Renesas Electronics Corp Semiconductor device manufacturing method and semiconductor device
TWI694571B (zh) * 2019-02-27 2020-05-21 旺宏電子股份有限公司 字元線結構及其製造方法
US10892265B2 (en) 2019-02-27 2021-01-12 Macronix International Co., Ltd. Word line structure and method of manufacturing the same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100978180B1 (ko) * 2007-12-28 2010-08-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP5208537B2 (ja) 2008-02-19 2013-06-12 株式会社東芝 不揮発性記憶素子
KR100994711B1 (ko) 2008-05-21 2010-11-17 주식회사 하이닉스반도체 전하 트랩형 비휘발성 메모리 장치 제조 방법
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
KR101009068B1 (ko) 2008-08-11 2011-01-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20100023284A (ko) 2008-08-21 2010-03-04 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
JP5361335B2 (ja) * 2008-11-06 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US20100117141A1 (en) * 2008-11-13 2010-05-13 Samsung Electronics Co., Ltd. Memory cell transistors having limited charge spreading, non-volatile memory devices including such transistors, and methods of formation thereof
TWI401806B (zh) * 2008-12-02 2013-07-11 Chung Shan Inst Of Science 半導體元件及其製造方法
KR101595790B1 (ko) 2009-03-19 2016-02-19 삼성전자주식회사 전하 트랩형 메모리 소자의 제조 방법
JP5398388B2 (ja) 2009-06-30 2014-01-29 株式会社東芝 不揮発性半導体記憶装置
US8288811B2 (en) 2010-03-22 2012-10-16 Micron Technology, Inc. Fortification of charge-storing material in high-K dielectric environments and resulting apparatuses
CN102456746B (zh) * 2010-10-27 2014-03-12 中国科学院微电子研究所 非挥发性半导体存储单元、器件及制备方法
US8441063B2 (en) * 2010-12-30 2013-05-14 Spansion Llc Memory with extended charge trapping layer
US8836009B2 (en) * 2011-12-01 2014-09-16 National Chiao Tung University Flash memory
KR101891959B1 (ko) 2012-03-05 2018-08-28 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130117130A (ko) 2012-04-17 2013-10-25 삼성전자주식회사 비휘발성 메모리 소자의 게이트 구조물
JP5787098B2 (ja) 2012-08-22 2015-09-30 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
JP5880860B2 (ja) 2012-10-02 2016-03-09 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
TWI517235B (zh) 2013-03-01 2016-01-11 栗田工業股份有限公司 半導體基板洗淨系統以及半導體基板的洗淨方法
US8883624B1 (en) 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
US8916432B1 (en) 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
KR102005845B1 (ko) * 2015-03-07 2019-08-01 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 구동 방법
KR102461082B1 (ko) * 2015-09-22 2022-11-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102577244B1 (ko) * 2018-09-04 2023-09-12 삼성전자주식회사 스위칭 소자, 가변 저항 메모리 장치 및 그의 제조방법
KR102653530B1 (ko) * 2018-12-27 2024-04-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993024959A1 (fr) * 1992-05-29 1993-12-09 Citizen Watch Co., Ltd. Memoire remanente a semi-conducteurs, dispositif a semi-conducteurs, et son procede de fabrication
JPH0758225A (ja) * 1993-08-10 1995-03-03 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置及びその形成方法
KR100375218B1 (ko) * 2000-12-07 2003-03-07 삼성전자주식회사 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US6429067B1 (en) * 2001-01-17 2002-08-06 International Business Machines Corporation Dual mask process for semiconductor devices
KR100397176B1 (ko) * 2001-07-26 2003-09-06 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법
US6844588B2 (en) * 2001-12-19 2005-01-18 Freescale Semiconductor, Inc. Non-volatile memory
KR100432888B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP3637332B2 (ja) * 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
JP2004039866A (ja) * 2002-07-03 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
KR100493022B1 (ko) * 2002-07-10 2005-06-07 삼성전자주식회사 Sonos 구조를 갖는 불휘발성 메모리 소자의 제조 방법
JP4545401B2 (ja) * 2003-07-22 2010-09-15 パナソニック株式会社 半導体装置の製造方法
CN100461449C (zh) * 2003-10-23 2009-02-11 富士通微电子株式会社 半导体装置和半导体装置的制造方法
US7256450B2 (en) * 2004-03-24 2007-08-14 Micron Technology, Inc. NROM memory device with a high-permittivity gate dielectric formed by the low temperature oxidation of metals
KR100565757B1 (ko) 2004-05-27 2006-03-29 동부아남반도체 주식회사 플래쉬 메모리 소자 및 그 제조방법
KR100671616B1 (ko) 2004-06-29 2007-01-18 주식회사 하이닉스반도체 플래시 메모리 소자의 게이트 라인 형성방법
JP2006156886A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US7365389B1 (en) * 2004-12-10 2008-04-29 Spansion Llc Memory cell having enhanced high-K dielectric
KR100613288B1 (ko) 2004-12-30 2006-08-21 동부일렉트로닉스 주식회사 향상된 신뢰성을 갖는 소노스 셀 및 그 제조 방법
US7352631B2 (en) * 2005-02-18 2008-04-01 Freescale Semiconductor, Inc. Methods for programming a floating body nonvolatile memory
US7405441B2 (en) * 2005-03-11 2008-07-29 Infineon Technology Ag Semiconductor memory
KR100644405B1 (ko) * 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
KR100684899B1 (ko) * 2005-05-18 2007-02-20 삼성전자주식회사 비휘발성 기억 장치
US7791129B2 (en) * 2006-01-25 2010-09-07 Nec Corporation Semiconductor device and method of producing the same including a charge accumulation layer with differing charge trap surface density
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI505407B (zh) * 2010-02-05 2015-10-21 Renesas Electronics Corp Semiconductor device manufacturing method and semiconductor device
TWI694571B (zh) * 2019-02-27 2020-05-21 旺宏電子股份有限公司 字元線結構及其製造方法
US10892265B2 (en) 2019-02-27 2021-01-12 Macronix International Co., Ltd. Word line structure and method of manufacturing the same

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Publication number Publication date
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KR100786707B1 (ko) 2007-12-18
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