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TW200810163A - Semiconductor device and method of manufacturing the same - Google Patents

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TW200810163A
TW200810163A TW096123728A TW96123728A TW200810163A TW 200810163 A TW200810163 A TW 200810163A TW 096123728 A TW096123728 A TW 096123728A TW 96123728 A TW96123728 A TW 96123728A TW 200810163 A TW200810163 A TW 200810163A
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Taiwan
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film
phase change
semiconductor substrate
semiconductor device
plugs
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TW096123728A
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English (en)
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TWI389362B (zh
Inventor
Moniwa Masahiro
Matsuzaki Nozomu
Takemura Riichiro
Original Assignee
Renesas Tech Corp
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Publication date
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Description

200810163 九、發明說明： 【發明所屬之技術領域】 本發明係關於搭载著相 製造方法。 又化圮铖體的半導體裝置及其 【先前技術】 相變化記憶體係具有以 ^ 1屬半導體膜等相變化膜為記 憶兀件的電阻變化型記情辦 ▲ _ 〜。相變化膜係配合根據電流脈 衝的熱施加，而可逆地接田 n 阻非晶質（amorphous)狀 態、與低電阻結晶質（crvqi^ t ·、 、< install lne)狀態等穩定二相。所 以，相變化記憶體便可利 民j〜用相狀態進行二值資訊的記憶。 另外’本案發明的關聯先行技術文獻資訊係如下： [專利文獻1 ]日本專利特開2〇〇4—1 85755號公報 [專利文獻2]日本專利特開2〇〇4-363586號公報 [專利文獻3]日本專利特開2〇05 —715〇〇號公報 [專利文獻4]日本專利特表2005 — 525690號公報 [非專利文獻 1 ]S· J· Ahn et al ·，「Highly
Manufacturable High Density Phase Change Memory of 64Mb and Beyond」 IEDM 2004， pp·907-910 【發明内容】 (發明所欲解決之課題） 例如上述專利文獻3中，第4(a)〜（c)圖所示係硫屬層 11 〇。該硫屬層11 〇係由與同圖所示位元線BL的線寬度、 2108-8972-PF;Ahddub 6 200810163 或源極/汲極主動區域〜 所形成。 ' 0的见度為相同程度之細微圖案 但疋’當將硫屬層1 1 〇 上將有所阳 士成此種細微圖案日夺，在製法 有多元季會一丰瓜屬+導體膜等相變化膜係屬於含 二重兀素的新穎材料，顧難斜卜μ播# 4 ΛΛ . Α ^ ^ ^ 頗難對此種新材料適用現有 的先子械衫技術與蝕刻技術。 μ ^ ^ y , 寸〜你係頗難對相變化膜控 帝J丨生t地％行乾式蝕刻。 若將相變化膜非形 ^庇 办成、、、田^圖案，而是形成較大面積的 活，便不會出現此種問題。但 、 ^ ^ ^ ^ 此^況下’在利用為記 思牛守的尚積體化便將受限制。 社構I而Ϊ述專利文獻4中，因為記憶單元係採用孔隙 :;位置卢=上電極中將具有凹部。所以，在與孔隙同轴 的位置處便無法配置介声窗 1 "層_插基，因而需要將介声 偏離孔隙進行配置，導致單 θ 守双早兀面積增加。 再者，相變化膜不僅頗難使用 # A ^ 為°己疋件，且亦頗難 便用為佈線。理由乃一般相 a λ 奴相文化胰的電阻率即便處於低電 Ρ狀d，但仍高於金屬等的電阻率。 本^明係有鐘於上述實情而& 4貝丨月句凡成，目的在於 憶疋件係利用相變化膜時仍可實 ^ ° 、見回積體化，且相變化膜 的形成較為容易的半導體裝置 、 ，、衣W方法。此外，目的 亦在於實現能將相變化膜形成層 裝置。 Λ曰引用為上層佈線的半導體 (解決課題之手段） 本發明的半導體裝置，係包括· 枯·具有表面的半導體基 2108-8972-PF;Ahddub 7 200810163 " 板，形成於上述半導體基板的上述表面上方，且能可逆地 採取非晶質狀態舆結晶質狀態的相變化膜；以及形成於上 述半導體基板的上述表面上方，且具有電阻率較低於上述 相變化膜之電阻率的導電膜；其中，上述相變化膜與上述 導電膜係構成積層構造；上述積層構造係具有朝平行於上 述半導體基板的上述表面延伸之佈線的功能；上述導電膜 係流通著朝上述半導體基板之上述表面平行方向的電流。 _ 再者，本發明的半導體裝置之製造方法，係包括有： (a)準備具有表面之半導體基板的步驟；（b)使用膜形成技 術、光學微影技術、蝕刻技術及離子植入技術，在上述半 導體基板的上述表面上，於位在朝第丨方向條紋狀延伸的 π件隔離膜、與上述元件隔離膜之間的主動區域上，相鄰 接形成第 1 與第 2MISFET(Metal InSUlator Semic⑽duct〇r
Field Effect Transistor)的步驟，該第 1 與第 2MISFET 係分別具有：朝不同於上述第丨方向的第2方向延伸之閘 • 極、及對上述閘極自行校準式形成的源極與汲極；（c)使用 膜形成技術、光學微影技術及截刻技術、或使用膜形成技 術及膜平坦化技術，形成第丨與第2插塞的步驟，該第工 與第2插塞係分別耦接於上述第i與第2MISFET的各源 極，（d)使用膜形成技術、光學微影技術及蝕刻技術，形成 均编接於上述苐1與弟2插塞的相變化膜與導電膜之積層 構造的步驟’該相變化膜係能可逆的採取非晶質狀態與結 日日貝狀恶，该導電膜係具有電阻率較低於上述相變化膜電 阻率，其中’在上述步驟（b)中，上述第1與第2MISFET的 2108-8972-PF;Ahddub 8 200810163 各源極係在上述半導體基板的上述表面上，相隔既定距離 配置’而上述步驟⑷中，上述積層構造係上述半導體基板 :上述表:面平面觀’呈依朝上述第2方向延伸的方式，橫 跨上述第1與第2插塞形成條紋狀。 (發明效果） 根據本發明的半導體裝置，相變化膜、與具有電阻率 較低於相變化膜電阻率的導電膜，將構成積層構造，且積 層首構造將具有朝半導體基板表面平行延伸的佈線功能，而 V電膜將流通著朝半導體基板表面平行方向的電流。所 又化膜與導電膜的積層構造中，導電膜將負責佈線 的主要功能，便可實現能將相變化膜的形成層利用為上層 佈線的半導體裝置。 根據本發明的半導體裝置之製造方法，第1 2MISFET的各源極係利 』用在牛V體基板表面上，隔開既定 距離配置，而形成相變 驟，積層構造便在半導體絲===積層構造的形成步 極延伸方向進行延的平面觀’呈朝上述閘 狀所7 U申方式，橫跨第1與第2插塞形成條紋 即便拓廣相變化膜形成區域，並高積體化的情 況下，仍可輕易地形成相變化膜。 ^ 【實施方式】 <實施形態1 > 本實施形態係採用 貝狀恶與結晶質狀態等 相變化膜（其係能可逆地採取非晶 二相）、與導電膜（其係具有電阻率 2108-8972~PF；Ahddub 9 200810163 較低於相變化膜電阻率）之積層 傾增構造的半導體裝置及其製 造方法。另外，本實施形態的丰莫 / ^』干¥體κ置係記憶單元陣列 型相變化記憶體。 弟1圖、第3圖、繁 α # b圖、弟7圖、第u圖、第13 圖、第15圖所示係本實施形態的主 貝 y心的+導體裝置之製造方法一 步驟俯視圖；第2圖、第4圖、繁R同斤。 外 口 弟6圖、第8圖、第9圖、 第10圖、第12圖、第14圖、第1R — 乐ib圖所不係本實施形態 的半導體裝置之製造方法一步驟 斤 /外糾視圖。此外，第15圖所 示係本實施形態的半導體裝置俯 ^ 衣直俯視圖，弟16圖所示係本實 施形態的半導體裝置剖視圖，第17圖所示係本實㈣態的 半導體裝置之記憶單元電路圖。另外，第2圖所示係第! 圖中的切剖線11 -11之遨而势 t戳面弟4圖所示係第3圖中的切 剖線IV-IV之截面，第6圖所示得望
1 τ 1恭弟5圖中的切剖線v I — v I 之截面第8圖所不係第7圖中的切剖線v⑴―⑴I之截 面，第圖所示係第llw中的切剖線XII一XII之截面， 第14圖所示係第13圖中的切剖線m-xiv之截面，第16 /圖所不係第15圖中的切剖線χνι_χνι之截面。 首先如第1圖與第2圖所示，準備石夕基板等半導體 基板卜並在其表雨上利用溝渠隔離法等，形成氧化石夕膜 等複數元件隔離膜2。元件_ 2係具有將後續形成的 MISFETCMetal Insulator Semiconductor Field Effect Transistor)絕緣之功能，在半導體基板i表面的平面觀 中，將依2F("F"係所言胃「最小加工尺寸」）間距配置呈條 紋狀。換言之，在複數元件隔離膜2間的主動區域上將配 2108-8972-PF;Ahddub 10 200810163 置著 MISFET。 另外，第1圖與第2圖中所示區域繼係指相變化記 憶體的i單元形成區域’區請的平面尺寸係以最小加 工尺寸為-邊的正方形（所謂，,F2")m，裝人6個份的大小 (即” 6F2丨丨）。 其次 :σ第3圖與第4圖所示，使用 CVD(Che mical
Vapor Deposition)法或濺鍍法等膜形成技術、利用對光阻 施打選擇性曝光而將光阻施行圖案化的光學微影技術、乾 式或濕式钱刻技術及離子植入技術，形成相鄰接的複數 MISFETCMetal Insulator Semiconductor Field Effect MISFET係分別具有··朝元件隔離 向，依2F間距延伸的閘極（例如
Transistor) 〇該等複婁丈 膜2的延伸方向之正交方 石夕閘極μ、閘極上絕緣膜（例如氮化石夕膜）5m則壁絕緣膜 6(例如氮化梦膜）、以及對閘極4與閘極上絕緣膜5自行校 準的在半導體基板i表面上所形成的源極與没極％。 另外，在上述元件隔離膜2與複數MISFET的形成時，係使 用雷文生式（Levenson-type)等相移曝光法。 源極3a與汲極3b中，汲極扣係由在元件隔離膜2延 伸方向上相鄰接的2個MiSFET間所共有，另—方面，相鄰 接2個MISFET的各源極3a，係在半導體基板！表面上， 配置王絕緣且相鄰接狀態。即，區域AR1的、與其 相磾接的MISFET(第4圖中，區域AR1左鄰的MISFET)等2 個MISFET的各源極3a ,係在半導體基板玉表面上，相隔 既定距離（閘極4的閘極長度程度）配置，並利用由位於其 2108-8972-PF;Ahddub 11 200810163 中間的閘極4所產生電場隔離方式進行隔離。另外，在第 3圖及後述的俯視圖中，為避免圖式繁雜，便去除元件隔 離膜2的陰影線。 〃 岡 其次，如第5圖與第6圖所示，將形成分別麵接於源 極33與錄3b的插塞7。該插塞7係可採料 另外’插塞7的形成係可使用例如賤鑛法等膜形成技術、 及 CMP(Chemical Mechanical p〇Ushing)等膜平坦化技術 實施。另外，在第5圖及後述的俯視圖中雖無圖示，在元 件隔離膜2上將形成氧化石夕膜等層間絕緣膜。此外，插塞 係可使用4如膜形成技術、光學微影技術及飯刻技術形 成。插塞7的形成亦可使用t文生式相移曝光法。 其次，如第7圖與第8圖所示，在間極上絕緣膜5與 插塞7域形成氧切膜等層間絕錢9,並將層間絕緣 艇9了 4擇性開σ，並在該開口部中形成插塞8。插塞8 的形成地^係源極3a及汲極3b中，純於源極仏的插塞 7上^插基8與插塞7將一併具有分別將们則？的各源極 3a .、後述相鉍化膜j 〇相耦接的插塞功能。另外，第7圖 中，將插塞8依標註對角線的四方形表示。插塞8亦如同 插塞7，將可採用例如鎢膜。 ^插塞8的形成係可使用諸如電鍍法等膜形成技術、及 諸^ CMP等膜平坦化技術的金屬鑲後佈線法實施。此外， ^ f 8亦可使用諸如膜形成技術、光學微影技術及蝕刻技 術等方去形成。插塞8的形成亦可使用雷文生式相移曝光 法0 2108-8972-PF;Ahddub 12 200810163 面：：圖所示，在層間絕緣膜9與插塞8上整 取非晶質狀:與=州形成 右* '、Q日日貝狀悲等—相的相變化膜1 〇、以及1 、告 較低於相變化膜10電阻率的導電膜U之積層構 =導卜’相變化膜1G係可使用GexSbyTez(GsT)膜等硫屬 :導體膜，而導電膜η則可使用鶴膜。相變化膜1〇二 電…形成亦可使用雷文生式相移曝光法。 、*
二後’如第1 0圖所示，使用光學微影技術在導電膜 上形成光阻12，並施行源極佈線用的圖案化。接著，如 弟11圖與第12圖所示’以光阻12為遮罩，並使用電裝乾 式蝕刻等蝕刻技術’對相變化膜10與導電膜11的積層構 造施行圖案化處理。藉此’相變化膜10與導電膜u二積 層構造，便朝元件隔離膜2延伸方向的正交方向延伸，且 半導體基板1表面的平面觀，將形成橫跨在元件隔離膜2 延伸方向上相鄰接的2個MISFET之各源極3a、及該等源 極3a所耦接的插塞8與插塞7。 換吕之，本實施形態的半導體裝置中，區域的 MISFET、與其所相鄰接MISFET(第12圖中區域ari的左鄰 MISFET)的2個MISFET、該等2個MISFET的各源極3&所 耦接的插塞8與插塞7將成為一組，且該等構造將依朝閘 極4延伸方向隔開既定距離並相鄰接方式設置複數組，而 相變化膜10與導電膜11的各積層構造將一起在半導體基 板1表面的平面觀呈條紋狀配置。所以，相變化膜1 〇與導 電膜11的積層構造便將耦接於朝閘極4延伸方向隔開既定 2108-8972-PF;Ahddub 13 200810163 距離並相鄰接的複數έ件 m插| 8，具有朝半導體基板1表面 平行延伸佈線的功能。此.外， 矿面 、私膜11係具有流通著丰篆 體基板1表面之平行方向♦、、六 、 卞仃万向^瓜的功能。另外，在第u圖盥 後述的俯視圖中，為僻备同斗、敏& >、 口 γ為避免圖式繁雜，便去除閘極4的陰影 線。 〜 另外，本:r施形態中’元件隔離膜2、各MISFET的閘 極4、以及相變化膜10與導電膜u的積層構造，均屬於 在半導體基板1表面的平面觀中，配置呈間距的條紋 狀，而插塞8與插塞7係在半導體基板1表面的平面觀中， 將在位於元件隔離膜2間的主動區域、與閘極4間的空間 之父叉點上，依一定間距配置。 然後，如第13圖與第14圖所示，依覆蓋相變化膜工〇 與導電膜11的積層構造、以及層間絕緣膜9的方式，利用 CVD法等形成氧化矽膜等層間絕緣膜14，並利用光學微影 技術與蝕刻技術，在層間絕緣膜9，14内形成到達源極S 舆汲極3b中之汲極3b的接觸洞。之後，在該接觸洞内將 形成耦接於汲極3b的插塞13。該插塞13係可使用例如鎢 膜。另外，插塞1 3的形成係可使用電鍍法等膜形成技術、 及CMP等膜平坦化技術的金屬鑲嵌佈線法實施。 然後’如第15圖與第16圖所示，使用膜形成技術、 光學微影技術及蝕刻技術，依2F間距形成耦接於插塞j 3 的條紋狀鎢膜（具位元線功能）1 5。另外，位元線的材料尚 可使用其他的金屬材料，即亦可使用諸如銅、鋁等，為能 施行更細微的加工，最好使用鎢。然後，視需要，更進— 2108-8972-PF;Ahddub 14 200810163 步形成上層的層間絕緣膜與佈線等（未圖示），便完成本實 施形態的半導體裝置。 本貫施形態的半導體裝置中，區域AR1的MISFET、與 其所相鄰接MISFET(第16圖中區域AR1左鄰的MISFET)的 2個MISFET、該等2個MISFET的各源極3a所耦接的插塞 8與插塞7將成為一組，且該等構造將設有複數組，而該 複數組中的各MISFET之閘極4便屬於字元線，該等複數組 中，耦接於相變化膜1 〇的插塞8之部分j 〇a便屬於記憶元 件。 " 如第17圖所示，區域AR1的MiSFET、與其所相鄰招 MISFET(第17圖中均為電晶體TR1)的各源極上，所分別相 接的二個電阻元件R1(耦接於相變化膜1〇之插塞8的部分 1 Oa)，將具有記憶單凡的記憶元件功能。此外，導電膜1 係具有流通著半導體基板！表面的平行方向電流之源極綠 SL功能。且，各電晶體TR1的閘極4將具有字元線，壯丨 的功能，電耦接於汲極且朝元件隔離膜2延伸方向延伸的 鎢膜15則具有位元線BL的功能。然後，字元線wu，wl丨 將與位元線BL呈正交，且與源極線乩呈平行配置。 根據本實施形態的半導體裝置及其製造方法，在區域 AR1的MISFET、與其所相鄰接Mism(第16圖中區域⑽: 的左鄰MISFET)的2個MISFET之間，MISm的各源極心 將在半導體基板1表面_㈣距離W目鄰接，並利用相 變化膜1〇與導《η的積層構造形成步驟，使積層構造 在.導體基板i表面的平面觀中’呈朝閘極4延伸方向廷 2108~8972-PF;Ahddub 200810163 伸的條紋狀’而形成橫跨區域ARl的|〇8?£7與其所相鄰接 MISFET的各源極3a、及插塞8與插塞7。所以，即便擴大 相變化膜1 0的形成區域而高積體化的情況下，仍可輕易地 形成相變化膜1〇。例如當依2F間距形成元件隔離膜2與 閘極4，並將}個單元高積體化為6F2的情況時，仍可依 6F間距形成相變化膜。
特別係如第U圖、第13圖及第15圖所示，半導體基 板1表面的平面觀中，相變化膜！ 〇與導電膜i i將大面積 形成。因為硫屬半導體膜等相變化膜10係屬於含有多元系 重元素的新穎材料，因而細微圖案形成用的現有光學微影 成：但是，若依此屬於6F間距的大面積，便不必需要形成 細微圖案，便可使製造趨於容易。 再者，根據本實施形態的半導體裝置 :件隔離膜2、閑極[插塞8及插…形成:方:使: 田文生式4相移曝光法。理由係元件隔離膜％閘㈣、插 基7及插塞8全部均屬於依-定間距配置。所卩，下層的 MISFET、以及插塞8與插塞7便可細微形成，且可擴:相 =二的形成區域。故，將可兼備W的細微記憶單元、 Λ衣造谷易的相變化膜。 再者，根據本實施形態的半導體裝置及 相變化膜10、與具有電阻率較低於 "' 導電膜1卜將構成積層構造，而積1G電阻率的 基板〗表面平行延相佈線讀，：；導構 半導體 且¥電膜1〗將流通著半 16 2108-8972-PF/Ahddub 200810163 導體基板1表面的平行方向 電机。所以，相變化膜10與導 電膜11的積層構造中，導带 ¥兒膜11將負責佈線的主要功能， ::現將相變…。的形成層利用為上層佈 體^置、。此外，藉由將相變化膜10使用為佈線層，便不需 要，白知為與其_接的導通孔層（vialayer)與佈線層，將可 減少（例如二片彡遗、1 Η童。 €罩片數错此，便可減少遮罩成本、因
減少步驟數而提升生產產能、減少生產所需要的設備台 數、抑制該層所發生的不良情況，將可降低成本。此外， :用孔隙結構的情況時，亦不需要輕接上電極用的介層 向，因而將可消除單元面積增大的問題。 再者，根據本實施形態的半導體裝置，在元件隔離膜 2延伸方向上相鄰接2個MISFET的各源極3a，係在該2個 MISFET的各閘極4延伸方向之正交方向(元件隔離膜2的 向）上相磾接，且该2個MISFET、該等2個MISFET 的各源極所輕接的插塞8與插塞7將構成一組，並在閘極 4延伸方向上隔開既定距離並相鄰接設置複數組，相變化 膜10與導f膜u的積層構造將_起在半導體基板1表面 的平面觀呈朝閘極4延伸方向延伸的條紋狀配置。一般若 將膜形成島狀等細微圖案，則在施行光學微影技術時將容 易么生光阻倒塌的問題，但是如本發明般，若複數組的各 、运構ie將起在半導體基板1表面的平面觀呈條紋狀配 置，便不易發生光阻倒塌的問題。所以，即便高積體化的 ^況，相變化膜1〇的形成仍屬容易。此外，根據本實施形 恶的半導體裝置，如後述，藉由元件隔離亦形成直線（條紋 17 21〇8~8972~PF;Ahddub 200810163
狀）圖案，便具有不易發生光阻倒塌的致果，尤其曰 GexSbyTez(GST)膜圖案係屬於重元素的新穎材料，蝕刻較為 困難且光阻需要厚膜化，因而本實施形態將特別具效果": 再者’根據本實施形態的半導體裝置，將包括：元線 各贿ET將陣列狀配置於半導體基板i表面上，且相 交化Μ 10與導電膜u的各積層構造係源極線SL，各 MISFET的閘極4係字元線WL1，WL2，相變化们〇的插塞8 所㈣的部分1()a係記憶元件。I，字元線wu，孔2將土與 位元線BL呈正:交，並與源極線SL呈平行配置。在此為進 行單元選擇’位元線便必f朝字元線的不同方向延伸，且 因為每條位元線將有不同的電位，因而相鄰接位元線並無 法共有。所以，本實施形態便共有祕線。故，利用相變 化膜1G的記憶單元，將可實現相變化膜1()形成容 導體裝置。 ^再者，根據本實施形態的半導體裝置，複數元件隔離 _膜2係在朝間極4延伸方向隔開既定距離並相鄰接的上述 複數、、且間，將區域AR1的M][sm、與在間極4延伸方向相 =接的MISFET進行絕緣。即，複數元件隔離膜2係在半導 體基板1表面的平面觀中，配置成朝閘極4延伸方向上呈 正交狀態的條紋狀。此外’區域AR1的MIsm、與在 、狎方向上相鄰接的MISFET之各源極，將在半 體基板1表面上卩5 日$〜 上隔開既疋距離配置，並利用由位於其中間 的閘極4所產φ φ γ ^ 生電％ 離方式而進行隔離。所以，便可達 元件的稠密配置，以及元件間的隔離。 2108-8972-PF；Ahddub 18 200810163 再者，根據本實施形態的半導體裝置，元件隔離膜2、 各MISFET的閘極.4、以及相變化膜1〇與導電膜u的積層 構&，均係在半導體基板j表面的平面觀令呈一定間距的 條紋狀配置，且插塞8與插塞7係在半導體基板ι表面的 平面觀中，於位於元件隔離m 2間的主動區域、與閘極4 間的，間之交叉點處，依-定間距配置。故，元件的構成 形狀單純’且容易細微化，將可有效的使用雷文生式等相 移曝光法。其中’因為相變化膜1G與導電膜U的積層構 造係形成較寬寬度，因而本實施形態雖未必一定要使用雷 文生式等相#曝光法，但是就細微化與尺寸精度等要求而 言，最好使用雷文生式等相移曝光法進行形成。 <實施形態2 > 本實施形態係實施形態i的半導體裝置的變化例，實 施形態1的相變化膜1G與導電膜n的積層構造，並不限 定記憶單元的源極線，而是利用—般的佈線層。 第18圖所示係本實施形態的半導體裝置剖視圖。該半 導體裝置亦是切基板等半導體基板丨的表面i，形成具 有氧切膜等複數元件2、以及分㈣有源極或淡 極3及閘極4的複數MISFET。然後，在各隨灯中將於 源極或汲極3的其中一面上耦接著插塞8。 插基8所耦接屬於膜等硫屬半導體膜 的相變化膜10b’將形成於半導體基板！的表面上方，將 於相變化膜1 Ob Ji形成具有t阻率較低於相變化膜」〇b電 阻率的鎢膜等導電膜lla。然後，相變化膜1〇b與導電膜 2l08~8972-PF;Ahddub 19 200810163 • 11 a將構成積層構造，該積層構造將具有半導體基板丨表 平行延伸的佈線功能。另外，不同於實施形態〗的情 況之處在於：該積層構造亦可未具有源極線的功能，只要 二有佈線的-般功能便可。gp，相變化膜i 〇b將形成於半 V脱基板1的表面上方，而具有電阻率較低於相變化膜1⑽ 包P且率的$电膜j i a，將形成於相變化膜⑽上，且相變 化膜10b與導電膜lla構成積層構造。 • t在導電膜11&上將形成耦接於導電膜lla —主面的銅 製二㈢_用插基1 6，在插塞丨6上將形成銅製佈線膜丨7。 導電膜lla將經由佈線膜17與插塞16流通著半導體基板 1表面的平行方向電流A2與A1。 本貝施形悲的半導體裝置，亦是由相變化膜1此、與 具有電阻率較低於相變化膜1〇b電阻率的導電冑ua，構 成積層構造，該積層構造將具有朝半導體基板丨表面平行 延伸的佈線功能，導電膜lla將流通著半導體基板i表面 •的平行方向電流^2。所以，相變化膜10b與導電膜lla 的積層構造中’導電膜lla將負責佈線的主要功能，可實 現能將相變化膜10b的形成層利用為上層佈線的 : 置。 丑 <實施形態3 > 本實施形態係實施形態2的半導體裝置變化例，將取 代實施形態2的銅製介層窗用插塞！ 6，改為採用更高融點 的鎢等高融點金屬的介層窗用插塞。 同1"”'’ 第19圖所示係本實施形態的半導體裝置剖視圖。另 2l08-8972-PF;Ahddub 20 200810163 • 外·’第1 9圖中，除將第18圖所示銅製插塞1 6，變更為鶴 等尚融點金屬的介層窗用插塞1 6a之外，其餘的裝置構造 均如同第18圖所示。 當相變化膜10b係GexSbyTez(GST)膜等硫屬半導體膜 的h况％，融點將在攝氏⑽〇度附近。另一方面，當高融 點金屬一例的鎢之情況時，融點將為攝氏3300度程度。 所以’根據本實施形態的半導體裝置，插塞丨6a的融 _ 點將達相變化膜l〇b的融點以上。因為相變化膜1〇b係利 用熱施加而執行非晶質狀態與結晶質狀態等二相，因而若 插基1 6a的融點較低於相變化膜〗〇b的融點，便有插塞工“ 因熱而劣化的可能性。但是，若插塞丨6a的融點達相變化 膜10b的融點以上，插塞16a便不易因熱而劣化。且，因 為插塞16a具有熱傳導的緩衝部功能，因而亦可抑制插塞 16 a對上層佈線17的熱傳導情形。 另外，因為銅的融點係攝氏1 000度程度，因而實施形 • 2的半導體裝置，插塞16的融點將達相變化膜⑽的融 點以上，具有與本實施形態相同的效果。但是，融點更高 的鎢等高融點金屬之插塞16a，將更容易獲得本實施形態 的效果。 再者，本實施形態不僅適用於將上層佈線間進行耦接 的介層窗用插塞，尚可適用於將源極或汲極3其中一面、 與積層構造進行耦接如插塞8之類的接觸用插塞。 <實施形態4 > 本實施形態係實施形態3的半導體裝置變化例，將實 2108-8972-PF;Ahddub 21 200810163 • 施形態3的相變化膜1 〇b與導電膜11 a之積層構造，非利 用為耦接於ΜISFET的佈線，而是利用為上層佈線‘的旁通電 路（bypass circuit) 〇 第20圖所示係本實施形態的半導體裝置剖視圖。另 外’如第2 0圖所示，該半導體裝置係刪除相變化膜1⑽與 導電膜11 a的積層構造下之ΜISFET，改為設有分別將僅在 相變化膜10b與導電膜11a的積層構造上所存在的佈線 17b、及電耦接於相變化膜l〇b與導電膜lla的積層構造之 ^ 佈線17a，17c、導電膜Ua與佈線17a，17c進行耦接，且 耦接於導電膜11a —主面上的複數插塞16a，161)。 本實施形態中，相變化膜1 〇b與導電膜丨la的積層構 造係具有佈線17b的旁通電路功能。即，使在佈線丨7a，1 7c 間流通的電流A3不致流入於佈線i7t)中的佈線，將具有相 變化膜1 Ob與導電膜11 a的積層構造功能。 其中，根據本實施形態的半導體裝置，複數插塞 • 16a，16b均將搞接於導電膜Ua —主面。所以，當在該複 數插塞16a，16b間流通著電流A3時，主要將在低電阻率的 導電膜11 a中流通電流，在貫通高電阻率相變化臈1 〇乜的 方向上將不易流入電流。因為在貫通相變化膜丨〇b的方向 上不易流入電流，因而將無需要為不致產生相變化膜工扑 的相變化，而限制該複數插塞丨6a,丨6b間的電流A3值，或 考慮降低由相變化膜1 〇b電阻所產生的電流信號等。 <實施形態5 > 本實施形態係實施形態1與3的半導體裝置變化例， 2108-8972-PF;Ahddub 22 200810163 係附加設在實施形態、！的記憶單元用源極線，實施形態3 的高融點金屬插塞所耦接的相變化膜1〇b、與導電膜 之積層構造上’至少二處施行電耗接，且具有電阻率較低a 於該積層構造電阻率的並聯佈線。 第2丨B所示係本實施形態的半導體裝置剖視圖。該半 導體裝置係如同第19圖所示半導體裝置，包括：矽基板等 半導體基1、在其表面上所形成的氧切膜等減元件 P禹離膜2、以及分別設有源極、汲極3及閘極4的複數 MiSFET。此外’該半導體裝置亦包括：輕接於各μ刪τ的 源極與汲極3其中-面的插塞8、_接於插塞δ的相變化 膜l〇b'在相變化膜10b上所積層的導電膜山、轉接於導 電膜11a的高融點金屬介層窗用插塞16a，i6b、以及耦接 於插塞16a，16b的銅等並聯佈線I?。 該亚聯佈線17係對相變化膜1〇b與導電膜ιι&的積層 構造，經由插塞l6a至少在二處進行電耦接，1具有電二 率較低於整體積層構造的電阻率。 、所以’在將相變化膜10b與導電膜Ua的積層構造使 用為源極線時，當僅利用導電膜Ua而出現低電阻化不足 的情況時’便可利用並聯佈線17使源極線的信號進行迁迴 傳達。 【圖式簡單說明】 .第1圖係實施形態1的半導體裝置之製造方法一步驟 俯視圖。 2108~8972-PF;Ahddub 23 200810163 第2圖係實施形態1的半導體裝置之製造方法一步驟 剖視圖。 第3圖係實施形態1的半導體裝置之製造方法一步驟 俯視圖。 第4圖係實施形態1的半導體裝置之製造方法一步驟 剖視圖。 第5圖係實施形態1的半導體裝置之製造方法一步驟 俯視圖。 .第6圖係實施形態1的半導體裝置之製造方法一步驟 剖視圖。 第7圖係實施形態1的半導體裝置之製造方法一步驟 俯視圖。 第8圖係實施形態1的半導體裝置之製造方法一步驟 剖視圖。 第9圖係實施形態1的半導體裝置之製造方法一步驟 剖視圖。 第1 0圖係實施形態1的半導體裝置之製造方法一步驟 剖視圖。 第11圖係實施形態1的半導體裝置之製造方法一步驟 俯視圖。 第1 2圖係實施形態1的半導體裝置之製造方法一步驟 剖視圖。 第13圖係實施形態1的半導體裝置之製造方法一步驟 俯視圖。 2108-8 972-PF;Ahddub 24 200810163 第14圖係實施形態1的半導體裝置之製造方法一步驟 e 剖視圖。 第15圖係實施形態1的半導體裝置俯視圖。 第1 6圖係實施形態1的半導體裝置剖視圖。 第1 7圖係實施形態1的半導體裝置之記憶單元電路 圖。 第1 8圖係實施形態2的半導體裝置剖視圖。 第1 9圖係實施形態3的半導體裝置剖視圖。 ® 第20圖係實施形態4的半導體裝置剖視圖。 第21圖係實施形態5的半導體裝置剖視圖。 【主要元件符號說明】 1〜半導體基板； 2〜元件隔離膜； 3a〜源極； 3b〜汲極； 4〜閘極； 5〜閘極上絕緣膜； 6〜侧壁絕緣膜； 7, 8, 13, 16, 16a，16b 9, 14〜層間絕緣膜； 10, 10b〜相變化膜； 11，11a〜導電膜； 1 5〜鎢膜； 17〜上層佈線； 17〜並聯佈線； 110〜硫屬層； R1〜電阻元件； SL〜源極線； TR卜電晶體； 乳1，WL2〜字元線； l〇a〜耦接於相變化膜 10的插塞8之部分。 2108-8972-PF/Ahddub 25

Claims (1)

  1. 200810163 . 十、申請專利範圍： L一種半導體裝置，包括： 半導體基板，其乃具有表面； 相變化膜，其乃形成於該半導體基板的該表面上方， 且能可逆地採取非晶質狀態與結晶質狀態；以及 ， 導電膜，其乃形成於該半導體基板的該表面上方，且 具有電阻率較低於該相變化膜的電阻率； 馨其中，該相變化膜與該導電膜係構成積層構造； 該積層構造係具有朝平行於該半導體基板的該表面延 伸之佈線的功能； 該導電膜係流通著朝該半導體基板之該表面平行方向 的電流。 2.如申請專利範圍第1項之半導體裝置，係更進一步 包括： 第 1 與第 2MISFET(Metal Insulator Semiconductor 馨Field Effect Transistor)，其乃在該半導體基板的該表 面上相鄰接形成，且分別具有源極、汲極及閘極；以及 第1與苐2插塞，其乃分別將該第1與第2MISFET的 各源極、與該上述相變化膜進行耦接； 该第Ϊ與第2MISFET的各源極係在該半導體基板的該 表面上，隔開既定距離且相鄰接； 該積層構造係在該半導體基板的該表面平面觀中，橫 跨該弟1與苐2插塞而形成。 3·如申請專利範圍第2項之半導體裝置，其中，該第 2108-8972-PF；Ahddub 26 200810163 , 1與第2MISFET的各閘極係朝第1方向延伸，而各源極係 在不同該第1方向的第2方向上相鄰接； 將该第1與第2MISFET、及該第1與第2插塞設為一 組，並在該第1方向上隔開既定距離並相鄰接設置複數組； 該積層構造係在該半導體基板的該表面平面觀中，依 朝該第1方向延伸的方式條紋狀配置。 4·如申請專利範圍第3項之半導體裝置，係更進一步 包括電摩馬接於該複數組中至少其中一組的談第1與第 2MISFET之各汲極，並朝該第2方向延伸的位元線； 該複數組中的各該等第i與第2MISFET係陣列狀配置 於該半導體基板的該表面上； 該積層構造係朝第i方向延伸的源極線； 該複數組的各該等第1與第2MISFET之該閘極係字元 線； 忒複數組中，耦接於該相變化膜的該第丨與第2插塞 _ 之部分係記憶元件。 土 5·如申明專利範圍第4項之半導體裝置，係更進一步 包括形成於該帛導體基板的該表面上，且將該帛1與第 ;SFET依朝该第工方向隔開既定距離並相鄰接的該等複 數組間進行絕緣的複數元件隔離膜； 遠禝數兀件隔離膜係在該半導體基板的該表面平面觀 中’依朝該第2方向延伸的方式條紋狀配置； 在忒等複數7G件隔離膜間將配置該第}與第 4第1與第2MISm的各源極係在該半導體基板的該 27 2108~8972~PF;Ahddub 200810163 表面上’ 開既定足P 離配置，亚利用位於其中間的閘極所 產生电％隔離方式進行隔離。 6·如申請專利範圍第5項之半導體裝置，盆中… 件隔離膜'該第1與第簡謂的該閘極、以及該積^ &均係在D亥半導體基板的該表面平面觀中，配置呈—— 間距的條紋狀； & 觀中 空間
    上述第1與第2插塞係在該半導體基板的該表面平面 ’：位於該元件隔離膜間的主動區域、與該閘極間的 之父點處，依一定間距配置。 1如申請專利範圍第2至6項中任一項之半導體裝 置更進步包括電耦接於該積層構造的至少二處，且具 有電阻率較低於該積層構造電阻率的並聯佈線。 η 8·如申請專利範圍第1至6項中任一項之半導體裝 置，更進一步耦接於該積層構造的介層窗用或接觸用插塞； 4插塞的融點係達該相變化膜的融點以上。
    9·如申請專利範圍第8項之半導體裝置，其中，該插 基係禝數，該等複數插塞均將耦接於該導電膜一主面。 10· —種半導體裝置之製造方法，包括·· (a)準備具有表面之半導體基板的步驟； (b )使用膜形成技術、光學微影技術、餘刻技術及離子 植入技術，在該半導體基板的該表面上，於位在朝第丨方 向條紋狀延伸的元件隔離膜、與該元件隔離膜之間的主動 區域上’相鄰接形成第1與第2MISFET(Metal Insulator Semiconductor Field Effect Transistor)的步驟，該第 2108-8972-PF；Ahddub 28 200810163 4r ， 1與第2MISFET係分別具有：朝不同於該第1方向的第2 方向延伸之閘極、及對該閘極自行校準式形成的源極與汲 極； (c)使用膜形成技術、光學微影技術及蝕刻技術、或使 用膜形成技術及膜平坦化技術，形成第丨與第2插塞的步 ‘ ’忒第1與第2插塞係分別連接於該第1與第μ ISFET 的各源極，以及 φ (d)使用膜形成技術、光學微影技術及蝕刻技術，形成 均連接於該第1與第2插塞的相變化膜與導電膜之積層構 造的步驟，該相變化膜係能可逆的採取非晶質狀態與結晶 貝狀悲’该導電膜係具有電阻率較低於該相變化膜電阻率； 其中，在該步驟（b)中，該第1與第2MISFET的各源極 係在该半導體基板的該表面上，相隔既定距離配置； 該步驟（d)中，該積層構造係該半導體基板的該表面平 面觀，呈依朝該第2方向延伸的方式，橫跨該第j與第2 _ 插塞形成條紋狀。 11 ·如申請專利範圍第1 〇項之半導體裝置之製造方 法’其中，在該步驟（b)的該元件隔離膜形成、該第1與第 2MISFET的該閘極形成、以及該步驟中的該第i與第2 插塞形成時，係使用相移曝光法，並分別依一定間距形成 该元件隔離膜、該閘極、以及該第1與第2插塞。 21〇8-8972-PF;Ahddub 29
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