[go: up one dir, main page]

CN111971808B - 电阻式3d存储器 - Google Patents

电阻式3d存储器 Download PDF

Info

Publication number
CN111971808B
CN111971808B CN201980022276.0A CN201980022276A CN111971808B CN 111971808 B CN111971808 B CN 111971808B CN 201980022276 A CN201980022276 A CN 201980022276A CN 111971808 B CN111971808 B CN 111971808B
Authority
CN
China
Prior art keywords
stack
cell
layer
cells
control transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980022276.0A
Other languages
English (en)
Other versions
CN111971808A (zh
Inventor
弗朗索瓦·安德里欧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of CN111971808A publication Critical patent/CN111971808A/zh
Application granted granted Critical
Publication of CN111971808B publication Critical patent/CN111971808B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10P14/3411—
    • H10P14/3462—
    • H10P50/242—
    • H10P50/691—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)

Abstract

存储器件，该存储器件设置有支撑件和在所述支撑件上形成的电阻式存储器单元(91，92，93，94，95，96)的多个叠置的层次，每个层次(N1；N2；……；)包括一个或多个电阻式存储器单元的一个行或多个行(x；x+1)，每个电阻式存储器单元包括可变电阻式存储器元件(6)，该可变电阻式存储器元件由布置在第一电极和第二电极之间的可变电阻率材料区域形成，存储器元件(6)连接到控制晶体管(4)的源极区域或漏极区域，控制晶体管(4)形成在半导体层的堆叠体中的给定的半导体层中，该半导体层的堆叠体形成在支撑件上，并且在该半导体层的堆叠体中布置了电阻式存储器单元的各自的控制晶体管的各自的沟道区。

Description

电阻式3D存储器
技术领域
本发明涉及微电子学和存储器领域，尤其是涉及电阻式随机存取存储器(RRAM或ReRAM)领域。
背景技术
电阻式存储器具有共同的工作原理，即它们的状态变化是由于被置于两个电极之间的材料的电阻率的变化而引起的。
有几种类型的电阻式存储器，其中包括PCRAM(相变随机存取存储器)、CBRAM(导电桥接RAM)和OxRAM。
在OxRAM中，被布置在电极之间的材料包括介电氧化物，该介电氧化物通常是绝缘的，并可以通过在施加足够的电压或电流后在该材料中创建细丝或导电路径来使其导电。
不断尝试增加存储器件的密度。
为此，已经出现了其中存储器单元以多个叠置的层次分布的器件。
在电阻式存储器领域，由Li等人在“2016年技术论文VLSI技术文摘研讨会”上发表的“与FinFET集成为用于大脑启发式认知信息处理的通用计算单元的四层3D垂直RRAM(Four Layer 3D Vertical RRAM Integrated with FinFET as Versatile Computingunit for Brain-Inspired Cognitive Information Processing)”的文献提出了具有电阻式存储器单元的器件，该电阻式存储器单元由多层堆叠制成，并以叠置的单元的多个层次分布。该器件的每个单元由具有TiN电极、HfOx型电介质以及由TiN和Ti堆叠形成的另一电极的存储器元件形成。通过所谓的“选择”晶体管对被容纳在存储器元件中的信息进行读取或写入。在该器件中，同一选择晶体管与四个叠置的存储器元件的组合件相关联，并因此用于寻址这4个元件。通过这种布置，叠置的存储器元件与同一选择晶体管相关联，并且不具有独立的寻址。
此外，选择晶体管形成在衬底的表面半导电层中，并且在该半导电层中占据了可能期望专用于另一功能或其他功能的空间。
问题在于制造具有电阻式存储器单元并且针对上述缺点进行了改进的新器件。
发明内容
为了特别地满足上述目的，根据一个实施例，本发明首先提供了一种存储器器件，该存储器器件设置有支撑件和在该支撑件上形成的电阻式存储器单元的多个叠置层次，每个层次包括一个或多个电阻式存储器单元的一个行或多个行，每个电阻式存储器单元包括可变电阻式存储器元件，该可变电阻式存储器元件由布置在第一电极和第二电极之间的可变电阻率材料区域形成，所述存储器元件连接到控制晶体管的源极或漏极区域，所述控制晶体管形成在半导电层的叠置体中的给定的半导电层中，该半导电层的叠置体形成在所述支撑件上，并且在该半导电层的叠置体中布置了电阻式存储器单元的各自的控制晶体管的各自的沟道区。
可变电阻式存储器元件可以特别地是PCRAM或OxRAM类型的。
通过这样的布置，使用形成在堆叠体中的控制晶体管，可以在成列地叠置或布置的不同存储器元件之间进行独立寻址。
当堆叠体被布置在支撑件的所谓“前端”半导电层上方时，这种布置使得能够对存储器元件进行寻址，同时能够将该半导电层专用于其他功能或其他电路。
特别是可以提供一个或多个存储器外围电路，例如尤其是行解码器和/或至少一个读出放大器和/或至少一个模拟/数字转换器的用于寻址单元的部件。
有利地，存储器元件可以是OxRAM类型的，可变电阻率材料区域例如是介电氧化物。
根据一种可能的实施方式，该器件可以设置有不同层次的单元的第一竖直列，其包括属于单元的所述叠置层次中的第一层次的第一单元和第二层次的第二单元，第一单元和第二单元分别设置有第一控制晶体管和第二控制晶体管，第一控制晶体管和第二控制晶体管具有公共的栅极或具有彼此连接且连接到同一导电区域的各自的栅极。
公共栅极或所述各自的栅极可被互连到被称为“第一字平面”的同一导电区域。有利地，该器件可以包括单元的第二竖直列，该单元的第二竖直列具有属于第一层次的第三单元和属于第二层次的第四单元，并且该第三单元和第四单元分别设置有第三控制晶体管和第四控制晶体管，第三控制晶体管和第四控制晶体管具有连接到所述第一字平面的栅极。
根据该器件的可能的实施方式，第一单元和第三单元可以连接到多条水平偏置线中的同一条第一水平偏置线，其中第二单元和第四单元连接到所述多条水平偏置线中的同一条第二水平偏置线。第一偏置线和第二偏置线是不同的，因此可以使得接收不同的电信号。
有利地，第一单元和第三单元可以被布置在所述第一层次的同一第一行单元上，而第二单元和第四单元被布置在所述第二层次的同一第一行单元上，该器件包括另一字平面，该另一字平面不同于所述第一字平面并且被分别连接到所述第一层次的第二行单元中的单元和所述第二层次的第二行单元中的单元。因此，该器件可以设置有能够接收不同的控制电信号的不同的字平面。
第一单元和第二单元可以连接到多条竖直偏置线中的同一第一竖直偏置线，而第三单元和第四单元连接到所述多条竖直偏置线中的同一第二竖直偏置线。
有利地，属于第一层次并且属于不同于第一行的第二行单元的第五单元和属于第二层次的第六单元可以连接到所述第一竖直偏置线。
根据一个实施例，半导电层的叠置体属于包括一个或多个绝缘层的层的堆叠体，每个绝缘层被布置在所述半导电层的叠置体中的两个半导电层之间。因此，多个阶段可被彼此电绝缘地执行。
一特定实施例提供了所述控制晶体管的所述源极或漏极区域，该源极或漏极区域连接到由被布置在两个电极之间的可变电阻率材料区域形成的另一可变电阻式存储器元件，所述存储器元件和所述另一个存储器元件分别被布置在所述给定的半导电层的上表面和下表面上。对于这样的构造，尽管在器件内实现了对叠置的存储器元件的独立寻址，但是同一控制晶体管与两个存储器元件相关联。
有利地，控制晶体管可以具有双栅极或环绕栅极。在两种情况下，该栅极都可以抵靠所述给定的半导电层的上表面和下表面延伸。
根据另一方面，本发明涉及一种用于制造具有如上文所限定的电阻式存储器单元的3D存储器件的方法。
这种方法包括形成层的堆叠体的至少一个步骤，该堆叠体包括半导电层在支撑件上的所述叠置体。
有利地，堆叠体形成在支撑件的半导体材料表面层上，在制造堆叠体时已经在该半导体材料表面层中布置了晶体管的沟道区。在这种情况下，表面层可以专用于存储器元件以外的其他功能。
根据该方法的一方面，堆叠体的半导电层各自可以通过非晶沉积，特别是CVD类型的非晶沉积来形成。于是在这种情况下，可以将堆叠体暴露于至少一次激光退火，以使半导电层结晶。在该沉积期间，可以有利地进行伴随的掺杂。
根据该方法的实施例的特定示例，在形成所述堆叠体之前，可以提供在支撑件上形成一条或多条水平路径线。这样的路径线可使得能够在竖直延伸的几条偏置导线之间建立连接。
有利地，形成在支撑体上的堆叠体包括交替的牺牲层和形成所述半导电层的叠置体的半导电层，所述叠置体的每个半导电层通常布置在第一牺牲层上并与该第一牺牲层接触以及被布置在第二牺牲层下方并与该第二牺牲层接触。
随后蚀刻掉这些牺牲层则是为了显露出半导电层的部分下表面和部分上表面，以便建立接触或连接或以便形成电极。
根据该方法的一种可能的实施方式，在形成堆叠体之后，该方法包括以下步骤：
-形成穿过堆叠体的至少一个孔或至少一个沟槽，以显露出该堆叠体的一个区域，
-在该区域中，选择性地刻蚀牺牲层的一部分，以释放出与所述一个或多个给定的半导电层的上表面的一部分抵靠的空间，以及释放出与所述一个或多个给定的半导电层的下表面的一部分抵靠的空间，下表面与上表面相对，然后-在所述部分上形成导电区域。
在选择性蚀刻之后并且在形成导电区域之前，可以提供形成绝缘间隔物，该绝缘间隔物部分地填充所述空间。
根据第一实施例，导电区域形成存储器元件组合件中的存储器元件的各自的第一电极，该方法还包括以下步骤：
-在所述孔或所述沟槽中，尤其基于介电氧化物制造可变电阻率材料层，然后
-使用形成所述组合件的所述存储器元件的各自的第二电极的至少另一导电层和连接到所述组合件的所述存储器元件的所述第二电极的竖直偏置线来填充所述孔或沟槽。
根据第二实施例，导电区域由能够形成存储器元件的第一电极的至少一个第一导电层形成，并且其中，然后在第一导电层上将以下沉积到所述空间中：
-存储器元件的特别是基于介电氧化物的可变电阻率材料层，然后是形成存储器元件的第二电极的另一导电层，该方法随后还包括以下步骤：
-从所述孔或所述沟槽中去除第一导电层、可变电阻率材料层和另一导电层，然后，
-用绝缘材料填充所述孔或所述沟槽。
根据一种可能的实施方式，该方法在形成堆叠体之后可以包括以下步骤：
-形成至少一个掩膜，该至少一个掩膜覆盖所述堆叠体并包括一个或多个孔口，
-选择性地去除牺牲层，以使掩模的所述一个或多个孔口在堆叠体中延伸，
-在一个或多个孔口中形成栅极电介质和栅极导电电极。
附图说明
在阅读通过纯粹为说明性而非任何限制性目的的方式并参照附图给出的对实施例的示例的描述时，将更好地理解本发明，在附图中：
-图1A至图1B用于示出具有电阻式存储器单元的3D存储器件的布置的示例，该电阻式存储器单元分布在多个层次上，并且每个单元由与控制晶体管串联的存储器元件形成；
-图2给出了诸如根据本发明实现的电阻式存储器单元的等效接线图的示例，该电阻式存储器单元可能被集成到3D存储器件中；
-图3A至图3J、图4、图5A至图5C示出了用于制造具有叠置的电阻式存储器单元的3D存储器件的方法的示例；
-图6示出了电阻式存储器单元的特定布置的示例，其中同一控制晶体管与两个不同的存储器元件相关联；
-图7示出了具有图6类型的布置的器件的实施例的示例；
-图8示出了一种内容可寻址存储器件的示例，该内容可寻址存储器件设置有根据诸如根据本发明的实施例实现的布置的电阻式单元。
不同附图中的相同、相似或等效的部件具有相同的附图标记，以便于从一个附图切换到另一附图。
为了使附图更容易理解，图中所表示的不同部件不一定按照统一的比例绘制。
此外，在此后的描述中，使用了取决于结构的定向的术语，诸如“在...上”、“在上方”、“竖直”、“水平”、“侧面”、“上部”、“下部”，同时考虑到该结构以图中所示的方式被定向。
具体实施方式
现在将结合图1A至图1B描述诸如根据本发明的实施例实现的3维或“3D”微电子存储器件的示例。
该存储器件由布置在支撑件(图1A至图1B中未示出)上的电阻式存储器单元91、……94、96、……9n形成，该支撑件诸如是半导体衬底或在绝缘体类型的衬底上的半导体，有利地，该支撑件是在其上还形成了一个或多个层次的部件以及可能地形成了一个或多个层次的互连体的衬底，在这种情况下，这些部件(以及如果适用，互连体)被布置在所述单元的组合件的下方。
电阻式存储器单元在多个叠置的层次N1、N2、……、Nk或多个级上分布成被布置在该支撑件上的存储器单元的竖直列，单元的每个级或每个层次包括一个或多个电阻式存储器单元的一个或多个水平行。
在图1A的局部透视图中，第一层次N1和第二层次N2的电阻式单元的水平行沿着平行于平面[O；x；y]，特别是平行于正交参考系[O；x；y；z]的y轴的方向分布。单元的竖直列对应于在平行于该同一参考系的z轴的方向上的单元的叠置体。
每个存储器单元91、……、94设置有由布置在电极之间的可变电阻率电阻材料区域形成的至少一个可调电阻存储器元件6。当被布置在电极之间的材料包括介电氧化物时，存储器元件6可以是OxRAM类型的。
在存储器元件6为PCRAM型的情况下，两个电极中的一个可以是金属的但是电阻性的，例如是TiN，并且被设置用于通过焦耳效应对被布置在电极之间的硫族化物材料，例如GeSbTe进行加热。
存储器元件6与至少一个所谓的“控制”晶体管4相关联，并且在该示例中是与该控制晶体管串联互连。取决于该控制晶体管被偏置的方式，可以调节该控制晶体管可能传递到存储器元件6的电流，并从而可以修改存储器元件6的导通状态，并且结果是可以修改被存储在包含该存储器元件6的相应存储器单元中的信息。以相同的方式，可以对所存储的信息进行读取访问，并且可以生成在存储器元件6的端子处读取的电信号，于是该信号的电平表示被存储在存储器元件6中的逻辑信息。
通常，单元的控制晶体管4的沟道区域至少形成在半导电层中，该半导电层属于被布置在支撑件上的半导电层的叠置体(在图1A至图1B中未示出)。该叠置体的半导电层优选地通过中间绝缘层而彼此绝缘，以便在单元的不同层次或级之间形成电绝缘。每个中间绝缘层因此可被布置在两个半导电层之间，以便能够在两个相邻或邻近的层次之间形成绝缘。
在实施例的该示例中，每个单元91、……、94设置有三个控制电极8a、8b、8c，这三个控制电极分别对应于控制晶体管4的栅电极、控制晶体管4的源电极或漏电极以及存储器元件6的电极，该元件的另一个电极连接到控制晶体管4的漏极或源极。
第一控制电极8a(换言之，控制晶体管4的栅极)与在该示例中被称为“字平面”(WPx)的导电区3互连。
选择给定的存储器单元以便尤其是对该单元执行读取或写入操作，该选择特别是通过被施加到字平面的信号来进行的，该字平面与该单元的控制晶体管的栅极互连或形成该单元的控制晶体管的栅极。
通常，单元的同一竖直列的控制晶体管4共享同一字平面，并且因此可以具有公共的栅电极或具有彼此连接并且连接到同一字平面的多个栅电极。
在图1A所示的特定实施例的示例中，为简单起见，仅示出了单元91、92、93、94的两个层次N1、N2以及一个字平面。提供了第一字平面WP1与单元91、92和93、94的多个并置的竖直列相关联的布置。因此，这些单元91、92、93、94的各自的控制晶体管4具有公共的栅电极或具有彼此连接并连接到同一第一字平面WP1的各自的栅电极。存储器通常包括其他不同的字平面(图1A中未示出)，并且可以彼此独立地对其进行电控制。每个字平面与一组单元相关联，这组单元由单元的水平行的叠置体或竖直列的并置体形成。在图1A所示的示例中，形成与同一字平面WP1互连的一组单元的叠置体或并置体基本上平行于平面[O；y；z]延伸。
作为所示出的示例的替代性方案(未示出)，可以提供其中单元的每个竖直列对应一个字平面的布置。
同一层次的单元的同一水平行中的单元的第二电极8b通常与在这里被称为“位线”(BLx,z)的多条水平偏置线中的同一条水平偏置导线5互连或连接。水平偏置导线5平行于支撑件的主平面延伸，并且在该示例中是平行于平面[O；x；y]延伸。
因此，在图1A所示的示例中，第一层次N1的同一水平行的单元91、93连接到第一位线BL1,1，而第二层次N2的同一水平行的单元91、92连接到第二位线BL1,2。该第二位线不同于第一位线BL1,1并且可以独立于第一位线BL1,1而被电控制。
属于不同层次的单元的竖直列中的单元的相应第三电极8c通常与在这里被称为“源极线”(SLy)的多条竖直偏置导线中的同一竖直偏置导线7互联或连接。
因此，在示出的示例中，第一单元91和第二单元92连接到同一第一源极线SL1，而第三单元93和第四单元94连接到同一第二源极线SL2，该第二源极线与第一源极线SL1不同并且可以独立于第一源极线SL1而被电控制。
一种特定的布置提供了连接到同一源极线的同一层次的单元，该源极线也被不同层次的其他单元共享。因此，在图1B的局部视图中，属于第一层次N1并且分别属于单元的第一水平行和第二水平行的第一单元91和第五单元95被连接到同一源极线SL1。第二单元92和位于与第五单元95相同的竖直列上的第六单元96被连接到该同一源极线SL1。
层次的数量、行的数量以及每行的单元数量可以不同，并且特别是比实施例的所示示例的数量大得多。
图2给出了诸如根据本发明的实施例实现的电阻式存储器单元9的等效布线图，该电阻式存储器单元可能被集成到具有叠置的级的3D存储器件中。
对该单元9的写入操作可以例如通过以下方式来实现：在与该单元9连接的源极线SL上施加电势VSL＝Vset，使得Vset＞0V，并且通过在与该单元的控制晶体管4的栅极连接的字平面WP上施加电势VWL>0V以及通过在与控制晶体管4的源极连接的位线BL上施加等于接地GND电势的电势VBL来使该晶体管导通。
对该单元9的擦除操作可以例如通过将源极线SL置于地电势VSL＝GND并通过在位线BL上施加电势VBL＝Vreset>0V来实现。为了执行擦除，进而可以通过施加电势VWL>0V来激活字平面WP。
对单元9的读取操作可以例如通过将源极线SL置于电势VSL＝Vread>0V并通过施加电势VBL＝GND来执行。在读取单元9时，于是还通过施加电势VWL>0V来激活字平面WP。
对控制晶体管4进行偏置以使得在读取操作期间该控制晶体管传递的电流比其在写入操作期间传递的电流低。因此，在该示例中，设置Vset>Vread。
对于与未与任何选定的单元互连的字平面互连的未选定的单元(并因此对其未进行上述写入、擦除、读取操作)，则通常通过施加电势VWL＝0或通过使字平面接地(GND)来将该字平面设置成不被激活。
对于未被选定但与本身与至少一个选定的单元(对其执行写入或擦除或读取操作)互连的字平面互连的单元，则通过向该字平面施加电势VWL≠0V来将该字平面设置成被激活。源极线和位线在单元的端部处的各自的电势通常相等(VSL＝VBL)，以防止电流流过单元。
对于未被选定但与一个或多个选定的单元共享源级线的单元，源极线和位线在单元的端部处的各自的电势可以不同(VSL≠VBL)，该单元的字平面不被激活(VWL＝0V)。
现在将给出用于制造3D电阻式存储器件的方法的示例。
该方法的可能的起始结构是块状衬底类型的支撑件10或者是呈处于绝缘体类型衬底上的半导体形式，例如SOI(处于绝缘体上的硅)的支撑件。
有利地，首先可以使用由衬底形成的支撑件，在该支撑件上已经制成晶体管的至少一个级。晶体管则通常至少具有在衬底的半导电层中延伸的沟道区。
晶体管的级本身可以覆盖有互连体的至少一个级。在这种情况下，用于制造存储器件的方法可以被结合到用于制造通常被称为“后端”的微电子器件的方法的一部分中。
可以提供在支撑件10上制造一条或多条水平导线21，换句话说，该导线平行于支撑件的主平面延伸(图3A)。支撑件的“主平面”是指穿过支撑件并且平行于正交参考系[O；x；y；z]的平面[O；x；y]的平面。该一条或多条水平导线21被称为“路径”线。路径线21使多条竖直偏置导线能够彼此连接，换句话说，这些竖直偏置导线不平行于主平面并且通常与支撑件的主平面正交地或在平行于正交参考系[O；x；y；z]的z轴的方向上延伸。路径线21例如是金属材质的，诸如铜。在这种情况下，可以通过铜扩散阻挡层来对路径线21进行封装。为此，可以提供在例如基于SiCN氮化物的第一扩散阻挡电介质层22a和第二扩散阻挡电介质层22b之间制造路径线21。
随后(图3B)，形成层的堆叠体，该堆叠体包括半导电层251、252、253、254、255的叠置体，通过该叠置体能够形成控制晶体管，并且在该叠置体中尤其提供了这些控制晶体管的各自的沟道区。半导电层251、……、255例如是硅材质的。作为替代性方案，也可以选择二硫族化合物过渡金属类型的材料III/V或二维材料，诸如MOS2。
可以例如通过CVD(化学气相沉积)以非晶形式来沉积半导电层251、……、255，然后通过一次或多次激光退火操作来使该半导电层结晶。结晶退火可以在每次沉积之后或在执行所有沉积之后发生。通过这种退火类型，实现了对半导电层的局部高度加热，同时在过程中限制了对堆叠体的下层部分的加热。层251、……、255的堆叠体优选地通过限制第一层次N1的热负荷而制成，该热负荷优选地低于450℃或550℃，以便不使支撑件劣化并尤其是防止下层中的掺杂物发生不希望的扩散、或防止互连体的可能的劣化或者防止已制成的硅化区(例如NiSi)发生相变成为电阻性更强的相。
可以实施层251、……、255的原位掺杂，换句话说，在层的沉积期间执行该原位掺杂。当提供制造无结型控制晶体管时，尤其可以执行这种掺杂。
半导电层251、252、253、254、255的不同层次通过中间绝缘层27而彼此绝缘，该中间绝缘层为介电材料材质的，诸如例如氮化硅(SiN)。
为了便于随后制造水平偏置导线和/或竖直偏置导线，并能够使这些导线与所述半导电层251、……、255的叠置体的不同半导电层的连接更容易，提供在牺牲材料层26、26'之间布置半导电层251、……、255。牺牲材料可以是与半导电层251、……、255的半导体材料不同并且可以相对于层251、……、255的半导体材料被选择性地蚀刻的半导体材料。例如，当半导电层251、……、255的材质是Si时，可以提供SiGe牺牲层26、26'。
制成的堆叠体的厚度例如可以为约几百纳米。一旦形成该堆叠体，就可以制造一条或多条源极线、存储器元件、一条或多条位线以及控制晶体管的栅极和/或字平面。
在图3C至图3F所示的示例中，形成一条或多条竖直偏置导线7，特别是用于连接存储器元件的源极线SL。
为此，制造了穿过层的堆叠体的一个或多个孔35(图3C)。孔35可以各自被设置成容纳导电柱竖直结构。在该实施例的示例中，导电柱竖直结构包括一列电阻式存储器元件。
为了制造孔35，通常形成硬掩模31，硬掩模例如包括在其中制成一个或多个孔口33的TiN层。然后通过一个或多个孔口33蚀刻该堆叠体。竖直孔35被制造成使得至少一个孔35到达路径线21并显露出路径线21。硬掩模31可以在例如为覆盖堆叠体的氮化物层的介电材料层30上实施。为了分别显露出半导电层251、……、255的上表面和下表面的区域36a、36b，于是相对于半导电层251、……、255的材料对层26、26'的牺牲材料进行各向同性的选择性蚀刻(图3D)。
优选地，还选择用于在该示例中为氮化物材质的中间绝缘层27的选择性蚀刻方法。例如，当牺牲层26、26'是SiGe材质，并且半导电层251、……、255是Si材质时，该选择性蚀刻可以使用例如在化学上通过CF4的RIE(反应离子蚀刻)蚀刻来进行或在化学上通过乙酸型溶液来进行。
选择性蚀刻使得能够释放出对应于牺牲层26、26'的被蚀刻部分并与孔35连通的空间。
可以提供用例如SiCO材质的内部绝缘间隔物38来部分地覆盖半导电层251、……、255的露出区域36a、35b，同时分别使得半导电层251、……、255的上表面和下表面的区域36'a、36'b能够突出。
然后在这些区域36'a、36'b上形成用于电阻式存储器元件的第一电极41。该第一电极41可以通过进行金属化和/或通过形成半导体和金属合金(特别是硅化物)而制成，通常通过金属(例如Ni或Ti或Co)沉积，然后通过例如在熔炉中或使用激光进行退火来制成该第一电极。例如，第一电极41可以包括NiSi型硅化物层，这种硅化物具有能够在低于550℃的温度下使用的优点。实施例的另一示例提供了第一TiN电极41。
因此，所制成的第一电极41可以由分别分布在半导电层251、……、255的上表面的区域36'a上和分布在这些相同的半导电层251、……、255的下表面的区域36'b上的金属或者金属和半导体合金区域39、39'形成。
在该实施例的示例中，第一电极41的材料不沿着孔35的壁形成连续的区域，而是介于半导电层251、……、255和绝缘层27之间。因此，不同的电阻式存储器元件的各自的第一电极41特别是通过绝缘层27而彼此绝缘。
然后，对形成孔35的壁的内衬的至少一个电阻材料层43进行沉积，以制成存储器元件的电极间材料。该电极间材料43可以是介电材料，特别是介电氧化物，诸如HfO2或氧化钽(TaOx)。通常在使材料43沉积之后进行各向异性蚀刻的步骤，以便在孔35的底部去除该材料43，这使得能够显露出被布置在该孔35的底部处的路径线21。
然后形成电阻式存储器元件6的第二电极47。该第二电极47可以由导电材料或不同导电材料的堆叠形成。该第二电极47可以通过例如为Ti或TiN的金属沉积形成。第二电极47典型地具有与第一电极41的成分不同的成分，并且因此可以由与第二电极47的成分不同的成分的层(或层的堆叠)形成。
因此，存储器元件的成分的示例提供了第一电极41、电阻材料43、第二电极47的材质分别为NiSi、HfO2、TiN或分别为TiN、HfO2、TiN或者分别为TiN、TaOx、TiN。
在制造OxRAM型存储器元件的情况下，优选地提供产生氧气间隙的反应电极(例如材质为Ti)作为第二电极47。
一旦制造了存储器元件，就可以在孔中形成连接到多个存储器元件6的竖直偏置导线7，例如源极线SL。为此，孔35被填充并且使用导电材料填充孔35的中心部分，由此该导电材料形成与分布在不同层次上的存储器元件的第二电极47接触的导线7。例如，使用W来进行该填充。
然后执行去除所沉积的材料以使存储器元件6和偏置线从一个或多个孔35的口部突出。这可以例如通过CMP抛光(化学机械抛光或化学机械平面化)来进行。然后通常去除已经用于制造一个或多个孔35的硬掩模。
还可以形成对于同一层次的控制晶体管和同一行的控制晶体管而言共用的一条或多条水平偏置导线5，例如位线。
为此，可以首先在层26、251、26'、27、……、255的堆叠体的任一侧上形成沿着该堆叠体的相对的侧面延伸的沟槽51a、51b。
为了使半导电层251、……、255的边缘56能够被露出，然后相对于半导电层251、……、255，也优选地相对于在该示例中为氮化物材质的绝缘层27对层26、26'的牺牲材料进行选择性蚀刻。因此，半导电层251、……、255的上表面和下表面的边缘56a、56b分别未被覆盖。
随后(图3G)，可以提供用所谓的“内部”绝缘间隔物58(例如为SiCO材质的)来部分地覆盖这些边缘56a、56b，同时使得半导电层251、……、255的上表面和下表面的区域56'a、56'b能够突出。
随后在从层的叠置体突出的这些区域56'a、56'b上形成水平导线5。在所示的示例中，这些导线5被布置为分别在半导电层251、……、255的上表面上和下表面上延伸的成对的线59a、59b。
在示出的实施例的特定示例中，每对线59a、59b可以由具有例如材质为NiSi或Co和Si合金的硅化部分61的材料的堆叠体形成，该硅化部分被形成为与半导电层接触并覆盖有金属材料62，例如钨W。
导线5或导线对59a、59b通过层次间绝缘层27而彼此绝缘并且可以形成位线BL(图3H)。
随后可以在沟槽中沉积绝缘保护性介电材料，例如SiOCH，以便覆盖水平导线59的叠置体。然后可以提供随后去除该多余材料的从沟槽的口部突出的部分，并例如通过CMP进行。
如先前所暗示的，结合图3C至图3F描述的制造竖直结构的第一顺序的步骤与结合图3G至图3H描述的制造水平偏置导线5的第二顺序的步骤可以颠倒。
根据另一替代性方案，甚至可以有利地合并第一顺序的步骤和第二顺序的步骤中的一些相似步骤。
因此，可以例如在对半导电层251、……、255的区域36进行选择性地蚀刻的同时提供对堆叠体的牺牲层26、26”进行的使得这些层251、……、255的边缘56被释放的选择性蚀刻。
也可以通过下述方式来同时执行内部间隔物38和58的制造：在通过蚀刻牺牲层26、26'而释放出的空间中沉积电介质材料，然后蚀刻该电介质材料。
类似地，形成水平导线5和形成存储器元件的第一电极41可能可以合并，特别是当制造这些导线59和第一电极51提供了下述硅化步骤时：该步骤用于例如在层251、……、255的由于对牺牲层26、26'进行选择性刻蚀而显露出并且未被绝缘间隔物覆盖的部分上形成金属和半导体合金。
可以形成绝缘沟槽以便将堆叠体分成彼此绝缘的几个不同的块。
绝缘沟槽通常使用蚀刻方法形成，在蚀刻方法期间，使用例如为树脂材质的掩模62覆盖并保护一个或多个竖直结构(图3I)，先前结合图3C至图3F描述了该竖直结构的制造。
为了能够使水平导线5也受到保护，如图4所示，掩模62也可以设置有部分63a、63b，该部分覆盖堆叠体的其上布置有导线59的表面。
一旦制成沟槽，就用至少一种绝缘材料71，例如SiOCN来填充它们。由此制成的绝缘沟槽73能够使堆叠体的相邻的块分开并两两地绝缘，每个块由半导电层251、……、255的叠置体形成。
因此，为设置在堆叠体的给定的块中的晶体管的叠置体和设置在堆叠体的与所述给定的块相邻的另一块中的晶体管的另一叠置体形成绝缘(图3J)。
为了制造用于控制晶体管的栅极结构并形成一个或多个栅极偏置导电区域3或形成一个或多个字平面WP，由诸如前述的堆叠体形成包括一个或多个孔口的掩模。
然后，通过该掩模的一个或多个孔口对堆叠体的牺牲层26、26'进行选择性蚀刻。可以实施去除牺牲层以便释放出半导电层251、……、255的上表面、下表面和侧面区域周围的空间并使该上表面、下表面和侧面区域显露出来。
然后，在一个或多个孔口中形成栅极结构，该栅极结构可以形成在半导电层251、……、255的上表面以及下表面上延伸的双栅极。当半导电层251、……、255的侧面区域也被栅极结构覆盖时，所制成的栅极结构甚至可以是环绕栅极结构。
根据实施例的特定示例，可以提供赋予阶梯状轮廓，该阶梯状轮廓具有多个阶梯，这多个阶梯分别形成与如前所述且包括半导电层251、……、255的叠置体的堆叠体接触的接触区域。尤其可使用这种轮廓以便于在水平偏置线5上形成不同的竖直接触部(未示出)，该水平偏置线5例如可以是位线。申请人的文献US 9053 976给出了这种阶梯状轮廓的实施例的示例。在这种阶梯状结构中，可以设置绝缘间隔物以使半导电层以及偏置线彼此绝缘。
根据实施例的特定示例，为了形成竖直偏置导线的连接部，作为设置在堆叠体下方的路径线的替代性方案或与该路径线结合，可以设置水平路径线，这次该水平路径线被布置在堆叠体上。
在图6中示出了该替代性布置。对于该替代性方案，同一控制晶体管4与两个电阻元件6.1、6.2相关联，这两个电阻元件分别连接到水平偏置线5.1和另一条不同的水平偏置线5.2，并因此可以承载与偏置线5.1的电势不同的电势。电阻元件连接到控制晶体管4的同一电极，该控制晶体管本身设置有被连接到竖直偏置线7的电极。
图7示出了重复这种布置类型的结构的示例。为了实现这种结构，首先可以使用诸如先前例如结合图3B描述的堆叠体，通过该堆叠体形成穿过半导电层251、……、255的叠置体、中间绝缘层27和牺牲层26、26'的沟槽51a。
随后，通过蚀刻，优选地通过选择性蚀刻来去除牺牲层26、26'的位于沟槽51a中的部分，同时保持半导电层251、……、255和中间绝缘层27。因此释放出通过例如为SiCO的绝缘材料158被部分地填充的空间。
在其余空间中，随后形成存储器堆叠体，其包括形成存储器元件的第一电极41的至少一个导电层141、电阻材料层143(特别是介电氧化物)和形成存储器元件的第二电极43的另一导电层143。
随后例如通过各向同性蚀刻从沟槽51a去除堆叠体，以便使不同存储器元件的各个电极彼此绝缘。
然后，用诸如为SiOCN的介电材料163填充沟槽，以便在存储器元件之间形成绝缘。
因此，可以获得具有控制晶体管的结构，该控制晶体管的源极或漏极区域在给定的半导电层中由叠置的半导电层251、……、255形成，并且该源极或漏极区域都连接到被布置在该给定的半导电层的上表面上的存储器元件6.1以及连接到被布置在该给定的半导电层的与所述上表面相对的下表面上的另一存储器元件6.2。
特定实施例提供了将诸如先前描述的电阻式存储器单元集成到关联存储器件中或内容可寻址存储器(CAM)器件中。这种类型的存储器不能够使对应于输入地址的逻辑数据被输出，而是能够使数据字或逻辑信息的出现或存在被搜索到。
这种CAM存储器的单元布置的示例例如在图8中给出。
单元91、92、95、96可以具有如下的布置：在该布置中，竖直偏置线7对于不同层次N1、N2的单元91、92、95、96是共用的。单元91、92、95、96各自与水平偏置线3相关联，在该示例中，该水平偏置线可以连接到接地GND。
不同层次N1、N2的属于单元的同一列的单元91和92具有各自的控制晶体管4，该控制晶体管的栅极连接到同一的导电区域5，以接收代表给定的逻辑电平的信号。分别来自第一层次N1和第二层次N2的属于另一列并连接到同一竖直偏置线的其他单元95和96具有各自的控制晶体管，该控制晶体管的栅极连接到另一同一导电区域5'，以接收代表与施加到导电区域5的所述给定的逻辑电平互补的逻辑电平的信号。

Claims (26)

1.一种存储器件，所述存储器件设置有支撑件和在所述支撑件上形成的电阻式存储器单元(91，92，93，94，95，96)的多个叠置的层次，每个层次(N1；N2；……；)包括一个或多个电阻式存储器单元的一个行或多个行(x；x+1)，每个电阻式存储器单元包括可变电阻式存储器元件(6)，所述可变电阻式存储器元件由布置在第一电极和第二电极之间的可变电阻率材料区域形成，所述可变电阻式存储器元件(6)连接到控制晶体管(4)的源极或漏极区域，所述控制晶体管(4)形成在半导电层(251，252，253，254，255)的叠置体中的给定的半导电层中，所述半导电层的叠置体形成在所述支撑件上，并且在所述半导电层的叠置体中布置了电阻式存储器单元的各自的控制晶体管的各自的沟道区；
其中，所述控制晶体管的所述源极或漏极区域连接到由被布置在第一电极和第二电极之间的可变电阻率材料区域形成的另一可变电阻式存储器元件(6)，所述可变电阻式存储器元件和所述另一可变电阻式存储器元件分别被布置在所述给定的半导电层的上表面和下表面上。
2.根据权利要求1所述的存储器件，其中，不同层次的单元的第一竖直列包括单元的所述叠置的层次中的第一层次(N1)的第一单元(91)和属于第二层次(N2)的第二单元(92)，所述第一单元(91)和所述第二单元(92)分别设置有第一控制晶体管和第二控制晶体管，所述第一控制晶体管和所述第二控制晶体管具有公共的栅电极(41)或具有彼此连接并连接到同一导电区域(3)的各自的栅电极。
3.根据权利要求2所述的存储器件，其中，所述公共的栅电极(41)或所述各自的栅电极(41)被互连到被称为“第一字平面”(WP1)的同一导电区域(3)，单元的第二竖直列包括属于第一层次(N1)的第三单元(93)和属于第二层次(N2)的第四单元(94)，并且所述第三单元和所述第四单元分别设置有第三控制晶体管和第四控制晶体管，所述第三控制晶体管和所述第四控制晶体管具有连接到所述第一字平面(WP1)的栅极。
4.根据权利要求3所述的存储器件，其中，所述第一单元(91)和所述第三单元(93)连接到多条水平偏置线(BL1,1，BL1,2，BL2,2)中的同一条第一水平偏置线(BL1,1)，其中，所述第二单元(92)和所述第四单元(94)连接到所述多条水平偏置线中的同一条第二水平偏置线(BL1,2)。
5.根据权利要求3或4所述的存储器件，其中，所述第一单元(91)和所述第三单元(93)被布置在所述第一层次(N1)的同一第一行单元上，而所述第二单元(92)和所述第四单元(94)被布置在所述第二层次(N2)的同一第一行单元上，所述存储器件包括不同于所述第一字平面的另一字平面，所述另一字平面分别连接到所述第一层次的第二行单元中的单元和所述第二层次的第二行单元中的单元。
6.根据权利要求3或4所述的存储器件，其中，所述第一单元(91)和所述第二单元(92)连接到多条竖直偏置线(SL1，SL2，……)中的同一第一竖直偏置线(SL1)，其中，所述第三单元(93)和所述第四单元(94)连接到所述多条竖直偏置线中的同一第二竖直偏置线(SL2)。
7.根据权利要求6所述的存储器件，其中，所述第一单元(91)和所述第三单元(93)被布置在所述第一层次(N1)的同一第一行单元上，属于所述第一层次(N1)并且属于不同于所述第一行单元的第二行单元的第五单元(95)和属于所述第二层次(N2)的第六单元(96)连接到所述第一竖直偏置线(SL1)。
8.根据权利要求1至4中任一项所述的存储器件，其中，所述半导电层(251，252，253，254，255)的叠置体属于包括一个或多个绝缘层(27)的堆叠体，每个绝缘层被布置在所述半导电层(251，252，253，254，255)的叠置体中的两个半导电层之间。
9.根据权利要求1至4中任一项所述的存储器件，其中，所述控制晶体管的源极、沟道和漏极具有相同的掺杂。
10.根据权利要求1所述的存储器件，其中，所述可变电阻式存储器元件(6)是PCRAM或OxRAM类型的。
11.一种存储器件，所述存储器件设置有支撑件和在所述支撑件上形成的电阻式存储器单元(91，92，93，94，95，96)的多个叠置的层次，每个层次(N1；N2；……；)包括一个或多个电阻式存储器单元的一个行或多个行(x；x+1)，每个电阻式存储器单元包括可变电阻式存储器元件(6)，所述可变电阻式存储器元件由布置在第一电极和第二电极之间的可变电阻率材料区域形成，所述可变电阻式存储器元件(6)连接到控制晶体管(4)的源极或漏极区域，所述控制晶体管(4)形成在半导电层(251，252，253，254，255)的叠置体中的给定的半导电层中，所述半导电层的叠置体形成在所述支撑件上，并且在所述半导电层的叠置体中布置了电阻式存储器单元的各自的控制晶体管的各自的沟道区；
其中，在所述叠置体中，相邻的半导电层通过中间绝缘层(27)彼此绝缘，
其中，所述控制晶体管具有栅极，所述栅极抵靠所述给定的半导电层的上表面和下表面延伸，
所述存储器件还包括第二控制晶体管，所述第二控制晶体管形成在所述半导电层(251，252，253，254，255)的叠置体的第二半导电层中，所述第二控制晶体管具有栅极，所述栅极抵靠所述第二半导电层的上表面和下表面延伸，绝缘层(27)布置在所述控制晶体管的栅极和所述第二控制晶体管的栅极之间。
12.根据权利要求11所述的存储器件，其中，所述可变电阻式存储器元件(6)是PCRAM或OxRAM类型的。
13.一种内容可寻址存储器，所述内容可寻址存储器包括根据权利要求1至10中任一项所述的存储器件，或者包括根据权利要求11或12所述的存储器件。
14.一种用于制造根据权利要求1所述的存储器件的方法，所述方法包括：
在支撑件(10)上形成层的堆叠体，所述堆叠体包括交替的牺牲层(26，26')和形成半导电层(251，252，253，254，255)的叠置体的半导电层，所述叠置体的一个或多个给定的半导电层各自被布置在第一牺牲层(26)上并与所述第一牺牲层接触以及被布置在第二牺牲层(26')下方并与所述第二牺牲层接触；
在形成所述堆叠体之后，所述方法还包括：
形成穿过所述堆叠体的至少一个孔(35)或至少一个沟槽(51a，51b)，以显露出所述堆叠体的一区域；
在所述区域中，对所述牺牲层(26，26')的一部分进行选择性的刻蚀，以释放出与所述一个或多个给定的半导电层的上表面的一部分(36a，56a)抵靠的空间，以及释放出与所述一个或多个给定的半导电层的下表面的一部分(36b，56b)抵靠的另一空间，所述下表面与所述上表面相对；以及
在所述空间中形成存储器元件的组合件。
15.根据权利要求14所述的方法，其中，所述堆叠体形成在所述支撑件的半导体材料表面层上，晶体管的沟道区被布置在所述表面层中。
16.根据权利要求15所述的方法，其中，控制晶体管形成在所述半导电层(251，252，253，254，255)处，每个控制晶体管包括具有相同掺杂的源极、沟道和漏极。
17.根据权利要求14至16中任一项所述的方法，其中，所述给定的半导电层(251，252，253，254，255)通过非晶沉积来形成，然后将所述给定的半导电层暴露于激光退火，以使所述给定的半导电层结晶。
18.根据权利要求14至16中任一项所述的方法，其中，在形成所述堆叠体之前，所述方法包括在所述支撑件上形成一条或多条水平路径线(21)，所述一条或多条水平路径线能够被连接到一条或多条竖直偏置线。
19.根据权利要求14至16中任一项所述的方法，所述方法进一步包括：
在所述部分上形成导电区域(59，41，141)。
20.根据权利要求19所述的方法，在选择性蚀刻之后并且在形成导电区域(59，41)之前，所述方法包括形成绝缘间隔物(38，58，158)，所述绝缘间隔物部分地填充所述空间。
21.根据权利要求19所述的方法，其中，所述导电区域形成所述存储器元件的组合件的各自的第一电极(41)，所述方法进一步包括以下步骤：
在所述孔(35)或所述沟槽(51a，51b)中，制造可变电阻率材料层(43)，然后
使用形成所述组合件的所述存储器元件的各自的第二电极(43)的至少另一导电层(47)和连接到所述组合件的所述存储器元件的所述第二电极(43)的竖直偏置线来填充所述孔或沟槽。
22.根据权利要求19所述的方法，其中，所述导电区域由能够形成所述存储器元件的第一电极的至少一个第一导电层(141)形成，并且其中，随后在第一导电层上将所述存储器元件的可变电阻率材料层(143)沉积到所述空间中，然后将形成存储器元件的第二电极的另一导电层(147)沉积到所述空间中，所述方法进一步包括：
从所述孔(35)或所述沟槽(51a，51b)中去除所述第一导电层(141)、所述可变电阻率材料层(143)和所述另一导电层(147)，然后用绝缘材料(163)填充所述孔(35)或所述沟槽(51a，51b)。
23.根据权利要求14至16中任一项所述的方法，所述方法进一步包括在形成所述堆叠体之后的以下步骤：
形成至少一个掩膜(62)，所述至少一个掩膜覆盖所述堆叠体并包括一个或多个孔口，
选择性地去除牺牲层，以使所述掩膜的所述一个或多个孔口在所述堆叠体中延伸，
在所述一个或多个孔口中形成栅极电介质和栅极导电电极。
24.根据权利要求17所述的方法，其中，所述给定的半导电层(251，252，253，254，255)通过CVD类型的非晶沉积来形成。
25.根据权利要求21所述的方法，其中，所述可变电阻率材料层是基于介电氧化物制造的。
26.根据权利要求22所述的方法，其中，所述可变电阻率材料层是基于介电氧化物制造的。
CN201980022276.0A 2018-03-27 2019-03-26 电阻式3d存储器 Active CN111971808B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1852657 2018-03-27
FR1852657A FR3079656B1 (fr) 2018-03-27 2018-03-27 Memoire resistive 3d
PCT/FR2019/050677 WO2019186045A1 (fr) 2018-03-27 2019-03-26 Memoire resistive 3d

Publications (2)

Publication Number Publication Date
CN111971808A CN111971808A (zh) 2020-11-20
CN111971808B true CN111971808B (zh) 2024-07-16

Family

ID=63014669

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980022276.0A Active CN111971808B (zh) 2018-03-27 2019-03-26 电阻式3d存储器

Country Status (5)

Country Link
US (1) US11653506B2 (zh)
EP (1) EP3750199B1 (zh)
CN (1) CN111971808B (zh)
FR (1) FR3079656B1 (zh)
WO (1) WO2019186045A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11769836B2 (en) * 2019-05-07 2023-09-26 Intel Corporation Gate-all-around integrated circuit structures having nanowires with tight vertical spacing
TWI707449B (zh) * 2019-09-02 2020-10-11 華邦電子股份有限公司 可變電阻式記憶體及其製造方法
US11257822B2 (en) 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
US20210375926A1 (en) * 2020-05-27 2021-12-02 Intel Corporation Three-dimensional nanoribbon-based two-transistor memory cells
DE102020128720B4 (de) 2020-05-29 2023-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung und verfahren zum bilden einer speichervorrichtung
FR3123150B1 (fr) * 2021-05-20 2023-05-26 Commissariat Energie Atomique Memoire 1t1r a structure 3d
US12471288B2 (en) 2021-12-07 2025-11-11 Intel Corporation Three-dimensional nanoribbon-based hysteretic memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633108A (zh) * 2012-08-23 2014-03-12 爱思开海力士有限公司 三维层叠存储器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2913523B1 (fr) * 2007-03-09 2009-06-05 Commissariat Energie Atomique Disposistif de memorisation de donnees multi-niveaux a materiau a changement de phase
KR100978911B1 (ko) * 2008-02-28 2010-08-31 삼성전자주식회사 반도체 장치 및 그의 형성방법
FR2933802B1 (fr) 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
US9892972B2 (en) * 2009-10-12 2018-02-13 Monolithic 3D Inc. 3D semiconductor device and structure
US9385088B2 (en) * 2009-10-12 2016-07-05 Monolithic 3D Inc. 3D semiconductor device and structure
DE102010030995A1 (de) * 2010-07-06 2012-01-12 Evonik Degussa Gmbh Verwendung von beta-Isophoron als Lösemittel
CN102543877B (zh) * 2010-12-29 2014-03-12 中国科学院微电子研究所 制备三维半导体存储器件的方法
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
US20130270508A1 (en) * 2012-04-11 2013-10-17 Agency For Science, Technology And Research Non-Volatile Memory Device and Method of Forming the Same
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR20140127577A (ko) * 2013-04-25 2014-11-04 에스케이하이닉스 주식회사 3차원 저항 가변 메모리 장치 및 그 제조방법
JP6308216B2 (ja) * 2013-06-26 2018-04-11 日本電気株式会社 連想メモリセル及び連想メモリ
US9099385B2 (en) * 2013-11-08 2015-08-04 Sandisk 3D Llc Vertical 1T-1R memory cells, memory arrays and methods of forming the same
JP6566289B2 (ja) * 2014-11-26 2019-08-28 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示デバイス及び電気光学装置並びに電気機器並びにメタルマスク並びに画素アレイ
US9450023B1 (en) * 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
US9595324B1 (en) * 2015-09-23 2017-03-14 Kabushiki Kaisha Toshiba Semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633108A (zh) * 2012-08-23 2014-03-12 爱思开海力士有限公司 三维层叠存储器件

Also Published As

Publication number Publication date
EP3750199A1 (fr) 2020-12-16
WO2019186045A1 (fr) 2019-10-03
FR3079656A1 (fr) 2019-10-04
EP3750199B1 (fr) 2022-08-17
FR3079656B1 (fr) 2020-11-27
US20210028231A1 (en) 2021-01-28
US11653506B2 (en) 2023-05-16
CN111971808A (zh) 2020-11-20

Similar Documents

Publication Publication Date Title
CN111971808B (zh) 电阻式3d存储器
CN101872778B (zh) 集成电路3d相变存储器阵列及制造方法
US10211257B2 (en) High density resistive random access memory (RRAM)
US8659003B2 (en) Disturb-resistant non-volatile memory device and method
US9450023B1 (en) Vertical bit line non-volatile memory with recessed word lines
KR101054100B1 (ko) 반도체 기억 장치
US7321130B2 (en) Thin film fuse phase change RAM and manufacturing method
CN101615425B (zh) 具有双重字线和源极线的相变化存储器及其操作方法
US9443910B1 (en) Silicided bit line for reversible-resistivity memory
JP7617878B2 (ja) メモリ装置及びその製造方法
CN101013736A (zh) 管型相变存储器
US20130094273A1 (en) 3d memory and decoding technologies
US10333065B2 (en) Resistive memory device
US8981330B2 (en) Thermally-confined spacer PCM cells
US20240381796A1 (en) Resistive memory device with enhanced local electric field and methods of forming the same
US20080296554A1 (en) Phase change memory devices and fabrication methods thereof
US20210399141A1 (en) Dual-layer channel transistor and methods of forming same
US8860223B1 (en) Resistive random access memory
US12317761B2 (en) Phase-change memory device and method for fabricating the same
US11647639B2 (en) Conductive bridging random access memory formed using selective barrier metal removal
US20250107103A1 (en) Assembly comprising at least two non-volatile resistive memories and a selector, array and manufacturing methods associated therewith
KR101155093B1 (ko) 반도체 메모리 장치
US10886333B2 (en) Memory structure including gate controlled three-terminal metal oxide components
TW202531851A (zh) 記憶裝置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant