JP2016076561A

JP2016076561A - 記憶装置

Info

Publication number: JP2016076561A
Application number: JP2014205296A
Authority: JP
Inventors: 浅尾　吉昭; Yoshiaki Asao; 吉昭浅尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-10-03
Filing date: 2014-10-03
Publication date: 2016-05-12
Also published as: US20160099290A1

Abstract

【課題】本実施形態の課題は、製造容易な記憶装置を提供することである。
【解決手段】本実施形態に係る記憶装置は、基板と、基板上に形成された第一ゲート、第二ゲート電極及び第三ゲート電極と、基板上に形成された第一アクティブエリア及び第二アクティブエリアと、第一アクティブエリア上に形成された第一コンタクトと第二コンタクトと、第二アクティブエリア上に形成された第三コンタクトと第四コンタクトと、第一コンタクト及び第三コンタクトと電気的に接続し、第一方向に延伸する抵抗変化層と、抵抗変化層の上側部と電気的に接続し、第一方向に延伸する第一配線層と、第一配線層の上方に形成され、第二コンタクトと電気的に接続し、第二方向に延伸する第二配線層と、第一配線層の上方に形成され、第四コンタクトと電気的に接続し、第二方向に延伸する第三配線層と、を有する。
【選択図】図３

Description

本実施形態は、記憶装置に関する。

抵抗変化型メモリとして、超格子型相変化メモリ、相変化メモリやイオンメモリ等、多様なメモリが提案・開発されている。それぞれのメモリ動作の原理は、超格子の相変化、結晶状態の変化やイオン電導によるフィラメント形成を用いるもの等、異なる。しかし、何れのメモリも電圧又は電流の印加によりそのメモリ素子の抵抗が高抵抗状態と低抵抗状態を遷移するという点では共通である。これらのメモリデバイスにおいては、製造コストの低減も要求される。

米国特許出願公開２０１４／００６３８９１号明細書特開２０１３／０５５１３４号公報米国特許第８７１１６０２号明細書米国特許第７７４２３３２号明細書

Richard Fackenthal1, Makoto Kitagawa2他、"A 16Gb ReRAM with 200MB/s Write and 1GB/s Read in 27nm Technology"、IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS, 2014, p.338

本実施形態の課題は、製造容易な記憶装置を提供することである。

本実施形態に係る記憶装置は、基板と、前記基板上に形成され、第一方向に延伸する第一ゲート電極及び第二ゲート電極と、前記基板上に形成され、前記第二ゲート電極に対して前記第一ゲート電極と反対側にて前記第一方向に延伸する第三ゲート電極と、前記基板上に形成され、前記第一ゲート電極、前記第二ゲート電極及び前記第三ゲート電極と交差し、前記第一方向に交差する第二方向に延伸する第一アクティブエリアと、前記基板上に形成され、前記第一ゲート電極、前記第二ゲート電極及び前記第三ゲート電極と交差し、前記第一アクティブエリアと電気的に絶縁され、前記第二方向に延伸する第二アクティブエリアと、前記第一アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第一コンタクトと、前記第一アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第二コンタクトと、前記第二アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第三コンタクトと、前記第二アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第四コンタクトと、前記第一コンタクト及び前記第三コンタクトと電気的に接続し、前記第一方向に延伸する抵抗変化層と、前記抵抗変化層の上側部と電気的に接続し、前記第一方向に延伸する第一配線層と、前記第一配線層の上方に形成され、前記第二コンタクトと電気的に接続し、前記第二方向に延伸する第二配線層と、前記第一配線層の上方に形成され、前記第四コンタクトと電気的に接続し、前記第二方向に延伸する第三配線層と、を有する。

第１の実施形態に従った抵抗変化型メモリの構成を示すブロック図。第１の実施形態によるメモリセルＭＣの構造と動作を説明するための図。第１の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。第１の実施形態による抵抗変化型メモリの模式的な断面図。第１の実施形態の製造工程を示す模式的な断面図（その１）。第１の実施形態の製造工程を示す模式的な断面図（その２）。第１の実施形態の製造工程を示す模式的な断面図（その３）。第１の実施形態の製造工程を示す模式的な断面図（その４）。第１の実施形態の製造工程を示す模式的な断面図（その５）。第１の実施形態の製造工程を示す模式的な断面図（その６）。第１の実施形態の製造工程を示す模式的な断面図（その７）。第１の実施形態の製造工程を示す模式的な断面図（その８）。第１の実施形態の製造工程を示す模式的な断面図（その９）。第１の実施形態の変形例を示す模式的な平面レイアウト図。図１４のＡ−Ａ’ 線に沿った断面を示す模式的な断面図。第２の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。第２の実施形態による抵抗変化型メモリの模式的な断面図。第３の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。第３の実施形態による抵抗変化型メモリの模式的な断面図。第４の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。第５の実施形態によるメモリセルＭＣの構造と動作を説明するための図。第５の実施形態による抵抗変化型メモリの模式的な断面図。第６の実施形態によるメモリセルＭＣの構造と動作を説明するための図。

以下、本発明の実施形態について図面を参照しながら説明する。

なお、以下の説明においては、便宜的に半導体基板側を下側と表現して記載する。また、本明細書上、交差は２つの線が互いに横切る意味で用いる。

（第１の実施形態）
図１は、第一の実施形態に従った抵抗変化型メモリの構成を示すブロック図である。メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。各メモリセルＭＣは、図２に示されるように、抵抗変化素子ＲＷ及びセルトランジスタＣＴを含む。抵抗変化素子ＲＷは、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な素子である。セルトランジスタＣＴは、抵抗変化素子ＲＷに対応して設けられている。セルトランジスタＣＴを導通状態とした際、対応する抵抗変化素子ＲＷに電流が流れる。

メモリセルアレイ１０内には、複数のワード線ＷＬがロウ方向（第一の方向）に配線されている。また、複数の第一ビット線ＢＬ１がロウ方向に配線され、第二ビット線ＢＬ２がカラム方向（第二の方向）に配線されている。第二ビット線ＢＬ２は第一ビット線ＢＬ１及びワード線ＷＬに交差、すなわち横切るように配線されている。メモリセルＭＣは、第二ビット線ＢＬ２とワード線ＷＬの交点に対応して設けられる。各メモリセルＭＣの抵抗変化素子ＲＷとセルトランジスタＣＴとは、直列に接続されている。抵抗変化素子ＲＷは第一ビット線ＢＬ１と接続され、セルトランジスタＣＴは第二ビット線ＢＬ２と接続されている。また、セルトランジスタＣＴのゲート電極はワード線ＷＬに接続されている。

メモリセルアレイ１０の、例えば、第二ビット線方向の両側には、センスアンプ１５及びライトドライバ１７が配置されている。センスアンプ１５は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに格納されたデータを読み出す。ライトドライバ１７は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書込む。なお、センスアンプ１５及びライトドライバ１７は第二ビット線方向の両側に限られず、第一ビット線方向の両側においても構わない。

メモリセルアレイ１０のワード線方向の両側には、ロウデコーダ２０及びワード線ドライバ５５がそれぞれ配置されている。ワード線ドライバ５５は、ワード線ＷＬに接続されており、データ読み出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加する。

センスアンプ１５またはライトドライバ１７と外部入出力端子Ｉ／Ｏとの間のデータ授受は、データバス２５及びＩ／Ｏバッファ３０を介して行われる。

コントローラ３５には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書込みイネーブル信号／ＷＥ、及び読出しイネーブル信号／ＲＥ等が入力される。コントローラ３５は、これらの制御信号に基づいて、外部入出力端子Ｉ／Ｏから供給されるアドレス信号Ａｄｄ、コマンド信号Ｃｏｍを識別する。そして、コントローラ３５は、アドレス信号Ａｄｄを、アドレスレジスタ４０を介してロウデコーダ２０及びカラムデコーダ４５に転送する。また、コントローラ３５は、コマンド信号Ｃｏｍをデコードする。センスアンプ１５は、カラムデコーダ４５よってデコードされたカラムアドレスに従って、ビット線ＢＬに電圧を印加する。ワード線ドライバ５５は、ロウデコーダ２０によってデコードされたロウアドレスに従って、ワード線ＷＬに電圧を印加する。

コントローラ３５は、アドレス信号Ａｄｄ、コマンド信号Ｃｏｍに従って、データ読み出し、データ書込み及び消去の各シーケンス制御をおこなう。内部電圧発生回路５０は、各動作に必要な内部電圧（例えば、抵抗変化型メモリの外部から供給された電源電圧を昇圧した電圧）を生成する。この内部電圧発生回路５０も、コントローラ３５により制御され、必要な電圧を生成する。

図２は、本実施形態におけるメモリセルＭＣの動作及び構成を説明する図である。本実施形態において、メモリセルＭＣの抵抗変化素子ＲＷは第一ビット線ＢＬ１側とセルトランジスタＣＴに接続し、セルトランジスタＣＴは抵抗変化素子ＲＷと第二ビット線ＢＬ２に接続される。

抵抗変化素子ＲＷの例として、図２では、超格子型相変化メモリ素子を示す。

超格子型相変化メモリ素子は、電気的エネルギーを印加することにより、超格子の結晶構造が変化し、低抵抗状態と高抵抗状態を取りうる。ここで、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義すれば、超格子型相変化メモリ素子に１ビットデータを記憶することができる。もちろん、低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義しても構わない。

超格子型相変化メモリ素子は、例えば、図２に示す通り、例えば配向層１０５及び第一結晶層と第二結晶層を用いた超格子層１１０を含む。また、必要に応じ、超格子型相変化メモリ素子は、図示しない電極層を含む。

配向層１０５は、超格子層１１０の配向を良くすることで特性を高める。例えば、六方晶の結晶構造を有する材料を用い、具体的にはアンチモン及びテルルを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物を用いる。

超格子層１１０は、第一結晶層と第二結晶層とが交互に繰り返し積層されている。

第一結晶層は電気的パルスを印加することによって、構成原子の位置が可逆的に遷移する。第一結晶層には、例えばゲルマニウム及びテルルを主成分とするカルコゲン化合物を用いる。

第二結晶層は、第一結晶層の原子遷移を補助する層であり、必ずしも第二結晶層の結晶構造が遷移する必要はないが、遷移しても構わない。第二結晶層には、例えば、アンチモンを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物等を用いる。

超格子型相変化メモリ素子は、例えば電気的エネルギーを加えることで、書込み動作（データ“０”から“１”への遷移）及び消去動作（データ“１”から”０“への遷移）を行う。ここで、電気的エネルギーとは、電力の時間に関する積分を意味する。

超格子相変化メモリ素子では、書込み動作よりも消去動作のほうが、高い電気的エネルギーを必要とする。よって、消去時の印加電圧を書込時の印加電圧より高くする方法や、消去時の印加時間を書込時の印加時間よりも長くする方法が挙げられる。

図３は、第一の実施形態による抵抗変化型メモリの平面レイアウト図である。図４（ａ）は、図３のＡ−Ａ線に沿った断面図である。図４（ｂ）は、図３のＢ−Ｂ線に沿った断面図である。

以下説明において、ゲート電極ＧＣ及び第一配線層Ｍ１の延伸方向をロウ方向（第一の方向）と呼ぶ。また、第一方向と略直交し、第二配線層Ｍ２及びアクティブエリアＡＡの延伸方向をカラム方向（第二の方向）と呼ぶ。

まず、図４（ａ）及び図４（ｂ）を用いて、本実施形態の断面図を説明する。図４（ａ）は、アクティブエリアＡＡをロウ方向から見た断面図である。

図４（ａ）に示すように、アクティブエリアＡＡには、複数のセルトランジスタ（第一トランジスタ）ＣＴとダミートランジスタ（第二トランジスタ）ＤＴが設けられる。セルトランジスタの両側には、セルトランジスタＣＴとダミートランジスタＤＴが設けられる。ダミートランジスタＤＴの両側には、それぞれセルトランジスタＣＴが設けられる。このセルトランジスタＣＴ、ダミートランジスタＤＴ、セルトランジスタＣＴの３つのトランジスタが、周期的に設けられる。

セルトランジスタＣＴは、半導体基板１５０に埋め込まれたゲート電極ＧＣ及びゲート絶縁膜１８０を含む。セルトランジスタＣＴのゲート電極ＧＣの両側にＮ＋型のソース領域Ｓ及びドレイン領域Ｄを備える。セルトランジスタＣＴを駆動させることで、抵抗変化素子ＲＷへのアクセスが可能となる
ダミートランジスタＤＴは、半導体基板１５０に埋め込まれたゲート電極ＧＣ及びゲート絶縁膜１８０を含む。ダミートランジスタＤＴのゲート電極ＧＣの両側には、セルトランジスタＣＴのＮ＋型のソース領域Ｓが設けられる。

セルトランジスタＣＴのドレイン領域Ｄは、第二コンタクトＶ２を介して第二配線層Ｍ２に電気的に接続される。第二配線層Ｍ２は、第二ビット線ＢＬ２を形成する。

セルトランジスタＣＴのソース領域Ｓは、第一コンタクトＶ１を介して抵抗変化層２１５の下側部に電気的に接続される。

抵抗変化層２１５は、配向層１０５及び超格子層１１０を含む。超格子層１１０の上方は第一配線層Ｍ１に電気的に接続される。第一配線層Ｍ１は、第一ビット線ＢＬ１を形成する。

抵抗変化層２１５は、第一コンタクトＶ１と第一配線層Ｍ１の１つの組み合わせにつき、１ビットのデータを蓄積する。この１ビットのデータを蓄積する抵抗変化層２１５の部分領域が抵抗変化素子ＲＷである。

図４（ａ）では、一つの抵抗変化層２１５には、二つの第一コンタクトＶ１が接続している。すなわち、一つの抵抗変化層２１５に対し、二つの抵抗変化素子ＲＷを備える。

なお、実際には、後述するように一つの抵抗変化層２１５に対して複数の第一コンタクトＶ１が接続されるため、一つの抵抗変化層２１５は接続される第一コンタクトＶ１の数の抵抗変化素子ＲＷを備える。

以上に説明した図４（ａ）における接続関係を、メモリセルＭＣについてまとめると、次のとおりである。

第二ビット線ＢＬ２である第二配線層Ｍ２は、第二コンタクトＶ２を通して、セルトランジスタＣＴのドレイン領域Ｄに電気的に接続される。セルトランジスタＣＴのソース領域Ｓは、第一コンタクトＶ１を通して、抵抗変化素子ＲＷに接続される。抵抗変化素子ＲＷはその上側部において第一ビット線ＢＬ１である第一配線層Ｍ１に接続される。

図４（ｂ）は、第一コンタクトＶ１が形成される領域を、カラム方向から見た断面図である。

半導体基板１５０には、アクティブエリアＡＡおよび素子分離領域ＳＴＩ(Shallow Trench Isolation)が形成される。

アクティブエリアＡＡには、第一コンタクトＶ１が形成される。第一コンタクトＶ１はその上端で抵抗変化層２１５の下側部に接続される。

抵抗変化層２１５及びその上層の第一配線層Ｍ１は、図４（ｂ）に示す通り、ロウ方向には連続して形成される。

図３を用いて、本実施形態の平面レイアウトを説明する。なお、図３は、メモリセルアレイの一部を取り出したものであって、図示してあるアクティブエリアＡＡ，ゲート電極ＧＣ，第一配線層Ｍ１、第二配線層Ｍ２等は、図３の外側にも延長されうる。

各アクティブエリアＡＡは、ロウ方向に所定の間隔を設けて、それぞれカラム方向に延伸して形成されている。各ゲート電極ＧＣは、カラム方向に所定の間隔を設けて、それぞれロウ方向に延伸して形成されている。

つまり、各アクティブエリアＡＡと各ゲート電極ＧＣはカラム方向に略直交して設けられている。そして、ゲート電極ＧＣとアクティブエリアＡＡの交点には、セルトランジスタＣＴ及びダミートランジスタＤＴが形成される。

ダミートランジスタＤＴを形成するゲート電極ＧＣ（ＤＴ）を挟む両側には、セルトランジスタＣＴを形成するゲート電極ＧＣ（ＣＴ）が形成される。セルトランジスタＣＴを形成するゲート電極ＧＣ（ＣＴ）を挟む両側には、セルトランジスタＣＴを形成するゲート電極ＧＣ（ＣＴ）とダミートランジスタＤＴを形成するゲート電極ＧＣ（ＤＴ）が形成される。つまり、ゲート電極ＧＣ（ＣＴ）、ゲート電極ＧＣ（ＤＴ）、ゲート電極ＧＣ（ＣＴ）が繰り返して形成されている。より具体的には、メモリセルアレイの主要部において、カラム方向にＧＣ（ＣＴ），ＧＣ（ＤＴ），ＧＣ（ＣＴ），ＧＣ（ＣＴ），ＧＣ（ＤＴ），ＧＣ（ＣＴ）…と繰り返して、ゲート電極ＧＣは形成される。

アクティブエリアＡＡにおいて、ゲート電極ＧＣ（ＤＴ）とゲート電極ＧＣ（ＣＴ）の間には、第一コンタクトＶ１が形成される。そして、一つのゲート電極ＧＣ（ＤＴ）と２つのゲート電極ＧＣ（ＣＴ）の間に設けられた複数の第一コンタクトＶ１を被覆する幅で、ロウ方向に延伸した第一配線層Ｍ１及び抵抗変化層２１５が形成される。なお、それぞれの第一コンタクトＶ１を完全に被覆せずに、部分的に被覆させても構わない。

アクティブエリアＡＡにおいて、ゲート電極ＧＣ（ＣＴ）とゲート電極ＧＣ（ＣＴ）の間には、第二コンタクトＶ２が形成される。そして、一つのアクティブエリアＡＡに形成された複数の第二コンタクトＶ２と電気的に接続して設けられ、カラム方向に延伸した第二配線層Ｍ２が形成される。

ここで、第二コンタクトＶ２は第一コンタクトＶ１よりもアクティブエリア上の寸法、例えば楕円形状又はオーバル形状の長径が大きい。

なお、本実施形態による抵抗変化素子ＲＷのメモリセルＭＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。ここで、Ｆは、リソグラフィー技術及びエッチング技術を用いた最小加工寸法である。

選択メモリセルＭＣへのデータ書込み又は読出し動作は次のように行う。なお、選択メモリセルＭＣに含まれるセルトランジスタＣＴのゲート電極ＧＣに接続されるワード線ＷＬを選択ワード線ＷＬと呼ぶ。また、選択メモリセルＭＣに接続されるビット線ＢＬ１、ＢＬ２を選択ビット線と呼ぶ。

まず、選択ビット線ＢＬ１、ＢＬ２に電圧差を与える。そして、選択ワード線ＷＬに電圧を印加する。選択ワード線ＷＬへの電圧の印加により、選択メモリセルＭＣに係るセルトランジスタＣＴが駆動される。セルトランジスタＣＴが駆動されることにより、選択ビット線ＢＬ１、ＢＬ２間の電圧差がセルトランジスタＣＴを介して選択メモリセルＭＣに係る抵抗変化素子ＲＷに印加される。これにより、電圧差に応じた電流が抵抗変化素子ＲＷを流れ、抵抗変化素子ＲＷの書込み又は読出しを行うことができる。

なお、書込み又は読出し動作時は、隣接メモリセルＭＣの誤動作を防ぐため、ダミートランジスタＤＴのゲート電極ＧＣには０Ｖや負電位を印加し、駆動させないのが望ましい。ただし、同一の抵抗変化素子ＲＷに形成された複数のメモリセルＭＣへ一度に書込・消去等をする場合は、ダミートランジスタＤＴのゲート電極ＧＣに正電位を印加し、ダミートランジスタＤＴを駆動させることも可能である。

以下に、第１の実施形態の製造方法を図５乃至図１３を用いて説明する。

なお、以下の製造方法の説明において、特に断りなく参照図面に図面が１つしかない場合は、図３のＡ−Ａ線に沿った断面図相当を示す。また、参照図面に（ａ）（ｂ）の２つが存在する場合は、それぞれ図３のＡ−Ａ線に沿った断面図及び図３のＢ−Ｂ線に沿った断面図相当を示す。

まず、図５の（ａ）及び（ｂ）に示すように、半導体基板１５０をエッチングし、トレンチ１５５を形成する。

次に、図６の（ａ）及び（ｂ）に示すように、トレンチ１５５を埋め込むように素子分離絶縁膜１６０を埋め込み、平坦化する。平坦化により、素子分離領域ＳＴＩが形成される。平坦化は、例えば、ＲＩＥ(Reactive Ion Etching)法やＣＭＰ(Chemical Mechanical Polishing)法により行う。また、素子分離領域ＳＴＩ以外の領域をアクティブエリアＡＡと呼ぶ。

続いて、図７に示すように、第一層間絶縁膜１６５を形成し、エッチング加工により、ゲート電極形成用のトレンチ１７０を形成する。その後、マスクパターン及びマスク材を除去する。

その後、図８に示すゲート電極ＧＣ及びＮ＋型のソース領域Ｓ及びドレイン領域Ｄを形成する。まず、ゲート絶縁膜１８０及びゲート電極層１９０を成膜し、エッチバックにより所定の高さまで除去する。その後。ＣＭＰストッパ膜１９５を成膜し、ＲＩＥ法又はＣＭＰ法等により平坦化を行う。そして、不純物元素をインプランテーション注入しソース領域及びドレイン領域を形成する。その後、第二層間絶縁膜１９７を成膜する。以上により、埋込み型のセルトランジスタＣＴが形成される。

ゲート絶縁膜１８０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を用い、熱酸化法等により成膜する。ゲート電極層１９０は、例えば、多結晶シリコン、タングステン、銅、金属シリサイド等を用いる。成膜方法は材料に応じて、プラズマＣＶＤ法、金属メッキ法、スパッタ法等を用いる。ＣＭＰストッパ膜１９５は、例えばシリコン窒化膜を用いる。第二層間絶縁膜１９７は、例えば、シリコン酸化膜を用いる。

続いて、図９の（ａ）及び（ｂ）に示す第一コンタクトＶ１を形成する。すなわち、第二層間絶縁膜１９７上に、所望のマスクパターンを形成し、そのマスクパターンをマスクとしたエッチング加工を行う。このエッチング加工により、ソース領域Ｓに到達する第一コンタクトホールが形成される。第一コンタクト材料２００を成膜した後、第一コンタクトホール以外の部分の材料をＣＭＰ法により除去する。これにより、第一コンタクトＶ１が形成される。

第一コンタクト材料２００は、例えば、バリアメタル層と金属層を含む。バリアメタル層は、例えばチタン、タンタル、ニオブ、窒化チタン、窒化タンタル、窒化ニオブ又はこれらの積層を用いる。金属層は、タングステン、銅、アルミ等を用いる。

続いて、図１０に示す抵抗変化層２１５及び第一配線層Ｍ１の形成を行う。

まず、順に配向層１０５、超格子層１１０、第一配線層材料２２０及びハードマスク２３０を成膜する。リソグラフィー法により、ハードマスク２３０上に所望のマスクパターンを形成する。そのマスクパターンをマスクとし、第二層間絶縁膜１９７に到達するようにＲＩＥ法によりエッチング加工する。

配向層１０５は、例えば、アンチモン及びテルルを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物を用いる。

超格子層１１０は、第一結晶層と第二結晶層とが交互に繰り返し積層される。第一結晶層は、例えばゲルマニウム及びテルルを主成分とするカルコゲン化合物を用いる。第二結晶層は、例えば、アンチモンを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物等を用いる。上部電極層は、例えばタングステンなどの金属層を用いる。

第一配線層材料２２０は、例えばバリアメタル層と金属層を含む。バリアメタル層は、例えばチタン、タンタル、ニオブ、窒化チタン、窒化タンタル、窒化ニオブ又はこれらの積層を用いる。金属層は、タングステン、銅、アルミ等を用いる。ハードマスク２３０は、例えば、シリコン酸化膜、シリコン窒化膜、多結晶シリコン、カーボン又はこれらの積層を用い、プラズマＣＶＤ法等により成膜する。

続いて、図１１の（ａ）及び（ｂ）に示すように、第三層間絶縁膜２４０を成膜した後、ＣＭＰ法により平坦化する。第三層間絶縁膜２４０は、例えば、シリコン酸化膜を用いる。

次に、図１２に示す第二コンタクトＶ２を形成する。第三層間絶縁膜２４０上に所望のマスクパターンを形成する。そのマスクパターンをマスクとし、ドレイン領域Ｄに到達するように、第二コンタクトホールをエッチング加工する。

第二コンタクト材料２４５を成膜し、ＣＭＰ法により、第二コンタクトホール以外の部分の第二コンタクト材料２４５を除去する。

ここで、第二コンタクトＶ２はその高さが第一コンタクトＶ１よりも高いため、アクティブエリア上の寸法、例えば楕円形状又はオーバル形状の長径が、第一コンタクトＶ１のほうが第二コンタクトＶ２よりも大きい。

第二コンタクト材料２４５は、例えば、バリアメタル層と金属層を含む。バリアメタル層は、例えばチタン、タンタル、窒化チタン、窒化タンタル又はこれらの積層を用いる。金属層は、タングステン、銅等を用いる。

続いて、図１３の（ａ）及び（ｂ）に示す第二配線層Ｍ２を形成する。まず、第四層間絶縁膜２５０を成膜し、リソグラフィー法により所望のマスクパターンを形成する。このマスクパターンをマスク材として、第二コンタクトＶ２の上側部に到達するようにエッチング加工し、第二配線トレンチを形成する。第二配線層材料２６０を成膜し、ＣＭＰ法により第二配線トレンチ以外の部分の第二配線層材料２６０を除去する。これにより、第二配線層Ｍ２が形成される。

第四層間絶縁膜２５０は、例えば、シリコン酸化膜を用いる。第二配線層材料２６０は、第一配線層Ｍ１と同様の材料を用いる。

続いて、一般的な製造方法を用いて、各種配線層や回路素子を形成する。このようにして、本実施形態の抵抗変化型メモリが製造される。

以上に説明した実施例によれば、アクティブエリアＡＡは分断せずにライン状に形成が可能である。すなわち、数個のメモリセルに対応して、アクティブエリアＡＡをアイランド状に分断する必要が無い。

例えば、隣接メモリセルＭＣの誤動作を防ぐため、１つ又は数個のメモリセルＭＣに対し、アクティブエリアＡＡをアイランド状に分断して形成することが考えられる。特に微細なアイランド状のパターンを形成するためには、ライン状に加工した後、ラインを分断する加工を別に行うことが考えられる。この場合、単独での加工で形成を試みたとしても、マスクパターンの形成や、その後のエッチング加工で所望のパターン形成が困難である。

本実施形態ではライン状にアクティブエリアＡＡを形成すれば良いため、ラインを分断する加工を省略可能である。このラインを分断する加工が省略可能なことにより、リソグラフィー工程、及びエッチング加工等の削減ができる。工程の削減は、材料費や製造間接費の低減に繋がる。また、歩留り向上やコスト削減を可能とし、安価なメモリを供給することが可能となる。

また、図３及び図４に示すように、メモリセルＭＣと、その隣のメモリセルＭＣの間にダミートランジスタＤＴが形成されている。そして、ダミートランジスタＤＴのゲート電極ＧＣ（ＤＴ）はロウ方向に延伸して形成されている。

このダミートランジスタＤＴの存在により、メモリセルＭＣと隣接したメモリセルＭＣを電気的に分離することが可能である。この電気的な分離が可能なことにより、アクティブエリアＡＡをライン状に形成することは可能となっている。

また、このセルトランジスタＣＴのゲート電極ＧＣ（ＣＴ）、ダミートランジスタＤＴのゲート電極ＧＣ（ＤＴ）は何れも、所定の間隔で、かつライン状に設けられている。ゲート電極ＧＣが所定間隔及びライン状に設けられていることで、マスクパターンの形成及びエッチング加工が容易である。

これらの製造が容易なことは、歩留り向上につながり、安価なメモリの供給がより可能となる。

続いて、第一の実施形態の変形例について説明する。

図１４に第一の実施形態の変形例による抵抗変化型メモリの平面レイアウト図を示す。図１５は、図１４のＡ−Ａ線に沿った断面図である。

本変形例は、第一コンタクトＶ１が最近接のゲート電極ＧＣ（ＣＴ）の方向に所定の距離だけずれて形成される。所定の距離は、例えば、ゲート電極ハーフピッチＦ_ＧＣ（ゲート電極ＧＣの幅とゲート電極ＧＣ間のスペースの和の半分）である。すなわち、第一コンタクトＶ１は、アクティブエリアＡＡ及びゲート電極ＧＣ上に形成される。

上記のように第一コンタクトＶ１を配置することで、第一コンタクトＶ１はカラム方向に略等間隔で配置される。なお、第一コンタクトホール加工時のエッチング条件の最適化により、ゲート電極ＧＣに第一コンタクトが接触しないように形成が可能である。

なお、変形例および第１の実施形態のいずれの場合にも、第一コンタクトはアクティブエリアＡＡ上に形成されているため、ロウ方向には略等間隔で配置されている。

したがって、本変形例によれば、第一コンタクトＶ１がロウ方向に略等間隔に、またカラム方向に略等間隔に、それぞれ配置される。略等間隔に配置されることで、第一コンタクトＶ１の製造工程において、第一コンタクトＶ１のサイズのばらつきを抑制することが可能である。これにより、第一コンタクトＶ１の電気抵抗値のばらつきを小さくすることができる。ひいては、メモリセルＭＣ間の電気特性のばらつきを抑制することが可能である。なお、第一コンタクトＶ１が略等間隔に配置されると、リソグラフィー法によるマスクパターン形成やＲＩＥ法によるエッチング加工が容易に行いやすくなる。すなわち、第一コンタクトＶ１のサイズが微細化したとしても、第一コンタクトＶ１の製造をより容易に行うことができる。

また、別の変形例として、ゲート電極のハーフピッチＦ_ＧＣ（ゲート電極ＧＣの幅とゲート電極ＧＣ間のスペースの和の半分）と第二配線層のハーフピッチＦ_Ｍ２（第二配線層Ｍ２の幅と第二配線層Ｍ２間のスペースの和の半分）の寸法を任意にしても構わない。なお、図３は、ゲート電極のハーフピッチＦ_ＧＣと第二配線層のハーフピッチＦ_Ｍ２を略同一とした図面である。

また、別の幾つかの変形例を説明する。

上述の説明においては、ダミートランジスタＤＴのゲート電極ＧＣの両側にはセルトランジスタＣＴのソース領域Ｓを有するとして説明を行ったが、ドレイン領域Ｄを有するとしても構わない。すなわち、上述の説明においてドレイン領域Ｄとソース領域Ｓを入れ替えても構わない。

第一配線層Ｍ１を第二ビット線ＢＬ２、第二配線層Ｍ２を第一ビット線ＢＬ１としたが、逆に、第一配線層Ｍ１を第一ビット線ＢＬ１、第二配線層Ｍ２を第二ビット線ＢＬ２としても構わない。

配向層１０５及び超格子層１１０は、上下を入れ替えても構わない。

（第２の実施形態）
図１６（ａ）及び図１６（ｂ）は、第２の実施形態に係る平面レイアウトを表したものである。図１６（ｂ）は、図１６（ａ）から見易さのため、ゲート電極ＧＣ、第一配線層Ｍ１及び抵抗変化素子ＲＷの記載を省略したものである。

図１７（ａ）は、図１６（ａ）のＡ−Ａ’線に沿った断面図である。図１７（ｂ）は、図１６（ａ）のＢ−Ｂ’線に沿った断面図である。図１７（ｃ）は、図１６（ａ）のＣ−Ｃ’線に沿った断面図である。

本実施形態は、第１の実施形態と幾つかの点で異なる。

第一コンタクトＶ１は、第一の実施例の変形例と同様に配置することで、カラム方向、ロウ方向にそれぞれ略等間隔で形成される。図１６（ｂ）に示すように、第一コンタクトＶ１は、カラム方向に３Ｆ_ＧＣの間隔おきに形成され、ロウ方向に２Ｆ_Ｍ２の間隔で形成される。

さらに、ゲート電極のハーフピッチＦ_ＧＣと第二配線層のハーフピッチＦ_Ｍ２は、３Ｆ_ＧＣ＝２Ｆ_Ｍ２の関係で形成される。これにより、第一コンタクトＶ１は、カラム方向とロウ方向に略同一の所定の間隔で形成される。

アクティブエリアＡＡは、ロウ方向にもカラム方向にも角度を持って形成される。そのため、同一のアクティブエリアＡＡに形成される第二コンタクトＶ２はそれぞれ別の第二配線層Ｍ２と接続される。

アクティブエリアＡＡの角度は、例えば、次のとおり求めることができる。第二コンタクトＶ２から同一のアクティブエリアＡＡ上で隣接する第二コンタクトＶ２間の距離は、カラム方向に６Ｆ_ＧＣ、ロウ方向に２Ｆ_Ｍ２である。

前述のとおり、ゲート電極ハーフピッチＦ_ＧＣと第二配線層ハーフピッチＦ_Ｍ２の間に、３Ｆ_ＧＣ＝２Ｆ_Ｍ２の関係がある。したがって、アクティブエリアＡＡのカラム方向に対する角度は、atan(2Ｆ_Ｍ２/6Ｆ_ＧＣ) = atan(1/2) = 約26.5度となる。

次に、第２の実施形態におけるメモリセルＭＣの接続関係を、図１７（ｃ）に基づいてまとめると次の通りである。

第二ビット線ＢＬ２である第二配線層Ｍ２は、第二コンタクトＶ２を通して、セルトランジスタＣＴのドレイン領域Ｄに電気的に接続される。セルトランジスタＣＴのソース領域Ｓは、第一コンタクトＶ１を通して、抵抗変化素子ＲＷに接続される。抵抗変化素子ＲＷはその上側部において第一ビット線ＢＬ１である第一配線層Ｍ１に接続している。

すなわち、断面図１７（ｃ）における接続関係は、図４（ａ）と同様である。

なお、図３と図１６に示されるように、第２の実施形態ではアクティブエリアＡＡが角度をもって形成される。そのため、第１の実施形態と異なり、第二コンタクトからセルトランジスタＣＴを介して電気的に接続される２つの第一コンタクトＶ１のロウ方向の位置は異なる。

以上に説明した第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。すなわち、アクティブエリアＡＡは所定の間隔でライン状に分離することなく形成可能であり、ゲート電極ＧＣは所定の間隔でライン状に形成が可能である。

さらに、ゲート電極ハーフピッチＦ_ＧＣと第二配線層ハーフピッチＦ_Ｍ２を３Ｆ_ＧＣ＝２Ｆ_Ｍ２の関係で形成することで、第一コンタクトＶ１をロウ方向とカラム方向にほぼ等間隔に形成することが可能である。

すなわち、第一コンタクトＶ１の加工において、サイズのばらつきを抑制することが可能である。これは、メモリセルＭＣ間の特性のばらつきを抑制することが可能となることを意味する。また、第一コンタクトＶ１間の距離が小さくなったとしても、加工をより容易に行うことができる。

また、本実施形態によれば、第１の実施形態よりアクティブエリアＡＡの幅または隣に位置するアクティブエリアＡＡとの間隔を増やすことが可能である。アクティブエリアＡＡの幅を増やすことは、アクティブエリアＡＡ上に形成されたセルトランジスタＣＴのチャネル幅を増やすことになる。そして、セルトランジスタＣＴを流れる電流は、およそチャネル幅に比例する。したがって、第１の実施形態と同じ電圧をセルトランジスタＣＴに印加した場合、セルトランジスタＣＴを流れる電流が増えることになる。すなわち、抵抗変化素子ＲＷにより多くの電流を流すことができ、抵抗変化素子ＲＷの読書き動作の高速化が可能である。抵抗変化素子ＲＷの動作の高速化により、高速動作可能なメモリを得ることができる。

（第３の実施形態）
図１８は、本発明の第３の実施の形態に係る平面レイアウトを表したものである。

図１９（ａ）は、図１８のＡ−Ａ’線に沿った断面図である。図１９（ｂ）は、図１８のＢ−Ｂ’線に沿った断面図である。図１９（ｃ）は、図１８のＣ−Ｃ’線に沿った断面図である。

第３の実施形態は、第２の実施形態と第一配線層Ｍ１と第二配線層Ｍ２を入れ替え、第二配線層Ｍ２の下部に配向層１０５と超格子層１１０を形成した点が第２の実施形態と異なる。

第３の実施形態も、第１の実施形態と第２の実施形態と同様に、アクティブエリアＡＡは所定の間隔でライン状に分離することなく形成可能であり、ゲート電極ＧＣは所定の間隔でライン状に形成が可能となる。

（第４の実施形態）
図２０は、本発明の第４の実施の形態に係る平面レイアウトを表したものである。

第４の実施形態は、第２の実施形態と異なり、アクティブエリアＡＡがカラム方向に対して、より傾いている。具体的には、アクティブエリアＡＡ上に形成されている第二コンタクトＶ２が接続する第二配線層Ｍ２と、該第二コンタクトのアクティブエリア上で横の第二コンタクトが接続する第二配線層Ｍ２とのロウ方向の距離は、４Ｆ_Ｍ２となる。

この場合のアクティブエリアＡＡのカラム方向に対する角度は、atan(4Ｆ_Ｍ２/6Ｆ_ＧＣ) = atan(1/1) = 約45.0度となる。このような角度にアクティブエリアＡＡを形成したとしても、アクティブエリアＡＡは所定の間隔でライン状に分離することなく形成可能であり、ゲート電極ＧＣは所定の間隔でライン状に形成が可能である。

（第５の実施形態）
図２１は、本発明の第５の実施の形態に係る記憶装置の抵抗変化素子ＲＷの構成を表したものである。この記憶装置は、第１の実施形態と異なり、抵抗変化素子ＲＷとして相変化メモリ素子を用いる。

相変化メモリ素子は、相変化層４１０及び下部電極層４０５を有する。また、上部電極層を有しても良い。相変化層４１０は、例えば、ゲルマニウム、アンチモン、テルルを有するＧＳＴ等を用いる。ＧＳＴは、電流を流しジュール熱を発生させることで、アモルファス状態と結晶状態との間で変化させることができる。例えば、ＧＳＴにおいては、アモルファス状態において高抵抗状態であり、結晶状態において低抵抗状態である。

したがって、低抵抗状態をデータ“０”、及び高抵抗状態を“１”と定義すれば、先に述べた超格子変化型相変化メモリ素子と同様にデータを記憶することが可能となる。もちろん、低抵抗状態を“１”と定義し、高抵抗状態を“０”と定義しても構わない。

相変化メモリ素子を低抵抗状態から高抵抗状態に遷移させるには、例えば、相変化層４１０に高電圧及び大電流を短時間流したのち、電流を急減させることで行う。すなわち、大電流により、相変化層４１０を構成するＧＳＴをいったん溶融させる。その後、電流の急減による急冷により、ＧＳＴをアモルファス状態とすることができる。

一方、相変化メモリ素子を高抵抗状態から低抵抗状態に遷移させるには、例えば、相変化層４１０に高電圧及び大電流を短時間流したのち、電流を緩やかに減ずることで行う。すなわち、大電流による溶融ののち、結晶化温度に保持することにより、ＧＳＴを結晶状態とすることができる。

下部電極層４０５は、ジュール熱源として相変化層４１０を加熱するのに用いることができる。具体的な材料としては、窒化チタンが挙げられ、スパッタ法やＣＶＤ法により成膜する。

本実施形態の一例としては、図４、図１５、図１７、図１９の抵抗変化層２１５、すなわち配向層１０５及び超格子層１１０として、上述の下部電極層４０５及び相変化層４１０を用いる。

これにより、相変化メモリ素子を抵抗変化素子ＲＷとして用いることができる。

変形例として、下部電極層４０５は抵抗変化素子ＲＷに接続して設けられたコンタクト内に形成したとしても構わない。また、コンタクトとして形成することも可能である。このコンタクトとして形成する変形例を、第３の実施形態の平面レイアウトに適用した場合について、図２２を用いて説明する。

図２２（ａ）は、図１８のＡ−Ａ’線に沿った断面図である。図２２（ｂ）は、図１８のＢ−Ｂ’線に沿った断面図である。図２２（ｃ）は、図１８のＣ−Ｃ’線に沿った断面図である。

本変形例の場合、図２２（ａ）に示すように、第二コンタクトＶ２の上に下部電極層４０５が形成される。下部電極層４０５上に、相変化層４１０が形成される。

本変形例の製造方法は、例えば次の方法による。第二コンタクトＶ２を形成した後、第五層間絶縁膜３００を形成する。その後、リソグラフィー法等によりマスクパターンを形成し、そのマスクパターンをマスク材としてＲＩＥ法等によりエッチングする。このエッチングにより、Ｖ２上に下部電極ホールが形成される。

続いて、下部電極層４０５を成膜し、ＣＭＰ法により下部電極ホール以外の第五層間絶縁膜３００上の下部電極層を除去する。その後、相変化層４１０を成膜する。以降は、一般的な製造方法を用いればよい。

このようにコンタクトとして下部電極層４０５を形成すると、下部電極層４０５と相変化層４１０の接触部分が小さい。したがって、相変化層４１０の加熱部分が小さいため、書込み電流又は電圧、消去電流又は電圧を低減することが可能であり、低電圧定電流で駆動するメモリデバイスを得ることができる。

（第６の実施形態）
図２３は、本発明の第６の実施の形態に係る記憶装置の抵抗変化素子ＲＷの構成を表したものである。第１の実施形態と異なり、抵抗変化素子ＲＷとしてイオンメモリ素子を用いる。

イオンメモリ素子は、イオンソース電極層６００、イオン拡散層６１０、対抗電極層６２０を有しても良い。

対抗電極層６２０は、導電性材料であれば良く、例えば多結晶シリコンや金属材料を用いる。金属材料を用いる場合は、イオン拡散層６１０には拡散しにくい金属元素を用いることが好ましい。

典型例として、イオン拡散層６１０にシリコンを用いる場合は、対抗電極層６２０は、例えば、窒化チタン、モリブデン、又はタンタル等を用いる。

イオン拡散層６１０は、第二電極の金属がイオン化し拡散可能であって高抵抗であれば良い。例えばｎ型不純物またはｐ型不純物を意図的に添加されていない非晶質シリコン、酸化シリコン、窒化シリコン、遷移金属酸化物等を用いる。

イオンソース電極層６００は、シリコンと反応しない元素が好ましく、例えば、銀、銅、アルミニウム、コバルト、ニッケル、チタン等を用いる。

イオンメモリ素子は、次の方法により低抵抗状態と高抵抗状態を遷移する。

イオンソース電極層６００と対抗電極層６２０との間に順方向の電圧を印加すると、イオン拡散層６１０にイオンソース電極層６００から金属原子（金属イオン）が伝導する。これにより、フィラメントがイオン拡散層に形成される。このフィラメントがイオンソース電極層６００と対抗電極層６２０間の伝導パスとなって、イオン拡散層６１０は低抵抗化する。

一方、イオンソース電極層６００と対抗電極層６２０との間に逆方向の比較的高い電圧を印加すると、フィラメント中の金属イオンが逆にイオンソース電極にイオン電導するため、フィラメントによる伝導パスが途切れる。これにより、イオン拡散層６１０は高抵抗状態となる。

したがって、低抵抗状態をデータ“０”、及び高抵抗状態を“１”と定義すれば、先に述べた超格子変化型相変化メモリ素子と同様にデータを記憶することが可能となる。

本実施形態の一例としては、図４、図１５、図１７、図１９の抵抗変化層２１５、すなわち配向層１０５及び超格子層１１０として、上述のイオンソース電極層６００、イオン拡散層６１０、及び対抗電極層６２０を用いる。

また、変形例としては、イオンソース電極層６００又は対抗電極層６２０を抵抗変化素子ＲＷに接続して設けられたコンタクト内に形成しても構わないし、抵抗変化素子ＲＷの上層に接続して設けられた配線層の下層として形成しても構わない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。

ＲＷ…抵抗変化素子、
ＡＡ…アクティブエリア
ＧＣ…ゲート電極
Ｖ１…第一コンタクト
Ｖ２…第二コンタクト
ＭＣ…メモリセル
Ｍ１…第一配線層
Ｍ２…第二配線層
ＢＬ１…第一ビット線
ＢＬ２…第二ビット線
１０…メモリセルアレイ
１５…センスアンプ
１７…ライトドライバ
２０…ロウデコーダ
２５…データバス
３０…バッファ
３５…コントローラ
４０…アドレスレジスタ
４５…カラムデコーダ
５０…内部電圧発生回路
５５…ワード線ドライバ
１０５…配向層
１１０…超格子層
１５０…半導体基板
１５５…トレンチ
１６０…素子分離絶縁膜
１６５…第一層間絶縁膜
１７０…トレンチ
１８０…ゲート絶縁膜
１９０…ゲート電極層
１９５…ＣＭＰストッパ膜
１９７…第二層間絶縁膜
２００…第一コンタクト材料
２１５…抵抗変化層
２２０…第一配線層材料
２３０…ハードマスク
２４０…第三層間絶縁膜
２４５…第二コンタクト材料
２５０…第四層間絶縁膜
２６０…第二配線層材料
３００…第五層間絶縁膜
４０５…下部電極層
４１０…相変化層
６００…イオンソース電極
６１０…イオン拡散層
６２０…対抗電極

Claims

基板と、
前記基板上に形成され、第一方向に延伸する第一ゲート電極及び第二ゲート電極と、
前記基板上に形成され、前記第二ゲート電極に対して前記第一ゲート電極と反対側にて前記第一方向に延伸する第三ゲート電極と、
前記基板上に形成され、前記第一ゲート電極、前記第二ゲート電極及び前記第三ゲート電極と交差し、前記第一方向に交差する第二方向に延伸する第一アクティブエリアと、
前記基板上に形成され、前記第一ゲート電極、前記第二ゲート電極及び前記第三ゲート電極と交差し、前記第一アクティブエリアと電気的に絶縁され、前記第二方向に延伸する第二アクティブエリアと、
前記第一アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第一コンタクトと、
前記第一アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第二コンタクトと、
前記第二アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第三コンタクトと、
前記第二アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第四コンタクトと、
前記第一コンタクト及び前記第三コンタクトと電気的に接続し、前記第一方向に延伸する抵抗変化層と、
前記抵抗変化層の上側部と電気的に接続し、前記第一方向に延伸する第一配線層と、
前記第一配線層の上方に形成され、前記第二コンタクトと電気的に接続し、前記第二方向に延伸する第二配線層と、
前記第一配線層の上方に形成され、前記第四コンタクトと電気的に接続し、前記第二方向に延伸する第三配線層と、
を有する記憶装置。
前記第一ゲート電極は、前記抵抗変化層に記憶されたデータの読出し時に０Ｖ又は負電位が印加される、請求項１記載の記憶装置。
基板と、
前記基板上に形成され、第一方向に延伸する第一ゲート電極及び第二ゲート電極と、
前記基板上に形成され、前記第二ゲート電極に対して前記第一ゲート電極と反対側にて前記第一方向に延伸する第三ゲート電極と、
前記基板上に形成され、前記第三ゲート電極に対して前記第二ゲート電極と反対側にて前記第一方向に延伸する第四ゲート電極と、
前記基板上に形成され、前記第四ゲート電極に対して前記第三ゲート電極と反対側にて前記第一方向に延伸する第五ゲート電極と、
前記基板上に形成され、前記第一ゲート電極、前記第二ゲート電極、前記第三ゲート電極、前記第四ゲート電極及び前記第五ゲート電極と交差し、前記第一方向と交差する第二方向に延伸する第一のアクティブエリアと、
前記基板上に形成され、前記第一ゲート電極、前記第二ゲート電極、前記第三ゲート電極、前記第四ゲート電極及び前記第五ゲート電極と交差し、前記第一アクティブエリアと電気的に絶縁され、前記第二方向に延伸する第二アクティブエリアと、
前記第一アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第一コンタクトと、
前記第一アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第二コンタクトと、
前記第一アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に形成された第三コンタクトと、
前記第一アクティブエリア上であって前記第四ゲート電極と前記第五ゲート電極の間に形成された第四コンタクトと、
前記第二アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第五コンタクトと、
前記第二アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第六コンタクトと、
前記第二アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に形成された第七コンタクトと、
前記第二アクティブエリア上であって前記第四ゲート電極と前記第五ゲート電極の間に形成された第八コンタクトと、
前記第二コンタクト、前記第三コンタクト、前記第六コンタクト、前記第七コンタクトと電気的に接続し、前記第一方向に延伸する抵抗変化層と、
前記抵抗変化層の上側部と電気的に接続し、前記第一方向に延伸する第一配線層と、
前記第一配線層の上方に形成され、前記第一コンタクト、前記第四コンタクトと電気的に接続し、前記第二方向に延伸する第二配線層と、
前記第一配線層の上方に形成され、前記第五コンタクト、前記第八コンタクトと電気的に接続し、前記第二方向に延伸する第三配線層と、
を有する記憶装置。
前記第一ゲート電極と前記第二ゲート電極のハーフピッチの３倍の長さと、前記第二配線層と前記第三配線層のハーフピッチの２倍の長さが等しい、
請求項１〜３何れか一項記載の記憶装置。
基板と、
前記基板上に形成され、第一方向に延伸する第一ゲート電極及び第二ゲート電極と、
前記基板上に形成され、前記第二ゲート電極に対して前記第一ゲート電極と反対側に隣接し前記第一方向に延伸する第三ゲート電極と、
前記基板上に形成され、前記第三ゲート電極に対して前記第二ゲート電極と反対側に隣接し前記第一方向に延伸する第四ゲート電極と、
前記基板上に形成され、前記第四ゲート電極に対して前記第三ゲート電極と反対側に隣接し前記第一方向に延伸する第五ゲート電極と、
前記基板上に形成され、前記第一ゲート電極、前記第二ゲート電極、前記第三ゲート電極及び前記第四ゲート電極と交差し、前記第一方向と交差する第三方向に延伸する第一アクティブエリアと、
前記基板上に前記第一アクティブエリアと電気的に絶縁して形成され、前記第一ゲート電極、前記第二ゲート電極、前記第三ゲート電極及び前記第四ゲート電極と交差し、前記第三方向に延伸する第二アクティブエリアと、
前記第一アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第一コンタクトと、
前記第一アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第二コンタクトと、
前記第一アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に形成された第三コンタクトと、
前記第一アクティブエリア上であって前記第四ゲート電極と前記第五ゲート電極の間に形成された第四コンタクトと、
前記第二アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に形成された第五コンタクトと、
前記第二アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に形成された第六コンタクトと、
前記第二アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に形成された第七コンタクトと、
前記第二アクティブエリア上であって前記第四ゲート電極と前記第五ゲート電極の間に形成された第八コンタクトと、
前記第二コンタクト、前記第三コンタクト、前記第六コンタクト、前記第七コンタクトと電気的に接続し、前記第一方向に延伸する抵抗変化層と、
前記抵抗変化層の上側部と電気的に接続し、前記第一方向に延伸する第一配線層と、
前記第一コンタクトと電気的に接続し、前記第一方向と前記第三方向と交差する第二方向に延伸する第二配線層と、
前記第四コンタクト、前記第五コンタクトと電気的に接続し、前記第二方向に延伸する第三配線層と、
前記第八コンタクトと電気的に接続し、前記第二方向に延伸する第四配線層と、
を有する記憶装置。
前記第二配線層、前記第三配線層、前記第四配線層は、前記第一配線層の上方に設けられる、
請求項５記載の記憶装置。
前記第二配線層、前記第三配線層、前記第四配線層は、前記第一配線層の下方に設けられる、
請求項５記載の記憶装置。
前記第一ゲート電極の前記第二方向の幅と、前記第一ゲート電極と前記第二ゲート電極の間の前記第二方向の距離の和が、前記第二コンタクトの中心点と前記第三コンタクトの中心点の前記第二方向の距離の１．５倍であり、
前記第一ゲート電極の前記第二方向の幅と、前記第一ゲート電極と前記第二ゲート電極の間の前記第二方向の距離の和が、前記第四コンタクトの中心点と前記第五コンタクトの中心点の前記第二方向の距離の３倍であり、
前記第一ゲート電極の前記第二方向の幅と、前記第一ゲート電極と前記第二ゲート電極の間の前記第二方向の距離の和が、前記第二配線層の前記第一方向の幅と、前記第二配線層と前記第三配線層の間の前記第一方向の距離の和と等しい、
請求項５〜７何れか一項記載の記憶装置。
前記第三ゲート電極は、前記抵抗変化層に記憶されたデータの読出し時に０Ｖ又は負電位が印加される、請求項３〜８何れか一項記載の記憶装置。