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CN101136426B - 半导体器件及其制造方法 - Google Patents

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CN101136426B
CN101136426B CN2007101821509A CN200710182150A CN101136426B CN 101136426 B CN101136426 B CN 101136426B CN 2007101821509 A CN2007101821509 A CN 2007101821509A CN 200710182150 A CN200710182150 A CN 200710182150A CN 101136426 B CN101136426 B CN 101136426B
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松崎望
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Renesas Electronics Corp
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Abstract

一种既能实现利用相变膜作为存储元件时的高集成化又可实现容易形成相变膜的半导体器件及其制造方法。在构成1个存储单元的区域AR1的MISFET和与其相邻的MISFET的2个MISFET之间，MISFET的各源极在半导体基板(1)的表面上绝缘地相邻。而且，在半导体基板(1)的表面的俯视图中，横跨在两MISFET的各源极以及插塞(Plug)(8)及插塞(7)上形成相变膜(10)和具有比其电阻率低的电阻率的导电膜(11)的叠层结构。此外，此叠层结构作为在半导体基板(1)的表面上平行地延伸的布线起作用，导电膜(11)使平行方向的电流在半导体基板(1)的表面上流动。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种装载有相变化存储器的半导体器件及其制造方法。
背景技术
相变化存储器是一种具有将硫族化合物半导体膜等相变膜作为存储元件的电阻变化型的存储器。按电流脉冲对应地施加热，相变膜就能够可逆地采用高电阻的非晶质(amorphous)状态和低电阻的结晶质(crystalline)状态的稳定的二相。因此，在相变化存储器中，可按照相的变化进行二值信息的存储。
再有，作为涉及到本申请的发明的在先技术文献信息如下：
专利文献1特开2004-185755号公报
专利文献2特开2004-363586号公报
专利文献3特开2005-71500号公报
专利文献4特表2005-525690号公报
非专利文献1S.J.Ahn et al.，“Highly Manufacturable High DensityPhase Change Memory of 64Mb and Beyond”IEDM 2004，pp.907-910
例如，在上述专利文献3中，在其图4(a)～(c)中示出了硫族化合物层110。此硫族化合物层110由与同一图中所示的位线BL的线宽和源/漏有源区域130的宽度相同程度的微细图形形成。
但是，在制造工艺上，难于以这样的微细图形形成硫族化合物层110。硫族化合物半导体膜等相变膜是包含多元类的重元素的新型材料，所以在这种新材料中使用现有的光刻技术和蚀刻技术有困难。特别地，对于相变膜进行控制性强的干蚀刻有困难。
如果能够不以微细图形而是比较大面积地形成相变膜的话，就不会产生这样的问题。但是，此情况下限制了作为存储元件利用时的高集成化。
此外，在上述专利文献4中，由于存储单元采用了细孔结构，所以在上部电极具有凹部。因此，由于在与细孔同轴的位置不能配置通路插塞，所以就有必要错开细孔配置通路插塞，就会增大单元面积。
此外，不将相变膜作为存储元件，而作为布线使用也有困难。通常是因为相变膜的电阻率，即使在低电阻状态下也比金属等的电阻率高。
发明内容
鉴于上述事情而执行本发明，本发明的目的在于，提供一种既实现利用相变膜作为存储元件时的高集成化、且相变膜的形成又容易的半导体器件及其制造方法。此外，本发明的目的还在于，实现利用相变膜的形成层作为上层布线的半导体器件。
本发明提供一种半导体器件，包括：具有表面的半导体基板，在上述半导体基板的上述表面的上方形成的、能够可逆采用非晶质状态及结晶质状态的相变膜，和在上述半导体基板的上述表面的上方形成的、具有比上述相变膜的电阻率低的电阻率的导电膜；上述相变膜和上述导电膜构成叠层结构；上述叠层结构作为在上述半导体基板的上述表面上平行地延伸的布线起作用；上述导电膜使平行方向的电流在上述半导体基板的上述表面上流动。
此外，本发明提供一种半导体器件的制造方法，包括：(a)制备具有表面的半导体基板的工序，(b)使用膜形成技术、光刻技术、蚀刻技术及离子注入技术，在上述半导体基板的上述表面相邻形成在第1方向上以条纹状延伸的元件隔离膜，和在位于上述元件隔离膜之间的有源区域上分别具有在与上述第1方向不同的第2方向上延伸的栅极、相对于上述栅极自对准地形成的源极、漏极的第1及第2MISFET(金属绝缘体半导体场效应晶体管，MetalInsulator Semiconductor Field Effect Transistor)工序；(c)使用膜形成技术、光刻技术及蚀刻技术或膜形成技术及膜平坦化技术，形成分别连接在上述第1及第2MISFET的各源极上的第1及第2插塞中的工序；和(d)使用膜形成技术、光刻技术及蚀刻技术，形成连接在上述第1及第2插塞的每一个上的、能够可逆地采用非晶质状态及结晶质状态的相变膜和具有比上述相变膜的电阻率低的电阻率的导电膜的叠层结构的工序；在上述工序(b)中，在上述半导体基板的上述表面中空出规定的距离配置上述第1及第2MISFET的各源极；在上述工序(d)中，在上述半导体基板的上述表面的俯视图中，以条纹状横跨上述第1插塞及第2插塞形成上述叠层结构，从而在上述第2方向上延伸。
根据本发明的半导体器件，相变膜和具有比相变膜的电阻率低的电阻率的导电膜构成叠层结构，叠层结构作为在半导体基板的表面上平行地延伸的布线起作用，导电膜使平行方向的电流在半导体基板的表面上流动。因此，能够实现相变膜和导电膜的叠层结构中的导电膜主要担负布线的功能，可以利用相变膜作为上层布线的半导体器件。
根据本发明的半导体器件的制造方法，利用在半导体基板的表面中空出规定的距离配置第1及第2MISFET的各源极的相变膜和导电膜的叠层结构的形成工序，在半导体基板的表面的俯视图中，以条纹状横跨在第1插塞及第2插塞上形成上述叠层结构，以便在上述栅极的延伸方向上延伸。因此，即使在相变膜的形成区域宽、高集成化的情况下，也容易形成相变膜。
附图说明
图1是表示实施方式1的半导体器件的制造方法的一个工序的顶视图。
图2是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图3是表示实施方式1的半导体器件的制造方法的一个工序的顶视图。
图4是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图5是表示实施方式1的半导体器件的制造方法的一个工序的顶视图。
图6是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图7是表示实施方式1的半导体器件的制造方法的一个工序的顶视图。
图8是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图9是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图10是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图11是表示实施方式1的半导体器件的制造方法的一个工序的顶视图。
图12是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图13是表示实施方式1的半导体器件的制造方法的一个工序的顶视图。
图14是表示实施方式1的半导体器件的制造方法的一个工序的剖面图。
图15是表示实施方式1的半导体器件的顶视图。
图16是表示实施方式1的半导体器件的剖面图。
图17是表示实施方式1的半导体器件的存储单元的电路图。
图18是表示实施方式2的半导体器件的剖面图。
图19是表示实施方式3的半导体器件的剖面图。
图20是表示实施方式4的半导体器件的剖面图。
图21是表示实施方式5的半导体器件的剖面图。
符号说明
1半导体基板，2元件隔离膜，3a源极，3b漏极，4栅极，7插塞，8插塞，10、10b相变膜，11、11a导电膜，17上层布线。
具体实施方式
<实施方式1>
本实施方式是采用能够可逆采用非晶质状态及结晶质状态二相的相变膜和具有比相变膜的电阻率低的电阻率的导电膜的叠层结构的半导体器件及其制造方法。再有，本实施方式的半导体器件是存储单元阵列型相变化存储器。
图1、图3、图5、图7、图11、图13、图15是表示本实施方式的半导体器件的制造方法的一个工序的顶视图，图2、图4、图6、图8、图9、图10、图12、图14、图16是表示本实施方式的半导体器件的制造方法的一个工序的剖面图。此外，图15是表示本实施方式的半导体器件的顶视图，图16是表示本实施方式的半导体器件的剖面图，图17是表示本实施方式的半导体器件的存储单元的电路图。再有，图2表示图1中的切断线II-II剖面，图4表示图3中的切断线IV-IV的剖面，图6表示图5中的切断线VI-VI的剖面，图8表示图7中的切断线VIII-VIII的剖面，图12表示图11中的切断线XII-XII的剖面，图14表示图13中的切断线XIV-XIV的剖面，图16表示图15中的切断线XVI-XVI的剖面。
首先，如图1及图2所示，制备硅基板等半导体基板1上，利用沟槽分离法等在其表面上形成氧化硅膜等多个元件隔离膜2。元件隔离膜2具有使此后形成的MISFET(金属绝缘体半导体场效应晶体管，Metal InsulatorSemiconductor Field Effect Transistor)绝缘的功能，在半导体基板1的表面的俯视图中，按2F(“F”为所谓的最小加工尺寸)的间距以条纹状配置元件隔离膜2。即，在多个元件隔离膜2间的有源区域上配置MISFET。
再有，图1及图2中所示的区域AR1是相变化存储器的1单元的形成区域，区域AR1的平面尺寸为放入6个以最小加工尺寸为一边的正方形(所谓F2)100的尺寸(即6F2)。
接着，如图3及图4所示，使用CVD(化学气相淀积，Chemical VaporDeposition)法和溅射法等膜形成技术，通过选择地曝光光刻胶构图光刻胶的光刻技术，干或湿的蚀刻技术及离子注入技术，相邻地形成分别具有在与元件隔离膜2的延伸方向正交的方向上以2F的间距延伸的栅极(例如，硅栅极)4，栅极上绝缘膜(例如，氮化硅膜)5及侧壁绝缘膜6(例如，氮化硅膜)，以及相对于栅极4及栅极上绝缘膜5自对准地在半导体基板1的表面上形成的源极3a及漏极3b的多个MISFET(金属绝缘体半导体场效应晶体管，Metal Insulator Semiconductor Field Effect Transistor)。再有，在上述元件隔离膜2及多个MISFET的形成中，使用莱文森(Levenson)型等移相曝光法。
在元件隔离膜2的延伸方向上相邻的2个MISFET之间共有源极3a及漏极3b中的漏极3b，另一方面，配置相邻的2个MISFET的各源极3a，以便在半导体基板1的表面上使其绝缘地相邻。即，在半导体基板1的表面上，空出规定的距离(栅极4的栅极长程度)配置区域AR1的MISFET和与其相邻的MISFET(在图4中区域AR1的左边相邻的MISFET)的2个MISFET的各源极3a，由位于其之间的栅极4的电场隔离方式隔离。再有，在图3及以后的顶视图中，为了避免显示的复杂，去除元件隔离膜2的阴影线。
接着，如图5及图6所示，形成分别连接到源极3a及漏极3b的插塞7。此插塞7中也可采用例如钨膜。再有，插塞7的形成也可以使用溅射法等膜形成技术及CMP(化学机械抛光，Chemical Mechanical Polishing)等膜平坦化技术来进行。再有，虽然在图5及以后的顶视图中没有示出，但在元件隔离膜2上形成氧化硅膜等层间绝缘膜。此外，也可以使用膜形成技术、光刻技术及蚀刻技术形成插塞7。即使在插塞7的形成中，也可以采用莱文森型等移相曝光法。
接着，如图7及图8所示，在栅极上绝缘膜5及插塞7上形成氧化硅膜等层间绝缘膜9，选择地对层间绝缘膜9进行开口，在其开口部形成插塞8。插塞8的形成部位是与源极3a及漏极3b中的源极3a相连的插塞7上，插塞8及插塞7相辅，作为分别连接MISFET的各源极3a和后述的相变膜10的插塞起作用。再有，在图7中，带对角线的四角表示插塞8。插塞8也与插塞7相同，可采用例如钨膜。
也可以通过使用电镀法等的膜形成技术及CMP等的膜平坦化技术的镶嵌布线法来进行插塞8的形成。此外，也可以使用膜形成技术、光刻技术及蚀刻技术来形成插塞8。即使在插塞8的形成中，也可使用莱文森型移相曝光法。
接着，如图9所示，在层间绝缘膜9及插塞8上的整个表面上，使用CVD法和溅射法等膜形成技术，形成能够可逆地采用非晶质状态及结晶质状态二相的相变膜10和具有比相变膜10的电阻率低的电阻率的导电膜11的叠层结构。再有，分别在相变膜10中可采用GeXSbYTeZ(GST)膜等硫化物半导体膜，在导电膜11中可采用钨膜。即使在相变膜10及导电膜11的形成中，也可使用莱文森型移相曝光法。
然后，如图10所示，使用光刻技术，在导电膜11上形成光刻胶12，进行源极布线用的构图。接着，如图11及图12所示，以光刻胶12为掩膜，同时使用等离子体干蚀刻等蚀刻技术对相变膜10及导电膜11的叠层结构进行构图。由此，相变膜10及导电膜11的叠层结构，在与元件隔离膜2的延伸方向正交的方向上延伸，在半导体基板1的表面的俯视图中，横跨在与元件隔离膜2的延伸方向相邻的2个MISFET的各源极3a，以及连接到这些源极3a的插塞8及插塞7上。
即，在本实施方式的半导体器件中，以区域AR1的MISFET和与其相邻的MISFET(图12中区域AR1的左侧相邻的MISFET)的2个MISFET，连接到这些2个MISFET的各源极3a的插塞8及插塞7为一组，包括多组这样的结构以便能够在栅极4的延伸方向上空出规定的距离并使它们相邻，相变膜10及导电膜11的各叠层结构相辅，在半导体基板1的表面的俯视图中以条纹状配置。而且，相变膜10及导电膜11的叠层结构连接到在栅极4的延伸方向上空出规定距离相邻的多组插塞8，作为在半导体基板1的表面上平行地延伸的布线起作用。此外，导电膜11具有使平行方向的电流在半导体基板1的表面上流动的功能。再有，图11及以后的顶视图中，为了避免显示的复杂，去除栅极4的阴影线。
再有，在本实施方式中，元件隔离膜2、各MISFET的栅极4以及相变膜10及导电膜11的层叠结构中的每一个，都在半导体基板1的表面的俯视图中以固定间距的条纹状配置，在半导体基板1的表面的俯视图中，在位于元件隔离膜2之间的有源区域和栅极4之间的空间的交点处以固定间距配置插塞8及插塞7。
此后，如图13及图14所示，通过CVD法形成氧化硅膜等层间绝缘膜14以便覆盖相变膜10及导电膜11的叠层结构和层间绝缘膜9，通过光刻技术及蚀刻技术，在层间绝缘膜9、14内形成到达源极3a及漏极3b中的漏极3b的接触孔。然后，在该接触孔内形成连接到漏极3b的插塞13。在此插塞13中，例如也可采用钨膜。再有，也可以通过使用电镀法等膜形成技术及CMP等膜平坦化技术的镶嵌布线法来进行插塞13的形成。
然后，如图15及图16所示，使用膜形成技术、光刻技术及蚀刻技术，以2F间距形成连接到插塞13的条纹状钨膜(作为位线起作用)15。再有，作为位线的材料虽然可以适当使用其它金属材料即铜和铝等，但基于可进行更微细的加工，优选钨。此后，如果按照要求进一步形成上层的层间绝缘膜和布线等(未图示)，就完成本实施方式的半导体器件。
在实施方式的半导体器件中，以区域AR1的MISFET和与其相邻的MISFET(图16中区域AR1的左侧相邻的MISFET)的2个MISFET，连接到这些2个MISFET的各源极3a的插塞8及插塞7为一组，包括多组这样的结构；此多组中各MISFET的栅极4是字线，在这些多组中，与相变膜10的插塞8连接的部分10a是存储元件。
如图17所示，分别连接到区域AR1的MISFET和与其相邻的MISFET(图17中都是晶体管TR1)的各源极的两个电阻元件R1(与相变膜10的插塞8连接的部分10a)作为存储单元的存储元件起作用。此外，导电膜11，具有使平行方向的电流流过半导体基板1的表面的源极线SL的功能。而且，各晶体管TR1的栅极4作为字线WL1、WL2起作用，电连接到漏极的、在元件隔离膜2的延伸方向上延伸的钨膜15作为位线BL起作用。并且，字线WL1、WL2与位线BL正交，与源极线SL平行地配置。
根据本实施方式的半导体器件及其制造方法，在区域AR1的MISFET和与其相邻的MISFET(图16中区域AR1的左侧相邻的MISFET)的2个MISFET之间，MISFET的各源极3a，在半导体基板1的表面，空出规定的距离相邻，通过相变膜10和导电膜11的叠层结构的形成工序，在半导体基板1的表面的俯视图中，以条纹状形成叠层结构，以便在栅极4的延伸方向上延伸、横跨在区域AR1的MISFET和与其相邻的MISFET的各源极3a以及插塞8及插塞7上。因此，即使在相变膜10的形成区域宽，高集成化的情况下，也能够容易地形成相变膜10。例如，即使在以2F的间距形成元件隔离膜2和栅极4，1个单元为6F2的高集成化的情况下，也能以6F的间距形成相变膜。
特别地，如图11、图13及图15所示，在半导体基板1的表面的俯视图中，大面积地形成相变膜10及导电膜11。硫族化合物半导体膜等相变膜10由于是包含多元类的重元素的新材料，所以在例如2F间距的微细图形形成中使用微细图形形成用的现有光刻技术和蚀刻技术有困难。但是，如果像这样为6F间距的大面积，就不需要进行微细的构图，制造起来变得容易了。
此外，根据本实施方式的半导体器件的制造方法，在元件隔离膜2、栅极4、插塞8及插塞7的形成中，可以采用莱文森型等移相曝光法。这是由于元件隔离膜2、栅极4、插塞7及插塞8全都以固定间距配置。因此，能够微细地形成下层的MISFET以及插塞8及插塞7，另一方面能够扩大相变膜10的形成区域。因此，能够兼顾6F2的微细存储单元和容易制造的相变膜。
此外，根据本实施方式的半导体器件及其制造方法，相变膜10和具有比相变膜10的电阻率低的电阻率的导电膜11构成叠层结构，叠层结构作为在半导体基板1的表面上平行地延伸的布线起作用，导电膜11使平行方向的电流在半导体基板1的表面上流动。因此，能够实现相变膜10和导电膜11的叠层结构中的导电膜11主要担负布线的功能，可将相变膜10的形成层作为上层布线利用的半导体器件。此外，由于将相变膜10用作布线层，所以就不需要与其连接的通路层和布线层，能够减少掩膜的片数(例如2片)。因此，能够通过减少掩膜成本，减少工序数提高生产率，减少生产所需的设备的台数，抑制在该层中产生不良，削减成本。而且，即使在采用细孔结构的情况下，由于不需要连接到上部电极的通路，也能够解决单元面积增大的问题。
此外，根据本实施方式的半导体器件，在元件隔离膜2的延伸方向上相邻的2个MISFET的各源极3a在与该2个MISFET的各栅极4的延伸方向正交的方向(元件隔离膜2的延伸方向)上相邻，具有多组该2个MISFET、连接到这些2个MISFET的各源极的插塞8及插塞7的一组，以便在栅极4的延伸方向上空出规定的距离使其相邻，相变膜10及导电膜11的层叠结构相辅，在半导体基板1的表面的俯视图中，以条纹状配置，以便在栅极4的延伸方向上延伸。通常，如果作为岛状等的微细图形形成膜，虽然在利用光刻技术时容易产生光刻胶歪斜的问题，但如本发明所示，如果多组的各叠层结构相辅，在半导体基板1的表面的俯视图中以条纹状配置的话，就很难产生光刻胶歪斜的问题。因此，即使在高集成化的情况下，也容易形成相变膜10。此外，根据本实施方式的半导体器件，如后所述，通过使元件隔离为带状(条纹状)图形，就具有难以引起抗蚀剂歪斜的效果，GeXSbYTeZ(GST)膜图形是重元素的新材料，由于蚀刻困难，抗蚀剂需要厚膜化，所以特别有效。
此外，根据本实施方式的半导体器件，包括位线BL，各MISFET以阵列状配置在半导体基板1的表面，相变膜10及导电膜11的各叠层结构为源极线SL，各MSIFET的栅极4是字线WL1、WL2，与相变膜10的插塞8连接的部分10a为存储元件。而且，字线WL1、WL2与位线BL正交、与源极线SL平行地配置。在此，为了单元选择，位线需要在与字线不同的方向上延伸，同时，由于每一位线电位不同，所以不能共用相邻的位线。因此，在本实施方式中，共有源极线。因此，在利用相变膜10的存储单元中，能够实现容易形成相变膜10的半导体器件。
此外，根据本实施方式的半导体器件，在栅极4的延伸方向上空出规定的距离相邻的上述多组之间，多个元件隔离膜2使区域AR1的MISFET和在栅极4的延伸方向上相邻的MISFET绝缘。即，在半导体基板1的表面的俯视图中，以条纹状配置多个元件隔离膜2，以便在栅极4的延伸方向上正交。此外，在半导体基板1的表面上，空出规定的距离配置区域AR1的MISFET和在元件隔离膜2的延伸方向上相邻的MISFET的各源极，通过利用位于其间的栅极4的电隔离方式而被电隔离。因此，既稠密地配置元件又实现了元件间的隔离。
此外，根据本实施方式的半导体器件，元件隔离膜2、各MISFET的栅极4以及相变膜10及导电膜11的层叠结构中的每一个，都在半导体基板1的表面的俯视图中，以固定间距的条纹状配置，在半导体基板1的表面的俯视图中，在位于元件隔离膜2之间的有源区域和栅极4之间的空间的交点处，以固定间距配置插塞8及插塞7。因此，元件的结构形状单纯，容易微细化，能够有效地使用莱文森型等移相曝光法。在此，由于宽幅地形成相变膜10及导电膜11的叠层结构，所以在本实施方式中，并不一定需要使用莱文森型等移相曝光法，但基于微细化及尺寸精度等的要求，也可以使用莱文森型等移相曝光法来形成。
<实施方式2>
本实施方式是实施方式1的半导体器件的变化例，实施方式1的相变膜10及导电膜11的叠层结构不限于作为存储单元的源极线，而作为一般的布线层使用。
图18是表示本实施方式的半导体器件的剖面图。在此半导体器件中，在硅基板等半导体基板1的表面也形成氧化硅膜等多个元件隔离膜2及分别具有源极或漏极3、栅极4的多个MISFET。而且，在各MISFET中，在源极或漏极3的一个上连接着插塞8。
连接在插塞8上的GeXSbYTeZ(GST)膜等硫族化合物半导体膜即相变膜10b形成在半导体基板1的表面的上方；具有比相变膜10b的电阻率低的电阻率的钨膜等导电膜11a形成在相变膜10b之上。并且，相变膜10b和导电膜11a构成叠层结构，此叠层结构作为在半导体基板1的表面上平行地延伸的布线起作用。再有，与实施方式1的情况不同，此叠层结构不仅能作为源极线起作用，还能作为一般布线起作用。即，也可以相变膜10b形成在半导体基板1的表面的上方；具有比相变膜10b的电阻率低的电阻率的导电膜11a形成在相变膜10b之上，相变膜10b和导电膜11a构成叠层结构。
在导电膜11a上形成连接到导电膜11a的一个主表面上的铜制通路用的插塞16，在插塞16上形成铜制布线膜17。导电膜11a通过布线膜17及插塞16使平行方向的电流A2和A1在半导体基板1的表面上流动。
在本实施方式的半导体器件中，相变膜10b和具有比相变膜10b的电阻率低的电阻率的导电膜11a构成叠层结构，此叠层结构作为在半导体基板1的表面上平行地延伸的布线起作用，导电膜11a使平行方向的电流A1、A2在半导体基板1的表面上流动。因此，能够实现相变膜10b和导电膜11a的叠层结构中的导电膜11a主要担负布线的功能，可将相变膜10b的形成层作为上层布线利用的半导体器件。
<实施方式3>
本实施方式是实施方式2的半导体器件的变化例，替代实施方式2的铜制通路用的插塞16，采用更高熔点的钨等高熔点金属的通路用的插塞。
图19是表示本实施方式的半导体器件的剖面图。再有，在图19中，除将图18的铜制插塞16变为钨等高熔点金属的通路用的插塞16a之外，器件结构与图18相同。
相变膜10b是GeXSbYTeZ(GST)膜等硫族化合物半导体膜的时候，其熔点在摄氏600度附近。另一方面，为高熔点金属的一个例子的钨的时候，其熔点在摄氏3300度左右。
因此，根据本实施方式的半导体器件，插塞16a的熔点为相变膜10b的熔点以上。相变膜10b由于通过施加热能得到非晶质状态及结晶质状态二相，所以，在插塞16a的熔点比相变膜10b的熔点低时，存在由于热而使插塞16a劣化的可能性。但是，如果插塞16a的熔点高于相变膜10b的熔点时，插塞16a就很难因热而劣化。此外，由于插塞16a作为热传导的缓冲部起作用，所以能够抑制向插塞16a的上层布线17的热传导。
再有，由于铜的熔点是摄氏1000左右，所以，在实施方式2的半导体器件中，插塞16a的熔点在相变膜10b的熔点以上，具有与本实施方式相同的效果。但更高熔点的钨等的高熔点金属的插塞16a更容易获得本实施方式的效果。
此外，本实施方式不只限于连接上层布线间的通路用的插塞，也能够适用于连接源极或漏极3的一个和叠层结构的插塞8这样接触用的插塞。
<实施方式4>
本实施方式是实施方式3的半导体器件的变化例，实施方式3的相变膜10b和导电膜11a的叠层结构不是用作与MISFET连接的布线，而是用作上层布线的迂回线路。
图20是表示本实施方式的半导体器件的剖面图。再有，如图20所示，此半导体器件去除了相变膜10b和导电膜11a的叠层结构下的MISFET，另一方面，具有仅在相变膜10b和导电膜11a的叠层结构上存在的布线17b，及电连接到相变膜10b和导电膜11a的叠层结构的布线17a、17c，分别连接导电膜11a和布线17a、17c的、连接到导电膜11a的一个主表面的多个插塞16a、16b。
在本实施方式中，相变膜10b和导电膜11a的叠层结构具有作为布线17b的迂回线路的功能。即，作为用于使流过布线17a、17c间的电流A3不流过布线17b的布线，起到相变膜10b和导电膜11a的叠层结构的作用。
在此，根据本实施方式的半导体器件，多个插塞16a、16b的每一个都连接到导电膜11a的一主表面。因此，在该多个插塞16a、16b间流过电流A3的时候，电流主要流过低电阻率的导电膜11a，在贯通高电阻率的相变膜10b的方向上很难流过电流。由于在贯通相变膜10b的方向上很难流过电流，所以，不需要一面限制该多个插塞16a、16b间的电流A3的值以便不产生相变膜10b的相变化，一面考虑因相变膜10b的电阻导致的电流信号的减弱。
<实施方式5>
本实施方式是实施方式1及实施方式3的半导体器件的变化例，附加作为实施方式1的存储单元用的源极线，在实施方式3的高熔点金属的插塞连接的相变膜10b和导电膜11a的叠层结构中至少在两点进行电连接，具有比该叠层结构的电阻率低的电阻率的分流布线。
图21是表示本实施方式的半导体器件的剖面图。此半导体器件与图19的半导体器件相同，包括硅基板等半导体基板1，在其表面上形成的氧化硅膜等多个元件隔离膜2，以及分别具有源极或漏极3、栅极4的多个MISFET。此外，此半导体器件还包括连接到各MISFET的源极及漏极3中的一个的插塞8，连接到插塞8的相变膜10b，层叠在相变膜10b上的导电膜11a，连接到导电膜11a的高熔点金属的通路用的插塞16a、16b以及连接到插塞16a、16b的铜等分流布线17。
在相变膜10b及导电膜11a的叠层结构中，此分流布线17至少通过插塞16a在两个点处进行电连接、且具有比叠层结构整体的电阻率低的电阻率。
因此，在相变膜10b及导电膜11a的叠层结构作为源极线使用的时候，仅导电膜11a低电阻化不充分的情况下，能够通过分流布线17使源极线信号迂回、传递。

Claims (7)

1.一种半导体器件，包括：
具有表面的半导体衬底；
在上述半导体衬底的上述表面的上方形成的、能够可逆地采用非晶质状态及结晶质状态的相变膜；
在上述半导体衬底的上述表面的上方形成的、具有比上述相变膜的电阻率低的电阻率的导电膜；
形成在上述半导体衬底的上述表面上并具有第1源极、第1漏极和第1栅极的第1MISFET；
形成在上述半导体衬底的上述表面上并具有第2源极、第2漏极和第2栅极的第2MISFET；
形成在上述半导体衬底的上述表面上并具有第3源极、第3漏极和第3栅极的第3MISFET；
形成在上述半导体衬底的上述表面上并具有第4源极、第4漏极和第4栅极的第4MISFET；
电连接上述第1源极和上述相变膜的第1插塞；
电连接上述第2源极和上述相变膜的第2插塞；
电连接上述第3源极和上述相变膜的第3插塞；和
电连接上述第4源极和上述相变膜的第4插塞，
上述相变膜位于上述第1～第4MISFET上方，
上述相变膜和上述导电膜构成叠层结构，并且上述导电膜位于上述相变膜上，
上述叠层结构用作相对于上述半导体衬底的上述表面平行地延伸的布线，
上述叠层结构沿第1方向延伸，
上述导电膜流过与上述半导体衬底的上述表面平行方向的电流，
以沿上述第1方向延伸的方式连续地形成上述第1栅极和上述第3栅极，
以沿上述第1方向延伸的方式连续地形成上述第2栅极和上述第4栅极，
上述第1～第4栅极沿两条不同的直线沿上述第1方向延伸，
上述第1栅极和上述第2栅极在垂直于上述第1方向的方向上相邻，上述第3栅极和上述第4栅极在垂直于上述第1方向的方向上相邻.
其中MISFET为金属绝缘体半导体场效应晶体管。
2.根据权利要求1所述的半导体器件，其中
上述第1源极、上述第2源极、上述第3源极以及上述第4源极在上述半导体衬底的上述表面上，空出规定的距离而相邻，
在上述半导体衬底的上述表面的俯视图中，横跨上述第1插塞、上述第2插塞、上述第3插塞以及上述第4插塞而形成上述叠层结构。
3.根据权利要求2所述的半导体器件，
上述第1栅极、上述第2栅极、上述第3栅极以及上述第4栅极在第1方向上延伸，上述第1源极和上述第2源极在与上述第1方向正交的第2方向上相邻，上述第3源极和上述第4源极在上述第2方向上相邻，
以在上述第1方向上空出规定的距离而相邻的方式包括多组上述第1MISFET、上述第2MISFET、上述第3MISFET、上述第4MISFET、以及上述第1插塞、上述第2插塞、上述第3插塞和上述第4插塞，
在上述半导体衬底的上述表面的俯视图中，沿上述第1方向上延伸地以条纹状配置上述叠层结构。
4.根据权利要求3所述的半导体器件，
还包括：
电连接到上述多组中的至少一组的上述第1MISFET的上述第1漏极以及上述第2MISFET的上述第2漏极的、在上述第2方向上延伸的第1位线；和
电连接到上述多组中的至少一组的上述第3MISFET的上述第3漏极以及上述第4MISFET的上述第4漏极的、在上述第2方向上延伸的第2位线，
多组上述第1MISFET、上述第2MISFET、上述第3MISFET以及上述第4MISFET阵列状地被配置在上述半导体衬底的上述表面上，
上述叠层结构是在第1方向上延伸的源极线，
上述多组的上述第1MISFET的第1栅极和上述第3MISFET的上述第3栅极是第1字线，
上述多组的上述第2MISFET的第2栅极和上述第4MISFET的上述第4栅极是第2字线，
在上述多组中，与上述相变膜的上述第1插塞、上述第2插塞、上述第3插塞以及上述第4插塞连接的部分是存储元件。
5.根据权利要求4所述的半导体器件，
还包括：在上述半导体衬底的上述表面上形成的、在上述第1方向上空出规定的距离而相邻的上述多组之间使多个上述第1MISFET和上述第3MISFET绝缘的多个元件隔离膜，
在上述半导体衬底的上述表面的俯视图中，沿上述第2方向上延伸地以条纹状配置上述多个元件隔离膜，
在上述多个元件隔离膜间配置上述第1及第3MISFET，
在上述半导体衬底的上述表面中，空出规定的距离配置上述第1MISFET的第1源极和上述第2MISFET的第2源极，通过利用位于其间的栅极的电场隔离方式进行隔离。
6.根据权利要求2至权利要求5中任意一项所述的半导体器件，还包括：
与上述叠层结构中至少两点电连接，具有比上述叠层结构的电阻率低的电阻率的分流布线。
7.根据权利要求1至权利要求5中任意一项所述的半导体器件，
上述第1插塞的熔点在上述相变膜的熔点以上。
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Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100925

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TA01 Transfer of patent application right

Effective date of registration: 20100925

Address after: Kawasaki, Kanagawa, Japan

Applicant after: Renesas Electronics Corporation

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Applicant before: Renesas Technology Corp.

C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

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Patentee before: Renesas Electronics Corporation