TW200818338A - System and method for fabricating a fin field effect transistor - Google Patents

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200818338 九、發明說明： 【發明所屬之技術領域】 本發明之具體實施例一般係關於電子裝置，且明確言 之，係更關於鰭狀場效電晶體（"FET”）及其製程。 【先前技術】 此段落係意欲將關於本發明之各種方面的技術之各方面 介紹給讀者，其係說明及/或聲請如下。頃相信此討論有 助於提供讀者背景資訊，以促進更佳理解本發明之各種方 面。因此，應理解據此等陳述係欲依據來閱讀，且並非採 用先前技術。 積體電路實際上可在任何電子裝置中發現。例如，積體 電路（諸如微處理器及數位記憶體晶片）已在出現例如電 細、蜂巢式電話及微波爐之產品中。自從其在超過半世紀 前初次引入以來，積體電路已逐漸變小及日漸密集地分 布。密度增加提供各種優點，包括以較小晶片執行盘較大 晶片相同功能之能力。此外，較小尺寸增加效能同時減少 電力/肖耗。明確吕之，使用較小尺寸，電路徑係較短，允 許較低電力邏輯在快速切換速率下使用。然而， 上逐漸變小之結構尺寸，及因此生產更小晶片以達^準 製造技術之實體限制已日漸困難及昂貴（至少部分丁 :，新及改進程序係持續被提出以進-步減少成本及尺 123507.doc 200818338 由使用微影#刻遮I@1 程序係界定各種區遮革達到。透過圖案化 晶體及跡線。增加材料之程序包括在-欲建立多數芦之ί :上沈積或成長材料。移除材料之程序一般包括：： 成各種結構。由遮罩“之區中的材料被移除以形 二狀場效電晶體(”FET”)係一類型之金 晶體("—，，），其係圍繞一般係自一基板垂直延伸： 鰭狀件（如-高、薄半導體部件）建立。典型地，—閑 由保形延伸㈣狀件之_侧上方及向下至該鰭狀件另一^ 而板越制狀件。—般而言，—源極及-汲極係位於稽狀 : 牛中之間極的相對側。操作中，-通過源極及沒極間之鱗 狀件的電流藉由選擇性地將該閘極通電來控制。 有利的係該鰭狀FET可具有比習知互補式金氧半導體 ("CMOS")電晶體明顯更快速之㈣時間及更高電流爽 度。此外’熟習此項技術人士應理解韓狀fet典型亦提供 對於短通収應之料電壓及電阻的更㈣制。缺點係， 用以製造-縛狀FET之迭代法步驟數’可能超過習知 CMOS程序之迭代法步驟數，且在積體電路程序中，製程 中之迭代法步驟數典型係直接與生產成本相關。因此:將 會需要減少用於製造鰭狀FET之步驟數。 【發明内容】 下文將描述本發明之一或多項特定具體實施例。在提供 此等具體實施例之簡明描述的努力中，說明書中並未描述 123507.doc 200818338 實際實施的所有特徵。應理 μ 解在開發任何此等 中，如在任何工程或設舛八蚩士 寻貫I不貫施 、 °十止旦中，必須進行各種實施特定 決定以達到開發者之特定 挪 、 相關限制條件，其可能隨 關及產業 開發努力可能複雜及耗ΓΓ 外，應理解此一 孰抑此箱枯〜 ㈣«内容之 熟習此項技術人士，將合θ 例。 將會疋進打設計、製造及製作的慣 後續討論之一些具體實 ^ 妁τ促進鰭狀場效電晶體 ^丁一）的製造。如下文料，依據-具體實施例’其係 提供種製造包含一鰭狀件及一 φ s "" 方法包含^ g μ 電晶體的方法，該

3執订U刻以建立該籍狀件之-第-壁，A 中該姓刻之一位置係未藉由一 /、 木糟由谜影蝕刻遮罩界定，執行一 刻以建立該轉狀件之一第二壁’及沈積一與該縛狀 件相敎閘極，其中該閘極係在第：㈣後沈積。因此， 下文討論描述㈣本料之具體實施㈣裝置及程序流 程。在自裝置及程序流程觀點提出此等具體實施例前，會 描述依據本技術之具體實施例的範例性系统。 【實施方式】 參考圖式’圖1描述一以處理器為主系統之具體實施 例’ 一般係由參考數丰】〇 γ + » 子私不。如下文解釋，系統10可包 括依據本技術之具體實施例製造的各種電子裝置。系统ι〇 可為任何各種類型’例如電腦、傳呼機、蜂巢式電話、個 人筆記本、控制電路㈣。在_典型以處判為主系統 中’―或多個處理器12(如微處理器）控制在系統1〇中之系 123507.doc 200818338 統功能及請求的處理。系統1〇之處理器12及其他子組件可 包括依據本技術之具體實施例製造的結構，如後 系統典型地包括-電源供應141如，若系統ι〇係可 搞式系、统，電源供應！4可有利地包括—燃料電池、永久電 池、可置換電池及/或可再充電電池。電源供應14亦可包 括-交流配接器，因此系統10可插入至例如壁插座中。電 源供應14亦可包括一直流配接器，因此系統ι〇可插入至例 如車輛點煙器中。 可將各種其他裝置根據系統1〇執行之功能耦合至處理器 &例如’-使用者介面16可輕合至處理器12。使用者介 面16可包括如按紐、開關、鍵盤、光筆、滑鼠、數化器及 尖筆及/或聲音辨識系統。顯示 一 W不态18亦可耦合至處理器

12。顯示器18可包括例如L 抑 顯不态、CRT顯示 器、DLP顯示器、電漿顯示器、 ^ ^ ULED顯不器、、LED及/或 音顯示器。再者，只·ρ不会β 子糸、、先/基頻處理器20亦可耦合至 處理器12。RF子糸統/基頻處 土 7貝誕理裔20可包括天線，其係耦 口至RF接收器及RF發射器（未 V不硕不）。一或多個通信埠22亦 可耦合至處理器12。ϋ位捨〇 〇 1 一 ° 可經調適以搞合至例如一或 多個周邊裴置24，諸如數櫨撼.^ u v 数據機、印表機、電腦或網路(例 如區域網路、遠域網路、 μ L路或網際網路）。 處理器12 —般係藉由執行在 °己憶體中儲存之軟體程式來 技制系、、先1 0。該記憶體係可操作以巍入$走％ 呆作以耦合至處理器12來儲存 及促進執行各種程式。例如， ~理态12可耦合至揮發性記 123507.doc 200818338 憶體26，其可包括動態隨機存取記憶體（賞趙"）及/或靜 態隨機存取記憶體（”SR Λλ/τ,,、 . 般（SRAM )。揮發性記憶體26典型地係 較大，因此其可儲存動能砧# x ^ ’、 子動匕、地載入之應用程式及資料。如下 文進y描述，揮發性記憶體26可依據本發明之具體實施 例組態。 處理器12亦可麵合至非揮發性記憶體28。非揮發性記憶 體28可包括唯讀記憶體（"R〇M")(諸如EpR〇M)，及/或可社 合揮發性記憶體26使用之快閃記憶體。r〇m之大小典㈣ 選疋以正好足夠大以錯存任何必要之作業系統、應用程式 及固疋貝料。此外，非揮發性記憶體28可包括—例如帶或 碟驅動器記憶體之高容量記憶體。如下文更詳盡解釋，非 揮發性記憶體28(作為另一範例）亦可包括依據本技術之且 體實施例製造的電子裝置。 圖2 一般係說明一記憶體子系統之一部分（例如揮發性記 憶體26)的具體實施例的方塊圖。記憶體控制㈣一般係 提供以促進存取揮發性記憶體26中之儲存裝置。記憶體控 制益30可接收請求以經由—或多個處理器（如處理器12)、 經由周邊裝置（如周邊裝置24)及/或經由其他系統（未顯示） 存取該等儲存裝置。記憶體控制器3〇一般係具有促進執行 對於記憶體裝置之請求與協同至及自記憶體裝置之資訊 (包括組態資訊）交換的任務。 記憶體子系統可包括複數個插槽32至46。各插槽Μ至Μ 係組態以可操作地經由一或多個記憶體匯流排，^記憶體 模組（如雙列直插式記憶體模組⑼議"））搞合至記憶體於 123507.doc -10· 200818338 制器30。各DIMM—般包括能夠儲存資料之複數個記憶體 裝置，諸如DRAM，如下文參考圖3之進一步描述。如下 文進一步描述，各DIMM在模組之各側上具有一些記憶體 裝置。可將模組之各側稱作一，，排階（rank)”。因此，各範 • 例性插槽32至46係組態以接收一具有兩列排階的單一雙列 直插式記憶體模組（DIMM)。例如，插槽32係組態以接收 一具有排階32A及32B之DIMM，插槽34係組態以接收一具 γ 有排階34A及34B之雙列直插式記憶體模組等等。在本範 例性具體實施例中，八個記憶體插槽32至46之各者係可支援 一模組’其在各排階32A/B至46A/B上包含八個個別記憶體裝 置（如相對於圖3之最佳說明），其係於下文中進一步描述。 再次參考圖2，記憶體匯流排可包括一記憶體資料匯流 排48 ’以促進在DIMM&記憶體控制器3〇上之各記憶體裝 置間交換資料。記憶體資料匯流排48包含複數個單一位元 資料匯流排、或傳輸線，其每一者從記憶體控制器30耦合 ί 至一記憶體裝置。在揮發性記憶體26之一具體實施例中， $憶體資料匯流排48可包括64個個別資料匯流排。此外， 5己憶體資料匯流排48可包括至各記憶體排階32A/B至 . 46A/B的一或多個個別匯流排，其係用於ECC錯誤偵測及 校正。如可由熟習此項技術人士所瞭解，記憶體資料匯流 排48之個別匯流排將會根據系統1〇之組態及能力而變化。 例如’揮發性記憶體26亦包括一命令匯流排5〇，在其上 (例如）可針對一對應請求傳遞位址資訊，諸如命令位址 (CA)、列位址選擇（RAS#)、行位址選擇（CAS#)、寫入啟用 123507.doc -11 - 200818338 (WE#)、資料庫位址（BA)、晶片選擇（cs#)、時脈啟用 (CKE)及内嵌式終端（〇n die termination ; ODT)。此外，命 令匯流排50亦可用來促進在開機時交換組態資訊。如同記 憶體資料匯流排4 8，命令匯流排5 0可包含複數個個別命令 匯流排。在本具體實施例中，命令匯流排5〇可包括2〇個個 別匯流排。如先前關於記憶體資料匯流排48之描述，可根 據糸統組態針對命令匯流排5 〇實施各種具體實施例。 圖3說明一記憶體模組52(wDIMM)之具體實施例，其可 插入至記憶體插槽32至46中之一（圖2)。在本範例性圖式 中’係說明記憶體模組52之一側，且一般指為排階52a。 如先前所討論，記憶體模組52可包括兩列排階52A及 52B。排階52A包括複數個記憶體裝置56A至56H，如動態 隨機存取記憶體（DRAM)裝置，其可用於儲存資訊。如將 會瞭解，記憶體模組52之第二相對側（52B;未顯示）亦包 括一些記憶體裝置。記憶體模組52可包括一邊緣連接器 54，以促進記憶體模組52進入記憶體插槽以至邨中之一内 的機械耦合。此外，邊緣連接器54提供一機制，用於電耦 合以促進自記憶體控制器30至記憶體裝置56A至56h(及第 兩列排階上之記憶體裝置）的資料及控制信號之交換。可 依據各種標準使用圖3之具體實施例。例如，記憶體模組 52可用於單—資料率（SDR)、完全緩衝（FB)-DIMM、雙倍 資料率（DDR)及雙倍資料率2(DDR2)系統10。 記憶體裳置56A至56H可各包括一單元陣列（未顯示），其 各匕括t晶體及一電容器或一些其他記憶體元件。在某 123507.doc -12- 200818338 些具體實施例中，該等單元之至少―部分可依據本技術之 具體實施例製造。例如，一或多個單元可包括一鰭狀fet 及一記憶體元件，例如一電容器。 因此，圖4係說明一可用來依據本技術具體實施例製造 一鰭狀FET的製程1〇〇之具體實施例的流程圖。如圖4中所 說明，範例性製程100可從作用區域製備及間隔件形成開 始，如由圖4之步驟102及1〇4指示。如以上描述，圖4係說 明一製程之具體實施例的概述之流程圖。圖5係一說明有 關圖4之步驟102及104的額外細節的流程圖，其將在下文 開始描述。此外，圖5之步驟1〇2及1〇4亦結合圖6八、6B及 7描述，其說明一關於圖4及5描述之製程期間的半導體結 構透視圖。 因此，如圖5之步驟130指示及圖从及印中所說明，作 用區域製備可藉由提供基板16〇來開始。如將會瞭解，基 板160可形成—半導體結構之基礎。基板16()可包括半導二 材料，例如單晶或多晶石夕、砷化鎵、磷化銦、或具有半導 體性f之其他材料。另外或額外的S，基板16G可包括-非半導體表面，在其上可構造一電子裝置，例如一塑膠或 陶究工作表面。基板160可係例如一整個晶圓、已切塊晶 圓之-部分、《已封褒電子裳置中之一已切塊晶圓的一部 分之形式。 用於作用區域製備1〇2之技術可接著以在基板⑽頂部上 及或相鄰處成長及/或建立—概塾氧化物層（"pAD〇x") ία 來持續’如由步驟132指示。如熟習此項技術人士將會瞭 123507.doc -13- 200818338 解’ PADOX 162典型包括一薄、熱成長氧化物，其係用來 在半導體製造期間分離相鄰層。在一具體實施例中， PADOX 162將係大約50埃（"A”)厚。

其次，用於作用區域製備102之技術可包括在pADQX 162頂部上及/或與其相鄰處沈積一層氮化物層164，如由 步驟134指示。在一具體實施例中，氮化物層164可包括具 有在大約500及700 A間之厚度的一層氮化矽層。然而，在 其他具體實施例中，可將其他適合類型之氮化物及/或其 他適合層厚度用於技術102。例如，在一具體實施例中， 氮化物層164可包括一100 A至200 A厚度區段之額外氮化 物’其係沈積用於下文說明之STI蝕刻。對於本申請案之 目的，應瞭解到一，，沈積”層應視為被置放於上方但並不一 定座落在一下方層上（即在沈積層及下方層間可能有插入 層），而一 ’’直接沈積於下方層頂部”應視為直接座落於該下 方層之頂部。 其-人，技術1 02可包括在氮化物層} 64頂部上及/或與其 相鄰處施加一微影蝕刻遮罩（未顯示在圖6A、63或7)中， 如由步驟136&示。在—具體實施例中，該微影敍刻遮罩 可界定複數個壁166，其形成係在下文進一步描述。在一 具體實施例中，一微影蝕刻遮罩可用大約2〇〇或更少之寬 度或大約1500或更多的長度界定壁166。在已施加微影蝕 刻遮罩後，技術1〇2可涉及蝕刻氮化物層164及pAD〇x 162 以形成壁！66,如由步驟138指示。在—具體實施例中，敍 刻氮化物層及PA職162可包括執行—原位㈣，如各向 123507.doc -14- 200818338 異性蝕刻之作用離子蝕刻或其他適合形式。或者是，可使 用溼及乾式#刻之其他適合形式。此外，在一些具體實施 例中，技術102亦可包括蝕刻透過基板160之一些部分，、纤 合蝕刻氮化物層164及PADOX 162。例如，在一具體實施 例中，技術102可包括在不低於壁166之區域中自基板 蝕刻大約200 A。在已完成蝕刻後，技術1〇2可包括移除微 影蝕刻遮罩，如由步驟14〇指示。在步驟ι4〇後形成之半導 體結構的一具體實施例係在圖6中說明。 其次參考間隔件形成技術104，此技術可藉由在氮化物 164及基板16〇頂部上及/或與其相鄰處沈積一間隔件層開 始，如由步驟142指示。在一具體實施例中，沈積間二二 層可包括沈積一大約300埃厚度之四乙烷氧矽化物聚矽氧 ("TEOS，’）層。此τ刪層可使用—原子層化學沈積來沈 積。然而，在其他具體實施例中，可使用替代程序以沈積 TEOS層。例如，在其他具體實施例中，可使用電漿增強 化學汽相沈積或其他適合之化學汽相沈積程序。此外，^在 T其他具體實施例中，可將其他適合間隔件材料及/或層 厚度用於技術104。在沈積間隔件層後，技術1〇4可包含蝕 d間隔件層以形成間隔件17〇，如由步驟144所指及圖7中 所次月。在各種具體實施例中，蝕刻間隔件層可包括在矽 ㈣上執行—阻止件，執行原位TEGS耗刻，或執行另 一適合類型之蝕刻。 ^圖4且結合圖8，在已形成間隔件170後，技術100可 九木溝Pr^離（STI”）餘刻繼續進行，如由步驟1〇6指示。 123507.doc -15- 200818338 在一具體貫施例中，STI蝕刻可包括蝕刻大約2,〇〇〇至3,〇〇〇 A 進入基板1 60，以產生一或多個渠溝丨71。然而，在替代具 體實施例中，STI蝕刻可包括蝕刻另一適合深度進入基板 160内。如應瞭解，在STI蝕刻期間，氮化物層164及間隔 件1 70可作為硬遮罩，以保護由氮化物層i 64及間隔件工7〇 覆蓋之基板160的該等區域，來防止sti餘刻。圖8說明一 在STI餘刻完成後之半導體結構的具體實施例。此外，雖 然STH虫刻（步驟106)及間隔件層钱刻（步驟144)在圖4及5中 係說明為二分離步驟，但在一具體實施例中，此二姓刻可 一起執行。 其次，技術100可包括執行一在半導體結構上之STI填充 及化學機械研磨（"CMP”），如由圖4的步驟1〇8所指及圖9之 結構中所說明。在一具體實施例中，STI填充可包括以一 旋塗介電質（”SOD”）172填充藉由STI蝕刻而蝕刻掉的區域 (參見圖9)。然而，在其他具體實施例中，可用其他適合類 型之電負來填充由STHi刻1 〇6移除的區域。如亦由步驟 108指示，在已應用s〇D填充後，技術1〇〇亦可包括在該半 導體結構上施行CMP。在一具體實施例中，CMP可包括氮 化物上阻止件（"SON”）CMP，其會將SOD填充物172研磨， 直到SOD填充物172之頂部係大略地與氮化物層ι64頂部平 齊。換句話說，可研磨半導體結構之頂部直到CMP裝置中 之研磨器到達氮化物層164。圖9說明STI填充及CMP後之 半導體結構的一具體實施例。 其次’技術100可包括餘刻調平及氮化物剝除，如由步 123507.doc -16- 200818338 驟11 0指示。在一具體實施例中，蝕刻調平可包括一使用 氨、氟化物及氫氟酸之混合物的缓衝氧化物蝕刻。然而， 在替代具體實施例中，可使用其他適合類型之蝕刻調平。 同樣地，在一具體實施例中，在步驟i 1()中所示之氮化物 剝除可包括一使用沸騰磷酸之溼式氮化物剝除，但在替代 具體實施例中，可將其他適合類型之溼式氮化物剝除用於 技術100。圖10說明蝕刻調平及氮化物剝除後之一範例性 半導體結構（步驟11 〇)。如說明，蝕刻調平及氮化物剝除移 除氮化物層1 64及移除與氮化物層i 64大略相鄰之間隔件 170的區段。然而，應瞭解，間隔件17〇與？八〇〇又ι62相鄰 之底部部分係未藉由氮化物剝除移除。 在餘刻調平及氮化物剝除（步驟110)後，技術1〇〇可包括 一鑲嵌程序，如由步驟112指示。在一具體實施例中，鎮 般程序可包括施加一微影蝕刻遮罩174以覆蓋最終將不會 是鰭狀件一部分之半導體結構的該等部分（參見圖nA、 11B及12)，如將成為用於半導體之源極及/或汲極的接觸 襯墊之半導體結構區域。鑲嵌程序亦可包括執行氧化物蝕 刻（如氧化物衝壓），以移除PADOX 162(其未由遮罩174保 護），而後執行一矽蝕刻以建立鰭狀件176之一側。例如， 如由圖11A及11B所說明，間隔件170及s〇D填充物172 (其 各實質上不受矽蝕刻影響）在鑲嵌程序之矽蝕刻部分期間 將作為一遮罩。此導致通道178形成各鰭狀件176之一壁。 可調整通道178之深度（即矽蝕刻深度）以使鰭狀件176^高 度變化。在各種具體實施例中，鰭狀件176之高度可在 123507.doc •17- 200818338 500 A及2,0〇〇 A間變化，其中較高縛狀件展現記憶體單元 間之更佳隔離。 其次，使用仍在適當位置之微影蝕刻遮罩174，技術1〇〇 可包括執行STI氧化物蝕刻以移除間隔件17〇之剩餘部分及 . 移除S0D填充物Π2至一深度，如由步驟114指示。典型 地，STI氧化物蝕刻深度將大略地約為通道i 78深度。例 如，圖12說明在STI氧化物蝕刻移除間隔件17〇及8()]：>填充 f ' 物172至如通道178之相同大約深度後的一範例性半導體結 構。如圖12中所示，在一範例性具體實施例中，STI氧化 物蝕刻建立從基板160向上延伸之一或多個雙重鰭狀件 176(即兩個鰭狀件）。如圖12中所示，在雙重鰭狀件中之各 .μ狀件1 76從基板的露出部1 82向上延伸，其自基板丨6〇向 上延伸且與來自基板160之其他露出部182藉由S〇D 172部 分地分離。同樣地，在雙重鰭狀件對内之各鰭狀件176(儘 管從基板160形成）可從露出部中之一向上延伸，且與雙重 鰭狀件中之其他鰭狀件176藉由通道178部分地分離。 其次，可移除微影蝕刻遮罩丨74，如由圖4之步驟丨丨6指 不及圖13中所說明。最後，可形成一閘極，如由步驟118 指不及圖14A及14B中所述。在一具體實施例中，形成該 閘極可包括在鰭狀件丨76間及/或圍繞其之處沈積矽及/或多 曰曰矽1 8〇。因為鰭狀件1 76係凹下而低於基板1 60之原始表 面’閘極180及鰭狀件176間之輕微未對齊將不實質上影響 鰭狀FET的操作。如以上描述，在—具體實施例中，閘極 180係在鰭狀件176已完全形成後沈積。最後，如亦於圖 123507.doc -18- 200818338 14A及14B中說明，可在閘極18〇頂部上及/或與其相鄰處沈 積一層矽化鎢層1 82或其他適合材料，以作為鰭狀FET之情 況的一著落襯墊。此外，亦可在圖4的步驟丨丨8期間形成用 於絲狀FET之源極及/或沒極之額外接觸點1 $4。 - 雖然本發明容許各種修改及替代形式，特定具體實施例 ， 已藉由圖式中之範例顯示及在本文中詳述。然而，應理解 本發明無意於受限於所揭示的特定形式。而是本發明欲涵 (:' 蓋所有由下文隨附申請專利範圍所定義之本發明精神及範 疇内的修改、等效物及替代。 【圖式簡單說明】 本發明之優點可在讀取以上詳細說明及參考圖式後瞭 解，其中： 圖1說明一依據本技術之具體實施例以處理器為主之系 統的方塊圖； 圖2說明一依據本技術之具體實施例的記憶體子系統； V 圖3說明一依據本技術之具體實施例的記憶體模組； 圖4說明一描述依據本技術之具體實施例的製程之流程 圖； 圖5說明一描述依據本技術之具體實施例用於作用區域 ， 製備及間隔件形成之技術的流程圖；及 圖6至14係進一步說明依據本技術之一具體實施例的圖4 及5之製程的圖式。 【主要元件符號說明】 10 系統 123507.doc -19- 200818338

12 處理器 14 電源供應 16 使用者介面 18 顯示器 20 RF子系統/基頻處理器 22 通信璋 24 周邊裝置 26 揮發性記憶體 28 非揮發性記憶體 30 記憶體控制器 32 記憶體插槽 34A 記憶體排階 34B 記憶體排階 36 記憶體插槽 38 記憶體插槽 40 記憶體插槽 42 記憶體插槽 44 記憶體插槽 46 記憶體插槽 46A 記憶體排 46B 記憶體排 48 記憶體資料匯流排 50 命令匯流排 52 記憶體模組 123507.doc -20- 200818338 52A 記憶體排階 52B 記憶體排階 56A至 56H 記憶體裝置 160 基板 162 襯墊氧化層/PADOX 164 氮化物層 166 壁 170 間隔件 171 渠溝 172 SOD填充物 174 微影蝕刻遮罩 176 鰭狀件 178 通道 180 矽及/或多晶矽/閘極 182 露出部 184 額外接觸點 123507.doc -21 -

Claims (1)

1. 200818338 十、申請專利範圍： K 一種製造包含一·鰭狀件(176)及一閘極(18〇)之電晶體的 方法，該方法包含： (112)執行一第一蝕刻以建立該鰭狀件Ο%)之一第〆 壁，而不使用一微影餘刻遮罩； (U2)執行一第二蝕刻以建立該鰭狀件之一第二 壁，及； (118)在該鰭狀件（176)上沈積一閘極（18〇)，其中該閛 極（180)係在該第二蝕刻後予以沈積。 2·如請求们之方法，其中執行該第一蝕刻包含建立該鰭 狀件（176)之該第-壁，其係凹下低於—基板之該上表 面。 3·如請求項1之方法，其中該方法包含製造一電晶體，其 包含一單一閘極（18〇)。 4·如請求項1之方法，其中執行該第一蝕刻建立另一鳍狀 件（176)之一第一壁。 5 · —種方法，其包含： (134)在一基板（160)上沈積一層氮化物層（164); (136)在該氮化物層（164)上沈積一微影蝕刻遮罩，以 界定一壁之一位置； (138)姓刻該氮化物層（164)以產生該壁； (140)移除該微影蝕刻遮罩； (142)沈積一與該壁相鄰之間隔件層； (144)蝕刻該間隔件層以建立一與該壁相鄰之間隔件 123507.doc 200818338 (170)，其中該間隔件（170)及該壁覆蓋該基板（160)之〜 第一部分；及 蝕刻該基板（160)未由該間隔件（170)覆蓋之一第二部 分，以建立一渠溝（171)。 . 6. 一種結構，其包含： 一渠溝（171)，其係在一基板（16〇)内； 一露出部（182)，其係來自由該渠溝（171)部分界定之 該基板（160)，其中該露出部（182)包含一藉由一蝕刻程 序形成之通道（178); 一第一間隔件（17〇)，其係配置在該渠溝（171)之一第 一側上的該露出部G 82)之一上表面上；及 一第二間隔件（170)，其係配置在該渠溝（171)之一第 二側上的該露出部（182)之該上表面上，其中該第一間隔 件及（170)及該第二間隔件（17〇)係組態以在該蝕刻程序 期間遮罩該露出部（182)。 ( 7·如請求項6之結構，其中該通道（178)界定一鰭狀件（176) 之一壁。 8·如請求項6之結構，其中該第一間隔件（170)包含四乙烷 • 氧矽化物聚矽氧。 ， 9·如清求項6之結構，其中該露出部（182)之該上表面係凹 下低於該基板（160)之該上表面。 123507.doc