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TWI791218B - 三維記憶體元件及其形成方法 - Google Patents

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TWI791218B
TWI791218B TW110116744A TW110116744A TWI791218B TW I791218 B TWI791218 B TW I791218B TW 110116744 A TW110116744 A TW 110116744A TW 110116744 A TW110116744 A TW 110116744A TW I791218 B TWI791218 B TW I791218B
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文犀 周
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Abstract

本揭露提供了三維(3D)記憶體元件及其形成方法。3D記憶體元件包括：包括交替的導電層和介電質層的堆疊結構；摻雜的半導體層；以及延伸穿過堆疊結構並且與摻雜的半導體層接觸的通道結構。該通道結構沿第一方向包括複合介電質膜和半導體通道。該複合介電質膜沿與第一方向垂直的第二方向包括閘極介電質部分和儲存部分。閘極介電質部分的一部分沿第一方向面對導電層中的最接近摻雜的半導體層的一個導電層。

Description

三維記憶體元件及其形成方法
本揭露涉及三維(3D)記憶體元件及其製造方法。
透過改善製程技術、電路設計、編程算法、和製造製程將平面儲存單元縮放到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列和用於控制往返儲存陣列的訊號的外圍元件。
在一個方面中，3D記憶體元件包括：包括交替的導電層和介電質層的堆疊結構；摻雜的半導體層；以及延伸穿過堆疊結構並與摻雜的半導體層接觸的通道結構。通道結構沿第一方向包括複合介電質膜和半導體通道。該複合介電質膜沿與第一方向垂直的第二方向包括閘極介電質部分和儲存部分。閘極介電質部分的一部分沿第一方向面對導電層中的最接近摻雜的半導體層的一個 導電層。
在另一方面中，3D記憶體元件包括：包括交替的導電層和介電質層的堆疊結構；以及延伸穿過堆疊結構的通道結構。導電層包括一條或多條源選擇閘極線以及多條字元線。該通道結構沿第一方向包括複合介電質膜和半導體通道。該複合介電質膜沿與第一方向垂直的第二方向包括閘極介電質部分和儲存部分。閘極介電質部分的一部分沿第一方向面對一條或多條源選擇閘極線。半導體通道包括摻雜部分。該摻雜部分的一部分沿第一方向面對一條或多條源選擇閘極線。
在又一方面中，一種系統包括被配置為儲存數據的3D記憶體元件以及耦合至該3D記憶體元件的控制器電路。該3D記憶體元件包括：包括交替的導電層和介電質層的堆疊結構；以及延伸穿過堆疊結構的通道結構。導電層包括一條或多條源選擇閘極線以及多條字元線。該通道結構沿第一方向包括複合介電質膜和半導體通道。該複合介電質膜沿與第一方向垂直的第二方向包括閘極介電質部分和儲存部分。閘極介電質部分的一部分沿第一方向面對一條或多條源選擇閘極線。該半導體通道包括摻雜部分。該摻雜部分的一部分沿第一方向面對一條或多條源選擇閘極線。該控制器電路被配置為經由導電層操作複合介電質膜。
在又一方面中，提供了用於形成3D記憶體元件的方法。在基底上方形成填充層。在填充層上方形成堆疊結構。形成延伸穿過並且超出堆疊結構和填充層的通道結構。該通道結構包括第一介電質層、第二介電質層、第三介電質層和半導體通道。依序去除基底、以及通道結構的延伸超出填充層的部分， 從而暴露通道結構的一部分。使用包括與第二介電質層不同的介電質材料的第四介電質層代替通道結構的第二介電質層的一部分。
100,160,704:3D記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106,354:接合界面
108,352:外圍電路
110,112,348,346:接合層
111,113:接合觸點
114,330:儲存堆疊層
116,328:導電層
118,310:介電質層
120,306:填充層
121:板
122,360:半導體層
123:插塞
124,314:通道結構
126:複合介電質膜
126a:閘極介電質部分
126b:儲存部分
127,319:帽蓋層
128,318:半導體通道
128a:摻雜部分
128b:未摻雜部分
129:通道插塞
130,336:絕緣結構
132:源極觸點
133:互連層
134,356:ILD層
136:再分布層
138:鈍化層
140:接觸焊墊
142,144:觸點
146,148,338,340:外圍觸點
150,344:通道局部觸點
152,342:字元線局部觸點
201:源選擇閘極線
203:字元線
205:第一閘極介電質層
207:第二閘極介電質層
209:第三閘極介電質層
211:阻隔層
213:儲存層
214:穿隧層
302:載體基底
303:第一停止層
304:第二停止層
308:介電質堆疊層
312:犧牲層
315:第三介電質層
316:第二介電質層
317:第一介電質層
320:狹縫
321,325:凹陷
322:橫向凹陷
323:第四介電質層
332:閘極介電質層
334:介電質帽蓋層
335:多晶矽核心層
350:矽基底
358:源極接觸開口
362:間隔部
363,361:接觸開口
370:導電層
371:間隔部層
500,600:方法
502,504,506,508,510,602,604,606,512,608,610,612,614,514,616,618,516,518:步驟
700:系統
702:儲存系統
706:儲存控制器
708:主機
802:記憶卡
804:記憶卡連接器
806:SSD
808:SSD連接器
x,y:軸
被併入本文並形成說明書的一部分的圖式示出了本揭露的方面並與說明書一起進一步用以解釋本揭露的原理，並使相關領域的技術人員能夠製作和使用本揭露。
圖1A示出了根據本揭露的一些方面的示例性3D記憶體元件的截面的側視圖。
圖1B示出了根據本揭露的一些方面的另一示例性3D記憶體元件的截面的側視圖。
圖2A示出了根據本揭露的一些方面的圖1A中的3D記憶體元件中的示例性通道結構的截面的放大側視圖。
圖2B示出了根據本揭露的一些方面的圖1A中的3D記憶體元件中的另一示例性通道結構的截面的放大側視圖。
圖3A-3Q示出了根據本揭露的一些方面的用於形成示例性3D記憶體元件的製作製程。
圖4A和圖4B示出了根據本揭露的一些方面的用於形成另一示例性3D記憶體元件的製作製程。
圖5示出了根據本揭露的一些方面的用於形成3D記憶體元件的示例性方法的流程圖。
圖6示出了根據本揭露的一些方面的用於形成3D記憶體元件的另一示例性方法的流程圖。
圖7示出了根據本揭露的一些方面的具有3D記憶體元件的示例性系統的功能方塊圖。
圖8A示出了根據本揭露的一些方面的具有3D記憶體元件的示例性記憶卡的圖示。
圖8B示出了根據本揭露的一些方面的具有3D記憶體元件的示例性固態驅動器(SSD)的圖示。
將參考圖式描述本揭露。
儘管討論了具體構造和布置，但是應當理解這只是為了說明性目的。照此，在不脫離本揭露的範圍的情況下可以使用其他構造和布置。而且，還可以在各式各樣的其他應用中採用本揭露。如在本揭露中描述的功能和結構特徵可以彼此組合、調整、和修改，並且以未在圖式中具體描繪的方式組合、調整、和修改，使得這些組合、調整、和修改在本揭露的範圍內。
通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地根據上下文，本文所使用的術語“一個或多個”可以用於描述單數意義上的任何特徵、結構、或特性，或者可以用於描述複數意義上的特徵、結構、或特性的組合。類似地，至少部分地根據上下文，諸如“一個”或“所述”的術語可以同樣被理解為表達單數用法或表達複數用法。另外，至少部分地根據上下文，術語“基於”可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定清楚描述的附加因素。
應當容易理解，在本揭露中“上”、“上方”和“之上”的含義應當以最廣 義的方式進行解釋，使得“上”不僅意味著“直接在某物上”，而且還包括“在某物上”並且其間具有中間特徵或層的含義，並且“上方”或“之上”不僅意味著在某物“上方”或“之上”的含義，而且還包括在某物“上方”或“之上”並且其間沒有中間特徵或層(即，直接在某物上)的含義。
此外，為了便於描述，在本文中可以使用諸如“之下”、“下方”、“下部”、“上方”、“上部”等空間相對術語，以描述一個元件或特徵與另一個(一個或多個)元件或(一個或多個)特徵的如圖中所示的關係。除了在圖中描述的方向以外，空間相對術語還旨在涵蓋元件在使用或操作中的不同方向。裝置可以以其他方式定向(旋轉90度或以其他方向)，並且在本文使用的空間相對描述語可以以類似方式被相應地解釋。
如本文所使用的，術語“基底”是指在其上添加了後續材料層的材料。基底本身可以被圖案化。添加到基底頂部上的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代性地，基底可以由非導電材料製成，例如玻璃、塑料、或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區的材料部分。層可以在整個下層結構或上覆結構之上延伸，或者可以具有小於下層結構或上覆結構的範圍。此外，層可以是均質或不均質連續結構的區，所述區具有的厚度小於連續結構的厚度。例如，層可以位於在連續結構的頂表面和底表面之間或在連續結構的頂表面和底表面處的任何一對水平平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是一層，可以在其中包括一個或多個層， 和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多層。例如，互連層可以包括一個或多個導體和接觸層(在其中形成互連線和/或垂直互連接入(過孔)觸點)和一個或多個介電質層。
在一些3D NAND記憶體元件中，選擇性地生長半導體層，以包圍通道結構的側壁，例如，其被稱為側壁選擇性磊晶生長(SEG)。與作為通道結構的源極端處的磊晶生長的另一種類型的半導體層(例如，底部SEG)相比，側壁SEG的形成避免了蝕刻通道孔的底表面處的儲存膜和半導體通道(又稱為SONO穿孔)，由此增加了製程空間，尤其是在採用先進技術製作3D NAND記憶體元件時，例如，具有帶有多堆疊架構的90級或更多級。
然而，由於使用本徵(純的、未摻雜的)半導體材料(例如，本徵多晶矽)來形成半導體通道，因而在半導體通道與側壁SEG或與和半導體通道接觸的導電層之間存在相對高的勢壘，由此在其間引入了高接觸電阻。3D記憶體元件的電性能可能受到高接觸電阻的影響。
此外，3D NAND記憶體元件的NAND儲存串包括源極端處的源選擇閘(SSG)電晶體，該電晶體使用通道結構的儲存膜的接近源極端的一部分作為閘極介電質。然而，由於儲存膜往往是具有不同的介電質材料(例如，儲存層中的氮化矽)的複合介電質膜，因而SSG晶體管的性能可能受到複合閘極介電質膜的影響。
為了解決前述問題，本揭露引入了一種解決方案，在這種解決方案中，能夠減小半導體通道與側壁SEG或導電層之間的接觸電阻並且能夠改善SSG 電晶體性能。在一些實施方式中，對半導體通道進行部分摻雜，使得半導體通道的形成源極觸點的部分被高度摻雜以降低勢壘，同時使半導體通道的形成儲存單元的另一部分保持不被摻雜或者被低度摻雜。在一些實施方式中，從背面打開每個通道結構的一端，以暴露相應的半導體通道的摻雜部分，並且3D記憶體元件還包括電連接半導體通道的暴露的摻雜部分的摻雜的半導體層，以進一步減小接觸電阻和薄層電阻。例如，摻雜的半導體層可以包括透過代替通道結構的複合介電質膜和帽蓋層的部分而延伸通道結構的插塞，以增加接觸面積並且進一步減小接觸電阻。因此，能夠改善3D記憶體元件的電性能。
此外，與本揭露的範圍一致，通道結構的複合介電質膜的面對SSG線的一部分可以變為具有相同的介電質材料(例如，氧化矽)的閘極介電質部分，由此改善對應的SSG電晶體的性能。在一些實施方式中，在製作製程期間從背面採用氧化矽代替具有氮化矽的複合介電質膜的一部分，以形成複合介電質膜的閘極介電質部分。
圖1A示出了根據本揭露的一些方面的示例性3D記憶體元件100的截面的側視圖。在一些實施方式中，3D記憶體元件100是包括第一半導體結構102以及堆疊在第一半導體結構102之上的第二半導體結構104的接合晶片。根據一些實施方式，第一半導體結構102和第二半導體結構104在其間的接合界面106處連接。如圖1A中所示，第一半導體結構102可以包括基底101，基底101可以包括矽(例如，單晶矽c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或者任何其他適當的材料。
3D記憶體元件100的第一半導體結構102可以包括基底101上的外圍 電路108。應當指出，在圖1A中包括x軸和y軸以進一步示出具有基底101的3D記憶體元件100中的部件的空間關係。基底101包括在x方向(即橫向方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所使用的，當半導體元件(例如3D記憶體元件100)的基底(例如，基底101)在y方向(即，垂直方向)上放置在半導體元件的最低平面中時，半導體元件的一個部件(例如，層或元件)是在另一個部件(例如，層或元件)“上”、“上方”還是“下方”，是在y方向上相對於半導體元件的基底來確定的。在整個本揭露中，應用了用於描述空間關係的相同概念。
在一些實施方式中，外圍電路108被配置為控制和感測3D記憶體元件100。外圍電路108可以是用於促進3D記憶體元件100的操作的任何合適的數位、類比、和/或混合訊號控制和感測電路，包括但不限於頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、電荷泵、電流或電壓參考、或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器、或電容器)。外圍電路108可以包括形成在基底101“上”的電晶體，其中，電晶體的全部或一部分形成在基底301中(例如，在基底101的頂表面下方)和/或直接在基底101上。隔離區(例如，淺溝槽隔離(STI))和摻雜區(例如，電晶體的源極區和汲極區)也可以形成在基底101中。根據一些實施方式，具有先進的邏輯製程(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)的電晶體是高速的。應當理解，在一些實施方式中，外圍電路108還可以包括與先進的邏輯製程兼容的任何其他電路，包括邏輯電路(例如處理器和可編程邏輯元件(PLD))、或者儲存電路(例如靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM))。
在一些實施方式中，3D記憶體元件100的第一半導體結構102還包括在外圍電路108上方的互連層(未示出)，以向和從外圍電路108傳輸電訊號。互連層可以包括多個互連(在本文中也稱為觸點)，包括橫向互連線和垂直互連接入(VIA)觸點。如本文中所使用的，術語“互連”可以寬泛地包括任何合適類型的互連，例如中端製程(MEOL)互連和後端製程(BEOL)互連。互連層還可以包括在其中可以形成互連線和VIA觸點的一個或多個層間介電質(ILD)層(也稱為金屬間介電質(IMD)層)。換言之，互連層可以包括在多個ILD層中的互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低-k)介電質或其任何組合。
如圖1A中所示，3D記憶體元件100的第一半導體結構102還可以包括在接合界面106處並且在互連層和外圍電路108上方的接合層110。接合層110可以包括多個接合觸點111和電隔離接合觸點111的介電質。接合觸點111可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。接合層110的剩餘面積可以形成有介電質，所述介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。接合層110中的接合觸點111和周圍的介電質可以用於混合接合。
類似地，如圖1A中所示，3D記憶體元件100的第二半導體結構104還可以包括在接合界面106處並且在第一半導體結構102的接合層110上方的接合層112。接合層112可以包括多個接合觸點113和電隔離接合觸點113的介電質。接 合觸點113可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。接合層112的剩餘面積可以形成有介電質，所述介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。接合層112中的接合觸點113和周圍的介電質可以用於混合接合。根據一些實施例，接合觸點113在接合界面106處與接合觸點111接觸。
如以下詳細描述的，第二半導體結構104可以在接合界面106處以面對面的方式接合在第一半導體結構102的頂部上。在一些實施方式中，作為混合接合(也稱為“金屬/介電質混合接合”)的結果，接合界面106設置在接合層110與接合層112之間，所述混合接合是直接接合技術(例如，在不使用中間層(例如焊料或黏合劑)的情況下在表面之間形成接合)並且可以同時獲得金屬-金屬接合和介電質-介電質接合。在一些實施方式中，接合界面106是接合層112和接合層110相遇並接合的地方。實際上，接合界面106可以是具有一定厚度的層，所述層包括第一半導體結構102的接合層110的頂表面和第二半導體結構104的接合層112的底表面。
在一些實施方式中，3D記憶體元件100的第二半導體結構104還包括在接合層112上方的互連層(未示出)以傳輸電訊號。互連層可以包括多個互連，例如MEOL互連和BEOL互連。互連層還可以包括在其中可以形成互連線和VIA觸點的一個或多個ILD層。互連層中的互連線和VIA觸點可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
在一些實施方式中，3D記憶體元件100是NAND快閃記憶體元件，其中以NAND儲存串的陣列的形式提供儲存單元。每個NAND儲存串可以包括相應的通道結構124。如圖1A中所示，每個通道結構124可以垂直地延伸穿過多個均包括導電層116和介電質層118。交替的導電層116和介電質層118是儲存堆疊層114的一部分。儲存堆疊層114中的導電層116和介電質層118的對的數量確定3D記憶體元件100中的儲存單元的數量。應當理解，在一些實施方式中，儲存堆疊層114可以具有多堆疊架構(未示出)，該多堆疊架構包括在彼此之上堆疊的多個儲存堆疊。每個儲存堆疊中的導電層116和介電質層118的對的數量可以相同或不同。
儲存堆疊層114可以包括多個交替的導電層116和介電質層118。儲存堆疊層114中的導電層116和介電質層118可以在垂直方向上交替。換句話說，除了在儲存堆疊層114的頂部或底部的那些，每個導電層116可以在兩個側面上被兩個介電質層118鄰接，並且每個介電質層118可以在兩個側面上被兩個導電層116鄰接。導電層116可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物或其任何組合。每個導電層116可以包括被黏合劑層和閘極介電質層包圍的閘電極(閘極線)。導電層116的閘電極可以作為字元線橫向地延伸，終止於儲存堆疊層114的一個或多個階梯結構。介電質層118可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖1A中所示，3D記憶體元件100的第二半導體結構104還可以包括在儲存堆疊層114上方的填充層120。填充層120可以包括多晶矽、高介電常數(高k)介電質或金屬。例如，高k介電質可以包括具有比氧化矽的介電常數高的介電常數的任何介電質材料(例如，k>3.7)。與填充層120充當包圍通道結構124 的側壁SEG和/或充當電連接通道結構124的導電層的一些已知解決方案(例如，摻雜的多晶矽層)不同，3D記憶體元件100的第二半導體結構104中的填充層120可以不充當側壁SEG和/或導電層，並且因而可以包括不同於摻雜的多晶矽的材料，例如，介電質(高k介電質)、金屬(例如，W、Co、Cu或Al)、金屬矽化物或未摻雜的多晶矽。應當理解，在一些示例中，填充層120也可以包括摻雜的多晶矽。
在一些實施方式中，每個通道結構124包括填充有半導體通道128和複合介電質膜126填充的通道孔。如圖1A中所示，通道孔的其餘空間可以部分地填充有包括介電質材料(例如，氧化矽)和/或氣隙(未示出)的帽蓋層127。通道結構124可以具有圓柱形狀(例如，柱形形狀)。根據一些實施方式，帽蓋層127、半導體通道128和複合介電質膜126從柱的中心朝向柱的外表面按此順序沿徑向布置。複合介電質膜126可以沿橫向方向(例如，圖1A中的x方向)徑向圍繞半導體通道128。複合介電質膜126可以被形成為橫向位於半導體通道128與導電層116和介電質層118之間。每個通道結構124可以垂直地延伸穿過儲存堆疊層114的交替的導電層116和介電質層118並且與填充層120接觸。也就是說，通道結構124可以在正y方向上延伸穿過儲存堆疊層114。根據一些實施方式，複合介電質膜126的上端與填充層120和儲存堆疊層114之間的界面(即填充層120的底表面和儲存堆疊層114的頂表面)平齊。
在一些實施方式中，半導體通道128包括矽，例如非晶矽、多晶矽或單晶矽。還參考圖2A中的通道結構124的放大側視圖，半導體通道128可以包括摻雜部分128a和未摻雜部分128b。如下文針對製作製程所述，從製作製程的角度來看，在一些實施方式中，半導體通道128的摻雜部分128a的一部分在第一方 向(例如，圖2A中的正y方向)上延伸超出儲存堆疊層114。也就是說，摻雜部分128a的上端可以在填充層120和儲存堆疊層114之間的界面(即填充層120的底表面和儲存堆疊層114的頂表面)上方。如下文針對摻雜的半導體層122的插塞123所述，摻雜部分128a的延伸超出儲存堆疊層114的部分可以延伸到插塞123中。也就是說，摻雜部分128a的延伸部分可以嵌入到插塞123中並且被插塞123徑向包圍，如圖2A中的穿過插塞123的截面的頂部平面圖中所示。在一些實施方式中，插塞123可以與摻雜部分128a的延伸部分具有相同的材料，連同相同類型的摻雜劑和摻雜分布。因此，應當理解，半導體通道128的摻雜部分128a的延伸部分和摻雜的半導體層122的插塞123之間的界面和邊界可能變得不可區分並因而不能在3D記憶體元件100中分辨出來。換言之，從結構角度來看，也可以將摻雜部分128a的進入插塞123中的延伸部分不視為半導體通道128的一部分，並且半導體通道128的摻雜部分128a在垂直方向上可以不延伸超出儲存堆疊層114。相反，半導體通道128和複合介電質膜126的上端可以與填充層120和儲存堆疊層114之間的界面(即填充層120的底表面和儲存堆疊層114的頂表面)平齊。也就是說，通道結構124的上端可以在填充層120和儲存堆疊層114之間的界面處與摻雜的半導體通道的插塞123接觸。
在一些實施方式中，半導體通道128的摻雜部分128a在與第一方向相對的第二方向(例如，圖2A中的負y方向)上延伸超出導電層116中的一個。應當理解，導電層116中的接近填充層120的一個或多個可以是源選擇閘極線201(SSG線，有時稱為底部選擇閘極(BSG)線)，並且其餘的導電層116可以包括字元線203。根據一些實施方式，半導體通道128的摻雜部分128a還延伸超出最接近填充層120的源選擇閘極線201。應當理解，如果3D記憶體元件100的第二半導體結構104包括不止一條源選擇閘極線201，那麽摻雜部分128a可以延伸超出 所有源選擇閘極線201。另一方面，摻雜部分128a可以不進一步延伸以沿垂直於第一方向的第二方向(例如，圖2A中的x方向)面對字元線203。也就是說，根據一些實施方式，摻雜部分128a的下端在垂直方向上在源選擇閘極線201和字元線203之間。
在一些實施方式中，半導體通道128的摻雜部分128a包括N型摻雜多晶矽。摻雜劑可以是任何適當的N型摻雜劑，例如磷(P)、砷(Ar)或銻(Sb)，它們貢獻自由電子並且增加本徵半導體的導電性。在一些實施方式中，摻雜部分128a的摻雜濃度在約1019cm-3和約1021cm-3之間，例如，在1019cm-3和1021cm-3之間(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、透過下端由這些值中的任何值界定的任何範圍，或者在由這些值中的任何兩個值限定的任何範圍內)。與本徵半導體相比，本文公開的摻雜部分128a的摻雜濃度可以顯著減小半導體通道128與摻雜的半導體層122之間的接觸電阻。應當理解，在一些示例中，摻雜劑的擴散可以被侷限在半導體通道128的摻雜部分128a中，從而使半導體通道128的其餘部分(即，面對字元線203的部分)是仍然包括本徵半導體的未摻雜部分128b，所述本徵半導體例如是本徵多晶矽(即，摻雜濃度標稱為零)。上文描述的摻雜濃度分布可以減小半導體通道128的摻雜部分128a(為對應的NAND儲存串的源極實現電連接)處的勢壘、接觸電阻和薄層電阻，而不改變半導體通道128的形成NAND儲存串的儲存單元的未摻雜部分128b的本徵性質。
如圖2A中所示，在一些實施方式中，複合介電質膜126沿垂直方向(例 如，圖2A中的y方向)包括閘極介電質部分126a和儲存部分126b。閘極介電質部分126a和儲存部分126b可以在垂直方向上相互接觸。與半導體通道128的摻雜部分128a類似，複合介電質膜126的閘極介電質部分126a可以在垂直方向(例如，圖2A中的負y方向)延伸超出導電層116中的一個。也就是說，在一些實施方式中，複合介電質膜126的閘極介電質部分126a也延伸超出最接近填充層120的源選擇閘極線201。應當理解，如果3D記憶體元件100的第二半導體結構104包括不止一條源選擇閘極線201，那麽閘極介電質部分126a可以延伸超出所有源選擇閘極線201。換言之，複合介電質膜126的閘極介電質部分126a的一部分沿橫向方向(例如，圖2A中的x方向)面對導電層116中的最接近摻雜的半導體層122的至少一個導電層，例如，一條或多條源選擇閘極線201。與半導體通道128的未摻雜部分128b類似，複合介電質膜126的儲存部分126b可以沿橫向方向(例如，圖2A中的x方向)面對字元線203。
如圖2A中的穿過複合介電質膜126的儲存部分126b的截面的底部平面圖中所示，儲存部分126b可以包括沿橫向方向(例如，圖2A中的x方向)堆疊的穿隧層214、儲存層213(又稱為“電荷捕獲層”)和阻隔層211。根據一些實施方式，帽蓋層127、半導體通道128(例如，未摻雜部分128b)以及儲存部分126b的穿隧層214、儲存層213和阻隔層211從柱的中心朝向柱的外表面按此順序沿徑向布置。穿隧層214可以包括氧化矽、氮氧化矽或其任何組合。儲存層213可以包括氮化矽、氮氧化矽、矽或其任何組合。阻隔層211可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，複合介電質膜126的儲存部分126b可以包括氧化矽/氮化矽/氧化矽(ONO)的複合層。換言之，穿隧層214、儲存層213和阻隔層211可以分別包括氧化矽、氮化矽和氧化矽。
如圖2A中的穿過複合介電質膜126的閘極介電質部分126a的截面的中間平面圖中所示，閘極介電質部分126a可以包括沿橫向方向(例如，圖2A中的x方向)堆疊的第一閘極介電質層205、第二閘極介電質層207和第三閘極介電質層209。根據一些實施方式，帽蓋層127、半導體通道128(例如，摻雜部分128a)以及閘極介電質部分126a的第三閘極介電質層209、第二閘極介電質層207和第一閘極介電質層205從柱的中心朝向柱的外表面按此順序沿徑向布置。在一些實施方式中，第一、第二和第三閘極介電質層205、207和209包括相同的介電質材料，例如，氧化矽。在這種情況下，應當理解，第一、第二和第三閘極介電質層205、207和209之間的界面和邊界可能變得不可區分並因而不能在3D記憶體元件100中分辨出來。換言之，複合介電質膜126的閘極介電質部分126a可以被視為具有帶有相同的介電質材料(例如，氧化矽)的單個介電質層。
第一閘極介電質層205可以在垂直方向上與阻隔層211接觸，第二閘極介電質層207可以在垂直方向上與儲存層213接觸，並且第三閘極介電質層209可以在垂直方向上與穿隧層214接觸。在一些實施方式中，第一閘極介電質層205和阻隔層211包括相同的介電質材料，例如，氧化矽。在一些實施方式中，第三閘極介電質層209和穿隧層214包括相同的介電質材料，例如，氧化矽。例如，阻隔層211、穿隧層214以及第一和第三閘極介電質層205和209中的每個可以包括氧化矽。在這種情況下，應當理解，第一閘極介電質層205與阻隔層211之間的界面和邊界以及第三閘極介電質層209與穿隧層214之間的界面和邊界可能變得不可區分並因而不能在3D記憶體元件100中分辨出來。相反，在一些實施方式中，第二閘極介電質層207和儲存層213具有不同的介電質材料。例如，儲存層213可以包括氮化矽，而第二閘極介電質層207則可以包括不同於氮化矽的介電質材料。在一個示例中，第二閘極介電質層207可以包括氧化矽。
透過面對(一條或多條)源選擇閘極線201，複合介電質膜126的閘極介電質部分126a可以充當對應於通道結構124的NAND儲存串的SSG電晶體的閘極介電質。與包括具有氮化矽的儲存層213的儲存部分126b相比，閘極介電質部分126a可以具有沒有氮化矽的更加均勻的介電質材料(例如，僅有氧化矽)，以改善SSG電晶體的性能。另一方面，複合介電質膜126的面對字元線203的儲存部分126b可以保持其功能作為對應於通道結構124的NAND儲存串的儲存單元的儲存膜(包括具有氮化矽的儲存層213)。如下文針對製作製程所述，可以首先形成沿橫向方向堆疊的三個介電質層，並且之後可以採用氧化矽部分地代替中間介電質層的氮化矽，以形成本文公開的複合介電質膜126。
與本揭露的範圍一致，複合介電質膜126的閘極介電質部分126a可以包括一個或多個氣隙(即，不完全填充有(一種或多種)介電質材料)，如圖2B中所示。在一些實施方式中，閘極介電質部分126a的第二介電質層207的全部被氣隙替代，如圖2B中所示。應當理解，在一些示例中，只有閘極介電質部分126a的第二介電質層207的一部分可以被一個或多個氣隙替代。也就是說，閘極介電質部分126a的第二介電質層207可以包括介電質材料(例如，氧化矽)中的(一個或多個)氣隙。儘管未示出，但還應當理解的是，在一些示例中，第一介電質層205和/或第三介電質層209也可以部分或完全地填充有氣隙，與圖2B中的第二介電質層207類似。因此，在一些實施方式中，複合介電質膜126的閘極介電質部分126a和儲存部分126b可以沿垂直方向不完全相互接觸，而是在中間具有一些空間(例如，氣隙)。在一些實施方式中，複合介電質膜126的閘極介電質部分126a中的(一個或多個)氣隙是由於製作變化或缺陷而形成的(一個或多個)空隙。在一些實施方式中，在複合介電質膜126的閘極介電質部分126a中形 成(一個或多個)氣隙，以避免閘極介電質部分126a由於施加至對應的SSG電晶體的閘極介電質的高電壓而被擊穿，例如，由於擦除操作中的閘致汲極洩漏(GIDL)效應。
在一些實施方式中，通道結構124還包括通道結構124的底部部分中(例如，在下端處)的通道插塞129。如文中所使用的，在基底101被放置在3D記憶體元件100的最低平面中時，部件(例如，通道結構124)的上端是在y方向上更遠離基底101的端部，並且部件(例如，通道結構124)的下端是在y方向上更接近基底101的端部。通道插塞129可以包括半導體材料(例如，多晶矽)。在一些實施方式中，通道插塞129充當通道結構124的汲極。
如圖1A中所示，在一些實施方式中，3D記憶體元件100的第二半導體結構104包括摻雜的半導體層122。每個通道結構124可以在垂直方向上延伸穿過儲存堆疊層114，並且與摻雜的半導體層122接觸。在一些實施方式中，每個半導體通道128的摻雜部分128a的一部分在垂直方向上延伸超出儲存堆疊層114，並與摻雜的半導體層122接觸，使得摻雜的半導體層122透過多個通道結構124的半導體通道128的摻雜部分128a來電連接多個通道結構124。例如，摻雜的半導體層122可以用或不用填充層120(取決於填充層120是否導電)在同一塊中的NAND儲存串的陣列的源極之間提供電連接，即，陣列公共源極(ACS)。換言之，填充層120可以不必包括導電材料，例如金屬或摻雜的多晶矽，因為摻雜的半導體層122自身能夠電連接多個NAND儲存串的源極。因此，可以放寬對填充層120的材料和尺寸約束條件。
如圖1A中所示，在一些實施方式中，摻雜的半導體層122包括兩個部 分：與填充層120接觸的板121；以及均從板121延伸到填充層120中並且與通道結構124的半導體通道128接觸的插塞123。根據一些實施方式，摻雜的半導體層122的板121處於填充層120上方並且與之接觸。透過在多個通道結構124上方橫向延伸，板121可以連接多個插塞123，插塞123中的每個與相應的通道結構124接觸。還參考圖2A，根據一些實施方式，半導體通道128的摻雜部分128a延伸到摻雜的半導體層122的插塞123中。如下文針對3D記憶體元件100的製作詳細所述，可以去除通道結構124的一部分，從而在填充層120中形成凹陷，插塞123可以形成到該凹陷中。而且，摻雜的半導體層122的插塞123可以在垂直方向上與複合介電質膜126的閘極介電質部分126a以及帽蓋層127接觸。如圖2A中所示，在一些實施方式中，插塞123突出到填充層120中，使得插塞123的下端與填充層120和儲存堆疊層114之間的界面平齊。也就是說，根據一些實施方式，複合介電質膜126和帽蓋層127由於插塞123的存在而不延伸超出儲存堆疊層114。
如下文詳細所述，儲存堆疊層114的形成以及半導體通道128的摻雜部分128a和摻雜的半導體層122的形成可以發生在填充層120的相對側處，由此避免了透過延伸穿過儲存堆疊層114的開口的任何沉積或蝕刻製程，由此減少了製作複雜性和成本，並且增加了良率和垂直可縮放性。
與半導體通道128的摻雜部分128a類似，在一些實施方式中，摻雜的半導體層122(包括板121和插塞123)也包括N型摻雜的多晶矽。摻雜劑可以是任何適當的N型摻雜劑，例如P、Ar或Sb，它們貢獻自由電子並且增加了本徵半導體的導電性。與半導體通道128的摻雜部分128a類似，在一些實施方式中，摻雜的半導體層122的摻雜濃度在約1019cm-3和約1021cm-3之間，例如，在1019cm-3和1021cm-3之間(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019 cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、透過下端由這些值中的任何值界定的任何範圍，或者在由這些值中的任何兩個值限定的任何範圍內)。與本徵半導體相比，本文公開的摻雜的半導體層122的摻雜濃度可以顯著減小半導體通道128與摻雜的半導體層122之間的接觸電阻以及摻雜的半導體層122的薄層電阻。如下文所詳細描述的，在一些實施方式中，半導體通道128的摻雜部分128a和摻雜的半導體層122由於在其上執行的同一局部活化製程而具有帶有相同的摻雜劑以及連續的摻雜分布的相同材料(例如，N型摻雜的多晶矽)。因而，應當理解，半導體通道128的摻雜部分128a和摻雜的半導體層122的插塞123之間的界面和邊界可能變得不可區分並因而不能在3D記憶體元件100中分辨出來。
透過對半導體通道128和摻雜的半導體層122進行摻雜和接觸，能夠減小NAND儲存串之間(即同一塊中的NAND儲存串的ACS處)的接觸電阻，由此改善3D記憶體元件100的電性能。如圖1A和圖2中所示，透過將插塞123延伸到填充層120中，半導體通道128的摻雜部分128a能夠嵌入在摻雜的半導體層122的插塞123中，由此增加半導體通道128和摻雜的半導體層122之間的接觸面積，從而進一步減小其間的接觸電阻。N型摻雜的半導體層122能夠實現用於3D記憶體元件100的擦除操作的閘致汲極洩漏(GIDL)輔助體偏置。(一條或多條)源選擇閘極線201周圍的GIDL能夠生成從對應的NAND儲存串的源極到半導體通道128中的空穴電流(即，源極洩漏電流)，以提高用於擦除操作的體電勢。也就是說，根據一些實施方式，N型摻雜的半導體層122被配置為在執行擦除操作時生成GIDL輔助體偏置。在一些實施方式中，透過還對半導體通道128的面對(一條或多條)源選擇閘極線201的部分進行摻雜以及透過在複合介電質膜126的面 對(一條或多條)源選擇閘極線201的部分中以氧化矽代替氮化矽，能夠進一步增強GIDL效應。
如圖1A所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，絕緣結構130均垂直地延伸穿過儲存堆疊層114的交替的導電層116和介電質層118。根據一些實施方式，絕緣結構130停止在填充層120的底表面處，即，不垂直地延伸到填充層120中。也就是說，絕緣結構130的頂表面可以與填充層120的底表面平齊。每個絕緣結構130還可以橫向延伸，從而將通道結構124分成多個塊。也就是說，儲存堆疊層114可以透過絕緣結構130被劃分成多個儲存塊，使得通道結構124的陣列能夠被分到每個儲存塊中。與包括正面ACS觸點的現有3D NAND記憶體元件中的狹縫結構不同，根據一些實施方式，絕緣結構130在其中不包括任何觸點(即，不充當源極觸點)，並且因而不與導電層116引入寄生電容和洩漏電流。在一些實施方式中，每個絕緣結構130包括填充有一種或多種介電質材料的開口(例如，狹縫)，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，每個絕緣結構130可以填充有氧化矽。應當理解，在一些示例(如圖1A中所示)中，絕緣結構130可以部分地填充有非介電質材料(例如，多晶矽)，以調整絕緣結構130的機械特性，例如，硬度和/或應力。
此外，如下文詳細所述，由於用於形成絕緣結構130的開口未被用於形成摻雜的半導體層122和半導體通道128的摻雜部分128a，因而隨著交替的導電層116和介電質層118的數量的增加，開口的增加的深寬比(例如，大於50)將不影響摻雜的半導體層122和半導體通道128的摻雜部分128a的形成。
替代正面源極觸點，3D記憶體元件100可以包括在摻雜的半導體層122上方並且與摻雜的半導體層122接觸的一個或多個背面源極觸點132，如圖1A中所示。源極觸點132和儲存堆疊層114(以及穿過其中的絕緣結構130)可以設置在填充層120的相對側處，並因而被視為“背面”源極觸點。在一些實施方式中，源極觸點132透過摻雜的半導體層122電連接至通道結構124的半導體通道128。源極觸點132可以包括任何適當類型的觸點。在一些實施方式中，源極觸點132包括VIA觸點。在一些實施方式中，源極觸點132包括橫向延伸的壁狀觸點。源極觸點132可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或者被黏合劑層(例如，氮化鈦(TiN))包圍的矽化物層。
如圖1A中所示，3D記憶體元件100還可以包括在源極觸點132上方並與之電連接的BEOL互連層133，以用於焊墊引出，例如，從而在3D記憶體元件100和外部電路之間傳遞電訊號。在一些實施方式中，互連層133包括在摻雜的半導體層122上的一個或多個ILD層134以及在ILD層134上的再分布層136。根據一些實施方式，源極觸點132的上端與ILD層134的頂表面和再分布層136的底表面平齊，並且源極觸點132垂直地延伸穿過ILD層134以與摻雜的半導體層122接觸。互連層133中的ILD層134可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。互連層133中的再分布層136可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一些實施方式中，互連層133還包括作為最外層的鈍化層138，以用於3D記憶體元件100的鈍化和保護。再分布層136的一部分可以從鈍化層138暴露，以作為接觸焊墊140。也就是說，3D記憶體元件100的互連層133還可以包括用於線接合和/或與內插器接合的接觸焊墊140。如下文針對製作製程所述，在一些實施方式中，源極觸點132和再分布層136可以由同一製程形成並且具有相同的材 料，例如，Al。因而，在一些示例中，源極觸點132可以被視為BEOL互連層133的一部分。
在一些實施方式中，3D記憶體元件100的第二半導體結構104還包括穿過摻雜的半導體層122和填充層120的觸點142和144。根據一些實施方式，由於摻雜的半導體層122可以包括多晶矽，因而觸點142和144是穿矽觸點(TSC)。在一些實施方式中，觸點142延伸穿過摻雜的半導體層122、填充層120和ILD層134，從而與再分布層136接觸，使得摻雜的半導體層122透過源極觸點132和互連層133的再分布層136電連接至觸點142。在一些實施方式中，觸點144延伸穿過摻雜的半導體層122、填充層120和ILD層134，從而與接觸焊墊140接觸。觸點142和觸點144均可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或者被黏合劑層(例如，TiN)包圍的矽化物層。在一些實施方式中，至少觸點144還包括間隔部(例如，介電質層)，以使觸點144與摻雜的半導體層122和填充層120電隔離。
在一些實施方式中，3D記憶體元件100還包括外圍觸點146和148，它們均垂直地在儲存堆疊層114之外延伸。每個外圍觸點146或148具有的深度可以大於儲存堆疊層114的深度，從而在儲存堆疊層114之外的外圍區中從接合層112垂直地延伸至填充層120。在一些實施方式中，外圍觸點146在觸點142以下並與之接觸，使得摻雜的半導體層122至少透過源極觸點132、再分布層136、觸點142和外圍觸點146電連接至第一半導體結構102中的外圍電路108。在一些實施方式中，外圍觸點148在觸點144以下並與之接觸，使得第一半導體結構102中的外圍電路108至少透過觸點144和外圍觸點148電連接至接觸焊墊140，以用於焊墊引出。外圍觸點146和外圍觸點148均可以包括一個或多個導電層，例如金屬層(例 如，W、Co、Cu或Al)或者被黏合劑層(例如，TiN)包圍的矽化物層。
如圖1A中所示，3D記憶體元件100也包括作為互連結構的一部分的各種局部觸點(也稱為“C1”)，所述各種局部觸點與儲存堆疊層114中的結構直接接觸。在一些實施方式中，局部觸點包括通道局部觸點150，通道局部觸點150均位於相應的通道結構124的下端下方並與之接觸。每個通道局部觸點150可以電連接到位元線觸點(未示出)以用於位元線扇出。在一些實施方式中，局部觸點還包括字元線局部觸點152，字元線局部觸點152均在儲存堆疊層114的階梯結構處的相應的導電層116(包括字元線)下方並與之接觸，以用於字元線扇出。局部觸點(例如通道局部觸點150和字元線局部觸點152)可以至少透過接合層112和110電連接到第一半導體結構102的外圍電路108。局部觸點(例如通道局部觸點150和字元線局部觸點152)均可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合劑層(例如，TiN)包圍的矽化物層。
儘管圖1A中示出了示例性3D記憶體元件100，但是應當理解，透過改變第一半導體結構102和第二半導體結構104的相對位置、背面源極觸點132或已知的正面源極觸點(未示出)的使用和/或焊墊引出位置(例如，穿過第一半導體結構102和/或第二半導體結構104)，3D記憶體元件的任何其他適當的架構均可在本揭露中適用，且不對其做進一步的詳細闡述。
圖1B示出了根據本揭露的一些實施方式的另一示例性3D記憶體元件160的截面的側視圖。3D記憶體元件160與3D記憶體元件100類似，除了摻雜的半導體層122以及複合介電質膜126和帽蓋層127的上端的不同的結構。應當理解，為了便於描述，未重複3D記憶體元件160和100兩者中的其他相同結構的細 節。
如圖1B中所示，根據一些實施方式，摻雜的半導體層122不包括延伸到填充層120中的任何插塞(例如，圖1A中的插塞123)。也就是說，在一些實施方式中，整個摻雜的半導體層122可以被視為板121。在沒有延伸到填充層120中的插塞123的情況下，通道結構124(包括複合介電質膜126和帽蓋層127)可以在垂直方向(例如，圖1B中的正y方向)上延伸超出儲存堆疊層114並且與摻雜的半導體層122接觸。也就是說，複合介電質膜126的上端、半導體通道128的上端和帽蓋層127的上端可以相互平齊並且與摻雜的半導體層122接觸。
圖7示出了根據本揭露的一些方面的具有3D記憶體元件的示例性系統700的塊圖。系統700可以是行動電話、桌上型電腦、筆記型電腦、平板電腦、車載電腦、遊戲控制台、影印機、定位設備、可穿戴電子設備、智能感測器、虛擬現實(VR)設備、增強現實(AR)設備或者任何其他適當的具有其中的儲存設備的電子設備。如圖7中所示，系統700可以包括主機708和儲存系統702，儲存系統702具有一個或多個3D記憶體元件704和儲存控制器706。主機708可以是電子設備的處理器，例如，中央處理單元(CPU)，或片上系統(SoC)，例如，應用處理器(AP)。主機708可以被配置為向或從3D記憶體元件704發送或接收數據。
3D記憶體元件704可以是本文公開的任何3D記憶體元件，例如，圖1A和圖1B中所示的3D記憶體元件100和160。在一些實施方式中，每個3D記憶體元件704包括NAND快閃記憶體。與本揭露的範圍一致，可以對3D記憶體元件704的半導體通道進行部分摻雜，使得半導體通道的形成源極觸點的部分被高度摻 雜以降低勢壘，同時使半導體通道的形成儲存單元的另一部分保持不被摻雜或者被低度摻雜。可以從背面打開3D記憶體元件704的每個通道結構的一端，從而暴露相應的半導體通道的摻雜部分。3D記憶體元件704還可以包括電連接半導體通道的暴露的摻雜部分的摻雜的半導體層，從而進一步減小接觸電阻和薄層電阻。此外，3D記憶體元件704可以包括具有面對(一條或多條)源選擇閘極線的閘極介電質部分的複合介電質膜。閘極介電質部分可以沒有氮化矽(例如，僅包括氧化矽)，並且充當SSG電晶體的閘極介電質。因此，可以改善3D記憶體元件704的電性能，其繼而改善儲存系統702和系統700的性能，例如，從而實現更高的操作速度。
根據一些實施方式，儲存控制器706(又稱為控制器電路)耦合至3D記憶體元件704和主機708，並且被配置為控制3D記憶體元件704。例如，該控制器電路可以被配置為經由導電層116(例如，(一條或多條)源選擇閘極線201)操作複合介電質膜126。儲存控制器706可以管理儲存在3D記憶體元件704中的數據，並且與主機708通訊。在一些實施方式中，儲存控制器706被設計為在低占空比環境下操作，所述低占空比環境例如安全數位(SD)卡、緊湊閃存(CF)卡、通用串行總線(USB)快閃驅動器或者在諸如個人電腦、數位相機、行動電話等的電子設備中使用的其他介質。在一些實施方式中，儲存控制器706被設計為在高占空比環境下操作，所述高占空比環境比如SSD或嵌入式多媒體卡(eMMC)，其被用作用於諸如智能電話、平板電腦、筆記型電腦等的移動設備的數據儲存設備以及企業儲存陣列。儲存控制器706可以被配置為控制3D記憶體元件704的操作，例如讀取、擦除和編程操作。儲存控制器706還可以被配置為管理與儲存在或者將被儲存在3D記憶體元件704中的數據有關的各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理地址轉換、損耗均衡等。在一些實 施方式中，儲存控制器706還被配置為處理與從3D記憶體元件704讀取或者被寫入到3D記憶體元件704的數據有關的糾錯碼(ECC)。還可以由儲存控制器706執行任何其他適當的功能，例如，對3D記憶體元件704格式化。儲存控制器706可以根據特定通訊協議與外部設備(例如，主機708)通訊。例如，儲存控制器706可以透過各種介面協定中的至少一種與外部設備通訊，所述介面協定例如USB協定、MMC協定、外圍部件互連(PCI)協定、高速PCI(PCI-E)協定、高級技術附件(ATA)協定、串行ATA協定、並行ATA協定、小型電腦小型接口(SCSI)協定、增強型小型磁碟介面(ESDI)協定、集成驅動電子設備(IDE)協定、Firewire協定等。
儲存控制器706和一個或多個3D記憶體元件704可以被集成到各種類型的儲存設備中，例如，被包括在同一封裝(例如通用快閃速儲存(UFS)封裝或eMMC封裝)中。也就是說，儲存系統702可以被實施並且封裝到不同類型的最終電子産品中。在如圖8A中所示的一個示例中，儲存控制器706和單個3D記憶體元件704可以被集成到記憶卡802中。記憶卡802可以包括PC卡(PCMCIA，個人電腦記憶卡國際協會)、CF卡、智能媒體(SM)卡、儲存棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。記憶卡802還可以包括將記憶卡802與主機(例如，圖7中的主機708)電耦合的記憶卡連接器804。在如圖2B中所示的另一示例中，儲存控制器706和多個3D記憶體元件704可以被集成到SSD 806中。SSD 806還可以包括將SSD 806與主機(例如，圖7中的主機708)電耦合的SSD連接器808。在一些實施方式中，SSD 806的儲存容量和/或操作速度高於記憶卡802的儲存容量和/或操作速度。
圖3A-3Q示出了根據本揭露的一些實施方式的用於形成示例性3D記 憶體元件的製作製程。圖5示出了根據本揭露的一些實施方式的用於形成示例性3D記憶體元件的方法500的流程圖。圖3A-3Q以及圖5中所示的3D記憶體元件的示例包括圖1A中所示的3D記憶體元件100。將一起描述圖3A-3Q以及圖5。應當理解，方法500中所示的步驟並不具有排他性，並且也可以在所示步驟中的任何步驟之前、之後或之間執行其他步驟。此外，所述步驟中的一些可以是同時執行的或者可以是按照不同於圖5中所示的順序執行的。
參考圖5，方法500開始於步驟502，在該步驟中，在第一基底上形成外圍電路。第一基底可以是矽基底。如圖3G所示，採用多種製程在矽基底350上形成多個電晶體，所述多種製程包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、化學機械拋光(CMP)以及任何其他適當的製程。在一些實施方式中，透過離子注入和/或熱擴散在矽基底350中形成充當例如電晶體的源極區和/或汲極區的摻雜區(未示出)。在一些實施方式中，還透過濕式蝕刻和/或乾式蝕刻以及薄膜沉積在矽基底350中形成隔離區(例如，STI)。電晶體能夠在矽基底350上形成外圍電路352。
如圖3G所示，在外圍電路352上方形成接合層348。接合層348包括電連接至外圍電路352的接合觸點。為了形成接合層348，使用諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合的一種或多種薄膜沉積製程來沉積ILD層；使用濕式蝕刻和/或乾式蝕刻(例如，反應離子蝕刻(RIE))以及隨後的一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其他適當的製程或其任何組合)來形成穿過ILD層的接合觸點。
方法500進行至步驟504，如圖5所示，在該步驟中，在第二基底上方 形成填充層，並且在該填充層上方形成堆疊結構。該填充層和堆疊結構可以形成在可以在其上形成半導體元件的第二基底的正面上。第二基底可以是矽基底。應當理解，由於第二基底可能從最終産品被去除，因而第二基底可以是由任何適當的材料製成的虛設晶圓(例如，載體基底)的一部分，以減少第二基底的成本，例如，所述材料可以是玻璃、藍寶石、塑料、矽，這裏僅舉出幾個例子。在一些實施方式中，該基底是載體基底。在一些實施方式中，該填充層包括多晶矽、高k介電質或金屬，並且該堆疊結構包括具有交替的介電質層和犧牲層的介電質堆疊層。應當理解，在一些示例中，該堆疊結構可以包括具有交替的介電質層(例如，氧化矽層)和導電層(例如，多晶矽層)的儲存堆疊層。
為了更好地控制將在第二基底上形成的各種結構的測量和表面平坦度，可以在第二基底和填充層之間形成各種各樣的停止層。在一些實施方式中，在第二基底和填充層之間依序形成第一停止層和第二停止層。第一停止層可以包括氧化矽或氮化矽，並且第二停止層可以包括氧化矽或多晶矽。在一些實施方式中，在第二停止層和填充層之間形成第三停止層，例如，氮化矽層或多晶矽層。在一些實施方式中，在第二基底和填充層之間形成單個停止層，例如，氧化矽層或高k介電質層。
如圖3A中所示，第一停止層303形成在載體基底302上方，第二停止層304形成在第一停止層303上，並且填充層306形成在第二停止層304上。填充層306可以包括多晶矽、高k介電質或金屬。在從正面蝕刻通道孔時，第二停止層304可以充當蝕刻停止層，並因而可以包括相對於直接在第二停止層304上的材料具有高蝕刻選擇性(例如，大於約5)的任何適當的材料，例如氧化矽或多晶矽。在從背面去除載體基底302時，第一停止層303可以充當CMP/蝕刻停止層， 並因而可以包括除了載體基底302的材料之外的任何適當的材料，例如氮化矽或氧化矽。應當理解，在一些示例中，可以在載體基底302和第一停止層303之間形成焊墊氧化物層(例如，氧化矽層)，以使不同層之間的應力緩和並避免剝離。
如圖3A中所示，可以使用包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程在載體基底302上依序形成氧化矽層(焊墊氧化物層)、氮化矽層(第一停止層303)和氧化矽層(第二停止層304)的堆疊層。在一些實施方式中，透過使用包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程在第二停止層304上沉積多晶矽或者任何其他適當的材料(例如高k介電質或金屬)而形成填充層306。為了便於描述，本揭露通篇使用圖3A中所示的停止層的組合來描述製作製程。然而，應當理解，在其他示例中也可以使用(一種或多種)停止層的任何其他適當的組合。在未示出的示例中，可以使用包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程在載體基底302上形成單個氧化物層或高k介電質層(作為第一停止層303和第二停止層304)。
如圖3B所示，包括多對的第一介電質層(本文被稱為“犧牲層”312)和第二介電質層(本文被稱為“介電質層”310，在文中與前者一起被稱為“介電質層對”)的介電質堆疊層308被形成在填充層306上。根據一些實施方式，介電質堆疊層308包括交替的犧牲層312和介電質層310。介電質層310和犧牲層312可以交替地沉積在載體基底302上方的填充層306上，以形成介電質堆疊層308。在一些實施方式中，每個介電質層310包括一層氧化矽，並且每個犧牲層312包括一層氮化矽。介電質堆疊層308可以是透過一種或多種薄膜沉積製程形成的，所述製程包括但不限於CVD、PVD、ALD或其任何組合。如圖3B中所示，可以在介 電質堆疊層308的邊緣上形成階梯結構。該階梯結構可以是透過朝向載體基底302對介電質堆疊層308的介電質層對執行多個所謂的“修整-蝕刻”循環而形成的。由於施加至介電質堆疊層308的介電質層對的重複的修整-蝕刻循環，介電質堆疊層308可以具有一個或多個傾斜邊緣以及比底部介電質層對短的頂部介電質層對，如圖3B中所示。
方法500進行至步驟506，如圖5所示，在該步驟中，形成延伸穿過並超出介電質堆疊層和填充層的通道結構。該通道結構可以包括第一介電質層、第二介電質層、第三介電質層和半導體通道。在一些實施方式中，為了形成通道結構，形成延伸穿過介電質堆疊層和填充層並且停止在第二停止層處的通道孔，並且在通道孔中依序形成第一介電質層、第二介電質層、第三介電質層和半導體通道。在一些實施方式中，第二介電質層包括不同於第一介電質層和第三介電質層的介電質材料。例如，第二介電質層可以包括氮化矽。
如圖3B中所示，每個通道孔是垂直地延伸穿過並且超出介電質堆疊層308和填充層306並且停止在第二停止層304處的開口。在一些實施方式中，形成多個開口，使得每個開口變成用於在後面的製程中生長單個的通道結構314的位置。在一些實施方式中，用於形成通道結構314的通道孔的製作製程包括濕式蝕刻和/或乾式蝕刻，例如，深RIE(DRIE)。根據一些實施方式，對通道孔的蝕刻持續進行直到被第二停止層304(例如氧化矽或多晶矽)停止為止。在一些實施方式中，可以控制蝕刻條件，例如蝕刻速率和時間，以確保每個通道孔已經抵達第二停止層304並且被其停止，從而使通道孔和形成在其中的通道結構314之間的挖孔變化最小化。應當理解，取決於具體的蝕刻選擇性，一個或多個通道孔可以在很小的程度上延伸到第二停止層304中，在本揭露中可以將此視為被 第二停止層304停止。
如圖3B中所示，沿通道孔的側壁和底表面按此順序依序形成第一介電質層317、第二介電質層316、第三介電質層315和半導體通道318。在一些實施方式中，首先使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程按此順序沿通道孔的側壁和底表面沉積第一、第二和第三介電質層317、316和315，從而形成儲存膜。之後，可以透過使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程在第三介電質層315之上沉積例如多晶矽(例如，未摻雜的多晶矽)的半導體材料而形成半導體通道318。在一些實施方式中，依序沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(“SONO”結構)，以形成第一介電質層317、第二介電質層316、第三介電質層315和半導體通道318。
如圖3B所示，在通道孔中並且在半導體通道318之上形成帽蓋層319，從而完全或部分地填充通道孔(例如，沒有氣隙或有氣隙)。之後，可以透過使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程來沉積例如氧化矽的介電質材料而形成帽蓋層319。之後在通道孔的頂部部分中形成通道插塞。可以透過對半導體通道318和帽蓋層319的在通道孔的頂部部分中的部分進行濕式蝕刻和/或乾式蝕刻而在通道孔的頂部部分中形成凹陷。之後，可以透過諸如CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程來沉積例如多晶矽的半導體材料，由此形成通道插塞。根據一些實施方式，由此形成了穿過並超出介電質堆疊層308和填充層306並且停止在第二停止層304處的通道結構314。
如圖3C所示，狹縫320是垂直地延伸穿過介電質堆疊層308並且停止在填充層306處的開口。在一些實施方式中，用於形成狹縫320的製作製程包括濕式蝕刻和/或乾式蝕刻，例如，DRIE。之後，透過狹縫320執行閘極替代，從而用儲存堆疊層330替代介電質堆疊層308(如圖3E中所示)。
如圖3D所示，首先透過狹縫320去除犧牲層312(如圖3C中所示)，由此形成橫向凹陷322。在一些實施方式中，透過經由狹縫320施加蝕刻劑而去除犧牲層312，從而建立交替地位於介電質層310之間的橫向凹陷322。蝕刻劑可以包括相對於介電質層310選擇性地蝕刻犧牲層312的任何適當的蝕刻劑。
如圖3E中所示，透過狹縫320將導電層328(包括閘電極和黏合劑層)沉積到橫向凹陷322(如圖3D中所示)中。在一些實施方式中，在導電層328之前，閘極介電質層332被沉積到橫向凹陷322中，從而在閘極介電質層332上沉積導電層328。可以使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程來沉積例如金屬層的導電層328。在一些實施方式中，還沿狹縫320的側壁和底部形成例如高k介電質層的閘極介電質層332。根據一些實施方式，由此形成包括交替的導電層328和介電質層310的儲存堆疊層330，從而替代介電質堆疊層308(圖3D中所示)。
如圖3E中所示，形成垂直地延伸穿過儲存堆疊層330的絕緣結構336，其停止在填充層306的頂表面上。可以使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程將一種或多種介電質材料(例如，氧化矽)沉積到狹縫320中，以完全或部分地填充狹縫320(有或沒有氣隙)，由此形成絕緣結構336。在一些實施方式中，絕緣結構336包括閘極 介電質層332(例如，包括高k介電質)和介電質帽蓋層334(例如，包括氧化矽)。在一些實施方式中，介電質帽蓋層334可以部分地填充狹縫320，並且多晶矽核心層335可以作為絕緣結構336的一部分填充狹縫320的其餘空間，以調整絕緣結構336的機械特性，例如硬度或應力。
如圖3F中所示，在形成絕緣結構336之後，形成包括通道局部觸點344和字元線局部觸點342的局部觸點以及外圍觸點338和340。可以透過使用諸如CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程在儲存堆疊層330的頂部上沉積介電質材料(例如氧化矽或氮化矽)而在儲存堆疊層330上形成局部介電質層。可以使用濕式蝕刻和/或乾式蝕刻(例如，RIE)蝕刻出穿過局部介電質層(和任何其他ILD層)的接觸開口，隨後使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程來用導電材料填充接觸開口，由此形成通道局部觸點344、字元線局部觸點342以及外圍觸點338和340。
如圖3F中所示，在通道局部觸點344、字元線局部觸點342以及外圍觸點338和340上方形成接合層346。接合層346包括電連接至通道局部觸點344、字元線局部觸點342以及外圍觸點338和340的接合觸點。為了形成接合層346，使用諸如CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程來沉積ILD層，並且使用濕式蝕刻和/或乾式蝕刻(例如，RIE)以及隨後的諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程來形成穿過ILD層的接合觸點。
方法500進行至步驟508，如圖5所示，在該步驟中，第一基底和第二 基底按照面對面方式接合，使得儲存堆疊層在外圍電路上方。接合可以包括混合接合。如圖3G中所示，載體基底302和形成在其上的部件(例如，儲存堆疊層330和穿過其形成的通道結構314)被上下翻轉。根據一些實施方式，使朝下的接合層346與朝上的接合層348接合，即按照面對面的方式，由此在載體基底302和矽基底350之間形成接合界面354。在一些實施方式中，在接合之前對接合表面施加處理製程，例如，等離子體處理、濕式處理和/或熱處理。在接合之後，使接合層346中的接合觸點和接合層348中的接合觸點相互對準並接觸，從而可以將儲存堆疊層330和穿過其形成的通道結構314電連接至外圍電路352，並且在外圍電路352上方。
方法500進行至步驟510，如圖5中所示，在該步驟中，依序去除第二基底、以及通道結構的延伸超出填充層的部分，從而暴露通道結構的一部分。可以從第二基底的背面執行該去除。如圖6中方法600所示，在一些實施方式中，為了依序去除第二基底和通道結構的一部分，在步驟602處，去除第二基底，從而停止在第一停止層處；在步驟604處，去除第一停止層，從而停止在第二停止層處；在步驟606處，去除第二停止層和通道結構的所述部分，從而停止在填充層處。在一些實施方式中，通道結構的被去除的部分延伸到第二停止層中，並且對第二停止層和通道結構的延伸到第二停止層中的部分拋光。
如圖3H中所示，從背面將載體基底302(以及在載體基底302和第一停止層303之間的焊墊氧化物層，如圖3G中所示)完全去除，直到被第一停止層303(例如，氮化矽層)停止為止。可以使用CMP、研磨、乾式蝕刻和/或濕式蝕刻將載體基底302完全去除。在一些實施方式中，將載體基底302剝離。在載體基底302包括矽並且第一停止層303包括氮化矽的一些實施方式中，使用矽CMP 去除載體基底302，該去除在抵達具有矽以外的材料的第一停止層303(例如，充當背面CMP停止層)時被自動停止。在一些實施方式中，使用濕式蝕刻透過四甲基氫氧化銨(TMAH)去除載體基底302(矽基底)，該去除在抵達具有矽以外的材料的第一停止層303(例如，充當背面蝕刻停止層)時被自動停止。第一停止層303可以確保載體基底302的完全去除，而無需顧慮減薄之後的厚度均勻性。
如圖3I中所示，之後，也可以使用具有適當的蝕刻劑(例如磷酸和氫氟酸)的濕式蝕刻完全去除第一停止層303和第二停止層304(圖3H中所示)，直到被具有與第二停止層304不同的材料(例如，多晶矽)的填充層306停止為止。如圖3I中所示，去除通道結構314的延伸超出填充層306的部分，從而使通道結構314的上端變得與填充層306的頂表面平齊。在通道結構314的部分延伸到第二停止層304中的一些實施方式中，透過拋光(例如，CMP)將第二停止層304和通道結構314的延伸到第二停止層304中的部分一起去除，從而停止在填充層306處。應當理解，假設通道結構314不延伸超出填充層306並延伸到第二停止層304中，那麽可以跳過對通道結構314的上端的去除。
與經由穿過介電質堆疊層308/儲存堆疊層330的具有高深寬比(例如，大於50)的開口(例如，圖3D中的狹縫320)使用正面濕式蝕刻的已知解決方案相比，從背面去除通道結構314的部分將具有低得多的難度而且具有更高的製造良率。透過避免由狹縫320的高深寬比引發的問題，能夠減小製作複雜性和成本，並且能夠增加良率。而且，還可以改善垂直可伸縮性(例如，增加介電質堆疊層308/儲存堆疊層330的級)。
方法500進行至步驟512，如圖5中所示，在該步驟中，使用包括與第二介電質層不同的介電質材料的第四介電質層代替通道結構的第二介電質層的一部分。如圖6中所示，在一些實施方式中，為了用第四介電質層代替通道結構的第二介電質層的一部分，在步驟608處回蝕第二介電質層的該部分，以形成凹陷，並且在步驟610處沉積第四介電質層以填充該凹陷。
如圖3J中所示，去除第二介電質層316的一部分，以形成被第一和第三介電質層317和315的頂部部分包圍的凹陷321。例如，可以使用例如乾式蝕刻和/或濕式蝕刻對通道結構314的第二介電質層316的一部分回蝕，以形成凹陷321。可以透過控制蝕刻時間和/或蝕刻速率來控制第二介電質層316的蝕刻，從而使該蝕刻不持續超出(一條或多條)源選擇閘極線(例如，最接近填充層306的一個或多個導電層328)。
如圖3K中所示，沉積第四介電質層323以部分或完全地填充凹陷321(圖3J中)，從而由第四介電質層323代替第二介電質層316的去除部分。第四介電質層323可以沿垂直方向與第二介電質層316的其餘部分接觸，並且沿垂直方向分別與第一和第三介電質層317和315接觸。在一些實施方式中，第四介電質層323包括氧化矽，即與第一和第三介電質層317和315相同的介電質材料，而第二介電質層316則包括氮化矽。為了形成第四介電質層323，可以使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程在凹陷321中沉積介電質材料(例如，氮化矽)，隨後進行CMP，以去除多餘的介電質材料。
應當理解，在一些示例中，凹陷321可以部分地填充有第四介電質層 323，從而還在第四介電質層323中形成氣隙。還應當理解，在一些示例中，凹陷321可以根本未填充有第四介電質層323，從而使凹陷321作為氣隙保留在3D記憶體元件的最終産品中。
如圖6中所示，在一些實施方式中，在步驟612處去除第一、第三和第四介電質層的延伸到填充層中的部分，以形成凹陷，並且在步驟614處對透過該凹陷暴露的半導體通道進行摻雜。
如圖3L中所示，去除第一、第三和第四介電質層317、315和323以及帽蓋層319的一部分，以形成凹陷325，從而暴露半導體通道318的頂部部分。例如，通道結構314的第一、第三和第四介電質層317、315和323以及帽蓋層319可以具有相同的介電質材料，例如，氧化矽，因而可以使用濕式蝕刻(用氫氟酸作為蝕刻劑)相對於具有多晶矽的半導體通道318對它們選擇性地蝕刻。可以透過控制蝕刻時間和/或蝕刻速率來控制第一、第三和第四介電質層317、315和323以及帽蓋層319的蝕刻，從而使該蝕刻不超出填充層306延續到儲存堆疊層330中。凹陷325的形成可以暴露半導體通道318的一部分。在一些實施方式中，對半導體通道318的透過凹陷325暴露的頂部部分進行摻雜，以增加其導電性。例如，可以執行傾斜離子注入製程，從而用任何適當的摻雜劑(例如，諸如P、As或Sb的N型摻雜劑)將半導體通道318(例如，包括多晶矽)的透過凹陷325暴露的頂部部分摻雜到預期的摻雜濃度。
方法500進行至步驟514，如圖5中所示，在該步驟中，形成與半導體通道的暴露部分接觸的摻雜的半導體層。在一些實施方式中，摻雜劑包括N型摻雜劑。如圖6中所示，在一些實施方式中，為了形成摻雜的半導體層，在步驟616 處，將多晶矽層沉積到凹陷中和填充層上，並且在步驟618處，對所沉積的多晶矽層進行摻雜。
如圖3M中所示，在凹陷325(如圖3L中所示)中形成了摻雜的半導體層360，從而包圍半導體通道318的暴露部分並與之接觸並且位於凹陷325之外在填充層306上。在一些實施方式中，為了形成摻雜的半導體層360，使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程來沉積半導體層(例如，多晶矽)，所述半導體層在凹陷325中與半導體通道318的暴露部分、第一、第三和第四介電質層317、315和323以及帽蓋層319接觸，以及在凹陷325之外與填充層306接觸。可以使用離子注入和/或熱擴散用諸如P、As或Sb的N型摻雜劑來摻雜所沉積的半導體層。在一些實施方式中，為了形成摻雜的半導體層360，當將半導體層沉積到凹陷325中和填充層306上時，執行諸如P、As或Sb的N型摻雜劑的原位摻雜。在一些實施方式中，可以執行CMP製程，從而按需去除任何多餘的摻雜的半導體層360。
方法500進行至步驟516，如圖5中所示，在該步驟中，使摻雜的半導體層和半導體通道的與摻雜的半導體層接觸的部分局部活化。在一些實施方式中，為了進行局部活化，在具有摻雜的半導體層和半導體通道的該部分的侷限區域中施加熱量，以活化摻雜的半導體層和半導體通道的該部分中的摻雜劑。該侷限區域可以處於堆疊結構和摻雜的半導體層之間。在一些實施方式中，摻雜的半導體層的摻雜濃度和半導體通道的與摻雜的半導體層接觸的部分的摻雜濃度在活化後均在1019cm-3和1021cm-3之間。
如圖3N中所示，摻雜的半導體層360和半導體通道318的與摻雜的半 導體層360接觸的部分被局部活化。在一些實施方式中，在具有摻雜的半導體層360和半導體通道318的所述部分的侷限區域中施加熱量，以活化其中的(一種或多種)摻雜劑，例如，N型摻雜劑(例如，P、As或Sb)。例如，該侷限區域可以在垂直方向上在儲存堆疊層330和摻雜的半導體層360之間。可以透過任何適當的技術對熱量進行施加和集中，所述技術例如退火、雷射、超聲波或者任何其他適當的熱製程。在一些實施方式中，能夠在該局部活化製程期間受到該熱量影響的侷限區域不延伸至並且超出接合界面354，從而避免對接合界面354和用於連接外圍電路352的Cu互連加熱。該局部活化製程可以活化被摻雜到摻雜的半導體層360(和半導體通道318的暴露部分，假設其已被摻雜)中的摻雜劑。因此，摻雜的半導體層360的摻雜濃度和半導體通道318的暴露部分的摻雜濃度在活化後均在1019cm-3和1021cm-3之間。在一些實施方式中，對該局部活化製程加以控制，從而使摻雜的半導體層360中的(以及半導體通道318的暴露部分中的，假設其已被摻雜)摻雜劑能夠從通道結構314的源極朝通道結構314的汲極擴散，直到超出(一條或多條)源選擇閘極線(例如，最接近填充層306的一個或多個導電層328)而又不面對字元線為止，如上文針對圖2A所描述的。假設半導體通道318的暴露部分尚未被摻雜，那麽摻雜的半導體層360可以在局部活化製程期間充當摻雜源，從而使摻雜劑從摻雜的半導體層360擴散到半導體通道318中，使得至少半導體通道層318的與摻雜的半導體層360接觸的部分變為摻雜部分，並且摻雜的半導體層360和半導體通道318的摻雜部分可以具有相同的摻雜劑和摻雜濃度。
該局部活化製程可以活化摻雜劑，從而使摻雜劑能夠占據矽晶格，以減小摻雜的半導體層360和半導體通道318之間的接觸電阻以及減小摻雜的半導體層360的薄層電阻。另一方面，透過將局部活化製程期間的熱量侷限到沒有 熱敏感結構的區域中，能夠減少或者避免對熱敏感結構(例如接合界面354和用於連接外圍電路352的Cu互連)的任何潛在損害。
方法500進行至步驟518，如圖5所示，在該步驟中，形成與摻雜的半導體層接觸的源極觸點。如圖3O中所示，在摻雜的半導體層360上形成一個或多個ILD層356。可以透過使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程在摻雜的半導體層360的頂表面上沉積介電質材料而形成ILD層356。如圖3P中所示，可以形成穿過ILD層356的源極接觸開口358，以暴露摻雜的半導體層360的一部分。在一些實施方式中，使用濕式蝕刻和/或乾式蝕刻(例如，RIE)形成源極接觸開口358。
如圖3Q中所示，在填充層306的背面處，在每個源極接觸開口358(圖3P中所示)中形成作為導電層370的一部分的源極觸點。根據一些實施方式，源極觸點在摻雜的半導體層360上方並與之接觸。在一些實施方式中，使用諸如ALD、CVD、PVD、任何其他適當的製程或其任何組合的一種或多種薄膜沉積製程將導電層370(例如，Al)沉積到源極接觸開口358中，以填充源極接觸開口358。之後，執行平面化製程(例如，CMP)，從而去除多餘的導電層370。
如圖3Q中所示，在一些實施方式中，導電層370還包括源極觸點上方並且與之接觸的再分布層。也就是說，根據一些實施方式，導電層370不僅被作為源極觸點沉積到源極接觸開口358中，還作為電連接多個源極觸點的再分布層在源極接觸開口358之外被沉積到ILD層356上。
如圖3Q中所示，在一些實施方式中，導電層370還包括延伸穿過ILD 層356、摻雜的半導體層360和填充層306的觸點。也就是說，導電層370不僅被作為源極觸點沉積到源極接觸開口358中，還被作為電連接至外圍觸點338和340的觸點沉積到接觸開口363和361(圖3P中所示)中。如圖3Q和3P中所示，使用濕式蝕刻和/或乾式蝕刻(例如，RIE)形成均延伸穿過間隔部層371、ILD層356、摻雜的半導體層360和填充層306的接觸開口363和361。在一些實施方式中，使用微影方式將接觸開口363和361圖案化為分別與外圍觸點338和340對準。接觸開口363和361的蝕刻可以停止在外圍觸點338和340的上端處，從而暴露外圍觸點338和340。如圖3P中所示，沿接觸開口363和361的側壁從間隔部層371形成間隔部362，從而對摻雜的半導體層360電隔離。
圖4A和圖4B示出了根據本揭露的一些實施方式的用於形成另一示例性3D記憶體元件的製作製程。圖4A和圖4B中描繪的3D記憶體元件的示例包括圖1B中描繪的3D記憶體元件160。與透過對第一、第三和第四介電質層317、315和323以及帽蓋層319進行回蝕而形成凹陷325的圖3L不同，如圖4A中所示，對半導體通道318的頂部部分進行摻雜，以增加其導電性，而不是首先對第一、第三和第四介電質層317、315和323以及帽蓋層319進行回蝕以暴露半導體通道318的一部分。例如，可以執行傾斜離子注入製程，從而用任何適當的摻雜劑(例如，諸如P、As或Sb的N型摻雜劑)將半導體通道318(例如，包括多晶矽)的頂部部分摻雜到預期的摻雜濃度。
在一些實施方式中，為了形成摻雜的半導體層，將多晶矽層沉積到填充層上，並且對所沉積的多晶矽層進行摻雜。如圖4A中所示，在填充層306上以及通道結構314的上端上形成摻雜的半導體層360。在一些實施方式中，為了形成摻雜的半導體層360，使用諸如ALD、CVD、PVD、任何其他適當的製程 或其任何組合的一種或多種薄膜沉積製程在填充層306上沉積半導體層(例如，多晶矽)。可以使用離子注入和/或熱擴散用諸如P、As或Sb的(一種或多種)N型摻雜劑來摻雜所沉積的半導體層。在一些實施方式中，為了形成摻雜的半導體層360，在將半導體層沉積在填充層306上時執行諸如P、As或Sb的N型摻雜劑的原位摻雜。在一些實施方式中，可以執行CMP製程，從而按需去除任何多餘的摻雜的半導體層360。
如圖4B中所示，使摻雜的半導體層360和半導體通道318的摻雜部分局部活化。在一些實施方式中，在具有摻雜的半導體層360和半導體通道318的摻雜部分的侷限區域中施加熱量，以活化其中的(一種或多種)摻雜劑，例如，N型摻雜劑(例如，P、As或Sb)。該局部活化製程可以活化被摻雜到摻雜的半導體層360和半導體通道318的摻雜部分中的摻雜劑。因此，摻雜的半導體層360的摻雜濃度和半導體通道318的摻雜部分的摻雜濃度在活化後均在1019cm-3和1021cm-3之間。在一些實施方式中，對該局部活化製程進行控制，從而使摻雜的半導體層360中的以及半導體通道318的摻雜部分中的摻雜劑能夠從通道結構314的源極朝通道結構314的汲極擴散，直到超出(一條或多條)源選擇閘極線(例如，最接近填充層306的一個或多個導電層328)而又不面對字元線為止，如上文針對圖2A所描述的。
根據本揭露的一個方面，一種3D記憶體元件包括：包括交替的導電層和介電質層的堆疊結構；摻雜的半導體層；以及延伸穿過堆疊結構並且與摻雜的半導體層接觸的通道結構。該通道結構沿第一方向包括複合介電質膜和半導體通道。該複合介電質膜沿與第一方向垂直的第二方向包括閘極介電質部分和儲存部分。閘極介電質部分的一部分沿第一方向面對導電層中的最接近摻雜 的半導體層的一個導電層。
在一些實施方式中，複合介電質膜的儲存部分包括沿第一方向堆疊的阻隔層、儲存層和穿隧層，並且複合介電質膜的閘極介電質部分包括第一閘極介電質層、第二閘極介電質層和第三閘極介電質層。
在一些實施方式中，阻隔層和第一閘極介電質層包括相同的介電質材料，穿隧層和第三閘極介電質層包括相同的介電質材料，並且儲存層和第二閘極介電質層包括不同的介電質材料。
在一些實施方式中，儲存層包括氮化矽。
在一些實施方式中，阻隔層、穿隧層以及第一和第三閘極介電質層中的每個包括氧化矽。
在一些實施方式中，第一、第二和第三介電質層包括相同的介電質材料。
在一些實施方式中，導電層中的一個包括源選擇閘極線。
在一些實施方式中，半導體通道包括摻雜部分，並且摻雜部分的一部分沿第一方向面對導電層中的最接近摻雜的半導體層的一個導電層。
在一些實施方式中，半導體通道的摻雜部分和摻雜的半導體層均包 括N型摻雜的多晶矽。
在一些實施方式中，3D記憶體元件還包括在堆疊結構和摻雜的半導體層之間的填充層。
在一些實施方式中，摻雜的半導體層包括板和從板延伸到填充層中並且與半導體通道接觸的插塞。
在一些實施方式中，摻雜的半導體層被配置為在執行擦除操作時生成GIDL輔助體偏置。
在一些實施方式中，複合介電質膜沿第一方向徑向圍繞半導體通道。
根據本揭露的另一方面，一種3D記憶體元件包括：包括交替的導電層和介電質層的堆疊結構；以及延伸穿過堆疊結構的通道結構。導電層包括一條或多條源選擇閘極線以及多條字元線。通道結構沿第一方向包括複合介電質膜和半導體通道。複合介電質膜沿與第一方向垂直的第二方向包括閘極介電質部分和儲存部分。閘極介電質部分的一部分沿第一方向面對一條或多條源選擇閘極線。半導體通道包括摻雜部分。摻雜部分的一部分沿第一方向面對一條或多條源選擇閘極線。
在一些實施方式中，複合介電質膜沿第一方向徑向圍繞半導體通道。
在一些實施方式中，3D記憶體元件還包括與半導體通道的摻雜部分 接觸的摻雜的半導體層。在一些實施方式中，源選擇閘極線比字元線更接近摻雜的半導體層。
在一些實施方式中，複合介電質膜的儲存部分包括沿第一方向堆疊的阻隔層、儲存層和穿隧層，並且複合介電質膜的閘極介電質部分包括第一閘極介電質層、第二閘極介電質層和第三閘極介電質層。
在一些實施方式中，阻隔層和第一閘極介電質層包括相同的介電質材料，穿隧層和第三閘極介電質層包括相同的介電質材料，並且儲存層和第二閘極介電質層包括不同的介電質材料。
在一些實施方式中，儲存層包括氮化矽。
在一些實施方式中，阻隔層、穿隧層以及第一和第三閘極介電質層中的每個包括氧化矽。
在一些實施方式中，第一、第二和第三介電質層包括相同的介電質材料。
在一些實施方式中，3D記憶體元件還包括在堆疊結構和摻雜的半導體層之間的填充層。
在一些實施方式中，摻雜的半導體層包括板和從板延伸到填充層中並且與半導體通道接觸的插塞。
在一些實施方式中，摻雜的半導體層被配置為在執行擦除操作時生成GIDL輔助體偏置。
在一些實施方式中，半導體通道的摻雜部分和摻雜的半導體層均包括N型摻雜的多晶矽。
根據本揭露的又一方面，一種系統包括被配置為儲存數據的3D記憶體元件以及耦合至3D記憶體元件的控制器電路。3D記憶體元件包括：包括交替的導電層和介電質層的堆疊結構；以及延伸穿過堆疊結構的通道結構。導電層包括一條或多條源選擇閘極線以及多條字元線。通道結構沿第一方向包括複合介電質膜和半導體通道。複合介電質膜沿與第一方向垂直的第二方向包括閘極介電質部分和儲存部分。閘極介電質部分的一部分沿第一方向面對一條或多條源選擇閘極線。半導體通道包括摻雜部分。摻雜部分的一部分沿第一方向面對一條或多條源選擇閘極線。控制器電路被配置為經由導電層操作複合介電質膜。
根據本揭露的又一方面，提供了一種用於形成3D記憶體元件的方法。在基底上方形成填充層。在填充層上方形成堆疊結構。形成延伸穿過並且超出堆疊結構和填充層的通道結構。通道結構包括第一介電質層、第二介電質層、第三介電質層和半導體通道。依序去除基底、以及通道結構的延伸超出填充層的部分，從而暴露通道結構的一部分。用包括與第二介電質層不同的介電質材料的第四介電質層代替通道結構的第二介電質層的一部分。
在一些實施方式中，第二介電質層包括不同於第一介電質層和第三 介電質層的介電質材料。
在一些實施方式中，第二介電質層包括氮化矽。
在一些實施方式中，為了用第四介電質層代替通道結構的第二介電質層的一部分，回蝕第二介電質層的該部分以形成凹陷，並且沉積第四介電質層以填充該凹陷。
在一些實施方式中，形成與半導體通道接觸的摻雜的半導體層，並且對摻雜的半導體層和半導體通道的與摻雜的半導體層接觸的部分進行局部活化。
在一些實施方式中，為了局部活化，在具有摻雜的半導體層和半導體通道的該部分的侷限區域中施加熱量，以活化摻雜的半導體層和半導體通道的該部分中的摻雜劑。
在一些實施方式中，侷限區域在堆疊結構和摻雜的半導體層之間。
在一些實施方式中，在形成摻雜的半導體層之前，對半導體通道的該部分進行摻雜。
在一些實施方式中，去除第一、第三和第四介電質層的延伸到填充層中的部分，以形成凹陷。
在一些實施方式中，為了形成摻雜的半導體層，將多晶矽層沉積到凹陷中和填充層上，並且對所沉積的多晶矽層進行摻雜。
在一些實施方式中，在基底和填充層之間依序形成第一停止層和第二停止層。
在一些實施方式中，第一停止層包括氧化矽或氮化矽，第二停止層包括氧化矽或多晶矽，並且填充層包括多晶矽、高k介電質或金屬。
在一些實施方式中，為了形成通道結構，形成延伸穿過堆疊結構和填充層並且停止在第二停止層處的通道孔，並且在通道孔中依序形成第一介電質層、第二介電質層、第三介電質層和半導體通道。
在一些實施方式中，為了依序去除基底和通道結構的該部分：去除基底，從而停止在第一停止層處；去除第一停止層，從而停止在第二停止層處；並且去除第二停止層和通道結構的該部分，從而停止在填充層處。
在一些實施方式中，在對摻雜的半導體層進行局部活化之後，形成與摻雜的半導體層接觸的源極觸點。
可以容易地針對各種應用來修改和/或適應具體實施方式的前文描述。因此，基於文中提供的教導和指導，這樣的適應和修改旨在落在所公開的實施方式的等同物的意義和範圍內。
本揭露的廣度和範圍不應當由任何上述示例性實施方式限制，而應當僅根據所附申請專利範圍及其等同物來定義。
100:3D記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:接合界面
108:外圍電路
110,112:接合層
111,113:接合觸點
114:儲存堆疊層
116:導電層
118:介電質層
120:填充層
121:板
122:半導體層
123:插塞
124:通道結構
126:複合介電質膜
127:帽蓋層
128:半導體通道
129:通道插塞
130:絕緣結構
132:源極觸點
133:互連層
134:ILD層
136:再分布層
138:鈍化層
140:接觸焊墊
142,144:觸點
146,148:外圍觸點
150:通道局部觸點
152:字元線局部觸點

Claims (20)

  1. 一種三維(3D)記憶體元件，包括：填充層；堆疊結構，設置在所述填充層上，所述堆疊結構包括交替的導電層和介電質層；摻雜的半導體層；以及通道結構，所述通道結構延伸穿過所述堆疊結構和所述填充層並且與所述摻雜的半導體層接觸，所述通道結構沿第一方向包括複合介電質膜和半導體通道，其中，所述複合介電質膜沿與所述第一方向垂直的第二方向包括閘極介電質部分和儲存部分，並且所述閘極介電質部分的一部分沿所述第一方向面對所述導電層中的最接近所述摻雜的半導體層的一個導電層。
  2. 根據請求項1所述的3D記憶體元件，其中，所述複合介電質膜的所述儲存部分包括沿所述第一方向堆疊的阻隔層、儲存層和穿隧層；並且所述複合介電質膜的所述閘極介電質部分包括第一閘極介電質層、第二閘極介電質層和第三閘極介電質層。
  3. 根據請求項2所述的3D記憶體元件，其中，所述阻隔層和所述第一閘極介電質層包括相同的介電質材料；所述穿隧層和所述第三閘極介電質層包括相同的介電質材料；並且所述儲存層和所述第二閘極介電質層包括不同的介電質材料。
  4. 根據請求項2所述的3D記憶體元件，其中，所述儲存層包括氮化矽。
  5. 根據請求項3所述的3D記憶體元件，其中，所述阻隔層、所述穿隧層、以及所述第一閘極介電質層和所述第三閘極介電質層中的每個包括氧化矽。
  6. 根據請求項2所述的3D記憶體元件，其中，所述第一閘極介電質層、所述第二閘極介電質層和所述第三閘極介電質層包括相同的介電質材料。
  7. 根據請求項1所述的3D記憶體元件，其中，所述導電層中的一個包括源選擇閘極線。
  8. 根據請求項1所述的3D記憶體元件，其中，所述半導體通道包括摻雜部分；並且所述摻雜部分的一部分沿所述第一方向面對所述導電層中的最接近所述摻雜的半導體層的一個導電層。
  9. 根據請求項8所述的3D記憶體元件，其中，所述半導體通道的所述摻雜部分和所述摻雜的半導體層均包括N型摻雜的多晶矽。
  10. 根據請求項1所述的3D記憶體元件，所述填充層設置在所述堆疊結構和所述摻雜的半導體層之間。
  11. 根據請求項10所述的3D記憶體元件，其中，所述摻雜的半導體層 包括板和從所述板延伸到所述填充層中並且與所述半導體通道接觸的插塞。
  12. 一種三維(3D)記憶體元件，包括：填充層；堆疊結構，設置在所述填充層上，所述堆疊結構包括交替的導電層和介電質層，其中，所述導電層包括一條或多條源選擇閘極線以及多條字元線；以及通道結構，所述通道結構延伸穿過所述堆疊結構和所述填充層，所述通道結構沿第一方向包括複合介電質膜和半導體通道，其中，所述複合介電質膜沿與所述第一方向垂直的第二方向包括閘極介電質部分和儲存部分，所述閘極介電質部分的一部分沿所述第一方向面對所述一條或多條源選擇閘極線；並且所述半導體通道包括摻雜部分，所述摻雜部分的一部分沿所述第一方向面對所述一條或多條源選擇閘極線。
  13. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上方形成填充層；在所述填充層上方形成堆疊結構；形成延伸穿過並超出所述堆疊結構和所述填充層的通道結構，所述通道結構包括第一介電質層、第二介電質層、第三介電質層和半導體通道；依序去除所述基底、以及所述通道結構的延伸超出所述填充層的部分，從而暴露所述通道結構的一部分；以及使用包括與所述第二介電質層不同的介電質材料的第四介電質層代替所述 通道結構的所述第二介電質層的一部分。
  14. 根據請求項13所述的方法，其中，所述第二介電質層包括不同於所述第一介電質層和所述第三介電質層的介電質材料。
  15. 根據請求項13所述的方法，其中，使用所述第四介電質層代替所述通道結構的所述第二介電質層的所述部分包括：回蝕所述第二介電質層的所述部分以形成凹陷；以及沉積所述第四介電質層以填充所述凹陷。
  16. 根據請求項13所述的方法，還包括：形成與所述半導體通道接觸的摻雜的半導體層；以及將所述摻雜的半導體層、以及所述半導體通道的與所述摻雜的半導體層接觸的部分局部活化。
  17. 根據請求項16所述的方法，還包括在形成所述摻雜的半導體層之前，對所述半導體通道的所述部分進行摻雜。
  18. 根據請求項16所述的方法，還包括去除所述第一介電質層、所述第三介電質層和所述第四介電質層的延伸到所述填充層中的部分，以形成凹陷。
  19. 根據請求項18所述的方法，其中，形成所述摻雜的半導體層包括：將多晶矽層沉積到所述凹陷中和所述填充層上；以及對所沉積的所述多晶矽層進行摻雜。
  20. 根據請求項16所述的方法，其中，形成所述摻雜的半導體層包括：將多晶矽層沉積到所述填充層上；以及對所沉積的所述多晶矽層進行摻雜。
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