CN120712916A - 半导体装置及其制造方法 - Google Patents

Abstract

提供了三维(3D)半导体装置和制造方法。在一些实施方式中，所公开的半导体装置包括沟道结构的阵列，每个沟道结构在堆叠结构中竖直地延伸。堆叠结构包括第一导电层以及位于第一导电层之上的第二导电层。半导体装置还包括：第一隔离结构，每个第一隔离结构沿第一横向方向延伸并且将第一导电层分隔成第一导电线；以及第二隔离结构，每个第二隔离结构沿第一横向方向延伸并且将第二导电层分隔成第二导电线。每个第一隔离结构通过沿第一横向方向对准的至少一行沟道结构与第二隔离结构分隔开。

Description

半导体装置及其制造方法

技术领域

本公开一般涉及半导体技术的领域，并且更具体地，涉及半导体装置及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元被缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。结果，平面存储器单元的存储密度接近上限。

三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储阵列和用于促进存储阵列的操作的外围电路。

发明内容

本公开的实施方式提供了半导体装置及其制造方法。

本公开的一个方面提供了一种半导体装置。该半导体装置包括：沟道结构的阵列，每个沟道结构在堆叠结构中竖直地延伸，该堆叠结构包括第一导电层以及位于第一导电层之上的第二导电层；第一隔离结构，每个第一隔离结构沿第一横向方向延伸并且将第一导电层分隔成第一导电线；以及第二隔离结构，每个第二隔离结构沿第一横向方向延伸并且将第二导电层分隔成第二导电线，其中，每个第一隔离结构通过沿第一横向方向对准的至少一行沟道结构与第二隔离结构分隔开。

在一些实施方式中，第一导电线中的一条第一导电线沿第一横向方向横向地延伸，并且围绕阵列的第一行以及阵列的与第一行相邻的第二行中的每个沟道结构；并且第二导电线中的一条第二导电线沿第一横向方向横向地延伸，并且围绕阵列的第二行以及阵列的与第二行相邻的第三行中的每个沟道结构。

在一些实施方式中，堆叠结构还包括位于第三导电层上的第三导电层；半导体装置还包括第三隔离结构，每个第三隔离结构沿第一横向方向延伸并且将第三导电层分隔成第三导电线；并且每个第三隔离结构通过至少一行沟道结构与第一隔离结构和第二隔离结构分隔开。

在一些实施方式中，半导体装置还包括：第一导电线中的一条第一导电线，其沿第一横向方向横向地延伸，并且围绕阵列的第一行、阵列的与第一行相邻的第二行以及阵列的与第二行相邻的第三行中的每个沟道结构；第二导电线中的一条第二导电线，其沿第一横向方向横向地延伸，并且围绕阵列的第二行和第三行以及阵列的与第三行相邻的第四行中的每个沟道结构；以及第三导电线中的一条第三导电线，其沿第一横向方向横向地延伸，并且围绕阵列的第三行和第四行以及阵列的与第四行相邻的第五行中的每个沟道结构。

在一些实施方式中，半导体装置还包括电介质结构，每个电介质结构竖直地延伸穿过堆叠结构以及一个第一隔离结构或第二隔离结构。

在一些实施方式中，半导体装置还包括：每个电介质结构在横向平面中的截面具有圆形形状、椭圆形形状或短缝隙形状。

在一些实施方式中，第一隔离结构和第二隔离结构中的每者包括笔直的电介质壁。

在一些实施方式中，半导体装置还包括位线，每条位线与对应列的沟道结构连接，并且沿垂直于第一横向方向的第二横向方向横向地延伸。

在一些实施方式中，第一隔离结构和第二隔离结构中的每者具有波浪形电介质壁。

在一些实施方式中，半导体装置还包括位线，该位线与沟道结构连接，并且平行地沿不垂直于第一横向方向的第二横向方向横向地延伸。

在一些实施方式中，半导体装置还包括：第一字线触点，该第一字线触点分别与第一导电线连接；以及第二字线触点，该第二字线触点分别与第二导电线连接，其中，第一字线触点和第二字线触点位于第一导电层和第二导电层的同一侧。

在一些实施方式中，半导体装置还包括：第一字线触点，该第一字线触点分别与第一导电线的第一侧连接；以及第二字线触点，该第二字线触点分别与第二导电线的第二侧连接，其中，第一侧和第二侧彼此相对。

在一些实施方式中，每个沟道结构包括：半导体核心，该半导体核心在堆叠结构中竖直地延伸；以及栅极电介质层，该栅极电介质层横向地围绕半导体核心并且在堆叠结构中竖直地延伸。

在一些实施方式中，每个沟道结构包括：半导体核心，该半导体核心在堆叠结构中竖直地延伸；第一栅极电介质层，该第一栅极电介质层横向地围绕半导体核心的与第一导电层对应的第一部分；以及第二栅极电介质层，该第二栅极电介质层横向地围绕半导体核心的与第二导电层对应的第二部分，其中，第一栅极电介质层通过半导体核心的位于第一部分与第二部分之间的第三部分与第二栅极电介质层分隔开。

在一些实施方式中，半导体的第一部分的第一横向尺寸基本上等于半导体的第二部分的第二横向尺寸；并且半导体的第三部分的第三横向尺寸基本上等于半导体的第一部分的第一横向尺寸加上第一栅极电介质层的横向厚度。

在一些实施方式中，半导体装置还包括电容器的阵列，每个电容器与对应的沟道结构连接。

在一些实施方式中，每个沟道结构在横向平面中的截面是圆形形状或椭圆形形状。

在一些实施方式中，第一隔离结构中的每个第一隔离结构延伸穿过第一导电层，而不延伸穿过第二导电层；并且第二隔离结构中的每个第二隔离结构延伸穿过第二导电层，而不延伸穿过第一导电层。

本公开的另一方面提供了一种形成半导体装置的方法。该方法包括：形成第一隔离结构，每个第一隔离结构沿第一横向方向延伸并且将第一牺牲层分隔成第一牺牲线；形成第二隔离结构，每个第二隔离结构沿第一横向方向延伸并且将第二牺牲层分隔成第二牺牲线，其中，一对相邻的第一隔离结构和第二隔离结构沿垂直于第一横向方向的第二横向方向具有距离；以及形成半导体柱的阵列，每个半导体柱竖直地延伸穿过第一牺牲层和第二牺牲层，其中，半导体柱的阵列的沿第一横向方向的一行半导体柱位于一对相邻的第一隔离结构与第二隔离结构之间。

在一些实施方式中，该方法还包括：形成沿第二横向方向平行地延伸的位线；在位线上形成第一电介质层；在第一电介质层上形成第一牺牲层；在第一牺牲层和第一隔离结构上形成第二电介质层；以及在第二电介质层上形成第二牺牲层。

在一些实施方式中，该方法还包括：形成通孔，每个通孔延伸穿过第二牺牲层、第二电介质层和第一牺牲层；去除第一牺牲线以形成第一水平沟槽，并且去除第二牺牲线以形成第二水平沟槽，第一水平沟槽和第二水平沟槽暴露半导体柱的侧壁的部分；以及将半导体柱的侧壁的所暴露的部分氧化。

在一些实施方式中，该方法还包括：在第一水平沟槽中填充导电材料以形成第一导电线，并且在第二水平沟槽中填充导电材料以形成第二导电线；去除导电材料的被通孔暴露的部分；以及填充电介质材料以填充通孔，从而形成电介质结构。

在一些实施方式中，该方法还包括：形成与第一导电线连接的第一字线触点；以及形成与第二导电线连接的第二字线触点，其中，第一字线触点和第二字线触点形成在第一导电线和第二导电线的同一侧。

在一些实施方式中，该方法还包括：形成与第一导电线的第一侧连接的第一字线触点；以及形成与第二导电线的第二侧连接的第二字线触点，其中，第一侧和第二侧彼此相对。

在一些实施方式中，该方法还包括：形成电容器，每个电容器与半导体柱中的对应的半导体柱接触。

本公开的另一方面提供了一种形成半导体装置的方法。该方法包括：形成第一隔离结构，每个第一隔离结构沿第一横向方向延伸并且将第一导电层分隔成第一导电线；形成第二隔离结构，每个第二隔离结构沿第一横向方向延伸并且将第二导电层分隔成第二导电线，其中，一对相邻的第一隔离结构和第二隔离结构沿垂直于第一横向方向的第二横向方向具有距离；以及形成半导体柱的阵列，每个半导体柱竖直地延伸穿过第一导电层和第二导电层，其中，半导体柱的阵列的沿第一横向方向的一行半导体柱位于一对相邻的第一隔离结构与第二隔离结构之间。

在一些实施方式中，该方法还包括：形成沿第二横向方向平行地延伸的位线；在位线上形成第一电介质层；在第一电介质层上形成第一导电层；在第一导电层和第一隔离结构上形成第二电介质层；以及在第二电介质层上形成第二导电层。

在一些实施方式中，该方法还包括：形成沟道孔，每个沟道孔延伸穿过第二导电层、第二电介质层、第一导电层和第一电介质层；在沟道孔的侧壁上形成栅极电介质层；以及在沟道孔中形成半导体柱的阵列。

在一些实施方式中，该方法还包括：形成与第一导电线连接的第一字线触点；以及形成与第二导电线连接的第二字线触点，其中，第一字线触点和第二字线触点形成在第一导电线和第二导电线的同一侧。

在一些实施方式中，该方法还包括：形成与第一导电线的第一侧连接的第一字线触点；以及形成与第二导电线的第二侧连接的第二字线触点，其中，第一侧和第二侧彼此相对。

在一些实施方式中，该方法还包括：形成电容器，每个电容器与半导体柱中的对应的半导体柱接触。

附图说明

并入本文并且形成说明书的一部分的附图示出了本公开的实施方式，并且与说明书一起进一步用于解释本公开的原理并使得相关领域的技术人员能够实现和使用本公开。

图1示出了根据本公开的一些实施方式的包括垂直晶体管的存储器装置的示意性电路图。

图2A示出了根据本公开的一些实施方式的存储器装置的示意性平面透视图。

图2B示出了根据本公开的一些实施方式的图2A中的3D存储器装置的一部分的截面的示意性侧视图。

图2C示出了根据本公开的一些实施方式的图2A中的存储器装置中的第一层存储器单元的示意性平面图。

图2D示出了根据本公开的一些实施方式的图2A中的存储器装置中的第二层存储器单元的示意性平面图。

图3A示出了根据本公开的一些实施方式的另一存储器装置的示意性平面透视图。

图3B示出了根据本公开的一些实施方式的另一存储器装置的示意性平面透视图。

图4A示出了根据本公开的一些其他施方式的另一存储器装置的示意性平面透视图。

图4B示出了根据本公开的一些实施方式的图4A中的3D存储器装置的一部分的截面的示意性侧视图。

图5示出了根据本公开的一些实施方式的具有存储器装置的系统的框图。

图6示出了根据本公开的一些实施方式的用于形成3D存储器装置的制造方法的流程图。

图7A-图7J中的每幅图示出了根据本公开的各种实施方式的在图6中所示的方法的某个制造阶段处的3D存储器装置的示意性侧视截面图。

图8示出了根据本公开的一些实施方式的用于形成3D存储器装置的另一制造方法的流程图。

图9A-图9H中的每幅图示出了根据本公开的各种实施方式的在图5中所示的方法的某个制造阶段处的3D存储器装置的示意性侧视截面图。

将参考附图描述本公开。

具体实施方式

尽管讨论了具体的构造和布置，但是应该理解的是，这仅仅是为了说明的目的而进行的。这样，可以使用其他构造和布置而不脱离本公开的范围。而且，本公开还可以用于各种其他应用中。本公开中所描述的功能和结构特征可以相互之间以及以附图中未明确描绘的方式组合、调整及修改，使得这些组合、调整和修改处于本公开的范围之内。

一般地，可以至少部分地从上下文中的用法理解术语。例如，至少部分地取决于上下文，如本文中所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或者传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达排他性的因素的集合，而是可以允许存在不一定被明确描述的额外的因素。

应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅表示“直接在某物上”，而且包括“在某物上”且在其之间具有中间特征或层的含义，并且“在……上方”或“在……之上”不仅表示“在某物上方”或“在某物之上”的含义，而且可以包括“在某物上方”或“在某物之上”且在其之间没有中间特征或层的含义(即，直接在某物上)。

此外，为了便于描述，可以在本文中使用诸如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了在附图中描绘的取向之外，空间相对术语旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式来取向(旋转90度或处于其他取向)，并且本文中使用的空间相对描述词可以同样相应地解释。

如本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

如本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上覆结构之上延伸，或者可以具有小于下层或上覆结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其具有小于该连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或竖直互连通道(via)触点)以及一个或多个电介质层。

晶体管在一些存储器装置(例如，动态随机存取存储器(DRAM))的存储器单元中被用作开关或选择装置。在一个晶体管一个电容器(1T1C)DRAM结构中，数据存储在电容器中。在竖直栅极DRAM工艺技术路线中，存在两个架构方向。一个架构方向是单一金属栅极(SMG)，其节省了面积，但是具有较差的栅极控制和较高的工艺难度。另一架构方向是全环绕栅极(GAA)，其可以直接或外延形成沟道并且具有更好的沟道孔。两种现有的架构设计都具有难以缩小尺寸的问题。

为了解决一个或多个前述问题，本公开介绍了一种基于GAA架构的解决方案，在该方案中，提出了新的字线结构和控制方法，以避免难以缩小的问题，从而打破了电流密度限制。与本公开的范围一致，根据本公开的一些实施方式，竖直GAA结构以及具有交错隔离结构的双层或多层字线被用于所公开的存储器装置中。具体地，字线栅极可以通过使用交替的电介质堆叠体和后续的栅极替换工艺来形成，并且沟道结构可以通过使用外延生长以实现沟道来形成。多层字线可以通过使用交错的隔离结构来形成。这样，每条字线具有单独的电流路径，而没有被切断的危险，并且没有字线凹陷变化。因此，所公开的存储器装置可以克服缩小GAA的困难，从而实现具有更好的栅极控制和更低的成本的高密度DRAM。

图1示出了根据本公开的一些实施方式的具有存储器单元的阵列的存储器装置100的示意图，每个存储器单元具有垂直晶体管。存储器装置100可以包括存储器单元阵列，其中每个存储器单元110包括垂直晶体管120以及耦合到垂直晶体管120的存储件。在如图1所示的一些实施方式中，存储器单元阵列是DRAM单元阵列，并且存储件是电容器130，用于存储电荷作为由相应的DRAM单元存储的二进制信息。在图中未示出的一些其他实施方式中，存储器单元阵列是PCM单元阵列，并且存储件可以是PCM元件(例如，包括硫属化物合金)，用于基于PCM元件在非晶相和晶相中的不同电阻率来存储相应的PCM单元的二进制信息。

如图1中所示，存储器单元110可以布置在具有行和列的二维(2D)阵列中。存储器装置100可以包括：字线150，字线150将存储器单元阵列耦合到外围电路，以用于控制位于一行的存储器单元110中的垂直晶体管120的开关；以及位线160，位线160将存储器单元阵列耦合到外围电路，以用于向位于一列的存储器单元110发送数据和/或从位于一列的存储器单元110接收数据。就是说，每条字线150耦合到相应行的存储器单元110，并且每条位线160耦合到一个或多个相应的逻辑列的存储器单元110。在一些实施方式中，垂直晶体管120的栅极耦合到字线150，垂直晶体管120的源极和漏极中的一者耦合到位线160，垂直晶体管120的源极和漏极中的另一者耦合到电容器130的一个电极，并且电容器130的另一电极耦合到接地。

与本公开的范围一致，如下文详细地描述的，垂直晶体管120(例如垂直金属氧化物半导体场效应晶体管(MOSFET))可以替换传统的平面晶体管作为存储器单元110的导通晶体管，以减少由导通晶体管所占用的面积、耦合电容以及互连布线的复杂度。

图2A示出了根据本公开的一些实施方式的存储器装置的示意性平面透视图。图2B示出了根据本公开的一些实施方式的图2A中的3D存储器装置的一部分的截面的示意性侧视图。图2C示出了根据本公开的一些实施方式的图2A中的存储器装置中的第一层存储器单元的示意性平面图。图2D示出了根据本公开的一些实施方式的图2A中的存储器装置中的第二层存储器单元的示意性平面图。

如图2A所示，所公开的存储器装置可以包括：沟道结构210的阵列，每个沟道结构210沿竖直方向延伸；多条字线250，每条字线250在第一横向方向(x方向，被称为字线方向)上延伸；以及多条位线260，每条位线在垂直于第一横向方向的第二横向方向(y方向，被称为位线方向)上延伸。每条位线260沿第二横向方向(y方向)连接到对应列的垂直晶体管。每条字线250通过第一隔离结构222或第二隔离结构224与其相邻的字线分隔开。应当理解，如下文详细地描述的，图2A没有示出存储器装置在同一横向平面中的截面图，并且第一隔离结构222、第二隔离结构224、字线250和位线260可以形成在不同的横向平面中，以易于布线。

图2B示出了图2A中的3D存储器装置的一部分沿AA’线的截面的示意性侧视图。在竖直方向(z方向)上的一些实施方式中，所公开的存储器装置可以包括堆叠结构290，堆叠结构290包括第一电介质层231、位于第一电介质层231上的第一导电层252、第二电介质层233、位于第二电介质层233上的第二导电层254、以及位于第二导电层254上的第三电介质层235。每个沟道结构210可以竖直地延伸到堆叠结构290中，并且可以包括半导体柱215以及位于半导体柱215与堆叠结构290之间的栅极电介质层218，从而使半导体柱215与第一导电层252和第二导电层254绝缘。

具有周围第一导电层252和第二导电层254的每个半导体柱215可以形成在竖直方向(z方向)上堆叠的两个全环绕栅极(GAA)类型的垂直晶体管。在一些实施方式中，半导体柱215的材料可以是多晶硅。在一些其他实施方式中，半导体柱215的材料可以是金属氧化物半导体材料，例如氧化铟镓锌(IGZO)。应当理解，每个半导体柱215的截面可以具有任何适当的形状，例如正方形形状、矩形形状(或梯形形状)、圆形形状、部分圆形形状、椭圆形形状、部分椭圆形形状或任何其他适当的形状。位线260可以连接到半导体柱215的第二端(例如，下端)。

尽管在图2B中未示出，半导体柱215的第一端(例如，上端)可以与存储件连接。在一些实施方式中，存储件可以包括能够存储二进制数据(例如，0和1)的任何装置，包括但不限于：用于DRAM单元的电容器，以及用于PCM单元的PCM元件。在一些实施方式中，两个堆叠的垂直晶体管和一个对应的电容器可以形成2T1C结构，其中，两个堆叠的垂直晶体管可以控制耦合到两个堆叠的垂直晶体管的相应的电容器的选择和/或状态开关。应当理解的是，电容器可以包括任何适当的结构和构造，例如平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底板电容器。

第一导电层252和第二导电层254可以充当两层垂直晶体管的栅极电极。第一导电层252和第二导电层254可以包括任何适当的导电材料，例如多晶硅、金属(例如，钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。例如，第一导电层252和第二导电层254可以包括掺杂多晶硅，即，栅极多晶硅。在一些实施方式中，第一导电层252和第二导电层254中的每者可以包括多个导电层，例如位于TiN层之上的W层。

在一些实施方式中，栅极电介质层218位于半导体柱215与第一导电层252和第二导电层254之间。栅极电介质层218可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，栅极电介质层218可以包括氧化硅，即，栅极氧化物。在一些实施方式中，第一电介质层231、第二电介质层233和第三电介质层235可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，第一电介质层231、第二电介质层233和第三电介质层235可以包括氧化硅。

如图2A和图2B所示，所公开的存储器装置还可以包括多个第一隔离结构222和第二隔离结构224。第一隔离结构222中的每个第一隔离结构222可以沿第一横向方向(x方向)延伸并且竖直地穿过第一导电层252，以将第一导电层252分隔成第一导电线(即，图2A中的字线250)。第二隔离结构224中的每个第二隔离结构224可以沿第一横向方向(x方向)延伸并且竖直地穿过第二导电层254，以将第二导电层254分隔成第二导电线(即，字线)。在一些实施方式中，第一隔离结构222和第二隔离结构224彼此在竖直方向上错位。就是说，第一隔离结构222和第二隔离结构224在横向平面中的投影彼此不重叠。在如图2A和图2B所示的一些实施方式中，每个第一隔离结构222通过沿第一横向方向(x方向)对准的至少一行沟道结构210与其相邻的第二隔离结构224分隔开。在一些实施方式中，第一隔离结构222和第二隔离结构224的材料可以相同或不同，并且可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，第一隔离结构222和第二隔离结构224可以包括氧化硅。

如图2A所示，所公开的存储器装置还可以包括一个或多个电介质结构280，每个电介质结构280竖直地延伸穿过堆叠结构290，以提供所公开的存储器装置的结构支撑。在如图2A所示的一些实施方式中，电介质结构280可以位于相邻的第一隔离结构222之间，并且每个第二隔离结构224可以横向地延伸穿过一个或多个电介质结构280。在图中未示出的一些其他实施方式中，电介质结构280可以位于相邻的第二隔离结构224之间，并且每个第一隔离结构222可以横向地延伸穿过一个或多个电介质结构280。

在一些实施方式中，每个电介质结构280在横向平面中的截面具有圆形形状、椭圆形形状或短缝隙形状。在一些实施方式中，一个或多个电介质结构280的材料可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，一个或多个电介质结构280可以包括氧化硅。应当指出，一个或多个电介质结构280可以是可选的。在如图3B所示的一些实施方式中，所公开的存储器装置可以不包括电介质结构280。

图2C示出了根据本公开的一些实施方式的图2A和图2B中的存储器装置中的第一导电层252的示意性平面图。如图2C所示，第一导电层252被第一隔离结构222分隔成字线262。每两个相邻行的沟道结构210可以共享与所形成的垂直晶体管的栅极结构相同的字线262。这样，如图2C中的箭头所指示的，电流285可以沿字线262的位于相邻行的沟道结构210之间的部分流动，并且绕过一个或多个电介质结构280。通过提供更宽的电流流动的路径，可以有效地消除字线金属被切断的风险。

图2D示出了根据本公开的一些实施方式的图2A和图2B中的存储器装置中的第二导电层254的示意性平面图。如图2D所示，第二导电层254被第二隔离结构224分隔成字线264。每两个相邻行的沟道结构210可以共享与所形成的垂直晶体管的栅极结构相同的字线264。这样，如图2D中的箭头所指示的，电流295可以沿字线264的位于相邻行的沟道结构210之间以及更多相邻的电介质结构280之间的部分流动。通过提供更宽的电流流动的路径，可以有效地消除字线金属被切断的风险。

返回参考图2A，所公开的存储器装置还包括多条位线260，每条位线260在垂直于第一横向方向的第二横向方向(y方向，被称为位线方向)上延伸。每条位线260可以与对应列的沟道结构210的第二端(例如，下端)耦合。应当理解，如下文详细地描述的，图2A没有示出存储器装置在同一横向平面中的截面图，并且字线250和位线260可以形成在不同的横向平面中，以易于布线。

在一些实施方式中，阵列中的沟道结构210的列沿第二横向方向(y方向)对准。在这样的实施方式中，如图2A-图2D所示，第一隔离结构222和第二隔离结构224中的每者可以是沿第一方向延伸的笔直的电介质壁。在一些其他实施方式中，相邻行的沟道结构310可以错位。例如，沟道结构310可以沿不同于第二横向方向(y方向)的方向对准。在这样的实施方式中，如图3A所示，第一隔离结构322和第二隔离结构324中的每者可以是波浪形电介质壁。每条字线350可以具有波浪形边缘。位线360中的每条位线可以沿斜线列的沟道结构310的方向延伸。一个或多个电介质结构380中的每个电介质结构竖直地延伸穿过第一隔离结构322(未示出)或穿过第二隔离结构324(在图3A中示出)。

在一些实施方式中，所公开的存储器装置的堆叠结构可以包括数量N个导电层以形成NT1C结构。本文中作为示例描述了示出3T1C存储器装置的图4A和图4B。图4A示出了根据本公开的一些实施方式的存储器装置的示意性平面透视图。图4B示出了根据本公开的一些实施方式的图4A中的3D存储器装置的一部分的截面的示意性侧视图。

在如图4A和图4B所示的一些实施方式中，所公开的存储器装置的堆叠结构490可以包括三个导电层452、454、456。每个沟道结构410可以竖直地贯穿三个导电层452、454、456。尽管在图4B中未示出，但是沟道结构410可以与电容器连接以形成3T1C结构。所公开的存储器装置还可以包括沿第一横向方向(x方向)平行地延伸的多个第一隔离结构422、第二隔离结构424和第三隔离结构426。

第一隔离结构422中的每个第一隔离结构可以竖直地延伸穿过第一导电层452以将第一导电层452分隔成第一导电线(即，字线)。第二隔离结构424中的每个第二隔离结构可以竖直地延伸穿过第二导电层454以将第二导电层454分隔成第二导电线(即，字线)。第三隔离结构426中的每个第三隔离结构可以竖直地延伸穿过第二导电层454以将第二导电层254分隔成第二导电线(即，字线)。

在一些实施方式中，第一隔离结构422、第二隔离结构424和第三隔离结构426彼此在竖直方向上错位。就是说，第一隔离结构422、第二隔离结构424和第三隔离结构426在横向平面中的投影彼此不重叠。在如图4A和图4B中所示的一些实施方式中，每个第一隔离结构422通过沿第一横向方向(x方向)对准的至少一行沟道结构410与其相邻的第二隔离结构424分隔开。每个第二隔离结构424通过沿第一横向方向(x方向)对准的至少一行沟道结构410与其相邻的第三隔离结构426分隔开。每个第三隔离结构426通过沿第一横向方向(x方向)对准的至少一行沟道结构410与其相邻的第一隔离结构422分隔开。

在一些实施方式中，第一隔离结构422、第二隔离结构424和第三隔离结构426的材料可以相同或不同，并且可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，第一隔离结构422、第二隔离结构424和第三隔离结构426可以包括氧化硅。

通过使用第一隔离结构422、第二隔离结构424和第三隔离结构426分别将三个导电层452、454、456分隔开，每三个相邻行的沟道结构410可以共享位于三个导电层452、454、456中的一个导电层中的同一字线。这样，字线电流可以沿字线的位于相邻行的沟道结构410之间的部分流动，以提供字线电流流动的更宽的路径，从而消除了字线金属被切断的风险。

在一些实施方式中，一个或多个外围电路(未示出)可以通过位线、字线和任何其他适当的金属连线耦合到图2A-图2D、图3A-图3B以及图4A-图4B中所示的所公开的存储器装置。应当指出，一个或多个外围电路可以包括用于通过经由字线和位线向每个存储器单元施加电压信号和/或电流信号以及从每个存储器单元感测电压信号和/或电流信号来促进所公开的存储器装置的操作的任何适当的电路。一个或多个外围电路可以包括使用CMOS技术形成的各种类型的外围电路。

图5示出了根据本公开的一些实施方式的具有存储器装置的系统500的框图。系统500可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚设现实(VR)装置、增强现实(AR)装置，或者其中具有存储设备的任何其他适当的电子装置。如图5所示，系统500可以包括主机508以及具有一个或多个存储器装置504和存储器控制器506的存储器系统502。主机508可以是电子装置的处理器(例如，中央处理器(CPU))或片上系统(SoC)(例如，应用处理器(AP))。主机508可以被配置为向存储器装置504发送数据或从存储器装置504接收数据。存储器装置504可以是本文中公开的任何存储器装置，例如图2A-图2D、图3A-图3B以及图4A-图4B中所示的存储器装置。

根据一些实施方式，存储器控制器506耦合到存储器装置504和主机508，并且被配置为控制存储器装置504。存储器控制器506可以管理存储在存储器装置504中的数据，并且与主机508通信。存储器控制器506可以被配置为控制存储器装置504的操作，例如读取、写入以及刷新操作。存储器控制器506还可以被配置为管理关于存储在或将要存储在存储器装置504中数据的各种功能，包括但不限于：刷新和定时控制、命令/请求转换、缓冲和调度、以及功率管理。在一些实施方式中，存储器控制器506还被配置为确定计算机系统可以使用的最大存储容量、存储器组的数量、存储器类型和速度、存储器颗粒数据深度和数据宽度，以及其他重要的参数。任何其他适当的功能也可以由存储器控制器506执行。存储器控制器506可以根据特定的通信协议与外部装置(例如，主机508)通信。例如，存储器控制器506可以通过各种接口协议中的至少一种接口协议与外部装置通信，各种接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、火线协议等。

图6示出了根据本公开的一些实施方式的用于形成3D存储器装置的制造方法600的流程图。图7A-图7J示出了根据本公开的各种实施方式的3D存储器装置的在图6中所示的方法600的某些制造阶段处的示意性侧视截面图。应当理解的是，方法600中所示的操作不是穷尽的，并且也可以在所示的操作中的任何操作之前、之后或之间执行其他操作。此外，这些操作中的一些操作可以同时执行，或者以与图6中所示的顺序不同的顺序执行。

如图6所示，方法600可以开始于操作610，其中多条位线可以形成在衬底上。图7A示出了在方法600的操作610之后的3D存储器装置在x-z平面中的示意性侧视截面图。

在如图7A所示的一些实施方式中，衬底710可以是半导体衬底，该半导体衬底可以包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他适当的材料。在一些其他实施方式中，衬底710可以是载体衬底，该载体衬底可以包括任何适当的半导体材料或非导电材料(例如玻璃、塑料或蓝宝石晶圆)。

在如图7A所示的一些实施方式中，导电层可以形成在衬底710上。可以对导电层进行图案化以形成多条位线720，多条位线720在第一横向方向(x方向)上平行地布置，每条位线720沿第二横向方向(y方向)延伸。在一些实施方式中，可以应用光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)对导电层进行图案化，并且可以对导电层执行一种或多种干法蚀刻和/或湿法蚀刻工艺(例如RIE)以在位线720之间蚀刻出多个沟槽。位线720可以包括任何适当的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。例如，位线720包括多个导电层，例如位于TiN层之上的W层。

在如图7A所示的一些实施方式中，第一电介质层731可以形成在衬底710和位线720上以覆盖衬底710和位线720，并且填充位线720之间的空间。第一电介质层731可以通过薄膜沉积工艺(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等)形成。第一电介质层731可以包括任何适当的电介质材料，例如氧化硅、氮氧化硅或高k电介质。例如，第一电介质层731可以包括氧化硅。

如图6所示，方法600可以进行到操作620，其中第一牺牲层和多个第一隔离结构可以形成在位线上。图7B示出了在方法600的操作620之后的3D存储器装置在y-z平面中的示意性侧视截面图。

在如图7B所示的一些实施方式中，第一牺牲层742可以形成在第一电介质层731上。第一牺牲层742可以包括在一种或多种选择性蚀刻工艺期间具有不同于第一电介质层731的材料的蚀刻比的蚀刻比的任何适当的材料。在一些实施方式中，第一牺牲层742包括氮化硅，并且第一电介质层731包括氧化硅。

可以对第一牺牲层742进行图案化以形成多个缝隙(未示出)，该多个缝隙在第二横向方向(y方向)上平行布置，每个缝隙沿第一横向方向(x方向)延伸。多个缝隙可以将第一牺牲层742分隔成多个块，每个块沿第一横向方向(x方向)延伸。

在如图7B所示的一些实施方式中，多个第一隔离结构752可以形成在缝隙中，以隔离第一牺牲层742的多个块。第二电介质层733可以形成在第一牺牲层742上。第一隔离结构752和第二电介质层733可以包括任何适当的电介质材料，例如氧化硅、氮氧化硅或高k电介质。在一些实施方式中，当第一隔离结构752和第二电介质层733具有相同的电介质材料(例如氧化硅)时，第一隔离结构752和第二电介质层733可以经由通过在第一牺牲层742之上沉积同一电介质材料以填充块之间的缝隙并且覆盖第一牺牲层742的同一沉积工艺来形成。在一些其他实施方式中，当第一隔离结构752和第二电介质层733具有不同的电介质材料时，第一电介质材料的第一沉积工艺以及随后的化学机械抛光(CMP)工艺可以用于形成第一隔离结构752，并且第二电介质材料的第二沉积工艺可以用于形成第二电介质层733。

如图6所示，方法600可以进行到操作630，其中第二牺牲层和多个第二隔离结构可以形成在第一牺牲层上。图7C示出了在方法600的操作630之后的3D存储器装置在y-z平面中的示意性侧视截面图。

在如图7C所示的一些实施方式中，第二牺牲层744可以形成在第二电介质层733上。第二牺牲层744可以包括在一种或多种选择性蚀刻工艺期间具有不同于第二电介质层733的材料的蚀刻比的蚀刻比的任何适当的材料。在一些实施方式中，第二牺牲层744包括氮化硅，并且第二电介质层733包括氧化硅。

可以对第二牺牲层744进行图案化以形成多个缝隙(未示出)，该多个缝隙在第二横向方向(y方向)上平行布置，每个缝隙沿第一横向方向(x方向)延伸。多个缝隙可以将第二牺牲层744分隔成多个块，每个块沿第一横向方向(x方向)延伸。

在如图7C所示的一些实施方式中，多个第二隔离结构754可以形成在缝隙中，以隔离第二牺牲层744的多个块。在一些实施方式中，第一隔离结构752和第二隔离结构754彼此在竖直方向上错位。就是说，第一隔离结构752和第二隔离结构754在横向平面中的投影彼此不重叠。

第三电介质层735可以形成在第二牺牲层744上。第二隔离结构754和第三电介质层735可以包括任何适当的电介质材料，例如氧化硅、氮氧化硅或高k电介质。在一些实施方式中，当第二隔离结构754和第三电介质层735具有相同的电介质材料(例如氧化硅)时，第二隔离结构754和第三电介质层735可以经由通过在第二牺牲层744之上沉积同一电介质材料以填充块之间的缝隙并且覆盖第二牺牲层744的同一沉积工艺来形成。在一些其他实施方式中，当第二隔离结构754和第三电介质层735具有不同的电介质材料时，第一电介质材料的第一沉积工艺以及随后的化学机械抛光(CMP)工艺可以用于形成第二隔离结构754，并且第二电介质材料的第二沉积工艺可以用于形成第三电介质层735。

如图6所示，方法600可以进行到操作640，其中可以形成半导体柱的阵列以贯穿第一牺牲层和第二牺牲层。图7D示出了在方法600的操作640之后的3D存储器装置在y-z平面中的示意性侧视截面图。

在一些实施方式中，可以形成沟道孔的阵列(未示出)，每个沟道孔贯穿第一牺牲层742和第二牺牲层744以及第一电介质层731、第二电介质层733、第三电介质层735，从而暴露多条位线720中的对应的位线。沟道孔的阵列可以通过使用任何适当的蚀刻工艺来形成。如图7D所示，半导体柱760的阵列可以分别形成在多个沟道孔中。半导体柱760的下端可以与对应的位线720耦合。在一些实施方式中，沿第一横向方向(x方向)对准的半导体柱760的阵列的每一行可以位于相邻的一对第一隔离结构752与第二隔离结构754之间。

半导体柱760的阵列可以通过任何适当的沉积工艺(例如，CVD、PVD、ALD等)和随后的CMP工艺来形成。在一些实施方式中，半导体柱760的材料可以包括任何适当的半导体材料。例如，半导体柱760的材料可以是多晶硅。作为另一示例，半导体柱760的材料可以是金属氧化物半导体材料，例如IGZO。应当理解，每个半导体柱760的截面可以具有任何适当的形状，例如正方形形状、矩形形状(或梯形形状)、圆形形状、部分圆形形状、椭圆形形状、部分椭圆形形状或任何其他适当的形状。

如图6所示，方法600可以进行到操作650，其中可以形成多个通孔以贯穿第一牺牲层和第二牺牲层，可以去除第一牺牲层和第二牺牲层以形成第一水平沟槽和第二水平沟槽，第一水平沟槽和第二水平沟槽暴露半导体柱的侧壁，并且半导体柱的暴露的侧壁可以被氧化以形成栅极电介质层。图7E示出了在方法600的操作650之后的3D存储器装置在x-z平面中的示意性侧视截面图。

在如图7E所示的一些实施方式中，可以形成多个通孔770，每个通孔770贯穿第一牺牲层742和第二牺牲层744以及第一电介质层731、第二电介质层733、第三电介质层735以暴露衬底710。多个通孔770可以通过使用任何适当的蚀刻工艺来形成。如图7E所示，可以从通孔770去除第一牺牲层742和第二牺牲层744以形成第一水平沟槽772和第二水平沟槽774。第一水平沟槽772和第二水平沟槽774可以暴露半导体柱760的侧壁的部分。第一牺牲层742和第二牺牲层744可以通过使用任何适当的蚀刻工艺来去除。半导体柱760的侧壁的暴露的部分可以被氧化以形成氧化物层，该氧化物层被用作栅极电介质层765。

如图6所示，方法600可以进行到操作660，其中第一导电层和第二导电层可以形成在第一水平沟槽和第二水平沟槽中。图7F示出了在方法600的操作660之后的3D存储器装置在y-z平面中的示意性侧视截面图。

在如图7F所示的一些实施方式中，可以形成绝缘层781、783以覆盖第一水平沟槽772和第二水平沟槽774的暴露的表面。绝缘层781、783可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。一种或多种导电材料可以沉积在绝缘层781、783上以填充第一水平沟槽772和第二水平沟槽774。所形成的第一导电层782和第二导电层784可以被用作垂直晶体管的栅极电极，并且可以包括任何适当的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。例如，第一导电层782和第二导电层784可以包括掺杂多晶硅，即，栅极多晶硅。在一些实施方式中，第一导电层782和第二导电层784可以包括多个导电层，例如位于TiN层之上的W层。

所形成的第一导电层782可以被第一隔离结构752分隔开，以形成垂直晶体管的下阵列的第一栅极电极。垂直晶体管的下阵列的每一行的第一栅极电极彼此连接，并且沿第一横向方向(x方向)延伸以形成一条第一字线。类似地，第二导电层784可以被第二隔离结构754分隔开，以形成垂直晶体管的上阵列的第二栅极电极。垂直晶体管的上阵列的每一行的第二栅极电极彼此连接，并且沿第一横向方向(x方向)延伸以形成一条第二字线。

如图6所示，方法600可以进行到操作670，其中电介质结构可以形成在通孔中。图7G示出了在方法600的操作670期间的3D存储器装置在x-z平面中的示意性侧视截面图。图7H示出了在方法600的操作670之后的3D存储器装置在x-z平面中的示意性侧视截面图。

在图7G所示的一些实施方式中，可以执行回刻工艺以去除绝缘层781、783和/或第一导电层782和第二导电层784位于通孔770内或靠近通孔770的部分。这样，可以形成多个凹陷777。在如图7G所示的一些实施方式中，可以沉积电介质材料以填充凹陷777和通孔770，从而形成电介质结构779。电介质结构779可以为所形成的3D存储器装置提供支撑。电介质结构779可以包括任何适当的电介质材料，例如氧化硅、氮氧化硅或高k电介质。例如，电介质结构779可以包括氧化硅。

如图6所示，方法600可以进行到操作680，其中电容器的阵列可以形成在半导体柱上，并且可以形成第一字线触点和第二字线触点以分别连接到第一导电层和第二导电层。图7I示出了本公开的一些实施方式中的在方法600的操作680之后的3D存储器装置在x-z平面中的示意性侧视截面图。图7J示出了本公开的一些其他实施方式中的在方法600的操作680之后的3D存储器装置在x-z平面中的示意性侧视截面图。

如图7I和图7J所示，电容器790的阵列可以形成在半导体柱760上。电容器790的阵列可以包括公共第二电极794、多个第一电极792以及位于第一电极792与公共第二电极794之间的电容器电介质层796。在一些实施方式中，第一电极792和/或公共第二电极794可以包括导电材料，该导电材料包括但不限于：W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物或者它们的任何组合。在一些实施方式中，电容器电介质层796包括电介质材料，例如氧化硅、氮化硅或高k电介质，高k电介质包括但不限于：Al₂O₃、HfO₂、Ta₂O₅、ZrO₂、TiO₂或它们的任何组合。在一些实施方式中，电容器790的阵列可以通过一系列的制造工艺形成，该制造工艺包括薄膜沉积工艺(例如，CVD、PVD、ALD等)和图案化工艺(例如，光刻、干法蚀刻、湿法蚀刻、清洗、CMP等)。应当指出，形成第一电极792、公共第二电极794和电容器电介质层796的制造工艺和/或顺序可以取决于前侧工艺或后侧工艺而变化。

如图7I和图7J所示，可以形成第一字线触点791以连接到第一导电层782，并且可以形成第二字线触点785以连接到第二导电层784。第一字线触点791和第二字线触点785可以包括任何适当的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。在一些实施方式中，第一字线触点791和第二字线触点785可以通过一系列的制造工艺形成，该制造工艺包括薄膜沉积工艺(例如，CVD、PVD、ALD等)和图案化工艺(例如，光刻、干法蚀刻、湿法蚀刻、清洗、CMP等)。

在如图7I所示的一些实施方式中，第一字线触点791和第二字线触点785可以形成在第一导电层782和第二导电层784的不同侧上。就是说，第一字线触点791可以形成为与第一导电层782的下表面接触，并且第二字线触点785可以形成为与第二导电层784的上表面接触。在如图7J所示的一些其他实施方式中，第一字线触点791和第二字线触点785可以形成在第一导电层782和第二导电层784的同一侧上。就是说，第一导电层782和第二导电层784的边缘可以形成阶梯结构，并且第一字线触点791和第二字线触点785两者可以分别形成在第一导电层782和第二导电层784的上表面上。

图8示出了根据本公开的一些实施方式的用于形成3D存储器装置的制造方法800的流程图。图9A-图9H示出了根据本公开的各种实施方式的3D存储器装置的在图8中所示的方法800的某些制造阶段处的示意性侧视截面图。应当理解，方法800中所示的操作不是穷尽的，并且也可以在所示的操作中的任何操作之前、之后或之间执行其他操作。此外，这些操作中的一些操作可以同时执行，或者以与图8中所示的顺序不同的顺序执行。

如图8所示，方法800可以开始于操作810，其中多条位线可以形成在电容器的阵列上。图9A示出了在方法800的操作810之后的3D存储器装置在x-z平面中的示意性侧视截面图。

在如图9A所示的一些实施方式中，衬底910可以是半导体衬底，该半导体衬底可以包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他适当的材料。在一些其他实施方式中，衬底910可以是载体衬底，其可以包括任何适当的半导体材料或非导电材料(例如玻璃、塑料或蓝宝石晶圆)。

在如图9A所示的一些实施方式中，导电层可以形成在衬底910上。可以对导电层进行图案化以形成多条位线920，多条位线920在第一横向方向(x方向)上平行地布置，每条位线沿第二横向方向(y方向)延伸。在一些实施方式中，可以应用光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)对导电层进行图案化，并且可以对导电层执行一种或多种干法蚀刻和/或湿法蚀刻工艺(例如RIE)以在位线920之间蚀刻出多个沟槽。位线920可以包括任何适当的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。例如，位线920包括多个导电层，例如位于TiN层之上的W层。

在如图9A所示的一些实施方式中，第一电介质层931可以形成在衬底910和位线920上以覆盖衬底910和位线920，并且填充位线920之间的空间。第一电介质层931可以通过薄膜沉积工艺(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等)形成。第一电介质层931可以包括任何适当的电介质材料，例如氧化硅、氮氧化硅或高k电介质。例如，第一电介质层931可以包括氧化硅。

如图8所示，方法800可以进行到操作820，其中第一导电层和多个第一隔离结构可以形成在位线上。图9B示出了在方法800的操作820之后的3D存储器装置在y-z平面中的示意性侧视截面图。

在如图9B所示的一些实施方式中，第一导电层942可以形成在第一电介质层931上。第一导电层942可以包括任何适当的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。在一些实施方式中，第一导电层942可以包括多个导电层，例如位于TiN层之上的W层。可以对第一导电层942进行图案化以形成多个缝隙(未示出)，该多个缝隙在第二横向方向(y方向)上平行布置，每个缝隙沿第一横向方向(x方向)延伸。多个缝隙可以将第一导电层942分隔成多个块，每个块沿第一横向方向(x方向)延伸。

在如图9B所示的一些实施方式中，多个第一隔离结构952可以形成在缝隙中，以隔离第一导电层942的多个块。第一导电层942可以被第一隔离结构952分隔开，以形成垂直晶体管的下阵列的第一栅极电极。垂直晶体管的下阵列的每一行的第一栅极电极彼此连接，并且沿第一横向方向(x方向)延伸以形成一条第一字线。

第二电介质层933可以形成在第一导电层942上。第一隔离结构952和第二电介质层933可以包括任何适当的电介质材料，例如氧化硅、氮氧化硅或高k电介质。在一些实施方式中，当第一隔离结构952和第二电介质层933具有相同的电介质材料(例如氧化硅)时，第一隔离结构952和第二电介质层933可以经由通过在第一导电层942之上沉积同一电介质材料以填充块之间的缝隙并且覆盖第一导电层942的同一沉积工艺来形成。在一些其他实施方式中，当第一隔离结构952和第二电介质层933具有不同的电介质材料时，第一电介质材料的第一沉积工艺以及随后的化学机械抛光(CMP)工艺可以用于形成第一隔离结构952，并且第二电介质材料的第二沉积工艺可以用于形成第二电介质层933。

如图8所示，方法800可以进行到操作830，其中第二导电层和第二隔离结构可以形成在第一导电层上。图9C示出了在方法800的操作830之后的3D存储器装置在y-z平面中的示意性侧视截面图。

在如图9C所示的一些实施方式中，第二导电层944可以形成在第二电介质层933上。第二导电层944可以包括任何适当的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。在一些实施方式中，第二导电层944可以包括多个导电层，例如位于TiN层之上的W层。可以对第二导电层944进行图案化以形成多个缝隙(未示出)，该多个缝隙在第二横向方向(y方向)上平行布置，每个缝隙沿第一横向方向(x方向)延伸。多个缝隙可以将第二导电层944分隔成多个块，每个块沿第一横向方向(x方向)延伸。

在如图9C所示的一些实施方式中，多个第二隔离结构954可以形成在缝隙中，以隔离第二导电层944的多个块。在一些实施方式中，第一隔离结构952和第二隔离结构954彼此在竖直方向上错位。就是说，第一隔离结构952和第二隔离结构954在横向平面中的投影彼此不重叠。第二导电层944可以被第二隔离结构954分隔开，以形成垂直晶体管的上阵列的第二栅极电极。垂直晶体管的上阵列的每一行的第二栅极电极彼此连接，并且沿第一横向方向(x方向)延伸以形成一条第二字线。

第三电介质层935可以形成在第二导电层944上。第二隔离结构954和第三电介质层935可以包括任何适当的电介质材料，例如氧化硅、氮氧化硅或高k电介质。在一些实施方式中，当第二隔离结构954和第三电介质层935具有相同的电介质材料(例如氧化硅)时，第二隔离结构954和第三电介质层935可以经由通过在第二导电层944之上沉积同一电介质材料以填充块之间的缝隙并且覆盖第二导电层944的同一沉积工艺来形成。在一些其他实施方式中，当第二隔离结构954和第三电介质层935具有不同的电介质材料时，第一电介质材料的第一沉积工艺以及随后的化学机械抛光(CMP)工艺可以用于形成第二隔离结构954，并且第二电介质材料的第二沉积工艺可以用于形成第三电介质层935。

如图8所示，方法800可以进行到操作840，其中可以形成半导体柱的阵列以贯穿第一导电层和第二导电层。图9D示出了在方法800的操作840期间的3D存储器装置在y-z平面中的示意性侧视截面图。图9E示出了在方法800的操作840期间的3D存储器装置在y-z平面中的示意性侧视截面图。图9F示出了在方法800的操作840之后的3D存储器装置在y-z平面中的示意性侧视截面图。

在如图9D所示的一些实施方式中，可以形成沟道孔965的阵列，每个沟道孔965贯穿第一导电层942和第二导电层944以及第一电介质层931、第二电介质层933、第三电介质层935，以暴露多条位线920中的对应的位线。沟道孔965的阵列可以通过使用任何适当的蚀刻工艺来形成。在一些实施方式中，沿第一横向方向(x方向)对准的沟道孔965的阵列的每一行可以位于相邻的一对第一隔离结构952与第二隔离结构954之间。在如图9E所示的一些实施方式中，电介质层962可以形成在沟道孔965的侧壁上。电介质层962可以包括任何适当的电介质材料(例如氧化硅、氮化硅、氮氧化硅或高k电介质)，并且可以被用作栅极电介质层。

在如图9F所示的一些实施方式中，半导体柱960的阵列可以分别形成在多个沟道孔965中。半导体柱960的下端可以与对应的位线920耦合。在一些实施方式中，沿第一横向方向(x方向)对准的半导体柱960的阵列的每一行可以位于相邻的一对第一隔离结构952与第二隔离结构954之间。

半导体柱960的阵列可以通过任何适当的沉积工艺(例如，CVD、PVD、ALD等)以及随后的CMP工艺来形成。在一些实施方式中，半导体柱960的材料可以包括任何适当的半导体材料。例如，半导体柱960的材料可以是多晶硅。作为另一示例，半导体柱960的材料可以是金属氧化物半导体材料，例如IGZO。应当理解，每个半导体柱960的截面可以具有任何适当的形状，例如正方形形状、矩形形状(或梯形形状)、圆形形状、部分圆形形状、椭圆形形状、部分椭圆形形状或任何其他适当的形状。

如图8所示，方法800可以进行到操作850，其中电容器的阵列可以形成在半导体柱上，并且可以形成第一字线触点和第二字线触点以分别连接到第一导电层和第二导电层。图9G示出了本公开的一些实施方式中的在方法800的操作850之后的3D存储器装置在y-z平面中的示意性侧视截面图。图9H示出了本公开的一些其他实施方式中的在方法800的操作850之后的3D存储器装置在y-z平面中的示意性侧视截面图。

如图9G和图9H所示，电容器990的阵列可以形成在半导体柱960上。电容器990的阵列可以包括公共第二电极994、多个第一电极992以及位于第一电极992与公共第二电极994之间的电容器电介质层996。在一些实施方式中，第一电极992和/或公共第二电极994可以包括导电材料，该导电材料包括但不限于：W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物或者它们的任何组合。在一些实施方式中，电容器电介质层996包括电介质材料，例如氧化硅、氮化硅或高k电介质，高k电介质包括但不限于：Al₂O₃、HfO₂、Ta₂O₅、Zr_O2、TiO₂或它们的任何组合。在一些实施方式中，电容器990的阵列可以通过一系列的制造工艺形成，该制造工艺包括薄膜沉积工艺(例如，CVD、PVD、ALD等)和图案化工艺(例如，光刻、干法蚀刻、湿法蚀刻、清洗、CMP等)。应当指出，形成第一电极992、公共第二电极994和电容器电介质层996的制造工艺和/或顺序可以取决于前侧工艺或后侧工艺而变化。

如图9G和图9H所示，可以形成第一字线触点981以连接到第一导电层942，并且可以形成第二字线触点985以连接到第二导电层944。第一字线触点981和第二字线触点985可以包括任何适当的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。在一些实施方式中，第一字线触点981和第二字线触点985可以通过一系列的制造工艺形成，该制造工艺包括薄膜沉积工艺(例如，CVD、PVD、ALD等)和图案化工艺(例如，光刻、干法蚀刻、湿法蚀刻、清洗、CMP等)。

在如图9G所示的一些实施方式中，第一字线触点981和第二字线触点985可以形成在第一导电层942和第二导电层944的不同侧上。就是说，第一字线触点981可以形成为与第一导电层942的下表面接触，并且第二字线触点985可以形成为与第二导电层944的上表面接触。在如图9H所示的一些其他实施方式中，第一字线触点981和第二字线触点985可以形成在第一导电层942和第二导电层944的同一侧上。就是说，第一导电层942和第二导电层944的边缘可以形成阶梯结构，并且第一字线触点981和第二字线触点985两者可以分别形成在第一导电层942和第二导电层944的上表面上。

可以容易地针对各种应用修改和/或调整前文对具体的实施方式所作的描述。因此，基于本文给出的教导和指导，这样的调整和修改旨在处于所公开的实施方式的等同方案的含义和范围内。

本公开的广度和范围不应当受上述实施方式中的任何实施方式的限制，而应当仅根据随后的权利要求及其等同方案来限定。

Claims (31)

1.一种半导体装置，包括：

沟道结构的阵列，每个沟道结构在堆叠结构中竖直地延伸，所述堆叠结构包括第一导电层以及位于所述第一导电层之上的第二导电层；

第一隔离结构，每个第一隔离结构沿第一横向方向延伸并且将所述第一导电层分隔成第一导电线；以及

第二隔离结构，每个第二隔离结构沿所述第一横向方向延伸并且将所述第二导电层分隔成第二导电线，

其中，每个第一隔离结构通过沿所述第一横向方向对准的至少一行所述沟道结构与所述第二隔离结构分隔开。

2.根据权利要求1所述的半导体装置，其中：

所述第一导电线中的一条第一导电线沿所述第一横向方向横向地延伸，并且围绕所述阵列的第一行以及所述阵列的与所述第一行相邻的第二行中的每个沟道结构；并且

所述第二导电线中的一条第二导电线沿所述第一横向方向横向地延伸，并且围绕所述阵列的所述第二行以及所述阵列的与所述第二行相邻的第三行中的每个沟道结构。

3.根据权利要求1所述的半导体装置，其中：

所述堆叠结构还包括位于所述第三导电层上的第三导电层；

所述半导体装置还包括第三隔离结构，每个第三隔离结构沿所述第一横向方向延伸并且将所述第三导电层分隔成第三导电线；并且

每个第三隔离结构通过至少一行所述沟道结构与所述第一隔离结构和所述第二隔离结构分隔开。

4.根据权利要求3所述的半导体装置，还包括：

所述第一导电线中的一条第一导电线，所述第一导电线中的一条第一导电线沿所述第一横向方向横向地延伸，并且围绕所述阵列的第一行、所述阵列的与所述第一行相邻的第二行以及所述阵列的与所述第二行相邻的第三行中的每个沟道结构；

所述第二导电线中的一条第二导电线，所述第二导电线中的一条第二导电线沿所述第一横向方向横向地延伸，并且围绕所述阵列的所述第二行和所述第三行以及所述阵列的与所述第三行相邻的第四行中的每个沟道结构；以及

所述第三导电线中的一条第三导电线，所述第三导电线中的一条第三导电线沿所述第一横向方向横向地延伸，并且围绕所述阵列的所述第三行和所述第四行以及所述阵列的与所述第四行相邻的第五行中的每个沟道结构。

5.根据权利要求1所述的半导体装置，还包括：

电介质结构，每个电介质结构竖直地延伸穿过所述堆叠结构以及一个第一隔离结构或第二隔离结构。

6.根据权利要求5所述的半导体装置，还包括：

每个电介质结构在横向平面中的截面具有圆形形状、椭圆形形状或短缝隙形状。

7.根据权利要求1所述的半导体装置，其中：

所述第一隔离结构和所述第二隔离结构中的每者包括笔直的电介质壁。

8.根据权利要求7所述的半导体装置，还包括：

位线，每条位线与对应列的沟道结构连接，并且沿垂直于所述第一横向方向的第二横向方向横向地延伸。

9.根据权利要求1所述的半导体装置，其中：

所述第一隔离结构和所述第二隔离结构中的每者具有波浪形电介质壁。

10.根据权利要求9所述的半导体装置，还包括：

位线，所述位线与所述沟道结构连接，并且平行地沿不垂直于所述第一横向方向的第二横向方向横向地延伸。

11.根据权利要求1所述的半导体装置，还包括：

第一字线触点，所述第一字线触点分别与所述第一导电线连接；以及

第二字线触点，所述第二字线触点分别与所述第二导电线连接，

其中，所述第一字线触点和所述第二字线触点位于所述第一导电层和所述第二导电层的同一侧。

12.根据权利要求1所述的半导体装置，还包括：

第一字线触点，所述第一字线触点分别与所述第一导电线的第一侧连接；以及

第二字线触点，所述第二字线触点分别与所述第二导电线的第二侧连接，

其中，所述第一侧和所述第二侧彼此相对。

13.根据权利要求1所述的半导体装置，其中，每个沟道结构包括：

半导体核心，所述半导体核心在所述堆叠结构中竖直地延伸；以及

栅极电介质层，所述栅极电介质层横向地围绕所述半导体核心并且在所述堆叠结构中竖直地延伸。

14.根据权利要求1所述的半导体装置，其中，每个沟道结构包括：

半导体核心，所述半导体核心在所述堆叠结构中竖直地延伸；

第一栅极电介质层，所述第一栅极电介质层横向地围绕所述半导体核心的与所述第一导电层对应的第一部分；以及

第二栅极电介质层，所述第二栅极电介质层横向地围绕所述半导体核心的与所述第二导电层对应的第二部分，

其中，所述第一栅极电介质层通过所述半导体核心的位于所述第一部分与所述第二部分之间的第三部分与所述第二栅极电介质层分隔开。

15.根据权利要求14所述的半导体装置，其中：

所述半导体核心的所述第一部分的第一横向尺寸基本上等于所述半导体核心的所述第二部分的第二横向尺寸；并且

所述半导体核心的所述第三部分的第三横向尺寸基本上等于所述半导体核心的所述第一部分的所述第一横向尺寸加上所述第一栅极电介质层的横向厚度。

16.根据权利要求1所述的半导体装置，还包括：

电容器的阵列，每个电容器与对应的沟道结构连接。

17.根据权利要求6所述的半导体装置，其中：

每个沟道结构在所述横向平面中的截面是圆形形状或椭圆形形状。

18.根据权利要求1所述的半导体装置，其中：

所述第一隔离结构中的每个第一隔离结构延伸穿过所述第一导电层，而不延伸穿过所述第二导电层；并且

所述第二隔离结构中的每个第二隔离结构延伸穿过所述第二导电层，而不延伸穿过所述第一导电层。

19.一种形成半导体装置的方法，包括：

形成第一隔离结构，每个第一隔离结构沿第一横向方向延伸并且将第一牺牲层分隔成第一牺牲线；

形成第二隔离结构，每个第二隔离结构沿所述第一横向方向延伸并且将第二牺牲层分隔成第二牺牲线，其中，一对相邻的第一隔离结构和第二隔离结构沿垂直于所述第一横向方向的第二横向方向具有距离；以及

形成半导体柱的阵列，每个半导体柱竖直地延伸穿过所述第一牺牲层和所述第二牺牲层，其中，所述半导体柱的阵列的沿所述第一横向方向的一行所述半导体柱位于所述一对相邻的第一隔离结构与第二隔离结构之间。

20.根据权利要求19所述的方法，还包括：

形成沿所述第二横向方向平行地延伸的位线；

在所述位线上形成第一电介质层；

在所述第一电介质层上形成所述第一牺牲层；

在所述第一牺牲层和所述第一隔离结构上形成第二电介质层；以及

在所述第二电介质层上形成第二牺牲层。

21.根据权利要求20所述的方法，还包括：

形成通孔，每个通孔延伸穿过所述第二牺牲层、所述第二电介质层和所述第一牺牲层；

去除所述第一牺牲线以形成第一水平沟槽，并且去除所述第二牺牲线以形成第二水平沟槽，所述第一水平沟槽和所述第二水平沟槽暴露所述半导体柱的侧壁的部分；以及

将所述半导体柱的侧壁的所暴露的部分氧化。

22.根据权利要求21所述的方法，还包括：

在所述第一水平沟槽中填充导电材料以形成第一导电线，并且在所述第二水平沟槽中填充导电材料以形成第二导电线；

去除所述导电材料的被所述通孔暴露的部分；以及

填充电介质材料以填充所述通孔，从而形成电介质结构。

23.根据权利要求22所述的方法，还包括：

形成与所述第一导电线连接的第一字线触点；以及

形成与所述第二导电线连接的第二字线触点，

其中，所述第一字线触点和所述第二字线触点形成在所述第一导电线和所述第二导电线的同一侧。

24.根据权利要求22所述的方法，还包括：

形成与所述第一导电线的第一侧连接的第一字线触点；以及

形成与所述第二导电线的第二侧连接的第二字线触点，

其中，所述第一侧和所述第二侧彼此相对。

25.根据权利要求19所述的方法，还包括：

形成电容器，每个电容器与所述半导体柱中的对应的半导体柱接触。

26.一种形成半导体装置的方法，包括：

形成第一隔离结构，每个第一隔离结构沿第一横向方向延伸并且将第一导电层分隔成第一导电线；

形成第二隔离结构，每个第二隔离结构沿所述第一横向方向延伸并且将第二导电层分隔成第二导电线，其中，一对相邻的第一隔离结构和第二隔离结构沿垂直于所述第一横向方向的第二横向方向具有距离；以及

形成半导体柱的阵列，每个半导体柱竖直地延伸穿过所述第一导电层和所述第二导电层，其中，所述半导体柱的阵列的沿所述第一横向方向的一行所述半导体柱位于所述一对相邻的第一隔离结构与第二隔离结构之间。

27.根据权利要求26所述的方法，还包括：

形成沿第二横向方向平行地延伸的位线；

在所述位线上形成第一电介质层；

在所述第一电介质层上形成所述第一导电层；

在所述第一导电层和所述第一隔离结构上形成第二电介质层；以及

在所述第二电介质层上形成所述第二导电层。

28.根据权利要求27所述的方法，还包括：

形成沟道孔，每个沟道孔延伸穿过所述第二导电层、所述第二电介质层、所述第一导电层和所述第一电介质层；

在所述沟道孔的侧壁上形成栅极电介质层；以及

在所述沟道孔中形成所述半导体柱的阵列。

29.根据权利要求28所述的方法，还包括：

形成与所述第一导电线连接的第一字线触点；以及

形成与所述第二导电线连接的第二字线触点，

其中，所述第一字线触点和所述第二字线触点形成在所述第一导电线和所述第二导电线的同一侧。

30.根据权利要求28所述的方法，还包括：

形成与所述第一导电线的第一侧连接的第一字线触点；以及

形成与所述第二导电线的第二侧连接的第二字线触点，

其中，所述第一侧和所述第二侧彼此相对。

31.根据权利要求26所述的方法，还包括：

形成电容器，每个电容器与所述半导体柱中的对应的半导体柱接触。