TW200814268A - Packaging structure and fabricating method thereof - Google Patents

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59TW 21111twf.doc/e 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體元件及其製造方法，且特 別是有關於一種封裝結構（packaging structure )及其製造 方法。 【先前技術】 晶片堆豐技術是（technology 〇f stacking chips )可以 有效縮短電性訊號之傳輸路徑以及進行異質晶片整合的一 _ 項技術。就後者而言，可將高頻系統的功率放大（power amplifier，PA)晶片與射頻（radio frequency，RF)晶片 進行堆疊，甚至也可與微機電系統（micro_electr〇 mechanical system，MEMS)元件進行整合。此外，在晶 片堆疊的技術中，被動元件（passive element)若能有效地 進行整合，則可將晶片堆疊封裝結構（stacked_chip packaging structure)的整體效能提升。因此，在堆疊的晶 片之間製作一具有高品質與高整合度之被動元件的中間層 _ 結構（interposer structure )是必要的。 請參考圖1，其繪示習知之一種堆疊電路裝置的示意 圖。習知堆疊電路裝置（stacked circuit device) 1〇〇是由 美國專利第6,661，088號所揭示，其包括一晶片π〇、一中 間層結構120與一基板（substrate) 130。晶片11〇的多個 接墊（pad) 112藉由中間層結構120而對應電性連接至基 板130的多個接墊132。中間層結構120在此主要是作為 線路重新佈線（circuit redistribution)之用。 A W 〇 丄 U OWTW 2111 ltwf.doc/e 為了將不同型態的電路元件（circuit element )，例如 主動元件（active element)與被動元件，整合至中間層結 構内，另一種習知堆疊電路裝置被提出。請參考圖2，其 繪示習知之另一種堆疊電路裝置的示意圖。習知堆疊電路 裝置200是由美國專利第6,614，1〇6號所揭示，其包括一 晶片210、一中間層結構細與一基板㈤沉犯⑽她） 230。在此必須說明的是，為了方便說明起見，圖2亦繪示 中間層結構220的放大示意圖。晶片21〇的多個電極 ® (termina〗）212對應電性連接至中間層結構220的多個電 極222，而中間層結構220的另外多個電極224則對應電 性連接至基板230的多個電極232。中間層結構220是由 一絕緣膜（insulating film ) 226與一半導體基材 (semiconductor substrate) 228 所構成，且中間層結構 22〇 具有多個位於絕緣膜222内的電路元件229，例如主動元 件與被動元件。 其他於中間層結構之半導體基材上製作被動元件的 _ 相關專利亦於美國專利第6,500,724號、第6,819,001號與 第6,274,937號中揭示。然而，在半導體基材上製作被動 元件會有電感元件（inductive element)的品質因子（qUaiity factor)不佳，電容元件（capacitive element)的電容值不 佳（因為受到半導體材料與溫度的限制）以及電阻元件 (resistive element)的電阻值不佳等缺點。 為了改善以上缺點，於中間層結構之絕緣基材（陶瓷 或塑膠）上製作被動元件的構想因此被提出，而相關技術 200814268爾 2llIltwf.doc/e 已於吴國專利第6,933,601號、第6,611，419號與第 5,5、30,288號中揭示。然而，於陶究基材上製作電感元件， 通常需要使關格較高的銀，祕瓣基材上製作電感元 件則因為介電材料為環氧_ (epQxy _η)而使得電感 兀件的品質ϋ子不佳。此外，於絕緣基材上製作電容元件 ^有電容值不佳，於喊基板製作電阻元件則會有製程相 容性不佳，而於塑膠基材上製作電阻元件則會有電阻值不 f定等缺點。此外，於絕職材上製倾動元件也會使得 最後成型的中間層結構的厚度較厚且體積較大。 【發明内容】 ' 本發明之目的是提供一種封裝結構，其中間層結構所 具有的被動元件之性質難，其巾間層結構較薄且其體積 較小。 本發明之另一目的是提供一種封裝結構的製造方 法’其可相容於現有製程且製造成本較低。 為達上述或是其他目的，本發明提出—種封裝結構 (packaging structure)’其包括一中間層結構、一第一電 子元件（electrical C〇mponent)與一第二電子元件。中間^ 結構包括一第一介電層（dielectric layer)、多個 (contact)、一電容元件與一内連線（interc〇nnecti ‘’。 其中，這些接點配置於第一介電層的上下表面，且電容元 件埋人（embed)於第一介電層内，而電容元件包二二二 電層以及位於這些導電層之間的一第二介電層。此外， 連線埋入於第-介電層内’而電容^件藉由内連線電性^ 7 200814268靡 21111twf.doc/e 接至所對應的這些接點。另外’第一電子元件與第二電子 元件分別配置於中間層結構的上下兩側，並電性連接至所 對應的這些接點。 在本發明之一實施例中，上述之第一介電層的介電常 數（permittivity)可小於第二介電層的介電常數。 在本發明之一實施例中，上述之封裝結構更包括一電 感元件，其埋入於第一介電層内。 在本發明之一實施例中，上述之封裝結構更包括一電 _ ’其埋人於第—介電相。此外，上述之電感元件 可圍繞電容元件配置。 在本發明之一實施例中，上述之電容元件更包括一阻 絕層（barrierlayer)，其配置於這些導電層其中之一與第 二介電層之間。 / 在本發明之一實施例中，上述之電容元件更包括一阻 絕層，其配置於這些導電層其中之一與第二介電層之間。 此外，阻絕層的材質包括鈦、鉑或銀。 曰 # 在本發明之一實施例中，上述之第二介電層的材質包 括陶莞材料。 在本發明之一實施例中，上述之第二介電層的材質包 括陶瓷材料。此外，第二介電層的材質包括鈦酸鋇或鈦酸 錯。 在本發明之一實施例中，上述之第一介電層的材質包 括苯環丁烯（benzocyclobutene，BCB )或聚亞醯胺 (polyimide，PI) 〇 8 200814268 )59TW 21111twf.doc/e 在本發明之一實施例中，上述之中間層結構更包括一 電阻組件（resistive module)，其埋入於第一介電層内， 並與電容元件相互堆疊，且電阻組件藉由内連線電性連接 至所對應的這些接點。 在本發明之一實施例中，上述之中間層結構更包括一 ，阻組件，其埋入於第一介電層内，並與電容元件相互堆 宜，且電阻組件藉由内連線電性連接至所對應的這些接

點。此外，電阻組件包括一基板與一電阻薄膜。電阻薄膜 配置於基板上，並電性連接至内連線。 在本發明之-實施例中，上述之中間層結構更包括一 :阻組件’其埋人於第—介電層内，並與電容元件相互堆 且且電阻組件藉由内連線電性連接至所對應的這些接 點。此外，電阻組件包括-基板與—電阻薄膜。電阻薄膜 配置於基板上，並電性連接至内連線。另外，電阻組件更 包括多個電極與—保護層(passivatk)nlayer)。這些電極

:置:^上，而電阻薄膜是經由這些電極連接至内連 線。，層配置於基板上，並魏賴與這些電極。 -阻發I之—實，中，上述之巾間層結構更包括一 包、、’ /、里入於第一介電層内，並盘電容元件相互摊 ί ’ 藉由内連線電性連接至所對應的這些接 可域性連接至_線。另外，基板的材質 在本發明之一實施例中 上述之第一電子元件可為半 9 200814268 ►59TW 21111 twf.doc/e 導體晶片或半導體晶圓。 上述之第二電子元件可為半 本發明提出一種封裝結構的 首先，製作一電容元件。接 在本發明之一實施例中 導體晶片或半導體晶圓。 為達上述或是其他目的 製造方法，其包括下列步驟 « ίϋΐ、，p w「 屯谷几仟。祓 者，猎由增層法（build-up process)於—第一電子元件上 形第一介電層’並在第-介電層内製作-：連線，以 及在弟-介電層的上下表面製料個接點，且 線的同時，將電容元件埋人於第—介電層内，使得電容元 件藉由内連線紐連接至續觸這 第二電子元件配置於第一介雷芦上，日+&…傻肘 的這些接點。 層且电性連接至所對應 辟以實施例中，上述之電容元件包括兩導電 層以及位於_導電層之_—f二介電層， 層的介電常數可小於第二介電層的介電常數。 之—實施财’上狀封裝結構的製造方法 同時，更包括製作—電感元件，使得電感 70㈢由内連線電性連接至所對應的這些接點。 ” its之—實施例中，上述之塊結構的製造方法 時’更包括製作—電感元件，使得電感 之二片_ 兒性連接至所對應的這些接點。此外，上 述之电感7〇件可園繞電容元件配置。 秘下^^之—實施财，上述製作電容元件的方法包 括下歹i步驟。首先，提供一金屬薄膜。接著，在金屬薄磨 200814268 59TW 21111 doc/e 月1:=在介電材料上形成一電極層。 括下列步驟。首先作電容元件的方法包 上塗佈-介電材料。然後，在=料膜 此外，介電材料包括陶㈣料/包極層。 μ下tr月之一實施例中，上述製作電容元件的方法勺 上塗佈：介電材料。然後，在介電材料3成士=亟展寻騰 =外，牡塗佈介電材料之後，更包括對介電材料進行^處 上塗佈一介命純=&屬賴。接者，在金屬薄膜 此外，在塗“‘二形成一電極層。 阻絕層爾’更包括在金屬薄膜上形成― 在本發明之一實施例中，上述製作電容元件的方 til步驟。首先，提供一金屬薄膜。接著，在金屬薄膜 =佈：介電材料。缝，在介電材料上形成—電2膜 切至特電極層之後，更包括將所完朗電容元件裁 在本發明之一實施例中，上述製作電容元件的方 :::]步：。首先，提供一金屬薄膜。接著，在金屬薄： ft佈電材料。然後，在介電材料上形成—電極肩。、 ^外’將電容元件埋入第-介電層後，更包括對電容^件 200814268 59TW 21111twf.doc/e 進行蝕刻，以定義出電容面積。 在本發明之一實施例中，上述封裝結構的製造方法在 製作内連線的同時，更包括提供一電阻組件，並使電阻組 件與電容元件相互堆疊而同時埋入於第一介電層内，且電 阻組件也藉由内連線電性連接至所對應的這些接點。 在本發明之一實施例中，上述封裝結構的製造方法在 製作内連線的同時，更包括提供一電阻組件，並使電阻組 件與包谷元件相互堆璺而同時埋入於第一介電層内，且電 阻組件也藉由内連線電性連接至所對應的這些接點。此 外，上述之封裝結構的製造方法包括先將電容元件與電阻 組件堆璺，再將堆疊後的電阻組件與電容元件埋入於第一 介電層内。 在本發明之一實施例中，上述封裝結構的製造方法在 製作内連線的同時，更包括提供一電阻組件，並使·電阻組 件與笔谷元件相互堆豐而同時埋入於第一介電層内，且電 阻組件也藉由内連線電性連接至所對應的這些接點。此 外，製作電阻組件的方法包括下列步驟。首先，提供一基 板。接著，形成一電阻薄膜於基板上。 在本發明之一實施例中，上述封裝結構的製造方法在 裟作内連線的同時，更包括提供一電阻組件，並使電阻組 件與電容元件相互堆疊而同時埋入於第一介電層内，且電 阻組件也藉由内連線電性連接至所對應的這些接點。此 外，製作電阻組件的方法包括下列步驟。首先，提供一基 板。接著，形成一電阻薄膜於基板上。另外，製作電阻組 12 200814268卿 21111twf.doc/e 件的方法更包括下列步驟。接 使得電阻薄膜與這些電極 ^ /¾極於基板上， 於基板上，以覆蓋這些電極與=2後’形成-保護層 在本發明之一實施例中，上币 導體晶片或半導體晶圓。 奴弟―㊆子it件可為半 在本發明之一實施例中， 一 導體晶片或半導體晶圓。 11之弟—②子几件可為半

θ =2明之縣結構的中間層結構不具 有干¥體基材，因此中間層結構 此外，由財發明之鮮㈣體積較小。 ”弟一电子70件，因此當電容元件作為解耦電容 提升。另外，由於本發明之封裝結構的 ^方法可“成電容元件的製作，再將其轉貼至第一介 兒層内’因此本發明之封裝結構造方 整合，且製造成本較低。 /、見有衣牙王

★為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所關式，作詳細 明如下。 【實施方式】 请參考圖3 ’其繪示本發明一實施例之一種封裝結構 的示意圖。本實施例之封裝結構3〇〇包括一中間層結構 310、一第一電子元件320(可為半導體晶片或半導體晶圓） 與一第二電子το件330(可為半導體晶片或半導體晶圓）。 中間層結構310包括一第一介電層3η、多個接點W2、一 200814268)丽 21111tw£doc/e 電容元件313、一電感元件314與一内連線315。1中，這 些接點312配置於第一介電層311的上表面3Ua與下表面 311b上，且電谷元件313埋入於第一介電層311内，而電 各元件313包括兩導電層313a以及位於這些導電層之間的 一第二介電層313b。此外，電感元件314埋入於^ 一介電 層311内，且内連線315埋入於第一介電層311内，而^ 容元件313與電感元件314分別藉由内連線315電性連接 至所對應的這些接點312。另外，第一電子元件32〇與第 二電子元件330分別配置於中間層結構31〇的上下兩侧， 並電性連接至所對應的這些接點312。 在本實施例中，第一介電層311的介電常數可小於第 二介電層313b的介電常數。由於電容元件313内的第二介 電層313b的介電常數較高，因此電容元件313的電容值較 向。此外，由於苐一介電層311的介電常數較低，因此電 感元件314内的寄生電容值（parasitic capacitance )較低， 且電感元件314的品質因子較佳。另外，若電容元件313 肇 為解_電容（decoupling capacitor )，則由於電容元件313 可依照設計需求而鄰近第一電子元件320或第二電子元件 330’因此作為解耦電容的電容元件313的效能將有所提 升。 在本實施例中，螺旋狀（spiral-like)的電感元件314 可圍繞電容元件313配置，因此中間層結構31〇的厚度較 薄且體積較小，亦即中間層結構31〇内的這些被動元件的 整合密度較高。此外，電容元件313更包括一阻絕層313c， 14 )59TW 21111twf.doc/e 其配置於這些導電層313a的其中之一與第二介電層31补 之間。阻絶層313c的材質包括欽、翻或銀，其功用在於制 作電容元件313時，防止這些導電層313a的其中之一與第 二介電層313b發生反應（詳見後續說明）。另外，電^元 件313之第二介電層313b的材質包括陶瓷材料，例如為鐵 電材料（ferroelectric material )，其材質包括鈦酸鋇 (BaTi〇3)或鈦酸锶（8γΉ〇3)，而第一介電層311的材 質包括苯環丁烯或聚亞醯胺。 _ 請再參考圖3，中間層結構310更包括一電阻組件 316^其埋入於第一介電層311内，並與電容元件313相互 堆疊。就圖3所示之相對位置而言，電容元件313可堆疊 於電阻組件316之上，而電阻組件316藉由内連線315^ 性連接至所對應的這些接點312。此外，電阻組件316包 括基板316a (其材質可為陶瓷）與一電阻薄膜316b。電 阻薄膜316b配置於基板316a上，並電性連接至内連線 315。另外，電阻組件316更包括多個電極31&與一保護 • 層316d。這些電極316c配置於基板316a上，而電阻薄膜 316b是經由這些電極316c連接至内連線315。保護層”以 配置於基板316a上，並覆蓋電阻薄膜316b與這些電極 316c 〇 在此必須說明的是，雖然上述實施例的中間層結構 310是以同時具有電容元件313、電感元件314與電阻組件 31=為例作説明。然而，在另一實施例中，中間層結構3川 可/、/、有電谷元件313，其可作為解耦電容。因此電容元 200814268 )59TW 21111 twf.doc/e 件313可依照設計需求而更 二電子it件330，進而料子科320或第 能將有所提升。而作為_電容的電容元件阳的效 _ 下將針對本發明—實㈣H =rf田說明。圖情示本發明-實施例之-構的衣造方法的流程圖，圖5A至圖5C緣示本發明一實;: 構的製造方法的過程示意圖。本實施例之封裝 j的j方法包括步驟_、步驟細與步驟s_。 元考圖4與圖5A，進行步驟咖以製作一電容 至圖6F緣示圖5A之電容元件的製造方法的過 ，不忍圖。製作電容元件313的方法包括下列子步驟 。百先，請參考圖6A，提供一金屬薄膜m。 者’ ^考圖6B ’若金屬薄膜M會與後續步驟的介電 材料D (見圖6C)反應㈣響介電材料D的介電特性， 屬薄膜Μ上形成-阻絕層313c，其功用在於降低 、’屬薄膜Μ與介電材料D的反應。接著，請參考圖6c， 在金屬薄膜Μ上塗佈一例如為陶聽料的介電材料d，陶 瓷漿料可藉由溶膠凝膠法（sol_gelmeth〇d) 奈米粉體配置成溶液而形成。之後，請參考圖== 電材料D進行例如為高溫回火製程的熱處理。然後，請參 2圖6E’在介電材料D上形成一電極層E，如此則完成電 容元件313的基本製作。然後，請參考圖卯，可將所完成 的電各元件313裁切至特定大小。由圖6F可知，裁切後 16 200814268卿 21111twf.doc/e 的電谷7L件313結構上包括兩導電層313a與位於這些導電 層313a之間的一第二介電層313七，以及配置於這些導電 層313a的其中之—與第二介電層3说之間的阻絕層 313c 〇 接著，請參考圖4與圖5B，進行步驟s〇2〇以形成一 中間層，構31。，其藉由增層法於一第一電子元件32〇上 升(成第一介電層311，並在第一介電層311内製作一電 感元件314、-内連線315，以及在第一介錢311的上下 ^面311a、311b製作多個接點312。並且，在製作電感元 2=4與内連線315的同時，將電容元件313埋入於第一 介電層311内，使得電容元件313與電感元件314分別藉 由内連線315電性連接至所對應的這些接點312。 、。圖7A至圖7C繪示圖5B之中間層結構的製造方法的 過程不意圖。上述製作中間層結構310包括下列子步驟。 I先’凊參考圖7A，於第一電子元件32〇上形成多個第一 次接點（SUb_contact)312a、一第一次介電層（—_—以恤 =)mC 與—弟—次内連線（S办interconnecti〇n ) 315a， 使，第一電子元件320透過這些第一次接點312&電性連接 f第认内連線315a。其中這些第一次接點3i2a配置於 第次介電層311c與第一電子元件32〇之間，且第一次内 連線31=配置於第一次介電層311c之上與内部（未繪示）。 八接著，请苓考圖7B，將電容元件313貼附至第一次 介電層311c上。接著，對於電容元件313進行蝕刻，以定 義出電容面積。 17 21111twf.doc/e

200814268)059TW 接著，請參考圖7C，藉由增層法於該第 311:十形成多個第二次接點3⑶、一第二次介電層二曰、 -第一次内連線315b與—電感元件314,使得電容犯 與電感元件314埋人第二次介電層遍内。其中，這 二次接點312b配置於第二次介電層3m上，第二幼連 線卿埋入於第二次介電層3Ud内且與第 3以電性連接。第—次介電層3Ue鮮二次介電層= 構Ϊ (C〇mp〇Se) 一第—介電層311，第一次内連線315a 與第二次内連線315b構成一内連線315,這些第一次接點 312a與這些第二次接點構成這些接點312,且電容’元 件313與電感兀件314分別藉由内連、線315電性連接至所 對應的這些接點312。在此必須說明的是，第一介電層3ιι 3電常數可小於電容元件313之第二介電層迎的介電 吊數’、電感兀件314可圍繞電容元件313配置。 一 ’、、':後》月參考圖4與圖5C，進行步驟s〇3〇，將-第 二電子元件330配置於第一介電層311上，且電性連接至 戶^對應的些接點阳。詳言之，可藉由覆晶接合技術⑽p ，b〇ndingtechnology)將第二電子元件33〇配置於第二 :人介電層遍上且電性連接至這些第二次接點遍。 以下將針對本發日^另—實施例之—種封裝結構的製 =方法作詳細㈣。請參考圖4、圖8與圖9,其中圖8 =本發明另實施例之—種封裝結構的製造方法的流程 ^而圖9繚tf圖8之步驟s〇2〇’的過程示意圖。本實施 ^之封裝結構的製造方法包括步驟8刪，、步驟s獅，與步 18 )59TW 21111twf.doc/e 驟S030’，其中步驟soio’與步驟S030，分別同於步驟s〇1〇 與步驟S030，故於此不再贅述。 本實施例之一種封裝結構的製造方法與上述實施例 之封裝結構的製造方法的主要不同之處在於，本實施例之 封裝結構的製造方法在步驟S020,中之製作電感元件314 與内連線315的同時，更包括提供一電阻組件316，並使 電阻組件316與電谷元件313相互堆疊而同時埋入於第一 介笔層311内，且電阻組件316也藉由内連線315電性連 • 接至所對應的這些接點312。在此必須說明的是，上述使 電阻組件316與電容元件313相互堆疊而同時埋入於第一 介電層/11内的方式可為先將電容元件313與電阻組件 316堆疊，再將堆疊後的電阻組件316與電容元件μ)埋 入於第一介電層311内。 請參考圖10A至10B，其繪示圖9之電阻組件的製造 方法的過程示意圖。電阻組件316的製造方法包括下列子 步驟。首先，請參考圖10A，提供一基板31如。接著，形 _ 成多個電極316c於基板316a上。接著，請參考圖1〇B， 形成-電阻薄膜316b於基板316a上，使得電阻薄膜3· 與這些電極316c電性連接。然後，形成-保護層316d於 基板W6a上，以覆蓋這些電極316c與電阻薄膜31肋。此 外，若有需要，則可於上述步驟後，將基板31如磨薄使得 電阻組件316的厚度符合設計需求。 以下將針對本發m摘之—種封裝結構的製 这方法作詳細。請參考圖4、圖丨丨與圖η，其中圖 19 200814268 59TW 21111twf.doc/e 11繪示本發明又-實_<—種封裝 流程圖，而圖12繪示圖u之步驟講，的過 本實施例之封裝結構的製造方法包括步驟s_n驟 S020”與步驟娜，，其中步驟誦，，與步驟_，，= 同於步驟S_與步驟_，故於此不再費述。刀 本實施例之-種封裝結構 之封裝結構的製造方法社要不同之處在於: =結構的製造方法在步驟咖 電= 内埋入一種被動元件，亦即電容元件313。 ^311 以下本發明之封訪構及錢造至少具有 Μ二Ϊ於ί發明之封裳結構的中間層結構不具有半導 體基材’因此巾間層結_厚度㈣且體龍小。 電子:件=3:::農電容元件較為鄰近第-時，其效能將有所提/ "電容70件作為_電容 舞的二本發明之封裳結構的電容元件内的第二介電 二==第二;元件的電容值較高。此外’ ，:生—===感 件配置，因的電感元件可圍繞電容元 , 日…構的厚度較薄且體積較小，並且中 間層”這些被動元件的整合密度較高。 於本發明之封裝結_製造方法可先完成電容 20 359TW 21111 twf.doc/e 200814268 元件的製作，再將其轅 封裝結構的製造方至弟1電相，因此本發明之 六與現有製程整合’且製造成本較低。 元件與電阻組件:的製造:法可先完成電容 電層内’因此本發明之穿轉貼至第-介 整合，且製造成本較低“構的仏方法可與現有製程 ，然本發明已以較佳實施纖露如上，然 限疋本發明，任柄拍p , “、、’、並非用Μ 發明之精神和二不 =本發明之保護範圍當視後附之㈣專利範_=者 【圖式簡單說明】 ® L習知之—種堆疊電路裝置的示。 圖21 會示習知之另一種堆疊電路裝置的=圖 圖3繪示本發明—實施例之一種封裝結構：圖： 圖4綠示本發明—實施例之-種難結圖。 的流程圖。 霉的製造方法 圖5A至圖5C输示本發明一實施例之封 方法的過程示意圖。衣〜構的製造 圖6A至圖6F繪示圖5A之電容元件的制生 程示意圖。 衣乂方法的過 圖7A至圖7C|會示圖5B之中間層結構的制 過程示意圖。 衣造方法的 圖叫示本發明另一實施例之一種 法的流程圖。 構的製： 21 200814268贿w 21111twf,doc/e 圖9!會示圖8之步驟震，的過程_。 圖1〇A至1购會示圖9之電阻!且件的製造方法的妙 示意圖。 圖11繪示本發明又一實施例之一種封裝結構的製造 方法的流程圖。 圖12繪示圖11之步驟s〇2〇，，的過程示意圖。 【主要元件符號說明】

100、200 :堆疊電路裴置 110、210 :晶片 112、132 :接墊 120 ' 220 ' 310 I中間層結構 130、230 ··基板 212、232 :電極 226 :絕緣膜 228 :半導體基材

229 :電路元件 300 :封裝結構 311 :第一介電層 311 a ·上表面 311 b ·下表面 311c :第一次介電層 311d :第二次介電層 312 :接點 312a :第一次接點 22 200814268t59TW 21111twf.doc/e 312b :第二次接點 313 :電容元件 313a :導電層 313b :第二介電層 313c :阻絕層 314 :電感元件 315 :内連線 315a :第一次内連線 315b ··第二次内連線 316 :電阻組件 316a ··基板 316b :電阻薄膜 316c :電極 316d :保護層 320 :第一電子元件 330 :第二電子元件 D :介電材料 E :電極層 Μ:金屬薄膜 23

Claims (1)

1. 200814268 )59TW 211!ltwf.doc/e 十、申請專利範圍： 1·一種封裝結構，包括·· 一中間層結構，包括： 一第一介電層； 多個接點，配置於該第-介電層的上下表面· 元株:件，埋入於該第-介電層内，且該電容 導電層以及位於該些導電層之間的—第I 一内連線，埋入於該第一介電 件藉由該内連線電性連接至所對庫^兮，“电容元 一第一電子元件與一===:=二 間層並電性連接至所對中 2.如申明專利關第丨項所述之龍 -介電層的介電常數小於該第二介;^電數〆 心申if利範圍第1項所述‘ 包感兀件，其埋入於該第一介電層内。 感元==項所述之_結構，其中該電 容元專=圍第1項所述之封裝結構，其中該電 絕層’其配置於該些導電層其中之-與 二介=專質所述-封裝結構，其中該第 24 200814268〇59TW 21111twf.doc/e 8.如申請專利範圍第7項所述 二介電層的材質包括鈦酸鋇或鈦_。衣、、、°構’其中該第 =如申請專利_第i項所述之縣 — 一介電層的材質包括苯環丁職聚亞中該弟 10·如申請專利範圍第丨項所述之 間層結構更包括-電阻組件，其埋 該中 並與該電容it件相互堆疊，且該電 介電層内， 性連接至所對應的該些接點。 错由該内連線電 11·如申請專利範圍第1〇項所述之 電阻組件包括： τ衣、、、吉構，其中該 一基板；以及 線。電阻賴’配置於該基板上，並電性連接至該内連 12. 如申請專利範圍第u 電阻組件更包括·· &之叫結構，其中該 多個電極，配置於該基板上，而 些電極連接至該内連線；以及 是經由該 一保護層，配置於該基板上，並 些電極。 该電阻薄膜與該 13. 如申請專利範圍第u項所述之封 基板的材質為陶瓷。 衣、、'吉構，其中該 K如巾請專職圍第w所述之 一電子7L件為半導體晶片或半導體晶圓。〜f’其中該第 15.如中請專利範圍第丨項所述 二電子元件轉導體⑼或半㈣_ '、、。構，其中該第 25 200814268麵 21111twf.doc/e 16·—種封裝結構的製造方法，包括： 製作一電容元件； 藉由增層法於-第一電子元件上形成+ t電層内製作一内連線，以及在該第-二 =曰^ 作多個接點，且在製作該内連線的同 犄，將該電容元件埋人於料—介電

   件藉由該魄線紐連接至所對應的該些接點 將一第二電子元件配置於該第一介 接至所對應_些接點。 ^中請專利範圍第16項所述之封裝結構的製造方 法Ί錢容7L件包括兩導電層以及位於該些導電層之 間：一”包層’且該第一介電層的介電常數小於該第 二介電層的介電常數。 、18·如申明專利範圍帛項所述之封裝結構的製造方 法二其中在製作該内連線的同時，更包括製作-電感元件， 使得該電感元件藉由該内連線電性連接至所對應的該些接

   點0 、19.如中請糊18項之封裝結構的製造方 法其中該電感元件圍繞該電容元件配置。 、20.如申請專利範圍第16項所述之封裝結構的製造方 法，其中製作該電容元件的方法包括： 提供一金屬薄膜； 在該金屬薄獏上塗佈一介電材料；以及 在s亥介電材料上形成一電極層。 26 20081426&59TW 211Iltwf.doc/( 21.如申請專·園第2q項所述之 法’其中該介電材料包翻錢料。 法：二=f4:r 行熱處理。 材科之後’更包括對該介電材料進 法，=1=11第2G項所狀縣結構的製造方 形成佈錯妹料之前，更包括在該金屬薄膜上

   法第2g項崎之縣_製造方 元件裁切ί特極層之後’更包括將所完成的該電容 、本，=11 糊範㈣2G項所述之縣結構的製造方 ^ ，、中將。乂电谷兀件埋入該第一介電層後，更包括對兮 電容元件進行_，以定義出電容面積。^括對該 > 請圍第16賴叙縣_的製造方

   内連線關時，更包括提供-電阻組件， 並使該電隨件触餘元件相互堆“同時埋入於該第 電阻組件也藉由該内連―^^^ 、27·如申請專利範圍第26項所述之封裝結構的製造方 ^，其中包括先將該電容元件與該電阻組件堆疊，再將 S後的該電阻組件與該電容元件埋入於該第一介電層内。 28·如申請專利範圍第26項所述之封裝結構的製造方 去，其中製作該電阻組件的方法包括： σ 27 200814268 )59TW 21111 twf.doc/e 提供一基板；以及 形成一電阻薄膜於該基板上。 法，範料28項所述之封裝結構的製造方 ，、中衣作及黾阻組件的方法更包括·· 極電織板上，餅辦_酸該些電 薄膜形成—保護層於該基板上，以覆蓋該些電極與該電阻 法，im利範圍第16項所述之封裝結構的製造方 &如申二元件為半導體晶片解導體晶圓。 %子元件為半導體晶片或半導體晶圓。 28