JP2002110865A - 回路装置 - Google Patents
回路装置Info
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- JP2002110865A JP2002110865A JP2000295230A JP2000295230A JP2002110865A JP 2002110865 A JP2002110865 A JP 2002110865A JP 2000295230 A JP2000295230 A JP 2000295230A JP 2000295230 A JP2000295230 A JP 2000295230A JP 2002110865 A JP2002110865 A JP 2002110865A
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- JP
- Japan
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- terminal
- interposer
- substrate
- semiconductor
- circuit
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- H10W44/20—
-
- H10W90/401—
-
- H10W72/07251—
-
- H10W72/20—
-
- H10W72/90—
-
- H10W72/9415—
-
- H10W72/9445—
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- Semiconductor Integrated Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路チップの負担を低減すること
が可能な回路装置を提供する。 【解決手段】 主面上に第１の端子１１が形成されたベ
ース基板１０と、ベース基板の主面に対向する面上に第
２の端子２１が形成された半導体集積回路チップ２０
と、ベース基板と半導体集積回路チップとの間に設けら
れ、第１の端子と第２の端子とを接続するためのインタ
ーポーザー３０とを備えた回路装置であって、インター
ポーザーは半導体基板を用いて形成され、該半導体基板
には少なくとも半導体能動素子が形成されている。
が可能な回路装置を提供する。 【解決手段】 主面上に第１の端子１１が形成されたベ
ース基板１０と、ベース基板の主面に対向する面上に第
２の端子２１が形成された半導体集積回路チップ２０
と、ベース基板と半導体集積回路チップとの間に設けら
れ、第１の端子と第２の端子とを接続するためのインタ
ーポーザー３０とを備えた回路装置であって、インター
ポーザーは半導体基板を用いて形成され、該半導体基板
には少なくとも半導体能動素子が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、回路装置に関す
る。
る。
【０００２】
【従来の技術】高速、高集積ＬＳＩ（例えば、ＡＳＩ
Ｃ）では、チップ面積が大きくなり、信号遅延が深刻な
問題となるため、例えば信号の遅延やタイミングのずれ
を制御するリピータ等の回路をチップ内に組み込んでい
る。しかしながら、リピータにはトランジスタ等の能動
素子が必要となるため、チップ面積が増大し、それによ
って信号の遅延等がさらに増大するといった問題が生じ
る。
Ｃ）では、チップ面積が大きくなり、信号遅延が深刻な
問題となるため、例えば信号の遅延やタイミングのずれ
を制御するリピータ等の回路をチップ内に組み込んでい
る。しかしながら、リピータにはトランジスタ等の能動
素子が必要となるため、チップ面積が増大し、それによ
って信号の遅延等がさらに増大するといった問題が生じ
る。
【０００３】また、高速、高集積ＬＳＩに対し、高速信
号の波形やタイミングを評価する場合、一般にＬＳＩの
端子数が多く狭ピッチであることから、評価用のアナラ
イザとの間でインピーダンス整合をはかってロスのない
正確な評価を行うことは容易ではない。
号の波形やタイミングを評価する場合、一般にＬＳＩの
端子数が多く狭ピッチであることから、評価用のアナラ
イザとの間でインピーダンス整合をはかってロスのない
正確な評価を行うことは容易ではない。
【０００４】
【発明が解決しようとする課題】このように、高速、高
集積の半導体集積回路チップ（ＬＳＩチップ）では、信
号遅延を制御するために、リピータ等の回路をチップ内
に組み込むが、チップ面積の増大等、ＬＳＩチップの負
担が大きくなるといった問題があった。また、高速、高
集積の半導体集積回路基板（ＬＳＩ基板）を評価する場
合にも、ロスのない正確な評価を行うことが困難である
といった問題があった。
集積の半導体集積回路チップ（ＬＳＩチップ）では、信
号遅延を制御するために、リピータ等の回路をチップ内
に組み込むが、チップ面積の増大等、ＬＳＩチップの負
担が大きくなるといった問題があった。また、高速、高
集積の半導体集積回路基板（ＬＳＩ基板）を評価する場
合にも、ロスのない正確な評価を行うことが困難である
といった問題があった。
【０００５】本発明は上記従来の課題に対してなされた
ものであり、半導体集積回路チップの負担を低減するこ
とが可能な回路装置を提供すること、並びに、半導体集
積回路基板に対してロスのない正確な評価を行うことが
可能な回路装置を提供することを目的としている。
ものであり、半導体集積回路チップの負担を低減するこ
とが可能な回路装置を提供すること、並びに、半導体集
積回路基板に対してロスのない正確な評価を行うことが
可能な回路装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係る回路装置
は、主面上に第１の端子が形成されたベース基板と、前
記ベース基板の主面に対向する面上に第２の端子が形成
された半導体集積回路チップと、前記ベース基板と前記
半導体集積回路チップとの間に設けられ、前記第１の端
子と前記第２の端子とを接続するためのインターポーザ
ーとを備えた回路装置であって、前記インターポーザー
は半導体基板を用いて形成され、該半導体基板には少な
くとも半導体能動素子が形成されていることを特徴とす
る。
は、主面上に第１の端子が形成されたベース基板と、前
記ベース基板の主面に対向する面上に第２の端子が形成
された半導体集積回路チップと、前記ベース基板と前記
半導体集積回路チップとの間に設けられ、前記第１の端
子と前記第２の端子とを接続するためのインターポーザ
ーとを備えた回路装置であって、前記インターポーザー
は半導体基板を用いて形成され、該半導体基板には少な
くとも半導体能動素子が形成されていることを特徴とす
る。
【０００７】また、本発明に係る回路装置は、主面上に
第１の端子が形成されたベース基板と、前記ベース基板
の主面側に形成され、前記第１の端子と評価対象となる
半導体集積回路基板上に形成された第２の端子とを接続
するためのインターポーザーとを備えた回路装置であっ
て、前記インターポーザーは半導体基板を用いて形成さ
れ、該半導体基板には、前記半導体集積回路基板の評価
を行うための、少なくとも半導体能動素子を含む回路部
が形成されていることを特徴とする。
第１の端子が形成されたベース基板と、前記ベース基板
の主面側に形成され、前記第１の端子と評価対象となる
半導体集積回路基板上に形成された第２の端子とを接続
するためのインターポーザーとを備えた回路装置であっ
て、前記インターポーザーは半導体基板を用いて形成さ
れ、該半導体基板には、前記半導体集積回路基板の評価
を行うための、少なくとも半導体能動素子を含む回路部
が形成されていることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【０００９】（実施形態１）図１は、本発明の第１の実
施形態の構成例を模式的に示した図である。
施形態の構成例を模式的に示した図である。
【００１０】ベース基板１０（マザーボード等）とＬＳ
Ｉチップ２０（半導体集積回路チップ）との間には、ベ
ース基板１０の対向面上に形成された端子１１と、ＬＳ
Ｉチップ２０の対向面上に形成された端子２１とを接続
するためのインターポーザー３０が配置されている。こ
のインターポーザー３０は、シリコン基板等の半導体基
板を用いて作製されており、後述するように種々の回路
要素が形成されている。ベース基板１０とインターポー
ザー３０との間は、ＢＧＡ等の導電性接続部４０によっ
て接続されている。
Ｉチップ２０（半導体集積回路チップ）との間には、ベ
ース基板１０の対向面上に形成された端子１１と、ＬＳ
Ｉチップ２０の対向面上に形成された端子２１とを接続
するためのインターポーザー３０が配置されている。こ
のインターポーザー３０は、シリコン基板等の半導体基
板を用いて作製されており、後述するように種々の回路
要素が形成されている。ベース基板１０とインターポー
ザー３０との間は、ＢＧＡ等の導電性接続部４０によっ
て接続されている。
【００１１】図２は、インターポーザー３０の外観及び
ＬＳＩチップ２０の外観を示した斜視図である。
ＬＳＩチップ２０の外観を示した斜視図である。
【００１２】インターポーザー３０には、端子３１及び
スルーホール導電部３２が形成されており、端子３１は
ＬＳＩチップ２０の端子２１とバンプ２２を介して接続
され、スルーホール導電部３２は図１に示したベース基
板１０の端子１１と導電性接続部４０を介して接続され
る。
スルーホール導電部３２が形成されており、端子３１は
ＬＳＩチップ２０の端子２１とバンプ２２を介して接続
され、スルーホール導電部３２は図１に示したベース基
板１０の端子１１と導電性接続部４０を介して接続され
る。
【００１３】図３は、図１及び図２に示したインターポ
ーザー３０の詳細な断面構成（図２のＡ−Ａ’に沿った
断面構成）を示した図である。
ーザー３０の詳細な断面構成（図２のＡ−Ａ’に沿った
断面構成）を示した図である。
【００１４】インターポーザー３０には、上述した端子
３１及びスルーホール導電部３２の他、種々の回路要素
が形成されている。すなわち、インターポーザー３０の
半導体基板本体３０ａ上にはトランジスタ等の半導体能
動素子３３が形成されており、この半導体能動素子３３
は配線３３ａによって端子３１やスルーホール導電部３
２に接続されている。また、半導体基板本体３０ａ上に
形成された絶縁膜３４の部分には、抵抗素子３５、キャ
パシタ素子３６及びスパイラル状のインダクタ素子３７
といった受動素子が形成され、これらも配線によって端
子３１やスルーホール導電部３２に接続されている。さ
らに、半導体能動素子３３、抵抗素子３５、キャパシタ
素子３６及びインダクタ素子３７の相互間も配線によっ
て接続されている。
３１及びスルーホール導電部３２の他、種々の回路要素
が形成されている。すなわち、インターポーザー３０の
半導体基板本体３０ａ上にはトランジスタ等の半導体能
動素子３３が形成されており、この半導体能動素子３３
は配線３３ａによって端子３１やスルーホール導電部３
２に接続されている。また、半導体基板本体３０ａ上に
形成された絶縁膜３４の部分には、抵抗素子３５、キャ
パシタ素子３６及びスパイラル状のインダクタ素子３７
といった受動素子が形成され、これらも配線によって端
子３１やスルーホール導電部３２に接続されている。さ
らに、半導体能動素子３３、抵抗素子３５、キャパシタ
素子３６及びインダクタ素子３７の相互間も配線によっ
て接続されている。
【００１５】このように、インターポーザー３０には、
種々の回路要素が形成されており、これらの回路要素に
よってリピータ等の回路が構成されている。リピータ等
の回路をインターポーザー３０内に形成することによ
り、ＬＳＩチップ２０内にリピータ等を内蔵する必要が
ないため、ＬＳＩチップの面積が低減されてＬＳＩチッ
プの負担が減るとともに、ＬＳＩチップの面積低減効果
によってＬＳＩチップ内の信号遅延等の問題を緩和する
ことができる。
種々の回路要素が形成されており、これらの回路要素に
よってリピータ等の回路が構成されている。リピータ等
の回路をインターポーザー３０内に形成することによ
り、ＬＳＩチップ２０内にリピータ等を内蔵する必要が
ないため、ＬＳＩチップの面積が低減されてＬＳＩチッ
プの負担が減るとともに、ＬＳＩチップの面積低減効果
によってＬＳＩチップ内の信号遅延等の問題を緩和する
ことができる。
【００１６】（実施形態２）図４は、本発明の第２の実
施形態の構成例を模式的に示した図である。本例は、評
価用のＬＳＩが複数形成されたＬＳＩウエハ１２０（半
導体集積回路基板）の評価（測定）を行うものである
が、ベース基板１１０に外部評価装置を接続する他、イ
ンターポーザー１３０内に評価用の回路部を設けてい
る。
施形態の構成例を模式的に示した図である。本例は、評
価用のＬＳＩが複数形成されたＬＳＩウエハ１２０（半
導体集積回路基板）の評価（測定）を行うものである
が、ベース基板１１０に外部評価装置を接続する他、イ
ンターポーザー１３０内に評価用の回路部を設けてい
る。
【００１７】ベース基板１１０の対向面側には、ベース
基板１１０の端子１１１と、ＬＳＩウエハ１２０の対向
面上に形成された端子１２１とを接続するためのインタ
ーポーザー１３０が配置されている。このインターポー
ザー１３０は、シリコン基板等の半導体基板を用いて作
製されており、後述するように種々の回路要素が形成さ
れている。ベース基板１１０とインターポーザー１３０
との間は、ＢＧＡ等の導電性接続部１４０によって接続
されており、インターポーザー１３０の対向面上にはＬ
ＳＩウエハ１２０との導通をとるために異方導電性のコ
ンタクト部（コンタクター１５０）が設けられている。
基板１１０の端子１１１と、ＬＳＩウエハ１２０の対向
面上に形成された端子１２１とを接続するためのインタ
ーポーザー１３０が配置されている。このインターポー
ザー１３０は、シリコン基板等の半導体基板を用いて作
製されており、後述するように種々の回路要素が形成さ
れている。ベース基板１１０とインターポーザー１３０
との間は、ＢＧＡ等の導電性接続部１４０によって接続
されており、インターポーザー１３０の対向面上にはＬ
ＳＩウエハ１２０との導通をとるために異方導電性のコ
ンタクト部（コンタクター１５０）が設けられている。
【００１８】図５は、主として図４に示したインターポ
ーザー１３０の詳細な断面構成を示した図である。
ーザー１３０の詳細な断面構成を示した図である。
【００１９】インターポーザー１３０には、端子１３１
及びスルーホール導電部１３２の他、種々の回路要素が
形成されている。すなわち、インターポーザー１３０の
半導体基板本体１３０ａ上にはトランジスタ等の半導体
能動素子によって構成された回路部１３３が形成されて
おり、この回路部１３３は絶縁膜１３４の部分に形成さ
れた配線１３３ａによって端子１３１やスルーホール導
電部１３２に接続されている。なお、回路部１３３に
は、半導体能動素子の他、抵抗素子、キャパシタ素子及
びインダクタ素子等の受動素子が形成されていてもよ
い。
及びスルーホール導電部１３２の他、種々の回路要素が
形成されている。すなわち、インターポーザー１３０の
半導体基板本体１３０ａ上にはトランジスタ等の半導体
能動素子によって構成された回路部１３３が形成されて
おり、この回路部１３３は絶縁膜１３４の部分に形成さ
れた配線１３３ａによって端子１３１やスルーホール導
電部１３２に接続されている。なお、回路部１３３に
は、半導体能動素子の他、抵抗素子、キャパシタ素子及
びインダクタ素子等の受動素子が形成されていてもよ
い。
【００２０】回路部１３３は、主としてＬＳＩウエハ１
２０に形成されたＬＳＩの評価を行うための評価用回路
として機能するものであり、例えばシグナルジェネレー
タ、周波数メータ、オシレーター等のＬＳＩを評価する
ための回路が形成されている。このように、インターポ
ーザー１３０内に評価用の回路部１３３を形成すること
により、評価機能の一部をインターポーザー１３０内の
回路部１３３に持たせることができ、ＬＳＩの端子数が
多くても、高速信号の波形やタイミングに関してロスの
ない正確な評価を容易に行うができる。
２０に形成されたＬＳＩの評価を行うための評価用回路
として機能するものであり、例えばシグナルジェネレー
タ、周波数メータ、オシレーター等のＬＳＩを評価する
ための回路が形成されている。このように、インターポ
ーザー１３０内に評価用の回路部１３３を形成すること
により、評価機能の一部をインターポーザー１３０内の
回路部１３３に持たせることができ、ＬＳＩの端子数が
多くても、高速信号の波形やタイミングに関してロスの
ない正確な評価を容易に行うができる。
【００２１】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００２２】
【発明の効果】本発明によれば、インターポーザーを半
導体基板を用いて形成し、該半導体基板に半導体能動素
子を形成するようにしたので、半導体集積回路チップの
負担を低減することが可能となる。また、本発明によれ
ば、インターポーザーを半導体基板を用いて形成し、該
半導体基板に半導体集積回路基板の評価を行うための回
路部を形成するようにしたので、半導体集積回路基板に
対してロスのない正確な評価を行うことが可能となる。
導体基板を用いて形成し、該半導体基板に半導体能動素
子を形成するようにしたので、半導体集積回路チップの
負担を低減することが可能となる。また、本発明によれ
ば、インターポーザーを半導体基板を用いて形成し、該
半導体基板に半導体集積回路基板の評価を行うための回
路部を形成するようにしたので、半導体集積回路基板に
対してロスのない正確な評価を行うことが可能となる。
【図１】本発明の第１の実施形態の構成例を模式的に示
した図。
した図。
【図２】本発明の第１の実施形態に係り、インターポー
ザー及びＬＳＩチップの外観を示した斜視図。
ザー及びＬＳＩチップの外観を示した斜視図。
【図３】本発明の第１の実施形態に係り、インターポー
ザーの詳細な断面構成を示した図。
ザーの詳細な断面構成を示した図。
【図４】本発明の第２の実施形態の構成例を模式的に示
した図。
した図。
【図５】本発明の第２の実施形態に係り、インターポー
ザー等の詳細な断面構成を示した図。
ザー等の詳細な断面構成を示した図。
１０、１１０…ベース基板 １１、１１１…ベース基板の端子 ２０…ＬＳＩチップ ２１…ＬＳＩチップの端子 ２２…バンプ ３０、１３０…インターポーザー ３０ａ、１３０ａ…半導体基板本体 ３１、１３１…インターポーザーの端子 ３２、１３２…スルーホール導電部 ３３…半導体能動素子 ３３ａ、１３３ａ…配線 ３４、１３４…絶縁膜 ３５…抵抗素子 ３６…キャパシタ素子 ３７…インダクタ素子 ４０、１４０…導電性接続部 １２０…ＬＳＩウエハ １２１…ＬＳＩウエハの端子 １３３…回路部 １５０…コンタクター
Claims (2)
- 【請求項１】主面上に第１の端子が形成されたベース基
板と、 前記ベース基板の主面に対向する面上に第２の端子が形
成された半導体集積回路チップと、 前記ベース基板と前記半導体集積回路チップとの間に設
けられ、前記第１の端子と前記第２の端子とを接続する
ためのインターポーザーとを備えた回路装置であって、 前記インターポーザーは半導体基板を用いて形成され、
該半導体基板には少なくとも半導体能動素子が形成され
ていることを特徴とする回路装置。 - 【請求項２】主面上に第１の端子が形成されたベース基
板と、 前記ベース基板の主面側に形成され、前記第１の端子と
評価対象となる半導体集積回路基板上に形成された第２
の端子とを接続するためのインターポーザーとを備えた
回路装置であって、 前記インターポーザーは半導体基板を用いて形成され、
該半導体基板には、前記半導体集積回路基板の評価を行
うための、少なくとも半導体能動素子を含む回路部が形
成されていることを特徴とする回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295230A JP2002110865A (ja) | 2000-09-27 | 2000-09-27 | 回路装置 |
| US09/957,510 US6614106B2 (en) | 2000-09-27 | 2001-09-21 | Stacked circuit device and method for evaluating an integrated circuit substrate using the stacked circuit device |
| TW090123478A TW538511B (en) | 2000-09-27 | 2001-09-24 | Stacked circuit device and method for evaluating an integrated circuit substrate using the stacked circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295230A JP2002110865A (ja) | 2000-09-27 | 2000-09-27 | 回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110865A true JP2002110865A (ja) | 2002-04-12 |
| JP2002110865A5 JP2002110865A5 (ja) | 2005-06-16 |
Family
ID=18777689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000295230A Pending JP2002110865A (ja) | 2000-09-27 | 2000-09-27 | 回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6614106B2 (ja) |
| JP (1) | JP2002110865A (ja) |
| TW (1) | TW538511B (ja) |
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| US7095112B2 (en) | 2002-09-19 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device, semiconductor package member, and semiconductor device manufacturing method |
| JP2007123520A (ja) * | 2005-10-27 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 積層型半導体モジュール |
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| US20030150640A1 (en) * | 2002-02-14 | 2003-08-14 | Crippen Warren Stuart | Silicon space transformer and method of manufacturing same |
| US20040084766A1 (en) * | 2002-10-30 | 2004-05-06 | Pei-Ying Shieh | System-in-a-package device |
| JP2004327951A (ja) * | 2003-03-06 | 2004-11-18 | Shinko Electric Ind Co Ltd | 半導体装置 |
| US7566960B1 (en) | 2003-10-31 | 2009-07-28 | Xilinx, Inc. | Interposing structure |
| US7060601B2 (en) * | 2003-12-17 | 2006-06-13 | Tru-Si Technologies, Inc. | Packaging substrates for integrated circuits and soldering methods |
| US7049170B2 (en) * | 2003-12-17 | 2006-05-23 | Tru-Si Technologies, Inc. | Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities |
| JP4377269B2 (ja) * | 2004-03-19 | 2009-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
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