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TW200807982A - Software parameterizable control blocks for use in physical layer processing - Google Patents

Software parameterizable control blocks for use in physical layer processing Download PDF

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TW200807982A
TW200807982A TW096109403A TW96109403A TW200807982A TW 200807982 A TW200807982 A TW 200807982A TW 096109403 A TW096109403 A TW 096109403A TW 96109403 A TW96109403 A TW 96109403A TW 200807982 A TW200807982 A TW 200807982A
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TW
Taiwan
Prior art keywords
transmission
channel
wireless
processor
block
Prior art date
Application number
TW096109403A
Other languages
English (en)
Inventor
Edward L Hepler
Michael F Starsinic
David S Bass
Binish P Desai
Alan M Levi
W Mcclellan George
R Castor Douglas
Original Assignee
Interdigital Tech Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Description

200807982 九、發明說明： 【發明所屬之技術領域】 本發明大致上係關於無線通信系統。尤其是，本發明係指在 此種系統之實體層(physical layer)之資料處理。 【先前技術】 在無線通仏系統中，從網路所接收之資料被格式化以便在無 線介面上傳輸。相反地，在無線介面上接收的資料被處理以復原 δ亥原始的網路資料。此資料的處理被稱為實體層處理。 在實體層處理資料是一種無線通信系統中的複合(⑺吨㈣處 理。圖一係第三代合作計劃（third generati〇n partnership project，3GPP)之寬頻分碼多重存取(wideband code division multiple access，W_CDMA)的分時雙工(time — d_x，t_ 模式的實體層處理德念酬。域縣示在傳齡。於一類比 逆向方式中，此資料在接收器被處理。然而，在接收器之實體層 處理的-個差異在於減H通f處理使處理需求變複雜的軟符元 Mt symbol)。圖一也關於W_CDMA之分頻雙工(知― duplex，TDD)模式之向上鏈結(uplink)。然而，每一方塊所使用的參 數因TDD與FDD而有不同。 傳輸用之傳輸區塊經由無線介面到達。此傳輸區塊以傳輸區 塊集合的集合到達。此等區塊在特定的時間間隔内被接收，已知 為傳輸時間間隔(transmissi〇n time interyal, ττ幻。對tdd模式與 =模式而言’可能的TIT長度為1〇ms2〇ms，4〇ms以及8〇咖了 ’、別對應1，2,4及8無線框(frame)。一循環剩餘碼 6 200807982 ¥ redundancy code，CRC)附加區塊42附加CRC位元至每一傳輸區 塊。此CRC位元係為接收器之誤差偵測所使用。此CRC位元長 度從較高層被發出信號。 此傳輸區塊(TrBlks)被TrBlk連結/碼區塊區段方塊44依序連 結。如果被連結區塊的位元數目大於一碼區塊所能允許的最大尺 寸，此連結的區塊被區段。一頻道編碼方塊46對此等碼區塊編碼， 例如使用迴旋編碼（convolutional coding)，渦輪編碼（turb〇 coding)。在編碼之後，此等碼區塊被連結在一起。如果被連結的 碼區塊被能被分為相等長度的最小數目區段(訊框），則由無線訊框 區段方塊50猎由連結額外的任意位元而執行無線訊框等化。 一第一交錯器(interlever)48使所有被連結的資料交錯。接著， 交錯的資料被無線訊框區段方塊50分為無線訊框區段。一速率匹 配方塊52消除或重覆位元。此消除及重覆確保在實體層上傳輸的 資料等於該頻道用之最大位元速率。每一傳輸頻道(TrCH)之速率 匹配屬性由較高層發出信號。 此TrCH多工方塊54接收每一頻道之一訊框的資料。每一 …TrCH所接收的資料被連續多路傳輸至一碼合成傳輸頻道(c〇ded composite transport channel, CCTrCH) ° 一貫體頻道區段方塊58對應該多路傳輸的資料至實體層。一 务·~父錯裔60在整個無線框或母一時槽上交錯擾亂資料 (scramble data)。在第二次交錯之後，被交錯的資料被區分至實體 頻道内的區段’由實體頻道對應方塊62在空氣介面上傳輸。 每一實體頻道之資料使用個別的碼由一展開方塊64而被展 開。被展開的S料使用擾亂方塊66以和基地台相關的一個碼而被 7 200807982 擾薄L母個所產生的擾亂晶片（此也)由一脈波成形濾波器關形成 脈波形狀。頻率校正方塊7〇調整所產生信號的頻率。此頻率校正 的仏5虎經由無線介面被幅射。 對同樣如圖一所示之FDD向下鏈結(downlink)模式而言，此 處理以概念上類似的方法被執行。然而，仍有—些不同。在簡 向下鏈結中，速率匹配係於頻道編碼之後由一速率匹配方塊^執 行三因此，，並未執行無線訊框等化。為支持不連續的傳輸，在第 一交錯之前由一第一 DTX指示方塊72插入第一不連續傳輸 (disconnection transmission，DTX)指示，並由一第二 DTX 指示方 塊74在實體頻道對應之前插入一第二1)1^指示。 執行貫體層處理狀二方法，—種是以軟體為基礎之方法， 以及二種以硬體為基礎之綠。在錄體絲礎的方法中，大部 t的實處理係錄錄行。崎體為基翻方法允許很大的 彈性。實體層處理的參數可以簡單地由軟體版本來修改。 以軟體為基礎《方法的缺點在於：1)軟體處理器，例如微處理 u 製化解決方案高的功率，以及2)可能需要許 夕處理裔以執仃所有需要的功能。 以硬體為基礎之解決方法允許所需總晶片區域的降低以及降 低的功率消耗。蚊觀的硬體謂及裝配赶龍處理中較好 的效率而此種方法降低設計的彈性。實體層處理之再裝配 (reconfiguration)受限於初始設計中所存在的參數。 因此’希望具有允許較高處理速度及雜的實體層處理。 【發明内容】 8 200807982 -種於無線通訊系統巾使狀實體層傳輸合成處理系統。提 供複數相互連接的處理區塊。這些區塊由一讀取匯流排，一寫入 匯流排以及-控制匯流排連接。這些區塊包括_傳輸頻道處理區 塊，一合成頻it處理區塊以及一晶片速率_ρ咖德理區塊。這 些區塊中至少有二區塊能夠處理複數無線格式的資料。第一參數 集合為特疋無線模式被寫人程式至區塊巾。這些區塊被操作以處 理特定無線格式模式中之資料。 【實施方式】
、本發明將參照所附圖式而被描述，其中自始至終相同的標號 代表相同的元件雖然實體層的處理主要結合3Gpp之tdd及FDD 之較佳實施而被描述。此實體層處理可應用於其它系統，例如分 時同步分碼多重存取(time Synchr_s _ __ __ access’ TD-SCDMA)，TSM，CDMA200 以及其它系統。
車义佳貫體層架構300之概述說明於圖二。此實體層可被用於 無線通k系統之基地台/點B或一使用者設備。此較佳結構允許在 v , &越不同無線環境之實體層處理設計的彈性，例如所提出之3GPP W_CDMA系統之TDDJFDD模式及GSM 〇 方塊301，303,305,307,309及311表示-套利用可改變參數之 車人體的内肷處理器，已知為虛擬電路(virtualcircuit，VCs)。一接收 晶片速率處理器301連接至一資料讀取匯流排，一資料寫入匯流 排以及一控制匯流排，這三者以下稱為系統匯流排3〇2。該接收合 成頻道處理器303方塊及接收傳輸頻道處理器3〇5方塊也可被連 接至系統匯流排302。此外，此二方塊也具有對接收傳輸頻道處理 裔305報告那一資料區塊已為傳輸頻道處理準備完成之連續數目 9 200807982 匯流排。發射傳輸頻道處理器307，傳輸合成頻道處理器3〇9以及 傳輸晶片速率處理器311方塊被連接至系統匯流排搬。共用記憶 體/共用記憶體裁決器(SMA)315方塊被連接至系統匯流排3〇2及 控制處理器313方塊。於較佳實施例中，方塊的功能被設計以便 用來執行3GPP之TDD或FDD或二者之實體層處理，雖然在其 它設計中，其它實體層處理方法也可被方塊執行。 控制處理态313經由SMA315經由共用記憶體314中之控制 2列與處理方塊通信。控制處理器313放置設定及控制資料至特 疋共用記憶體區域内以做為每一控制方塊之資料暫存器。此共用 記憶體也被當成資料區塊放置維持器以傳輸處理區塊中的資料。 攻可藉由於區塊中傳輸資料之鏈結表，以每一區塊之最後元件為 :一資料區塊之一位址或資料結束之指標，來達成。此技術降低 實體層處理器中的緩衝。此控制處理器313可為一先進 處理器。或可為任合嵌入式處理器(embeddedpiOeess啲。 用。己隐體裁決器315係僅為虛擬電路circuit, VC)的 硬體，用以控制由主要VCs及控制處理器313所共用之記憶體。 SMA單元包含允許所有VCs及處理器有效率地共用此記憶體所需 之位址暫存器及排序邏輯。此SMA在每一時脈週期中接受一要求 至其管線❻iPeline)中，假如有等待處理(pending)之要求的話。此 SMA位址產生器為每一包含將於該頻道被處理之下一記憶體存取 用之位址的SMA頻道維持一暫存器。這些暫存器必需被重設至將 被存取之記憶體之記憶體位址。每一位址暫存器具有由軟體配 置，以便指示在每次存取之後一位址指標是否將增加或減少之一 相關的控制位元。 200807982 至要記憶體頻道的難:〗)讀取親資料從共用記憶體傳輸 ^的早心2憤人頻道龍從要求單元傳輸至該共料 二及3)控制頻道(特別讀取頻道)支援關於—正常讀取頻道及 自：ί::存取，讀取存取二種型態。負载存取係用以傳輸來 自，、用咖體之-記賴指標至SMA之—位 一有效率的鏈結表的實施。 母-硬體讀被指定-或更多SMA頻道，且傳輸至記憶體及 == 勸峡—SMA頻紅之—雜授予交雜㈣誕e) 斤栓制。要求信號被排定優先次序以便保證在週期路徑中的即時 存，。一旦一要求進入管線中，相同的要求將不會被接受再次進 入管線中，直到此許可被傳送。 、當一接收晶片速率處理器301已完成其處理，其將傳送一要 求603至SMA。SMA315將排定要求603的優先次序並經由位址 暫存器601分派共用記憶體314之一記憶體位址。此sma隨後將 傳送一寫入許可6〇5至要求的來源，以開始資料傳輸。 種貫體層處理糸統之設計是處理3GPP系統之TDD或FDD 杈式或二者。於此種設計中，再參照圖一，不同的處理方塊被分 為三個一般處理，傳輸頻道處理400，合成頻道處理402以及晶片 速率處理404。合成頻道處理402在合成頻道上執行並於一訊框接 一訊框之基礎上執行，而晶片速率處理4〇4也於一時槽接一時槽 之基礎上執行。 如圖一之TDD及FDD鏈結處理所示，此傳輸頻道處理執行 CRC附加42 ’傳輸方塊連結44，頻道編碼46，無線訊框等化47， 第一交錯48及無線訊框區段50之功能。 200807982 對於FDD向下鏈結，傳輸頻道處理4〇〇包括CRC附加幻， 傳輸方塊連結44，頻道編碼46，速率匹配52，第一 DTX指示插 入72，第一交錯48，無線訊框區段5〇以及傳輸頻道多工54的功 能。應注意的是，在TDD模式中，解速率付e_rate)匹配52可於傳 輸器或合成處理器中執行。 對TDD模式及FDD模式向上鏈結而言，合成頻道處理402 執行速率匹配52，傳輸頻道多工54，實體頻道區段58，位元擾亂 55，第二交錯60以及實體頻道對應62的功能。對FDD向下鏈結 而言，合成頻道處理402執行第二DTX指示插入74，實體頻道區 段58,第二交錯器60以及實體頻道對應62之功能。對11：)1)模式 及FDD模式之向上鏈結及向下鏈結二者，晶片速率處理4〇4執行 擴展64，擾亂66，脈波成形濾波68以及頻率校正7〇之功能。 如圖一所示，較佳者，TDD及FDD處理4〇〇，4〇3由三區段 處理：1)一傳輸頻道處理401區段，2)一合成頻道處理4〇2區段， 以及3)—晶片速率處理403區段。 於圖二所示之較佳架構中，控制方塊為此傳送及接收之這些 區段的每一區段產生，共6個處理區塊(3個傳送及3個接收）。此 專控制區塊的運作被設定參數。因此，三個區塊運作的方式可藉 由軟體改變。這允許相同的硬體控制區塊在不同的無線環境中使 用。軟體係用來基於其所在之無線系統重新設定控制區塊的參數。 圖四表示控制方塊之彈性，能夠在3GPP FDD及TDD模式二 者中之處理的實體層處理器。此接收合成頻道處理器3〇3，接收傳 輪頻道處理器305，發射傳輸頻道處理器307，傳輸合成頻道處理 器309，控制處理器313(例如ARM，Dsp或msc處理器）以及共 12 200807982 用吕己憶體/SMA 315全部被使用，不論實體層處理器在tdD或FDD 模式中運作。然而，這些方塊之每一方塊的功能係依據實體層處 理益運作模式而被改變。因此，依據運作模式是否為TDD，FDD或 TSM，新的重新設定參數被傳送至允許模式改變的方塊。 因為在TDD及FDD中的傳輸格式不同，此實體層處理器具 有二傳輸方塊，一 TDD傳輸晶片速率處理器311以及一 FDD傳 輸晶片速率處理器306。同樣地，在接收端使用二接收器方塊，一 TDD晶片速率處理器301及一 FDD接收晶片處理器3〇4。TDD 曰曰片速率處理器301偵測TDD格式的信號，例如使用多使用者備 測裝置。FDD晶片速率處理器304偵測FDD格式信號，例如使用 把形接收器(Rake receiver)。 當此實體層處理器在TDD模式中運作，TDD晶片速率處理 器301及FDD傳輸晶片速率處理器311與其它6個共同使用的元 件一起被使用。當此實體層處理器在FDD模式中運作，接收 晶片處理器304及FDD傳輸晶片速率處理器3〇6與其它6個共同 使用的元件一起被使用。 既然TDD與FDD模式中僅有的硬體差異在於晶片速率接收 器301，304及傳輸器311，306，藉由實質上使用相同的硬體方塊， 可實施FDD，TDD或二者FDD.TDD實體層處理器。於一類比方式 中’此硬體方塊可為除了 3GPP之勸及咖模式以外的無線 系統所用。 、為實施僅執行TDD模式之實體層處理器，圖四之硬體方塊可 被使用而不而要FDD接收及傳輸晶片速率處理器綱及3〇6。相 反地，為實施僅執行咖模式之實體層處理器_之硬體方塊可 13 200807982 被使用而不需要TDD接收及傳輸晶片速率處理器3〇1及311。因 此，接收合成頻道處理器303，接收傳輸頻道處理器305，發射傳 輸頻道處理裔及傳輸合成頻道處理器307硬體實施可在不同的無 線環境中使用。 圖四說明一較佳之FDD模式使用者設備(UE)或基地台人點B 之硬體元件。應注意的是，細胞搜尋316僅為UEs而存在。信號 經由一天線317或使用者設備/點b之天線陣列接收。一处接收 器316產生被接收信號之同相及正交基頻樣本。 FDD接收晶片速率處理器3〇1包括細胞搜尋及耙形手指配置 器316，把形手才曰312及資料估計器314。此細胞搜尋及耙形手指 配置器316執行細胞選擇並配置所接收通信之路徑以識別耙形手 指(Rake fmgers)312之相位延遲。此耙形手指312收集被接收信號 之多路徑的能量此資料估計器314提供合成處理用之被接收信號 的軟符元。 接收合成頻道處理器308在資料估計器314所產生之軟符元 、 上執行合成處理。接收傳輸頻道處理器3〇7包括一解交錯器/解速 率匹配态52，一渦輪解碼器41，一腓特比解碼器（Viterbi d=〇rder)43以及一 CRC解碼器42。此解交錯器/解速率匹配器執 行第及第一父錯之逆轉以及速率匹配之逆轉。渦輪解碼器偵 貝J、、爲馬的仏號’而腓特比解碼器將迴旋編碼的信號C解碼。 解碼器42將被接收信號之CRCs解碼。在控制處理器、313及 315控制316的指揮下，網路資料使用勵接收晶片速率處理 3〇1，接收合成頻道處理器303以及傳輸頻道處理器3〇5從被接收 信號被復原。 14 200807982
或天線陣列經由無線介面發射。 在傳輸端，網路資料被發射傳輸頻道處王里哭3〇7， 道處理器猶以及FDD傳輸晶片速率處理器3ιι處理 圖六說明資料如何在共用記憶體314與傳輸用之合成方塊之 間雜。在接收時，此處理係於逆向執行。例如，如果時間傳輸 間隔(time transmission interval，TTI)被設定為 4，則有 4 個傳^ 塊TrBlk0-TrBlk3資料251_257將被處理。SMA 315將記憶體放置 於共用把憶體314之傳輸緩衝器、615巾。在每一訊框時間，其為 l〇ms，SMA 315傳輸資料區塊至傳輪頻道處理器3〇7，其中發生 CRC附件以及頻道編碼。當處理完成或大約即將完成時 移動被處理的資料區塊至共用記憶體314之第一交錯器緩衝器 267之中。因為TTI於本例中被設定為4〇ms，SMA 315每1〇ms 傳輸父錯器緩衝器267之四分之一（一訊框)至合成頻道處理器 309。在處理完成或即將大約完成之後，SMA315將結果放置於共 用記憶體314中之一實體頻道緩衝器269之中。資料的訊框價值 隨後經由SMA 315被傳輸至晶片速率處理器311。被處理的資料 經由無線介面被傳送至RP調變器而被發射。 圖七說明以上具有10毫秒長度訊框之傳輸處理用的管線時 序。二傳輸頻道及一相關的碼合成頻道被配置於訊框N-2 295，且 資料立即於頻道上被傳送。此傳輸訊框成份處理在框N-1296中的 資料並傳輸訊框N297中之晶片處理操作編碼合成傳輸頻道 15 200807982
Ll(CCTi€H__l)之第—空中(GveMhe ♦ 〇τα)訊框。每―水平區 人如目⑽甘 代表。在每一水平區域中之動作 性，如’當-處理器結束-處理碎時，其通知其它賴 因此後者可開始其處理工作。 匕处里益 在時間Ν·2 295 ’配置傳輸頻道1訊息由傳輸訊框軟體彻接 收。除了配置CCTrCH頻道1搬，配置傳輸頻道2彻訊息 輸訊框，體接收。傳輸頻道1條之傳輸資料及傳輸頻道—2術 之傳輸資料被傳輸訊框軟體接收。 一 在時間N-1 296，新的配置被合併至主動資料庫4〇9中 輸訊框軟體將傳輸猶丨狀控樞塊寫人共耽舰，然後告 訴發射傳輸處理器開始處理4n。此傳輸訊框軟體將傳輸頻道口2 用之控制區塊寫人共用記_，織連結此新控悔塊至傳輸頻 道1之共用記憶體’或告訴發射傳輸處理器開始處理413。此傳輸 訊框軟體將CCTiChl讀輸合餘幅塊寫碌醜憶體，並= 訴傳輸合成處理器開始處理415。此傳輸晶片軟體將訊框n之^ 槽1的控制區塊寫入共用記憶體。 、 在時間N 297，傳輸晶片軟體將訊框N之時槽2的控制區塊 寫入共用記憶體419。此傳輸訊框軟體開始將CCTrChl之傳輸合 成控制區塊寫人制記憶體，並告訴傳輸合成處理器開始^ 421。此傳輸晶片軟體中斷傳輸訊框軟體並將訊框N之時槽2的控 制區塊寫入共用記憶體423。此傳輸訊框軟體完成CCTrC9hi之^ 輸合成控繼塊至翻記憶_寫人並告訴傳輸合成處理器開始 16 200807982 處理425。 讀取傳輸頻道1之傳輸資料並輪出交錯資料之4個 二Γΐ體440。此發射傳輪從共用記憶體讀取傳輸頻道2 =二制區塊及傳輪龍並輸出交錯資料之4個赌至郝記憶體 〃此傳輸合成處理器讀取控制區塊，傳輸頻道ι之輸出資料的 傳輸頻道2之輸出資料的第-訊框。其處理此資料並 將貝源早位錯寫人共用記憶體。此傳輪合成處理器必須等待， ^到^發射傳輸處理器已經完成傳輸頻道i及傳輸頻道2二者之 =錯資料之寫入為纟460。此傳輸合成處理器讀取控樞塊，傳 輸頻道1之輸出資料的第二訊框’傳輸頻道2之輸出資料的第二 訊框。其處理此資料並將資源單位資料寫入共用記憶體似。 此晶片速率處理器讀取CCTrCH丨之第一 〇AT訊框之第一時 槽的資源單位龍並輸出軟符元。此晶片速率處理器讀取 =CTrCH 1之第-〇AT訊框之第二時槽的資源單位資料並輸出軟
^較佳軟體設計係使傳輸訊框成為以信息為基礎，事件驅動系 、充如圖八之上層狀態圖式，以此系統開始於信息迴圈201之^ 待。-到達配置信息促使信息迴圈2〇1之等待中之一狀態改變、， 弓丨起=-服務f式(nmtine)料个該服務f式放置或更新資料庫 中之資料。例如’此系統需要—硬體重置，此狀態的改變於信息 迴圈201之等待中被偵測，並執行重置硬體2〇9之一呼叫。從呼 Η返回之後，更新的處理中資料庫m3功能被啤叫，並執行硬體 配置貧料至適當的資料庫之傳輸。當所有配置改變及資料傳輸被 17 200807982 執打之後，迴圈201之等待啤叫執行⑼奶。此功能導致維持從 最後雜瞬間(tick)203何種資料庫已被更新或改變之一資料暫存 在3GPP之例中，一訊框瞬間每10ms發生一次，且由信息迴 圈201之等待所偵測。此系統進入一訊框瞬間2〇3次常式 (subroutine)。資料暫存器中從以上執行⑻225功能被通知之資料庫 被更新205，並執行資料處理2〇7之設置及開始。 配置TrCh 209，釋放TrCh211，配置無線鏈結215，釋放無線 鏈結217’釋放實體頻道219的額外的狀態係信息迴圈2〇1尋找之 其它常式的例子。TrCh資料221常式係設定區塊傳輸之次常式。 圖五係控制區塊以及使用一共用記憶體存取方法及本發明之 一鏈結表圖式。一硬體暫存器151包含一記憶體控制區塊155之 啟始位址。當參數及資料跨越二個或更多區塊時一鏈結表機制允 許無接縫的傳輸。例如，控制區塊155存在於記憶體中做為一鏈 結表，其最後項目係至第二控制區塊165之一指標。 u 記憶體存取係由處理器313或SMA 315提供。例如，硬體暫 存态151具有控制區塊155之啟始位址，其被載入參數及資料。 在運作中，由SMA315或處理器315所存取的連續記憶體允許至 及自合成區塊之資料傳輸。 例如，控制區塊155中之參數154之第一集合開始於位址 OlOOh。憶體位址指標首先被設定於oioojj並傳輸參數。此記恒 體位址指標被增加至下一記憶體位址，其為0104h，並傳輸參數。 重覆此流程直到記憶體定址到達位址〇118h為止。 在OllCh，此處理器313或SMA 315，藉由初始設定或藉由 18 200807982 位於011C8h之資料中之一旗標(flag)，以及，與資料區塊」162 之第一位址交換記憶體位址指標。資料區塊一1中之資料隨後被連 續轉換。在轉換完成時，記憶體位址指標隨後被換回並增加，且 指向控制區塊0120h之控制區塊155，其亦交換此記憶體位址指標 至來自資料區塊一2 164之連續取得的額外資料。 於從資料區塊一2 164返回時，記憶體位址指標係位於〇124h， 其為Next一Chain一Address 160。位於此位址之資料係到下一控制區 塊165之第一位址，其亦包括參數166以及分別指向資料區塊 176-180之資料區塊位址168_174。在此f料鏈結表的結束係指示 此鏈結表之結束的旗標174。 —圖十表示從共用記憶體315之較佳區塊載入流程。於典型的 實施中存在關於雙埠記憶體寫人之時_題。衝突來自當二個或 更多入口試®存取相同記舰域時，_是#執行寫人運作的時 候。解決關題的-種可行籍為在合成/傳輸處理關置時允許 控制區塊寫入。 田新區塊、#為可利用時2〇2，檢查合成/傳輸處理器是否閒 置204。如果合成/傳輪處理器忙錄，此鏈⑽蝴旨標被覆寫施， 且控制迴路往回檢錢麵的狀態。如絲成/傳輸處理器閒置， -共用記憶體存取(SMA)指標被寫入施，且龍寫入開始21〇。 開始執行更多控制區塊212之檢查。如果有更多控制區塊，區塊 載入完成且糸統將返回214。 TDD械巾傳翻之實縣處理之較佳實關被描述如下， 以便說龍樞塊之參數形成。為產生可傳輸的資料，使用此# 制區塊發射傳輸頻道處理器斯，傳輸合成頻道處理器，以^ 19 200807982 傳輸晶片速率處理器301。資料之第一區塊首先從共用記憶體315 被傳送至控制區塊發射傳輸頻道處理器307。產生傳輸區塊，並將 一循環剩餘檢查(CRC)加在CRC附加處理器42至每一新傳輸區 塊。於較佳實施例中，典型的CRC型態的產生包括，無，8，12，16 及24位元CRCs。（請參閱表一）
TrBlk連結/碼區塊區段處理器44產生傳輸區塊價值的傳輸時 間間隔(TTL)，其中區塊的數目依據為特定傳輸頻道所選擇之傳輸 格式而定。此區段處理器44也連結此等區塊至一單一整體。 預定傳輸頻道之碼區塊被傳送至頻道編碼器處理器46。依預 疋之傳輸頻道之編碼型態而定，於輸入資料樓案中所指定，其被 傳輸至適合的頻道編碼器功能。參照表一，位元1〇及η被設定 至想要的編碼型態。如果此等位元被設定為〇〇，則沒有編碼。如 果此等位元被設定為想要的〇1，1〇及η，此編碼分別為速率 迴旋，速率1/3迴旋以及渦輪。較佳實施例中可能的編碼型態係由 3GPP TSG-RAN "Multiplexing and Channel Coding?l3GPP is 25.212所定義。此以可參數化的硬體為基礎之方法允許高性能準 W位的編碼，例如，迴旋編碼中每位元-時脈，以及渦輪編碼中每 位兀二時脈。這比通常於軟體中所執行的速度快1〇至1〇〇倍(依據 時脈速率）。 在頻道編碼之後，編碼的區塊藉由無線訊框等化45程序中之 速率匹配處理而依序被處理。這有效率地實施編碼區塊的連結。 此輸出隨後被傳送至第一交錯器5〇處理。此交錯運作係依同樣是 表了之一軟體參數之TTI交錯速率而定。例如，為l〇ms的交錯， 00被設定至服務品質暫存器之位元8及9之中。為2〇,4〇及⑽咖 20 200807982 TTIs，01，10與11分別被設定至位元8與9之中。此資料在無線 訊框區段處理50中被分成區段’並回到為傳輸合成頻道處理器 309區塊準備完成之共用記憶體315。 傳輸合成頻道處理器309區塊從共用記憶體315取出資料以 及控制參數及程序實體頻道資料。資料的無線訊框價值符合來自 預定與傳輸頻道之先前區塊的第一交錯器之資料輸出。（請參閱表 二） ❿ 例如，速率匹配型態參數使用位元28及29。當這些位元被設 定為00，這表示TURBO一PUNCTURE模式。同樣地了迎四^， NON—TURBO—PUNCTURE以及NONE分別藉由放置〇11〇及u 至參數暫存器之位元位置28,29而被表示。 ’ 此資料係由速率匹配處理52於此資料在傳輸頻道(TrCH)多工 處理54與其錢道h處奴前被随速率。“傳輸頻道處理 器之輸出在實體頻道(PyCH)57處理器中被區段至實體頻道 内。第二交錯係由第二交錯處理器46處理並於實體頻道處理 對應至實體頻道。此傳輸頻道處理資料隨後被送回共用記憶體 以便被傳輸晶片速率處理器進一步處理。 此傳輸晶片處理器311方塊隨後從共用記憶酸崎料及控制參 數。在較佳之TDD實施例中，方塊311執行擴展，擾亂，增益應用， ^气化序文插入’跋C過滤g及產生每時槽1至％資源單位。傳 輸用之傳輸晶片速率處理器311之1及(^輸出。 數之說明較佳之傳輸配置時間表MO並表示可重新設定參 士息w貫知的優點。此訊框由訊框標記器409在時間表502形 成邊"。為傳輸在訊框N 409之一信號，傳輸用的資料必需在訊 21 200807982 框=-2 50^期間於此處理在取⑽―N51〇開始之前被配置。訊框n 之資料在訊框Ν·1期間被處理並完全被處理完成，且準備好由訊 框標記器503(η)傳輸。 在貧料庫時間表5〇4之時間Ν_2 5〇5，傳輸頻道之訊框硬體被 配置二在時間Ν-1 507，啟始控制信號從SMA 313被傳送以啟動 來自資料庫之區塊處理。此處理在發射傳輸頻道處理器撕以及 傳輸合成頻道處理器309中執行，其組成傳輸訊框接收處理器。 在％間N509傳輸晶片處理器正在處理從資料庫接收之資料。 為說明經由實體頻道處理之資料的流程，圖十二係fdd傳輸 之較，Hi之綱。於圖十二巾，此傳輸頻道由4的因子被編 碼及=錯至二貫體頻道中。傳輸頻道—i 1〇2及傳輸頻道_2顺之 原f資料被SMA傳輸至傳輸頻道處理1〇6，其中⑽被加上且 此資料被區&為碼區塊。此等區塊被編碼，匹配速率並執行第一 故為傳輸頻道資料脉122之資料被傳送至制記憶體。此 貝f心後^傳运至合成頻道處理m，於其中被匹配速率，第二交 錯以及以每雜一次的速率被區段至實體頻道内。此由訊框 w排序，實體頻道之實體頻道資料由被傳送至共用記憶 體。糟由赌:貝料之實體頻道隨後被傳送至晶片速率處理13〇，於 f中以每一訊框為基礎被擴展擾亂及過遽一控制頻道也被附加至 每一產生的訊框。 丘用處理$之—連串”工作’，由軟體排料間次序，並經由 共用§己憶體中所轉的鏈結表轉㈣而呈現至處理器。每一處 理早兀經由位於共用記憶體中之控繼塊接收，，工作”。每一控制區 塊的内容係其所控制之單位的功能此資料及資料的命令由每一單 22 200807982 元的功能性及規格所定義。每一控制區塊中之項目包括單位用之 麥數以及指向輸入資料之位址以及指向輸出資料位置之位址。控 制區塊可被鏈結一起以降低控制處理器成本。（請參閱表三） 例如，為禁能第二交錯，”12禁能”之位元16將被設定為1。 控制參數及資料區塊將從共用記憶體315被傳輸至接收合成頻道 處理器303方塊。 圖十二表示接收配置時間表7〇〇。訊框在信息時間表7〇2上被 訊框標記器703形成邊界。當一被接收信號在訊框N 7〇5被取得 時，被接收的資料在訊框FrameN+1 711與FrameN+2 713期間被 處理。在FmmeN+3，被接收資料準備好被較高層處理。 在時間N-1 703，一特定被接收訊框之硬體配置用之軟體參數 必須在處理中的資料庫中存在。在時間1^7〇9，接收晶片速率處理 器301放置此資料至資料庫内。在時間N+1 711，此接收的訊框處 理器，其包括接收合成頻道處理器3〇3及接收傳輸頻道處理器 305，處理被接收之資料並接著傳送此資料至較高層。 表一、被載入發射傳輸頻道處理器307區塊之軟體參數 控制區塊參數 ______指令/描述 服務口口負 CHC-CRC位元數目/4 編碼型態：〇〇=無，〇1=渦輪，1〇=1/2迴旋，11 = 1/3 迴旋 速率：00= 10ms，01 =20ms，10=40ms，ll=80ms 模式 • nocljp(交錯矩陣中之行數目） 〇〇 = P，01=p+l，以及 K = C*R，11=IM 二MAC :標頭處位元 ___ 二每一傳輸頻道___ 傳輸£塊數目 座莖里隻士之傳輸區塊數目 _ 傳輸區' :^後32位元輸入字元之位元數目。〇表示32。 丄免二!^區塊之位元數目。調高至32的下一倍數。 編碼器輸入尺寸 二焉器之總位元減1 _ 編碼器輸出尺寸 二器輸出之總共32位元字元之數目。 23 200807982 編碼區塊尺寸 母'--編碼器區塊之位元數。 編碼區塊填入位元 :第一碼區塊中之填入位元數目。 渦輪交錯器控制 :傳輸頻道中之列數目。 :原始的根 :原始數目 交錯器原始數目表 渦輪交錯器（10字元)之原始數目表 交錯器記憶體位址 訊框終點位址，8位址，不論TTI 傳輸區塊記憶體位址 傳輸區塊來源位址。每傳輸區塊一個 下一 TrCH控制區塊位址/ 結束 至下一傳輸頻道之控制區塊的指標(如果存在更多將 被處理者）。具有位元31集合之NULL(數值為〇)指標 指示沒有更多傳輸頻道(亦即，〇x8〇〇〇〇〇〇〇總是被用以 指示最後的傳輸頻道） 表二、傳輸合成頻道處理器309之控制區塊之格式參數表
TrCH控制區塊參數 描述 在速率匹配此Trch之前的 位元數目 此TrCh之第一交錯器緩衝器之目前行(訊框)中之位元 的數目 此TrCH之剩餘位元數目 未被考慮毁掉或重覆之傳輸頻道之尾端的位元數目。 用於渦輪毁壞，P2位元 速率匹配指示 指不此位元序列是否為{S，P1，P2}(向前）或 {P2，P1，S}(反相）。用於渦輪毀壞，p2位元 速率匹配型態 指 不 TURBO PUNCTURE, REPEAT，NON—TURBOJPUNCTURE 或 &0NE 速率匹配行頂部 指不行中的第1位兀是否是有系統的(s)，奇偶kpd， 或奇偶2(Ρ2)位元 std一e—initl 第一序列之速率匹配參數之初始值 — std—e』hxsl 當1位兀被毀壞或重覆時- stde—minus 1 當從第一父錯器緩衝器讀出1位元時，對誤差的值的 減少 std一 e—init2 第一!列心速率匹配參數之初始值。用於渦輪毀壞， P2位元 std—e_plus2 當1位兀被毀壞或重覆時，對誤差的值的增 渦輪毁壞，P2位元 std—e—minus2 箠從第乂錯器緩衝器省出1位元時，對誤差的信的 減少。用於渦輪毀壞，P2位元 此TrCh之啟始位址 傳輸頻道之啟始記憶體位~~一 ' -—— 表三 模式中之被接收信號之實體層處理之較佳參數表 " "" -—— il2禁能 禁能第二交錯 24 200807982
Descr禁能 禁能解除干擾器 ' ~ TrCH數目 CCTrCH中之TrCH數目 — 交錯器區塊之數目 CCTrCH中之ILBs數目 -- 交錯器區塊尺寸 此ILB中之位元數目 — Ts區塊數目 此ILB中之時槽數目 完整行之數目 第一交錯器矩陣中之全部行數目 列數目 30行交錯矩陣中之列數目 Ts區塊尺寸 位兀中之時槽區塊尺寸 資源單元數目(RUs) B夺槽中之RUs數目 - RU尺寸 RU W料尺寸(軟決定之數目） RU連續尺寸 從RU續取之連續軟位元數目 RU偏移 來自具有在逆向次序中對應之資嵙的RU之第一資料 字元之啟始的偏移 ' RU位址 RU資料之啟始位址 RU指不 RU的資料可於順向或逆向被對岸、 【圖式簡單說明】 第一圖係第三代合作計劃(3GPP)之寬頻分碼多重存取 (W-CDMA)之標準分時雙工(TDD)及分頻雙工(FDD)模式用之實體 層處理的說明。 第二圖係一實體層處理器之一簡化圖式。 第三圖係共用記憶體裁決器(stoed memory自_5 SMA) 之高階方塊圖。 5 第四圖係實體層能FDD及TDD模式中執行功能的簡化圖式。 第五圖係FDD使用者s備或點B/基地台之簡化圖式。 第六圖說明資料如何從朗記憶體移動至傳輸處理器。 第七圖說明10毫秒時間間隔配置限制之時間表。 第八圖係傳輸訊框軟體架構之穩定圖式。 第九圖係共用記憶體裁決^ (SMA)硬體暫存狀典型控制方 塊之虛擬記憶體地圖的圖式。 25 200807982 圖 第十圖係從控制記憶體至共用記憶體之區塊貞载處理之流程 圖 第Η圖係傳輪配置時間表之時間 第十一圖係傳輪頻道處理合成頻道處理與晶片速率 的資料流。 圖 苐十二圖係接收配置時間表之時間 【元件符號說明】 41 渦輪解碼器 42 CRC附加 43 腓特比解碼器 44 TrBlk連結/碼區塊分段 46 頻道編碼 47 射頻訊框等化 48 第一交錯 48 解交錯 50 射頻訊框區段 52 速率匹配 54 TrCH多工 55 位元擾亂 58 PyCH區段 62 PyCH對應 64 擴展 66 擾亂 68 脈波成形濾波 70 頻率校正 72 第一 DTX指示插入 74 第二DTX指示插入 102 TrCHl原始資料 104 TrCH2原始資料 106 傳輸頻道處理 124 合成頻道處理 126、 128訊框 130 晶片速率處理 201 等待信息 26 200807982 202 新的區塊為新工作以控制資訊被毀掉 203 訊框瞬時 204 檢查傳輸合成處理器 205 如果為目前訊框暫停，π合併’’資料庫 206 寫入共用記憶體存取指標 207 設定及開始資料處理 208 覆寫鏈指標 209 重置硬體 210 開始傳輸 211 配置TrCH 212 更多資料寫入 213 釋放TrCH 214 完成/返回 215 配置射頻鍵結 217 釋放射頻鍵結 219 釋放實體頻道 221 TrCH資料 225 執行(N) 233 更新等待處理之資料庫 251 TrBlkO 253 TrBlkl 255 TrBlk2 257 TrBlk3 265 傳輸緩衝器 267 第一交錯器緩衝器 269 實體頻道緩衝器 300 實體層架構 301 接收晶片速率處理器 302 系統匯流排 303 合成頻道處理器 304 FDD接收晶片速率處理器 305 接收傳輸頻道處理器 27 200807982 306 FDD傳輸晶片速率處理器 307 發射傳輸頻道處理器 308 RF調變器 309 傳輸合成頻道處理器 311 傳輸晶片速率處理器 312 耙形手指 313 控制處理器 314 共用主記憶體 315 共用記憶體/共用記憶體裁決器 316 細胞搜尋及耙形手指配置器 400 傳輸頻道處理 401-407 配置 cctrc 402 合成頻道處理 404 晶片速率處理 409 合併 411-415 ;、425 設定(TrCHl，trch2, cctrchl) 417 設定晶片訊框 601 位址暫存器
28

Claims (1)

  1. 200807982 十、申請專利範圍： 1.經配置用於以複數無線格式進行操作的無線傳輸/接收方法，該 無線發射/接收方法包括： -發射傳輸頻道處理器，其經配置用於以複數無線格式接 收用於傳輸的娜㈣以及處理所接㈣路資料的—傳輸頻 道； ' 一傳輸合成親處㈣，胁配麵於峨數無線格式接 收戶镇_傳輸頻道，以及，當以—第—模式進行操作時產生 一資科70，或當以-第二模式進行操作時產生—實體頻道； 第-傳輸晶>|速率處理器，其經配置用於以—第一 格式將該產生的實體頻道進行格式化，以用於在—無線介面、上 進行傳輸；以及 -第二傳輸晶片速率處理器，其經配置用於以二 \ / 格式將該產生的資源單元進行格式化，關於在該無線=上 進行傳輪。 2.如申請專利範圍第1項所述的無線發射/接收單元，其中該 無線格式為一FDD或一TDD。 •士申明專利範圍第1項所述的無線發射/接收單元， 無線格式為一FDD或一TDD。 《如申請專利範圍第i項所述的無線發射/接收單元，复中 傳輸頻道處理器、該傳輸合成頻道處理器、該第—傳輸=速 29 200807982 率處理☆、销—傳輸⑼速率處理器以及接收傳輸頻道處理 為經编合至一系統匯流排。 5·如申明專利辈已圍第4項所述的無線發射/接收單元，其中該系統 匯肌排包括-共用讀取資料匯流排、一寫入資料匯流排以及一 控制匯流排。 6. 如申δ月專利範圍第1項所述的無線發射/接收單元，其中該發射 傳輸頻這處理器執行循環剩餘檢查(CRC)附加、傳輸區塊連結/ 碼區塊區段、頻道編碼、無線訊框區段、第一交錯以及無線訊 框等化。 7. 如申請專利範圍第〗項所述的無線發射/接收單元，其中該傳輪 合成頻道處理器執行速率匹配、傳輸頻道多工、位元擾亂、實 體頻道區段、第二交錯以及實體頻道對應。 8. 如申請專利範圍第i項所述的無線發射/接收單元，对該第— 傳輸晶片速率處理器執行擴展、擾亂、脈波成形濾波以及頻率 、’ 校正。 9·如申請專利顧幻項所述的無線發射/接收單心財該發射 傳輸懸處理器以及該傳輸合成頻道處理器是以獅以及伽 進行操作，且由倾所參·崎—對賴式進行操作。 10.如申請專利範圍第1項所述的無線發射/接收單元，更包括一射 頻傳輸器，其經配置用於經由該無線介面傳輸該產生的資源單 元以及產生的實體頻道。 30
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