TW200409211A - Retrograde channel doping to improve short channel effect - Google Patents

Description

200409211 玫、發明說明 [發明所屬之技術領域] 本發明之具體實施例係關於次微米金屬氧化物半導體 之設計。本發明之具體實施例更尤其提供用以改善短通道 效應的逆增式濃度（retrograde)通道摻雜方法。 [先前技術] 弟1圖顯示在習知技術 ▼— “心Λ旦干y匕 10°區域14為記憶體單元10的汲極與/或源極區域。它們 可互換地使用作為源極與/或汲極。控制閘極1 6係使用來 控制記憶體單元10的操作。通道區域17形成於源極/汲極 區域1 4之間。最小結構尺寸！ 8是可由特定半導體製程所 產生之最小結構的額定尺寸。在此種型態的記憶體單元 中’閉極16的寬度與通道17的長度基本上大概對應於最 小結構尺寸18。記憶體單元1G亦可能具有—源極/沒極延 ^區11、結構。源極7汲極延展區η係為連接通道17與較 /来源極/汲極 1 4的淺擔執卩 甘曾丄 久擴放£，其基本上打算用以避免驅動 電流的下降。 π >助 ）早兀之兩種一般型態非揮發性記憶體 閘極單元中，閘極堆疊㈣基本上 ;1 “夕。層12以i2c係為隔離的或，，浮動，， 趣稱之為洋動閘極之閘極 動 咖㈣記憶體單元1〇的储存元件豪材科。〉予動間； 以氣化…礎的快閃記憶體相較於以其浮動間極, 92399 200409211 隧道氧化物為基礎的快閃記憶體來說會具有許夕 ^ 夕1支點。万尤 可使用之每單位區域的單元數目來說， 一 年l化物_氮化 物、氧化物-矽（SONOS)可能密度很高，而且亡知^ J且匕相較於浮動

問極記憶體會需要較少的製程步驟。更者，它可以桿準的 SRAM(靜態隨機存取記憶體）製程技術來輕易地整合。使用 SONOS》置的進一步優點乃在它們適合需要大溫度改變 與輻射硬化的應用。S0N0S堆疊係為—種閑極介=質= 豐’其係由單層多晶石夕、三重堆疊〇N〇(氧化物_氮化物_ 氧化物）閘極介電質層與MOS(金屬氧化半導體）通道17所 組成。ΟΝΟ結構可能由隧道氧化物12A、氮化物記憶體儲 存層1 2B與氧化物阻擋層1 2C所組成。 記憶體裝置製造商總是持續挑戰能以較低成本來提供 較多數量之記憶體。目前來說，Advanced Miei.Q Devid Incorporated of California 已經引進以 MIRR〇R BITTM 氮化 物為基礎的快閃ROM(唯讀記憶體），該R〇M會每逢二實 %質隔開的記憶體單元10而將複數個位元存於氮化物層 12B中。此種每單元儲存複數個位元會增加記憶體裝置的 儲存密度，藉此而減少每儲存位元的成本。 為了得到較低記憶體成本而採用的另一主要方法係為 •全工業持續減少半導體結構尺寸。藉由使譬如信號線與電 曰曰體的結構更小，有更多的記憶體裝置可能置於一特定的 晶片區域，其導致較低的製造成本。 不過，當將結構尺寸減少到例如大約〇 3微米以及更 小時，該通道長度亦同樣會減少。當通道長度生長較短時， 92399 200409211 臨限電厂堅則會開始減少，而且漏電流會增加。這此效岸— 般：半導體技藝中稱為，，短通道效應，、由於在沒：加；力 之月況下快閃兄憶體具有保留資訊的能力，所以當快

憶體已經在例如丰嫵A , DU 手機的非常低功率的應用中建立起廣泛的 接叉度時，漏電流的增加則會在快閃記憶 煩。漏電流的增加可能合0”s 士 — 置m職 以及使用該快閃記‘師；：:/地影響快閃記憶體裝置 ,且、置之產品的全部功率耗損。結 果，過去做了許多的研發來盡量減輕該短通道效應。 =改善漏電流並且降低短通道效應的 例如包括，，月晕式，，摻雜與逆增式濃度井 ： 示’月晕式搀雜2。在源極/汲極區域的邊 ：： 的摻雜物特性曲線。習知的、“…曲 琢上產±陡峭 雜章声1、曲电 式濃度井具有非均勾的摻 ^辰度“度例如會隨著通 性地增加。習知逆婵十冰命4 . T的冰度22而線 調性增加而沒有突然=變:H|會產生連續、單 井基本上藉由使用緩二寸\曲線。習知的逆增式濃度 成丨又擴政的#雜物種_ % g 於p咖裝置的坤或録與用於觀，譬如用 雜與逆增式濃度井特性㈣兩者適 動，以增加該裝置的臨限電壓並且減少漏载子的流 ^怎樣’單獨以及合併的月晕式掺雜與\ ’辰又兩者均發現是有缺失的。此習知技術方入曰： 將漏電流減少到現代製程細广不會 及更小)之快閃記憶體的商業上可接=如 半導體製程裝備極其昂貴。基本的半導體製程步驟， 92399 200409211 例士杉*隹，基本上需要長期的研發與大規模的性能測試。 對短通道效應的任何解決辦法應該在無需改造建立好的工 具與技術之情形下與既存的半導體製程與設備共容。 因此避免在記憶體單元中產生短通道效應則有其必要 性。進-步需要的乃是以與習知方法相容且互相利用的方 :來避免短通道效應，以將短通道效應最小化。為了上述 j ’更進—步的需要則會以現有的半導體製程與設備而 “传到，無f將架構好的工具與技術改造。 [發明内容] :明之具體實施例乃提供於記憶體單元中避免短通 ==。本發明的進—步具體實施例乃以與現存方 利用的方式來避免短通道效應之產生，以將 ==小化。本發明的更進-步具體實施例乃提供 得到，，其係以現有的半導體製程與設傷而 付到，無須改造傘

&木構好的工具與技術。 一記憶體半導體單元包 -汲極區域。_、甬、#甲’極£域、-源極區域與 域之間。哕通、首二、“、係形成於該源極區域與該汲極區 道部二第含具有第-漠度接雜材料的第-通 、這。卩伤則鄰近最靠近盥實 之通道區域的邊緣 ……千订閘極區域 二濃度摻雜射料的第十：通迢區域進-步包含具有第 行於第-通道部二通：部份’第二部份配置成實質平 於第一通道部份與第二通道 1通逼指則配置 摻雜材料。第…刀之間，其具有第三濃度的 …辰度小於第—濃度並小於第二濃度。 92399 200409211 [實施方式] 在本發明用以改善短通道效應的逆增式濃度通道摻雜 的下述詳細說明中，將說明種種特定的細節，以提供對1 發明完整的理解❶不過，熟諳該技藝者將理解到本發明可 :在：需這些特定細節或其等同物下實施。在其它二情況 中’已知方法、步驟、元件與電路將不予以詳細說明，以 免不必要地模糊了本發明之諸態樣。 本發明的具體實施例將說明於設計與操作快閃記卜 裝置的下文中。不管怎樣，可將本發明的諸具體實施例： 用於，子設計與操作的其m中則是能夠令人理解的: 第2圖說明根據本發明具體實施例而設計之呈 增式濃度通道的記憶體單元30。該通道區域包含 31、32與〜通道部份33最接近閘極16並且實 極1 6的長軸。通道部份3 2實 戶'貝千仃通迢部份33，而且1 在基板材料内的深度比通道 八 晳平/、a、、，μ \ 、丨知退冰。通這部份31實 山通逼部份32,而且其在基板材料内的深度更深。甬 道部份32係配置於通道部份31與3 二通 是，記憶體單元3〇 #示出 ^王午到的 蕈式植入區域20。本發明的呈者 、 / 戶' 知例極其適合具有或去 不〆、有廷些結構的記憶體單 一 在力从t , 饭如早獨一者或者兩者不 : 通道部份31、32與33將水平地延伸到… 植入或者源極/汲極延展或者源極/沒極。 、從由眾所皆知的半導體 1 Γ, # 心技術，例如植入與擴耑， 心建造通道部份33並 4放’ 与寸疋〉辰度的摻雜材料。同樣 92399 200409211 地，可以建造通道部份31並產生…曲 大抵上，並沒有實施任何寸夂濃度的摻雜材料。 更確切地說，通道部份為:作來建立通道部份32, Γ广-果。通道部份31的為底 、，彖0·1 // m。 可此距基板頂部邊 根據本發明的具體實施例立

33兩者中的摻雜濃度係高於通道部;：：份3;肖通道部份 圖的圖式40說明在通 乃2的摻雜濃度。第3 示範性特性曲線41。通道 由特性曲線41所描述的摻雜濃度。在區域3 3 A中 在區域32A巾由特性曲線41財=份32可能具有 份31可能具有在區域31A中田推雜漠度。通道部 濃度。 特性曲線41所描述的摻雜 能夠令人理解到的是，相較於習

根據本發明的具體實施例， 、、s式♦度井，

^ 此新井的杈雜特性曲線既不I 。周也不—定具有連續性。在通道 裏无不早 與32之間，以及通道部份3…：如通道部㈣ 性曲線，可能會有相當突然(1:由丰，界上的摻雜特 改變。 /、7、由+ ¥體物理所瞭解）的 靜tr部份31與33中，電荷遷徙會由於相當高濃度 小二：料而受到阻礙。結果’有效的通道區域則予以縮 η 道部份32。例如，通道部份32可能於通道部 清）。因為縮小有效通道的有利二勿广量子隨道效應混 月π、‘、口果，所以臨限電壓就會增 92399 ZUU4U^Z11 加，而漏電流則會減少，以 令人理解f，丨^ B / 乂或消除短通道效應。能夠 將根據廣範圍的變數來改二=度、厚度與推雜濃度 道長度、操作電壓、穆雜：例如包括源極㈣厚度-通 道哎者N " 而且不官該裝置是以P通 通道來操作與否。 通道部份31可合匕τξτ、—

^ PMOS 铲W处杜丄 ’中或絲）而形成。此一擴散萝 Η錢〶濃度㈣雜材料達到所需要㈣道深/ Γ 部伤33彳能藉由使用較快 a、運 成。較短的擴散可能在、I”放的推雜物（例如石朋）而來形 濃度的捧雜材料/道區域中相當淺的深度上產生高 且μ :二圖、弟4Β圖與第4C圖進-步顯示根據本發明 2 一所設計流經記憶體…。之通道區 載子。在第4A圖中，你丨| + 何 、 口甲例如電子403的電荷載子試著從％ 極/及極區域4 〇 1流到、、@纟 源 ^ ] /原、極/及極區域402。高濃度的摻雜 料會妨礙電子流入涓、蓄加^ W材 33内。同樣地，高濃度的摻雜 ㈢妨礙電子405流入通道部份31内。反之，電子 能夠克服相當小的能量阻障並且流入通道部份Μ内。 如弟4 B圖中6ϊγ Jr» ra ’、用別的方法配置以水平行進（如 4田述地）入通迢區域33内的電子4〇3，其必須改變方向^ 繞著通道區域33的，，角落，，而行進，以使進入通道區域;:: 在區域32中諸電子則U夠流動。相Μ於能夠在實f 4 k 中夂進的毛子’此種方向的改變需要能量，以造成一較— 2的能量目標給電子穿越過-複雜路徑。此外，因為區域： 92399 200409211 要額外的能 荷載子移動 的曲折特性 的能量從區 ’本發明的 充滿著電荷載子（例如電子4〇4與4〇5)，所以需 量來克服同樣電荷的靜電排斥，以便能夠將電 地更靠近在-起。由於增加路徑長度、該路徑 以及靜電排斥的有利結果，電子403需要更多 域4〇1行進到4G2’並且當相較於先前技術時 具體實施例有利地具有較高的臨限電壓。

電排斥，以便從它們鄰近通道部份η 。並且克服靜 通道部份32内。妹果，+ 、刀位置而行進到 、、口禾，電子4〇5合且 需要的更高臨限電壓。 S ^ 卜如此情況下所 當鄰近通道部份Μ而配置，時，電子4 受到本發明之呈，每 4亦同樣有利地 月且声' 施例所影響。 恭 地改變方向以避開較 ’’、、电彻不會明顯 口〜摊/辰度的诵f 4〇4卻會受到局部增加濃度的 ^，但是電子 力以類似靜電力施加在電子4 °7 影響，而造成靜電 子404上。 與405的方式來施加在電 不％圑_示根據本發明具俨者 载子流於本逆增式濃度通道的累二“例所設計之在電荷 子不能流動於通道部份33與3= ^效應。區域401中的電 部份32。不過，由 1中，但卻可以流動於通道 ι由方；通運部份32 杯 ^ 兒力施加在同樣電荷載子，故♦ Μ β'收縮特性合併靜 4 0〗與通道部份3 ? 笔子傾向於，，聚束，，於區域 果令人看成是臨限二 減少。 王習加以及漏電流的相對應 92599 12 200409211 月匕夠令人理解到的是，雖然已對PMOS裝置作了說 ^，但是本發明的具體實施例亦同樣地極適合用於NM〇s 2置。所選擇使用之NMOS裝置材料，例如摻雜物，其係 能在半導體技藝中予以充分地理解。 此新設計與實施此設計的方法減少以及/或者消除了 一 L C放應，使得可以減少細微結構尺寸以及增加記憶體 單-山度。這些有利的結果使得能具有較低功率消耗的較 廉價之記憶體裝置，以使實施本發明之具體實施例的使用 者能擁有具競爭性的優勢。 本务明的具體貫施例提供一方法以避免在記憶體單元 中產生紐通道效應。本發明的進一步具體實施例係與既存 方法相容以及互相利用的方式中產生短通道效應，以將短 通道效應最小化。本發明的仍進一步具體實施例乃提供用 作上述的解決辦法，其係以既存的半導體製程與裝置而得 到’不需要改造建構好的工具與技術。 以上說明本發明的較佳具體實施例，用以改善短通道 效應的逆增式濃度通道摻雜。雖然本發明已經以特定具體 戶、施例來說明，但是應該理解到的是，本發明不應該受限 於此些具體實施例，但卻可更確切地根據以下申請專利範 圍來解釋。 [圖式簡單說明] 第1圖顯示在習知技術中眾所皆知的記憶體單元。 第2圖顯不根據本發明具體實施例而設計之具有逆增 式濃度通道的記憶體單元。 92399 200409211 圖择員不出根據本於明曰 η击^ ▲ 心明具體實施例而設計 域中的摻雜濃度與通道深产μ _ 咏 衣度的不範特性曲線。 第4Α圖、第4Β圖盘篦」ρ 仏^ 口 /、罘4C圖顯示根據本發明具體實 %例而設計之流經記憶體… 、 早兀通逼區域的電荷載子。

10 記憶體單元 12A 隧道氧化物 12C 氧化物阻擋層 16 控制閘極 18 最小結構尺寸 30 記憶體單元 31A、32A、33A 區域 401 11 12B 14 17 20 3卜 41 32 源極/汲極延展區 浮動閘極 源極/汲極區域 通道區域 月暈式摻雜 33 通道部份 範性特性曲線 402 源極/;及極區域 403、404、4〇5 電了

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Claims (1)

1. 200409211 拾、申請專利範圍： 1· 一種製造記憶體半導體單元（30)的方法，包含·· 形成第一通道部份（33)，以產生第一濃度的摻雜材 料，該第一通道部份（；33)鄰近一通道區域最靠近且實質 平行該記憶體半導體單元之/閘極區域（1 6)的一邊緣 而配置； 形成第二通道部份（3 1 )，以產生第二濃度的摻雜材 料’该第二部份（3 1)實質平行該第一通道部份（33)地配 置；以及 π 與該第二通道部份（3 1)之間，該第三通道部份（32)包含 第三濃度的摻雜材料，其中該第三濃度低於該 並且低於該第二濃度。 /又 2·如申請專利範圍第1項的方法，進一步包含植入一月暈 ‘體.乂）該月軍式植入(2〇)配置成鄰近該記憶體半 月且早7L (3〇)之源極區域或者汲極區域。 3 ·如申請專利範圍第丨項 該記憶體半導^單开夕、/ 月豆早兀（3〇)，其中 ⑴）。 " ，原極區域包含一源極延展區域 4 ·如申請專利範圍第 -通道部份(二二的方法，進-步包含在形成該第 5_如申4 Γ) j ’形成該第二通道部份⑴）。 元（30)係為非揮發性。 ，、中“憶體半導體單 6.如申請專利範圍第5項的方法， …甲忒圮憶體單元（3〇) 92399 】5 200409211 包含一氮化物層作為一儲存元件（12B)。 7·如申請專利範圍第5項的方法，其中該記憶體半導體單 元包含—浮動閘極（12B)作為一儲存元件。 8· 一種記憶體半導體單元（30)，包含： 一閘極區域（16)、一源極區域（I4)與一汲極區域 (14)；

   通道區域（1 7 )，位於該源極區域（1 4 )與該沒極區 域（1 4 )之間； 其中該通道區域（17)包含： ^第—通道部份（33)’包含第一濃度的摻雜材料，該 第一通道部份（33)鄰近該通道區域（1 7)最靠近且實質平 行該閘極區域（1 6)的一邊緣而配置； ^第二通道部份（31)，包含第二濃度的摻雜材料，該 第二部份（3 1)係實質平行該第一通道部份（33)地配置. 以及 ， 地連邵份（32) 该第二通道部份（31)之間，該第三通道部份（32)包含第 二濃度的摻雜材料，其中該第三濃度低於該第_漳产並 且低於該第二濃度。 又夏 9.如申請專利範圍第8項的記憶體半導體單元，i φ 、、， 、 〃、甲έ哀通 逞區域（17)進一步包含月暈式植入（2〇)，配置成鄰近該 源極區域（]4)或者該汲極區域（1 4)。 1 0.如申請專利範圍第8項的記憶體半導體單元， 八丫该源 座區域（]7)包含源極延展區域（]])。 92399 16