200406032 玖、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體積體電路裝置及其製造技術，特 別是有關於藉由使包含於 MISFET (Metal Insulator Semiconductor Field Effect Transistor)之閘極絕緣膜和半導體基板的界面之氮氣 數量能達成最佳化，而提高熱載體耐性等之裝置信賴性之 技術。 【先前技術】 近年來，藉由在N0或N20等之氣體中，將形成於矽基板上 之閘極絕緣膜進行氧氮化處理，並將氮原子予以導入於閘 極絕緣膜和矽基板之界面之措施，已知能提高η通道型 MISFET之熱載體耐性，並可抑制來自ρ型多晶矽閘極之硼（Β) 之漏失，且在邏輯LSI等當中被實用化。 此外，作為上述氧氮化第理之代替法，而例如記載於特 開平10-79506號公報，已知可藉由在閘極電極加工後之源極、 汲極擴展形成時，將氮氣或含有氮氣之離子進行離子佈植， 而獲得相同之功效。 最近之邏輯LSI，由於係在同一半導體晶片内發展成多電 源化，故將薄的膜厚之閘極絕緣膜和厚的膜厚之閘極絕緣 膜分配在同一半導體晶片内之所謂2水準閘極絕緣膜構造已 達成實用化。 具有如此之2水準閘極絕緣膜構造之邏輯LSI之情形時， 其起因於熱載體之信賴性之劣化，係已知具有厚的閘極絕 緣膜之MISFET為較具有薄的閘極絕緣膜之MISFET更明顯， 84603 200406032 且η通道型MISFET為較p通道型MISFET更明顯。 此外，為了提升MISFET之熱載體耐性，而採用將氮原子 予以導入於閘極氧化膜和矽基板的界面之前述技術時，已 知當過度增加界面之氮濃度時，則相對於NBT之信賴性係以 p通道型MISFET較易於劣化。 但是，以藉由採用2水準閘極絕緣膜構造之互補型MISFET 而構成電路之LSI之製造步驟而實施前述之氧氮化處理時， 由於厚的閘極絕緣膜係較薄的閘極絕緣膜而其氮氣之透明 量為較少，故產生具有厚的閘極絕緣膜之η通道型MISFET之 氮濃度係不足，且熱載體耐性為劣化之問題。 另一方面，配合具有厚的閘極絕緣膜之η通道型MISFET而 決定氧氮化處理之條件時，係產生p通道型MISFET之氮濃度 為過剩，且相對於NBT之信賴性為劣化之問題。 本發明之目的係提供一種在混合著具有薄的絕緣膜之互 補型MISFET和具有厚的閘極絕緣膜之互補型MISFET之半導 體積體電路裝置當中，能使相對於熱載體之信賴性和相對 於NBT之信賴性進行最佳化之技術。 本發明之另外之目的，係提供一種在混合著具有薄的絕 緣膜之MISFET和具有厚的閘極絕緣膜之MISFET之半導體積 體電路裝置當中，能無須增加光學遮罩之數量，而使相對 於熱載體之信賴性和相對於NBT之信賴性進行最佳化之技 術。 本發明之前述及另外之目的和新穎之特徵，係可由本說 明書之敘述和添附圖式而理解。 84603 200406032 【發明内容】 在本案所揭示之發明當中，簡單地說明其代表性之棱要 如下0 亦即，本發明之半導體積體電路裝置之製造方&，係具 有如下之步驟： 一 ⑻士形成於半導體基板之主要表面之第叶型陈、第邛型 f第In型畔、以及第2n型陈之各個表面形成第i絕緣膜之 後，藉由在含有氮氣之環境氣體中，將前述半導體基板施 以熱處理，而在前述各個阱和前述第丨絕緣膜之界面，形成 具有弟1氮ί辰度之第1氮化區域之步驟； ⑻分別將形成於前述第lp型阱之前述第緣膜和前述第 1氮化區域、以及形成於前述第ln型阱之前述第丨絕緣膜和 前述第1氮化區域予以去除，並分別於前述第2p型阱和前述 第2n型阱，存留前述第1絕緣膜和前述第丨氮化區域之步驟； (c) 藉由將前述半導體基板施以熱氧化，而分別在前述第& 型阱和前述第In型阱的表面形成第1閘極絕緣膜，並分別在 前述第2p型阱和前述第2n型阱的表面，包含前述第1絕緣膜 的一部份，並形成較前述第1閘極絕緣膜而膜厚為厚之第2 閘極絕緣膜之步驟； (d) 藉由在含有氮氣之環境氣體中，將前述半導體基板施 以熱處理，而在前述第lp型阱和前述第1閘極絕緣膜之界 面、以及前述第In型阱和前述第1閘極絕緣膜之界面，形成 具有第2氮》丨辰度之弟2氮化區域，且在前述第2p型畔和前述 第2閘極絕緣膜、以及前述第2n型阱和前述第2閘極絕緣膜 84603 200406032 <界面，包含丽述第1氮化區域之氮的一部份，並形成具有 較前述第2氮濃度更高之第3氮濃度之第3氮化區域之步騾； (e) 將石夕膜予以堆積於前述半導體基板上之後，分別於前 述第In型陈和前述第2n型#之上部，形成第丨光阻膜，並藉 由將η 土 _貝予以離子佈植於前述第&型阱和前述第办型阱 之各個上p卩之别述石夕膜，而形成η型石夕膜之步驟； (f) 刀刻在别述第ln型阱和前述第型阱之上部，存留前述 第1光阻膜，並藉由通過前述η型矽膜而分別將氮氣予以離 子佈植於前述第Ip型阱和前述第2ρ型阱， 在珂述第lp型阱和前述第丨閘極絕緣膜之界面，包含前述 罘2氮化區域之氮的一部份，並形成具有較前述第^氮濃度 更高之第4氮濃度之第4氮化區域， 在W述第2p型阱和前述第2閘極絕緣膜之界面，包含前述 罘3氮化區域之氮的一部份，並形成具有較前述第*氮濃度 更咼之第5氣濃度之第5氮化區域之步驟； (g) 分別於前述第lp型阱和前述第2p型阱之上部形成第2光 阻膜，並將p型雜質予Μ離子佈植於其述第ln型％和前述第 2n型阱之各個上部之前述矽膜而改變成？型矽膜之步驟； ⑻藉由分別將前述型n型矽膜和前述？型矽膜予以圖案 化，而在前述第Ip型阱和前述第邛型阱之各個上部，形成 由前述η型矽膜所組成之11型導體片，且在前述第ln型阱和 蚰述第2n型阱之各個上邵，形成由前述p型矽膜所組成之p 型導體片之步驟；以及 (i)在前述（h)步驟之後，藉由分別在前述第lp型阱和前述 84603 200406032 第2p型阱，形成由η型半導體區域所組成之源極、汲極，且 分別在前述第In型阱和前述第2η型阱，形成由ρ型半導體區 域所組成之源極、汲極，而 在前述第In型阱形成第lp通道型MISFET，其係具有：由前 述ρ型半導體區域所組成之源極、汲極；前述第1閘極絕緣 膜；含有前述ρ型導體片之閘極電極；以及前述第2氮化區 域， 在前述第2n型阱形成第2p通道型MISFET，其係具有：由前 述ρ型半導體區域所組成之源極、汲極；前述第2閘極絕緣 膜；含有前述ρ型導體片之閘極電極；以及前述第3氮化區 域， 在前述第lp型阱形成第In通道型MISFET，其係具有：由前 述η型半導體區域所組成之源極、汲極；前述第1閘極絕緣 膜；含有前述η型導體片之閘極電極；以及前述第4氮化區 域， 在前述第2ρ型阱形成第2η通道型MISFET，其係具有：由前 述η型半導體區域所組成之源極、汲極；前述第2閘極絕緣 膜；含有前述η型導體片之閘極電極；以及前述第5氮化區 域之步騾。 根據上述之⑻步騾〜⑴步驟，則導入於前述第2η通道型 MISFET之第2間極絕緣膜和前述半導體基板的界面之氮濃 度，係較導入於前述第In通道型MISFET之第1閘極絕緣膜和 前述半導體基板的界面之氮濃度更高，且導入於前述第In 通道型MISFET之第1閘極絕緣膜和前述半導體基板的界面之 84603 -10- 200406032 前述氮濃度，係較導入於前述第lp通道型MISFET之第1閘極 絕緣膜和前述半導體基板的界面之氮濃度、以及導入於前 述第2p通道型MISFET之第2閘極絕緣膜和前述半導體基板的 界面之氮濃度更高。 據此，即能使導入於導電型及閘極氧化膜厚之相異的4種 類之MISFET之閘極氧化膜和基板（阱）之界面之氮濃度達成最 佳化，且能使相對於熱載體之信賴性和相對於NBT之信賴性 之雙方面同時成立。 【實施方式】 以下，根據圖式而詳細說明本發明之實施形態。又，在 用以說明實施形態之全部圖式當中，具有相同功能者係賦 予相同之符號，並省略其重覆之說明。 (實施形態1) 使用圖1〜圖15並依步驟順序而說明本實施形態之CMOS-LSI 之製造方法。又，在表示CMOS-LSI之製造方法之各圖中， 距離圖的中央其左侧之區域係表示内部電路區域，而右侧 之區域係表示1/0(輸出入）電路區域。此外，在内部電路區 域、各I/O電路區域之左側部份係表示η通道型MISFET形成區 域，而右側部份係表示通道型MISFET形成區域。 本實施形態之CMOS-LSI係自減低電路之消費電力之觀 點，以低電壓而作動構成内部電路之MISFET。因此，以較 薄的膜厚而構成各個構成内部電路之η通道型MISFET和p通 道型MISFET之閘極氧化膜。另一方面，施加外部之高電壓 之I/O電路之η通道型MISFET和p通遒型MISFET係自確保閘極 84603 -11 - 200406032 耐壓之觀點，而以較厚的膜厚而構成此類之閘極氧化膜。 首先，如圖1所示，例如在具有丨〜1〇 Ω⑽程度之比電阻之p 型單結晶矽基板（以下，稱為基板}1形成元件分離溝2。形成 兀件分離溝2係在將元件分離區域之基板丨予以蝕刻而形成 溝之後，於含有溝的内部之基板丨上，以CVD法而堆積氧化 矽膜3，繼而藉由化學機械研磨法而將溝的外部之氧化矽膜 · 3予以去除。 _ 繼之，如圖2所示，將基板丨進行濕式氧化，而在其表面 形成10 nm以下之薄的氧化矽膜7。繼之，通過該氧化矽膜7 ^ 而將硼予以離子佈植於基板丨之一部份，且在將磷予以離子 佈植糸另外的一邵伤之後，藉由將基板1進行熱處理，並將 上述雜質（硼和磷）擴散至基板丨的内部之措施，在η通道型 MISFET形成區域形成㈣“、4b，且在ρ通道型咖卿成· 區域开y成η型阱5a、5b。而此時為了控制MISFET之臨界值電 壓，則將硼予以離子佈植於p型阱4a、牝之表面（通道形成區 域），並將磷予以離子佈植於11型阱5a、5b之表面（通道形成 區域）。 繼之，在以氟酸而將基板丨的表面之氧化矽膜7予以去除 之後，如圖3所示，藉由將基板丨進行濕式氧化，而分別在p · 土阱4a、4b、η型阱5a、5b的表面形成膜厚4 nm程度之氧化矽 · 膜6。該氧化矽膜係在此後之步驟中，構成形成於内部電路 區域之厚的閘極氧化膜之一部份。 繼之，如圖4所示’藉由在含有N〇(一氧化氮）之環境氣體· 中，將基板1進行熱處理（氧氮化處理），而將既定量（例如-84603 -12- 200406032 程度）之氮氣予以導入於氧化石夕膜6和基板以 時，導入於氧化矽膜6和基板i ^ ^此 基板1全體而形成相同。 <界面…氮濃度，係在 的繼之’如圖5所示，以光阻膜40而覆蓋ι/〇電路區域之基板 =面’並“以氟酸而將㈣電路區域之基心的表面 ^丁=狀措施’將氧财膜6予以去除。在進行錢刻時， 由二導入於内部電路區域之氧切膜6和基板i之界面近产 (則述氮氣，係和氧化德均被去除，故該區域之氮濃； 係大致形成〇%。 又 繼之，在將光阻膜40予以去除之後，如圖6所示，藉由將 基板1進行濕式氧化，而在内部電路區域之基板ι(ρ型陈如和 η型畔5a)的表面’形成膜厚2nm程度之閘極氧化膜如。此時， 由於I/O電路區域之基板1(p型阱4b*n型阱5b)的表面亦被氧 化，故在孩區域之基板丨的表面，包含氧化矽膜6的一部份， 並形成有閘極氧化膜6b，其係具有較氧化矽膜6更厚之膜厚 (6 nm程度）。 根據至此為止之步騾，而在内部電路區域之基板1 (P型阱 如和η型阱5a)的表面，形成有薄的膜厚（2 nm程度）之閘極氧 化膜6a ’且在I/O電路區域之基板ι(ρ型阱牝和^型阱5b)的表 面’形成有厚的膜厚（6 nm程度）之閘極氧化膜奶。 繼之’如圖7所示，藉由在含有N〇之環境氣體中，將基板 1進行熱處理（氧氮化處理），而將既定量之氮氣予以導入於 閘極氧化膜6a、6b和基板1之界面近傍。 在進行上述第2次之氧氮化處理時，係通過内部電路區域 84603 -13- 200406032 之薄的閘極氧化膜6a，並將導入於基板l(p型阱4a和η型阱5a) 之氮濃度作成2%程度。此時，通過I/O電路區域之厚的閘極 氧化膜6b而導入於基板l(p型阱4b和η型阱5b)之氮濃度，係 形成導入於内部電路區域之基板1 (p型胖4a和η型味5a)之氮 濃度之1程度，亦即0.2%程度。 如前述，在I/O電路區域之厚的閘極氧化膜6b和基板1 (p型 阱4b和η型阱5b)之界面近傍，係以第1次之氧氮化處理而導 入2%程度之氮氣。因此，在進行第2次之氧氮化處理之時點， 其I/O電路區域之厚的閘極氧化膜6b和基板l(p型阱4b和η型 阱5b)的界面近傍之氮濃度係形成2.2%程度。另一方面，以 第1次之氧氮化處理而導入於内部電路區域之基板1 (p型阱 4a和η型阱5a)之氮氣，係以第1次之氧氮化處理和第2次之氧 氮化處理之間所進行之蝕刻而幾乎被去除。因此，在進行 第2次之氧氮化處理之時點，其内部電路區域之薄的閘極氧 化膜6a和基板1 (p型味4a和η型味5a)的界面近傍之氮濃度係 形成2%程度。亦即，根據至此為止之步騾，而I/O電路區域 之厚的閘極氧化膜6b和基板l(p型阱4b和η型阱5b)的界面近 傍之氮濃度（=2.2%程度），係較内部電路區域之薄的閘極氧 化膜6a和基板1 (ρ型畔4a和η型味5a)的界面近傍之氮濃度 (=2%程度）更高。 繼之，如圖8所示，以CVD法而將非摻雜之多晶矽膜10堆 積於基板1上。繼之，如圖9所示，以光阻膜41而覆蓋p通道 型MISFET形成區域，亦即η型阱5a、5b之上部之多晶矽膜10， 並藉由將磷或砒予以離子佈植於η通道型MISFET形成區域， 84603 -14- 200406032 亦即p型阱4a、4b之上部之多晶矽膜10之措施，將該區域之 多晶矽膜10改變成低電阻之η型多晶矽膜。 繼之，如圖10所示，通過上述η型多晶石夕膜10 η而將氮氣（Ν2+) 予以離子佈植於其下部之閘極氧化膜6a和ρ型陈4a之界面、 以及閘極氧化膜6b和p型阱4b之界面。此時，藉由例如將氮 氣之劑量作成5xl014/cm2，而導入相當於2%程度之濃度之氮 氣於上述界面近傍。 如前述，在I/O電路區域之厚的閘極氧化膜6b和基板l(p型 畔4b和η型畔5b)之界面近傍，係藉由前述2次之氧氮化處理 而導入2.2%程度之氮氣。此外，在内部電路區域之薄的閘極 氧化膜6a和基板1 (p形味4a和η型陈5a)之界面近傍，係導入2% 程度之氮氣。 因此，藉由在p型阱4a、4b進行上述之氮氣之離子佈植， 而I/O電路區域之厚的閘極氧化膜6b和p型阱4b的界面近傍之 氮濃度係形成4.2%程度，且内部電路區域之薄的閘極氧化膜 6a和p型胖4a的界面近傍之氮濃度係形成4%程度。 另一方面，由於p通道型MISFET形成區域，亦即各個内部 電路區域之η型阱5a和I/O電路區域之η型阱5b之上部係被光 阻膜41所覆蓋，故藉由上述之氮氣之離子佈植而不增加氮 氣之濃度。亦即，I/O電路區域之厚的閘極氧化膜6b和η型阱 5b的界面近傍之氮濃度係2.2%程度，而内部電路區域之薄的 閘極氧化膜6a和η型阱5a的界面近傍之氮濃度係2%程度。 根據至此為止之步騾，而導入於閘極氧化膜和基板（阱）的 界面近傍之氮濃度，其I/O電路區域之η通道型MISFET形成區 84603 -15- 200406032 域（P型阱4b)係形成最高之4·2%程度，繼之，内部電路區域 之η通道型MISFET形成區域（ρ型陈4a)係形成4%程度，I/O電 路區域之p通道型MISFET形成區域（n型阱5b)係形成2.2%程 度，内邵電路區域之p通道型MISFET形成區域（11型阱5幻係形 成2%程度。 又，上述之步騾雖係在將磷或砒予以離子佈植於多晶矽 膜10而改受成n型多晶石夕膜l〇n之後，通過η型多晶石夕膜而 將氮氣予以離子佈植於p型阱4a、4b，但，與此相反地，亦 了在通過多晶石夕膜而將氮氣予以離子佈植於p型陈4a、4b 之後，將磷或砒予以離子佈植於多晶矽膜1〇而改變成^^型多 晶秒膜10η。 繼之’在將光阻膜41予以去除之後，如圖n所示，以光 阻膜42而覆蓋n通道型MISFET形成區域化型阱如、牝）的上部 < η型多晶矽膜10n，並藉由將硼予以離子佈植於p通道型 MISFET开;？成區域（n型阱5a、5b)的上部之多晶石夕膜1〇，而將 該區域之多晶矽膜1〇改變成低電阻之p型多晶矽膜1〇p。又， ^ ^ α卩伤受更至此為止之步驟順序，在將η型陈5a、5b的上 邵之多晶矽膜10改變成p型多晶矽膜1〇p之後，將p型阱知、处 的上邵之多晶矽膜1〇改變成η型多晶矽膜1〇n，並將氮氣予以 離子佈植於p型陈4a、4b。 繼之，在將光阻膜42予以去除之後，如圖12所示，藉由 將光阻膜43作為遮罩而將η型多晶石夕膜丨此和p型多晶石夕膜 進行乾式蚀刻，而在p型阱4a、4b的上部，形成由^型多晶石夕 膜10η所組成之閘極電極1ΐη，且在η型阱5a、5b的上部，形 84603 -16- 200406032 成由P型多晶矽膜10p所組成之閘極電極Up。 繼 <，在將光阻膜43予以去除之後，如圖13所示，在p型 阱4 a _ 4b开y、成η型半導體區域12，且在n型阱％、允形成p型 半導體區域13。形成『型半導體區域12係以光阻膜(未圖句 而覆盍η型阱5a、5b，並將磷或砒予以離子佈植於p型阱如、 此外开y成P型半導體區域13係以光阻膜（未圖示）而覆 蓋P型阱4a、4b，並將硼予以離子佈植於11型阱以、％。n型 半導體區域12係用以將n通道型MISFET之源極、汲極作成 (Lightly Doped Drain)構造，而p_型半導體區域13係用以將？通道 型MISFET之源極、汲極作成£〇〇構造而形成。 繼之，如圖14所不，在閘極電極Un、11?之側壁形成側牆 間隔物14。形成側牆間隔物14係以CVD法而將氮化矽膜堆積 於基板1上，繼而將該氮化矽膜予以各向異性地進行蝕刻而 殘留於閘極電極lln、lip之側壁。 繼之，在p型阱4a、4b形成n+型半導體區域（源極、汲極）16， 且在η型阱5a、5b形成p+型半導體區域（源極、汲極）17。形成 n+型半導體區域（源極、汲極）16係以光阻膜（未圖示）而覆蓋 η型阱5a、5b，並將磷或砒予以離子佈植於p型阱如、牝。此 外，形成矿型半導體區域（源極、汲極）17係以光阻膜（未圖 示）而覆蓋p型阱4a、4b，並將硼予以離子佈植於11型阱％、允。 根據至此為止之步驟，而在内部電路區域之p型阱如係形 成有η通道型MISFET(Qnl)，其係具有薄的閘極氧化膜如，而 在I/O電路區域之p型阱4b係形成有η通道型MISFFr (Qn2)，其 係具有厚的閘極氧化膜6b。此外，在内部電路區域之n型阱 84603 -17- 200406032 5a係形成有p通道型MISFET (Qpl)，其係具有薄的閘極氧化膜 6a，而在I/O電路區域之η型阱5b係形成有p通道型MISFET (Qp2)，其係具有厚的閘極氧化膜6b。 繼之，導入於閘極氧化膜和基板（阱）的界面近傍之氮濃 度，係自較高之一方而依序形成I/O電路區域之η通道型 MISFET (Qn2)>内部電路區域之η通道型MISFET (Qnl)〉I/0電路區 域之p通道型MISFET (Qp2)>内部電路區域之p通道型MISFET (Qpl) 〇 繼之，如圖15所示，以CVD法而將氮化矽膜19堆積於基板 1上，繼而在以CVD法而將氧化矽膜20予以堆積於氮化矽膜19 的上部之後，藉由將形成於氧化矽膜20的上部之光阻膜（未 圖示）作為遮罩而將氧化矽膜20和氮化矽膜19進行乾式蝕 刻，而分別在n+型半導體區域（源極、汲極）16的上部和p+型 半導體區域（源極、沒極）17的上部形成連接孔21。 繼之，以CVD法或濺鍍法而將鎢（W)膜予以堆積於含有連 接孔21的内部之氧化矽膜20上，繼而藉由將光阻膜（未圖）作 為遮罩而將該鎢膜進行乾式蝕刻，而在氧化矽膜20的上部 形成鎢配線22〜28。此後，中介層間絕緣膜而在鎢配線22〜28 的上部形成複數層之金屬配線，但，此類之圖示係省略。 如此，根據本實施之形態，藉由將氮氣導入於η通道型 MISFET (Qnl)之閘極氧化膜6a和ρ型阱4a的界面、以及η通道 型MISFET (Qn2)之閘極氧化膜6b和ρ型阱4b的界面，即能提升 η通道型MISFET (Qnl、Qn2)之熱載體耐性。此外，藉由以具 有厚的閘極氧化膜6b之η通道型MISFET (Qn2)而將上述氮濃度 84603 -18- 200406032 作成更高之措施，即能確實地提升易於產生熱載體之信賴 性之劣化之η通道型MISFET (Qn2)之熱載體耐性。 此外，根據本實施之形態，藉由將導入於p通道型MISFET (Qpl)之閘極氧化膜6a和η型阱5a之界面、以及p通道型MISFET (Qp2)之閘極氧化膜6b和η型阱5b之界面之氮濃度，作成較η 通道型MISFET(Qnl、Qn2)更低之措施，即能抑制相較於η通 道型MISFET(Qnl、Qn2)而易於產生ΝΒΤ之信賴性之劣化之ρ 通道型MISFET(Qpl、Qp2)之信賴性降低之情形。 亦即，根據本實施之形態，藉由將導入於導電型以及閘 極氧化膜厚之相異的4種類之MISFET (Qnl、Qn2、Qpl、Qp2) 之閘極氧化膜和基板（阱）的界面之氮濃度作成最佳化，即能 使相對於熱載體之信賴性和相對於NBT之信賴性之雙方面同 時成立。 此外，根據本實施之形態，藉由將氮氣導入於ρ通道型 MISFET (Qpl)之閘極氧化膜6a和η型阱5a之界面、以及ρ通道型 MISFET (Qp2)之閘極氧化膜6b和η型阱5b之界面，即能抑制起 因於構成ρ通道型MISFET (Qpl、Qp2)之閘極電極lip之ρ型多 晶矽膜10p中之硼為漏失於基板1之元件特性之變動。 此外，根據本實施之形態，由於在上述氮氣之導入時並 無追加遮罩，故能將製造成本之增加抑制於最小限度，且 可獲得上述之功效。 (實施形態2) 使用圖16〜圖29並依據步騾順序而說明本實施形態之CMOS-LSI之製造方法。又，和前述實施形態1相同，距離各圖的 84603 -19- 200406032 中央而左側 < 區域係表示内部電路區域，而右 表示1/0(輸出入)電路區域。此外，内部電路區域、二: 之左側部份係表示η通道型MISF卿成區域 右側4伤係表777 P通道型MISFET形成區域。 首先’如圖16所示，在基板1上形成元件分離溝2、p型阱 ^处和㈣^5a、5b，繼而分別在P型畔4a、4b、㈣^5a、 Λ的表面，形成膜厚4麵程度之氧化石夕膜6。至此為止之+ 驟係和前逑實施形態1之圖1〜圖3所示之步驟相同。 v 繼之’如圖17所示，以光阻膜4〇而覆蓋1/〇電路區域的基 板1尤表面，並藉由以氟酸而將内部電路區域之基板1的表 面進仃蝕刻之措施，將該區域之氧化矽膜6予以去除。 繼之，在將光阻膜40予以去除之後，如圖18所示，藉由 將基板1進行濕式氧化，而在内部電路區域之基板卟型阱如 和爾5a)的表面，形成膜厚2nm程度之薄的閉極氧化膜 如。此時，由於1/0電路區域之基板1(p型畔4b*n型味的 表面亦被氧化，故在1/0電路區域之基板丨的表面係形成有間 極氧化膜6b，其係具有含有氧化矽膜6的一部份之厚的膜厚 (6nm程度）。 繼之，如圖19所示，藉由在含有N〇之環境氣體中，將基 板1進行熱處理（氧氮化處理），而將氮氣導入於間極氧化2 6a、6b和基板1之界面近傍。此時，將通過内部電路區域之 薄的閘極氧化膜6a而導入於基板l(p型阱知和^型畔5a)之氮 濃度作成2%程度時，則通過I/O電路區域之厚的閘極氧化膜你 而導入於基板l(p型阱4b和η型阱5b)之氮濃度係形成〇2%程 84603 -20- 200406032 度。 繼之，如圖20所示，以CVD法而將非摻雜之多晶矽膜丨❻堆 牙貝万、、基板1上之後，以光阻膜41而覆蓋p通道型·丁形成 區域（η型It 5a、5b)的上部之多晶碎膜1G，並藉由將鱗或础 予以離子佈植於n通道型MISFET形成區域（p型阱如、牝）的上 邵之多晶矽膜10，而將該區域之多晶矽膜1〇改變成低電阻 之η型多晶秒膜ι〇η。 繼之，如圖21所示，在p通道型MISFET形成區域0型阱以、 5b)之多晶矽膜1〇上存留光阻膜41，並通過11型多晶矽膜i加 而將氮氣（N，）予以離子佈植於其下部之閘極氧化膜如和口型 阱4a之界面、以及閘極氧化膜6b和p型阱4b之界面。此時， 藉由例如將氮氣之劑量作成5xl〇M/cm2，而在上述界面近傍導 入相當於2%程度的濃度之氮氣。 如前述，在前述之氧氮化處理步驟中，内部電路區域之 薄的閘極氧化膜6a和基板1 (p型畔4a和η型陈5b)之界面近 傍，係導入2%程度之氮氣，而在1/0電路區域之厚的閘極氧 化膜6b和基板l(p型阱4b和η型阱5b)之界面近傍，係導入〇2% 程度之氮氣。 因此，藉由在上述之氮氣之離子佈植步驟中進而導入2% 程度之氮氣，則内部電路區域之薄的閘極氧化膜知和卩型味如 之界面近傍之氮;辰度’係形成4%程度，而i/o電路區域之厚 的閘極氧化膜6b和p型阱4b之界面近傍之氮濃度，係形成2 2% 程度。 另一方面，由於内部電路區域之η型阱5a和I/O電路區域n 84603 -21 - 200406032 型阱5b<上邵，係分別以光阻膜41而予以覆蓋，故在上述 <鼠氣 < 離子佈植步·驟中，無增加氮氣之濃度。亦即，内 部電路區域之的薄的閉極氧化膜6a和η型味5a的界面近傍之 氮濃度係2〇/。程度，而ϊ/〇電路區域之厚的閘極氧化膜6b之η型 阱5b的界面近傍之氮濃度係〇 2%程度。 根據至此為止之步驟，而導入於閘極氧化膜和基板（阱）的 界面之氮濃度’係n通道型MISFET形成區域（p型阱如、牝）之 一方為較P通道型MISFET形成區域⑺型阱5a、5b)更高。但， 孩時點係薄的閘極氧化膜如和p型阱4a的界面近傍之氮濃度 (4程度）之方’係較厚的閘極氧化膜6b和ρ型味4b的界面 近傍之氮濃度（2.2%程度）更高。 繼之’在將光阻膜41予以去除之後，如圖22所示，以光 阻膜42而覆蓋n通道型MISFET形成區域㊈型阱如、牝）的上部 之η型多晶矽膜ι〇η，並藉由將硼予離子佈植於p通道型misfet 形成區域（η型阱5a、5b)的上部之多晶矽膜1〇，而將該區域 之多晶矽膜10改變成低電阻之p型多晶矽膜1〇p。 繼之’在將光阻膜42予以去除之後，如圖23所示，藉由 知光阻膜43作為遮罩而將η型多晶石夕膜l〇n和p型多晶石夕膜i〇p 進行乾式蝕刻，在p型阱4a、4b的上部，形成由n型多晶矽膜 10η所組成之閘極電極iltl，而在η型阱5a、5b的上部，形成 由p型多晶矽膜10p所組成之閘極電極lip。 繼之，在將光阻膜43予以去除之後，如圖24所示，在基 板1上形成p型阱4b的上部為開口狀之光阻膜44，並藉由將 該光阻膜44作為遮罩而將磷或础予以離子佈植於p型味物， -22- 84603 .84¾ 200406032 而形成ir型半導體區域12。如前述，rr型半導體區域12係用 以將η通道型MISFET之源極、汲極作成LDD構造而形成。 繼之，如圖25所示，將上述光阻膜44作為遮罩而將氮氣 予以離子佈植於閘極氧化膜6b和ρ型胖4b之界面近傍。此 時，藉由例如將氮氣之劑量作成2xl015/cm2，而在上述界面近 傍導入相當於2%程度的濃度之氮氣。 如前述，在閘極氧化膜6b和p型陈4b之界面近傍，係藉由 前述2次之氧氮化處理而導入2.2%程度之氮氣。因此，藉由 在p型味4b進行上述之氮氣之離子佈植，而I/O電路區域之厚 的閘極氧化膜6b和p型胖4b的界面近傍之氮濃度，係形成4.2% 程度，且較内部電路區域之薄的閘極氧化膜6a和p型阱4a的 界面近傍之氮濃度（4%程度）更高。 根據至此為止之步騾，則導入於閘極氧化膜和基板（阱）的 界面近傍之氮濃度，其I/O電路區域之η通道型MISFET之形成 區域（p型阱4b)係形成最高之4.2%程度，繼而内部電路域之η 通道型MISFET形成區域（ρ型阱4a)係形成4%程度，I/O電路區 域之p通道型MISFET形成區域（η型阱5b)係形成0.2%程度，内 部電路區域之ρ通道型MISFET形成區域（η型阱5a)係形成2%程 度。 又，本實施形態係因為在形成閘極電極lln、lip之後，再 進行氮氣之離子佈植，故雖在閘極電極1 In之正下方之閘極 氧化膜6b和ρ型畔4b之界面近傍係無導入氮氣，但，因至少 在沒極區域之近傍導入氮氣時，即能抑制熱載體，故不產 生障礙。 84603 -23- 200406032 繼之，在將光阻膜44予以去除之後，如圖26所示，在基 板1上开/成p 土 ％ 4a的上邵》^ 口狀之光阻膜45，並藉由將該 光阻膜45作為遮罩而將磷或础予以離子佈植於ρ型陈心，而 形成η-型半導體區域12。 繼之’將絲膜45予以去除之後，如圖27所示，在基板！ 上形成η型陈5a的上部為開口之光阻膜你，並藉由將該光阻 膜46作為遮罩而將硼予以離子佈植於n型阱兄，而形成p型 半導體區域13。繼之，在將光阻膜46予以去除之後，如圖％ 所示，在基板1上形成將!!型阱5b的上部予以開口之光阻膜 47，並藉由將該光阻膜47作為遮罩而將硼予以離子佈植於n 型阱5b ’而形成ρ-型半導體區域13。又，使用上述之4種類 之光阻膜44〜47而在p型阱4a、4b形成n-型半導體區域12，且 在η型阱5a、5b形成ρ-型半導體區域13時，亦可任意地變更 此類之順序。 此後，如圖29所示，以和前述實施形態丨相同之方法，在 内部電路區域之ρ型阱4a形成具有薄的閘極氧化膜6a$n通道 型MISFET (Qnl)，而在I/O電路區域之p型阱牝形成具有厚的閘_ 極氧化膜6b之η通道型MISFET(Qn2)。此外，在内部電路區域 之η型陈5a形成具有薄的閘極氧化膜6a之通道型misfet ♦ (Qpl)，而在I/O電路區域之η型阱5b形成具有厚的閘極氧化膜 6b之ρ通道型MISFET (Qp2)。此後之步驟係和前述實施形態工 相同。 根據本實施形態，則導入於閘極氧化膜和基板（阱）的界面 近傍之氮濃度，係自較高之一方而依序形成1/〇電路區域之n 84603 -24- 200406032 通道型MISFET (Qn2)>内部電路區域之n道型MISFET (Qnl)>内部 電路區域之p通道型MISFET (Qpl) > I/O電路區域之p通道型 MISFET (Qp2)。因此，和前述實施形態1相同，能使導入於導 電型及閘極氧化膜厚之相異的4種類之MISFET(Qnl、Qn2、 Qpl、Qp2)之閘極氧化膜和基板（阱）的界面之氮濃度作成最 佳化，並能使相對於熱載體之信賴性和相對於NBT之信賴性 之雙方同時成立。 此外，本實施形態係因為將形成具有厚的閘極氧化膜6b 之η通道型MISFET (Qn2)之n_型半導體區域12時所使用之光阻 膜44作為遮罩而進行氮氣之離子佈植，故在形成具有薄的 閘極氧化膜6b之η通道型MISFET (Qnl)之η·型半導體區域12 時，則必需另外之光阻膜45。因此，使用於將2種類之η通 道型MISFET(Qnl、Qn2)之ir型半導體區域12設定成相同的雜 質濃度之CMOS-LSI之製造時，係增加光學遮罩之數量。但 是，使用於分別將2種類之η通道型MISFET(Qnl、Qn2)之η-型 半導體區域12設定成最佳之雜質濃度之CMOS-LSI之製造時， 則無須增加光學遮罩之數量。 (實施形態3) 使用圖30〜圖39並依據步騾順序而說明本實施形態之CMOS_ LSI之製造方法。
首先，如圖30所示，在内部電路區域之基板1 (p型阱4a和η 型阱5a)的表面，形成膜厚2 nm程度之薄的閘極氧化膜6a， 且在I/O電路區域之基板l(p型陈4b和η型畔5b)的表面，形成 膜厚6 nm程度之厚的閘極氧化膜6a。繼之，藉由在含有NO 84603 -25- 200406032 之環境氣體中，將基板1進行熱處理（氧氮化處理），而將既 定量之氮氣予以導入於閘極氧化膜6a、6b和基板1之界面近 傍。此時，通過内部電路區域之薄的閘極氧化膜6a而將導 入於基板1(ρ型阱4a和η型阱5a)之氮濃度作成2%程度時，則 通過I/O電路區域之厚的閘極氧化膜6b而導入於基板1 (?型陈 4b和η型件5b)之氮濃度係形成0.2%程度。至此為止之步驟係 和前述實施形態2之圖16〜圖19所示之步驟相同。 繼之’如圖31所示’以CVD法而將非掺雜之多晶石夕膜（未 圖示）堆積於基板1上之後，藉由將如前述實施形態丨、2所 說明之2種類之光阻膜（41、42)作為遮罩之雜質之離子饰植， 而在η通道型MISFET形成區域（p型阱4a、4b)的上部形成 多晶矽膜10η，且在p通道型MISFET形成區域（n型阱5a、5b)的 上部形成p型多晶矽膜10p。 繼之，如圖32所示，藉由將光阻膜43作為遮罩而將n型多 晶矽膜10η和p型多晶矽膜l〇p進行乾式蝕刻，而在p型阱知、 4b的上部，形成由n型多晶矽膜1〇n所組成之閘極電極， 且在η型胖5a、5b的上部， ，形成由P型多晶矽膜l〇p所組成之 閘極電極lip。
而形成η·型半導體區域12。
予以離子佈植於ρ型阱4b。此時， 將上述光阻膜44作為遮罩而將氮氣 〕。此時，藉由例如將氮氣之劑量作 84603 -26 - 200406032 成4xl015/cm2，而在閘極氧化膜6b和p型味4b之界面近傍，導 入相當於4%程度的濃度之氮氣。如前述，在閘極氧化膜6b 和p型胖4b之界面近傍，係藉由前述之氧氮化處理而導入0.2% 程度之氮氣。因此，藉由在p型味4b進行上述之氮氣之離子 佈植，則I/O電路區域之厚的閘極氧化膜6b和p型阱4b的界面 近傍之氮濃度係形成4.2%程度。 繼之，在將光阻膜44予以去除之後，如圖35所示，在基 板1上形成p型阱4a的上部為開口之光阻膜45，並藉由將該光 阻膜45作為遮罩而將磷或砒予以離子佈植於p型阱4a，而形 成ir型半導體區域12。 繼之，如圖36所示，將上述光阻膜45作為遮罩而將氮氣 予以離子佈植於閘極氧化膜6a和p型畔4a之界面近傍。此時， 藉由例如將氮氣之劑量作成2xl015/cm2，而在上述界面近傍導 入相當於2%程度的濃度之氮氣。如前述，在閘極氧化膜6a 和p型味4a之界面近傍，係藉由前述之氧氮化處理而導入2% 程度之氮氣。因此，藉由在p型味4a進行上述之氮氣之離子 佈植，則内部電路區域之薄的閘極氧化膜6a和p型阱4a的界 面近傍之氮濃度係形成4%程度。 根據至此為止之步騾，而導入於閘極氧化膜和基板（阱）的 界面近傍之氮濃度，其I/O電路區域之η通道型MISFET形成區 域（Ρ型阱4b)係形成最高之4.2%程度，繼而内部電路區域之η 通道型MISFET形成區域（ρ型阱4a)係形成4%程度，内部電路 區域之ρ通道型MISFET形成區域（η型阱5a)係形成2%程度，I/O 電路區域ρ通道型MISFET形成區域（η型阱5b)係形成0.2%程 84603 -27- 200406032 度。 繼之，在將光阻膜45予以去除之後，如圖37所示，在基 板1上形成η型阱5a的上部為開口狀之光阻膜46，並藉由將該 光阻膜46作為遮罩而將硼予以離子佈植於η型阱5a，而形成p_ 型半導體區域1 3。繼之，去將光阻膜46予以去除之後，如 圖38所示，在基板1上形成η型阱5b的上部為開口狀之光阻 膜47，並藉由將該光阻膜47作為遮罩而將硼予以離子佈植 於η型阱5b，而形成p-型半導體區域13。又，使用上述之4種 類之光阻膜44〜47而將η型雜質或氮氣予以離子佈植於p型阱 4a、4b，並將ρ型雜質予以離子佈植於η型阱5a、5b時，亦可 任意地變更此類之順序。 此後，如圖39所示，以和前述實施形態1、2相同之方法， 在内部電路區域之ρ型胖4a形成具有薄的閘極氧化膜6a之η通 道型MISFET (Qnl)，且在I/O電路區域之ρ型阱4b形成具有厚的 閘極氧化膜6b之η通道型MISFET (Qn2)。此外，在内部電路區 域之η型阱5a形成具有薄的閘極氧化膜6a之ρ通道型MISFET (Qpl)，且在I/O電路區域之η型阱5b形成具有厚的閘極氧化膜 6b 之 ρ 通道型 MISFET (Qp2)。
根據本實施形態，則導入於閘極氧化膜和基板（阱）的界面 近傍之氮濃度，係自較高之一方而依序形成I/O電路區域之η 通道型MISFET (Qn2) >内部電路區域之η通道型MISFET (Qnl) > 内部電路區域之ρ通道型MISFET (Qpl)〉I/O電路區域之ρ通道 型MISFET (Qp2)。因此，如和前述實施形態1、2相同地，將 導入於導電型及閘極氧化膜厚之相異的4種類之MISFET 84603 -28- 200406032 (Qnl、Qn2、Qpl、Qp2)之閘極氧化膜和基板（胖）的界面之氮 濃度作成最佳化，並能使相對於熱載體之信賴性和相對於 NBT之信賴性之雙方面同時成立。 又，導入於η通道型MISFET (Qn2)之厚的閘極氧化膜6b和η 型陈5b的界面近傍之氮濃度，係因亦可和導入於η通道型 MISFET (Qnl)之薄的閘極氧化膜6a和η型阱5a的界面近傍之氮 濃度同等或其以上，故即使兩者之氮濃度相同時，亦不產 生障礙。本實施形態之製造方法，係藉由在前述圖34所示 之氮氣之離子佈植步騾或前述圖34所示之氮氣之離子佈植 步驟中，使氮氣之劑量和前述之值相異之措施，而亦能將η 通道型MISFET (Qnl)之氮濃度和η通道型MISFET (Qn2)之氮濃度 作成相同。 (實施形態4) 使用圖40〜圖46並依據步驟順序而說明本實施形態之CMOS-LSI之製造方法。 首先，如圖40所示，在内部電路區域之基板1的表面，形 成膜厚2 nm程度之薄的閘極氧化膜6a，且在I/O電路區域之基 板1的表面，形成膜厚6 nm程度之厚的閘極氧化膜6a。膜厚 相異之2種類之閘極氧化膜6a、6b，雖係以和前述實施形態1〜3 相同的方法而形成，但，本實施形態係先行在將p型阱4a、4b 和η型阱5a、5b形成於基板1之步騾，而形成上述閘極氧化膜 6a 、 6b 〇 繼之，如圖41所示，藉由在含有NO之環境氣體中，將基 板1進行熱處理（氧氮化處理），通過内部電路區域之薄的閘 84603 -29- 200406032 極氧化膜6a而將2%程度之氮氣導入於閘極氧化膜如和基板i 之界面近傍。該情形時，導入於1/〇電路區域之厚的閘極氧 化膜6b和基板1的界面近傍之氮濃度係形成〇. 2 %。 繼之，如圖42所示，以CVD法而將非摻雜之多晶矽膜⑺堆 %於基板1上之後，以光阻膜Μ而覆蓋p通道型形成 區域的上部之多晶矽膜1〇，並藉由將磷或砒予以離子佈植 於η通道型MISFET形成區域的上部之多晶矽膜1〇，而將該區 域之多晶矽膜1〇改變成低電阻之η型多晶矽膜1〇n。 繼之，如圖43所示，在p通道型MISFET形成區域存留光阻 膜41，並藉由通過n型多晶矽膜1〇n而將硼予以離子佈植於^ 通道型MISFET形成區域的基板1，而在該區域之基板i形成ρ 型陈4a、4b。此外，此時為了控制η通道型misfeT之臨界值 電壓，亦將硼予以離子佈植於p型阱4a、4b的表面（通道形成 區域）。該離子佈植係因以將形成於p型阱4ain通道型misfet (Qnl)之臨界值作成最佳化而進行。 繼之，如圖44所示，在p通道型MISFET形成區域存留光阻 膜41，並將氣氣丁以離子佈植於閘極氧化膜如和p型陈如之 界面近傍、以及閘極氧化膜奶和p型阱4b之界面近傍。此時， 藉由例如將氮氣之劑量作成5xl〇i4/cm2，而在上述界面近傍導 入2%程度之濃度。 如前述，在内部電路區域之薄的閘極氧化膜如和p型陈如 之界面近傍，係藉由前述之氧氮化處理而導入2%程度之氮 氣。因此，藉由進行上述之氮氣之離子佈植，而閑極氧化 膜6a和p型阱4a之界面近傍之氮濃度係形成4%程度。此外， 84603 -30- 200406032 在I/O甩路區域之厚的閘極氧化膜6b和p型阱仙之界面近傍， 係藉由前述之氧氮化處理而導入0·2%程度之氮氣。因此，薄 由進行上述之氮氣之離子佈植，而閘極氧化膜6b和ρ型胖4b 之界面近傍之氮濃度係形成2.2%程度。 繼之’在將光阻膜41予以去除之後，如圖45所示，在多 晶矽膜10和η型多晶矽膜1〇n的上部，形成將p型阱牝的上部 ‘ 丁以開口之光阻膜48，並將該光阻膜48作為遮罩而將磷予 以離子佈植於p型阱4b的表面（通道形成區域）。據此，而具 有厚的閘極氧化膜6b之η通道型MISFET (Qn2)之通道雜質（硼）鲁 ;辰度’係較具有薄的閘極氧化膜6之η通道型MISFET (Qnl)之 通道雜質（硼）濃度更低，並使該臨界值電壓作成最佳化。 繼之，如圖46所示，將上述光阻膜48作為遮罩而將氮氣 4 予以離子佈植於閘極氧化膜6b和p型阱4b之界面近傍。此 時，藉由例如將氮氣之劑量作成5xl〇14/cm2，而在上述界面近 傍導入相當於2%程度之濃度之氮氣。 如前述’在閘極氧化膜6b和p型阱4b之界面近傍，係藉由 箾述之氧氮化處理和氮氣之離子佈植，而導入2.2%程度之氮鲁 氣。因此，藉由進行將上述光阻膜48作為遮罩之第2次氮氣 離子佈植，而I/O電路區域之厚的閘極氧化膜6b和p型阱4b的 ’ 界面近傍之氮濃度係形成4.2%程度，且較内部電路區域之薄 的閘極氧化膜6a和p型阱4a的界面近傍之氮濃度（4%程度）更 高。 根據至此為止之步騾，則導入於閘極氧化膜和基板（阱）的 ‘ 界面近傍之氮濃度，其I/O電路區域之η通道型MISFET形成區 84603 -31 - 200406032 域（p型阱4b)係形成最高之4.2%程度，繼而内部電路區域之n 通道型MISFET形成區域（p型阱4a)係形成4%程度’内部電路 區域之p通道型MISFET形成區域係形成2%程度’ I/O電路區域 之p通道型MISFET形成區域係形成0.2%程度。 繼之，在將光阻膜48予以去除之後，如圖47所示’以光 阻膜49而覆蓋η通道型MISFET形成區域（p型阱4a、4b)的上部 之η型多晶矽膜10η，並藉由將予以離子佈植於P通道型 MISFET形成區域的上部之多晶矽膜10，而將該區域之多晶 矽膜10改變成低電阻之P型多晶矽膜l〇P。繼之，在n通道型 MISFET形成區域（p型阱4a、4b)存留光阻膜49，並藉由通過P 型多晶石夕膜10ρ而將磷予以離子佈植於P通道型MISFET形成區 域之基板1，而在該區域之基板1形成η型阱5a、5b。此外， 此時為了控制p通道型MISFET之臨界值電壓，亦將磷予以離 子佈植於η型阱5a、5b的表面（通道形成區域）。該離子佈植 係用以將形成於η型阱5a之p通道型MISFET (Qpl)之臨界值電 壓作成最佳化而進行。 繼之，在將光阻膜49予以去除之後，如圖48所示，在p型 多晶矽膜10p和η型多晶矽膜l〇n的上部，形成將η型阱5b的上 部予以開口之光阻膜50，並藉由將該光阻膜50作為遮罩而 將硼予以離子佈植於η型阱5b的表面（通道形成區域）。據此， 而具有厚的閘極氧化膜6b之p通道型MISFET (Qp2)之通道雜質 (磷）濃度，係較具有薄的閘極氧化膜6之p通道型MISFET(Qpl) 之通道雜質（磷）濃度更低，並使該臨界值電壓作成最佳化。 此後，如圖49所示，根據前述實施形態1之圖12〜圖14所示 84603 -32- 200406032 之步騾，在内部電路區域之p型阱如，形成具有薄的閘極氧 化膜6a之η通道型MISFET (Qnl) ’且在I/O電路區域之p型牌4b ’ 形成具有厚的閘極氧化膜6b之通道型MISFET (Qn2)。此外， 在内部電路區域之η型阱5a，形成具有薄的閘極氧化膜6a之p 通道型MISFET (Qpl)，且在I/O電路區域之η型阱5b，形成具有 厚的閘極氧化膜6b之p通道型MISFET (Qp2)。 在本實施形態當中，導入於閘極氧化膜和基板（阱）的界面 近傍之氮濃度，係自較高之一方而依序形成1/0電路區域之n 通道型MISFET (Qn2) >内部電路區域之η通道型MISFET (Qnl) > 内部電路區域之p通道型MISFET (QP1)〉1/0電路發域之P通道 型MISFET (Qp2)。又，本實施形態之製造方法，亦可藉由在 前述圖46所示之氮氣之離子佈植步驟中’使氮氣之劑量作 成和前述之值相異之措施，而將η通道型MISFET (Qnl)之氮濃 度和η通道型MISFET (Qn2)之氮濃度作成相同。 根據本實施形態，則如和前述實施形態1〜4相同地，能使 導入於導電型和閘極氧化膜厚相異之4種類之MISFET(Qnl、 Qn2、Qpl、Qp2)之閘極氧化膜和基板（阱）的界面之氮濃度達 成最佳化，並使相對於熱載體之信賴性和相對於NBT之信 賴性之雙方面同時成立。此時，根據本實施形態係因為在 上述氮氣之導入時，無須追加光學遮罩，故可將製造成本 之增加予以抑制於最小限度，且能獲得上述之功效。 以上，雖根據發明之實施形態而具體地說明本發明者所 實施之發明，但，本發明係不限定於前述實施形態，在不 脫離該精神要旨之範圍内，當然可作各種變更。 顚 84603 -33- 200406032 例如則述貫施形態卜4所示之氮濃度，係不自限於此。此 外’亦可藉由將前述實施形態1〜4所說明之方法予以適當地 組合，而將導入於導電型及閘極氧化膜厚相異之4種類之 MISFET(Qnl、Qn2、制、⑽之閘極氧化膜和基板（牌）的界 面之氮濃度作成最佳化。 在本案所揭示之發明當中，簡單地說明藉由代表性者而· 獲传之功效如下。 ”在此合著具有薄的閘極絕緣膜之misfet和具有厚的閘極 絶緣膜〈MISFET之半導體積體電路裝置當中，無增加光學· 遮罩之數量，而能使相對於熱載體之信賴性和相對於丽之 4吕賴性達成最佳化。 【圖式簡單說明】 〔圖1〕表示本發明之一實施形態之邏輯LSI的製造方法* 之半導體基板之要部截面圖。 〔圖2〕表示本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 〔圖3〕表示本發明之一實施形態之邏輯[幻的製造方法_ 之半導體基板之要部截面圖。。 〔圖4〕表不本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 〔圖5〕表示本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 〔圖6〕表示本發明之一實施形態之邏輯LSI的製造方法♦ 之半導體基板之要部截面圖。 84603 -34- 200406032 〔圖7〕表示本發明之一實施形態之邏輯lsi的製造方法 之半導體基板之要部截面圖。 〔圖8〕表示本發明之一實施形態之邏輯lsi的製造方法 之半導體基板之要部截面圖。 〔圖9〕表示本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 〔圖10〕表示本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 〔圖11〕表示本發明之一實施形態之邏輯LSI的製造方法 # 之半導體基板之要部截面圖。 〔圖12〕表示本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 $ 〔圖13〕表示本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 〔圖14〕表示本發明之一實施形態之邏輯LSI的製造方法 之半導體基板之要部截面圖。 〔圖15〕表示本發明之一實施形態之邏輯LSI的製造方法 _ 之半導體基板之要部截面圖。 〔圖16〕表示本發明之另外的實施形態之邏輯LSI的製造 β 方去之半導體基板之要部截面圖。 〔圖17〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖18〕表示本發明之另外的實施形態之邏輯lsi的製造 ♦ 方去之半導體基板之要部截面圖。 84603 -35- 200406032 〔圖19〕表示本發明之實施形態2之dram混載邏輯LSI的 氣造方法之半導體基板之要部截面圖。 〔圖20〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖21〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 · 〔圖22〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖23〕表示本發明之另外的實施形態之邏輯LSI的製造 __ 方法之半導體基板之要部截面圖。 〔圖24〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖25〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖26〕表示本發明之另外的實施形態之邏輯LSI的製造 方去之半導體基板之要部截面圖。 〔圖27〕表示本發明之另外的實施形態之邏輯LSI的製造 _ 方去之半導體基板之要部截面圖。 〔圖28〕表示本發明之另外的實施形態之邏輯LSI的製造 方去之半導體基板之要部截面圖。 〔圖29〕表示本發明之另外的實施形態之邏輯LSI的製造 方决之半導體基板之要部截面圖。 〔圖30〕表示本發明之另外的實施形態之邏輯LSI的製造 ‘ 方决之半導體基板之要部截面圖。 84603 -36- 200406032 〔圖31〕表示本發明之另外的實施形態之遂㈣1的製造 遴輯LSI的製造 遂輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖32〕表示本發明之另外的實施形態之 方法之半導體基板之要部截面圖。 〔圖33〕表示本發明之另外的f^、 方法之半導體基板之要部截面圖 〔圖34〕表示本發明之另外的 〇 實施形態之遂輯1^1的製造 〇 實施形態之遂輯1^1的製造 方法之半導體基板之要部截面圖 〔圖35〕表示本發明之另外的 方法之半導體基板之要部截面圖 〔圖36〕表TF本發明之另外的 方法之半導體基板之要部截面圖。 r闽士 分為形能之遂輯LSI的製造 〔圖37〕表示本發明之另外的實犯办心4 l， 方法之半導體基板之要部截面圖。 〔圖38〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖39〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖40〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖41〕表示本發明之另外的實施形態之邏輯LSI的製造 方去之半導體基板之要部截面圖。 〔圖42〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 84603 -37- 200406032 〔圖43〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖44〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖45〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖46〕表示本發明之另外的實施形態之邏輯LSI的製造 方法之半導體基板之要部截面圖。 〔圖47〕表示本發明之另外的實施形態之邏輯LSI的製造 方去之半導體基板之要部截面圖。 〔圖48〕表示本發明之另外的實施形態之邏輯LSI的製造 方去之半導體基板之要部截面圖。 〔圖49〕表示本發明之另外的實施形態之邏輯LSI的製造 方去之半導體基板之要部截面圖。 【圖式代表符號說明】 秒基板 2 3 4a、4b 5a、5b 元件分離溝 氧化矽膜 P型阱 η型阱 氧化矽膜 閘極氧化膜 氧化矽膜 多晶石夕膜 84603 -38- 200406032
10η n型多晶>5夕膜 10ρ p型多晶碎膜 lln、 lip 閘極電極 12 η·型半導體區域 13 p_型半導體區域 14 側牆間隔物 16 n+型半導體區域（源極 17 P+型半導體區域（源極 19 氮化碎膜 20 氧化矽膜 21 連接孔 22 〜28 鎢配線 40 〜50 光阻膜 Qnl、 Qn2 η通道型MISFET Qpl、 Qp2 ρ通道型MISFET 汲極） 汲極） 39- 84603