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JP2003078137A - 高められたソース／ドレインをポリスペーサーを用いて形成する方法 - Google Patents

高められたソース／ドレインをポリスペーサーを用いて形成する方法

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Publication number
JP2003078137A
JP2003078137A JP2002206731A JP2002206731A JP2003078137A JP 2003078137 A JP2003078137 A JP 2003078137A JP 2002206731 A JP2002206731 A JP 2002206731A JP 2002206731 A JP2002206731 A JP 2002206731A JP 2003078137 A JP2003078137 A JP 2003078137A
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gate electrode
polysilicon
spacer
source
drain
Prior art date
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Application number
JP2002206731A
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English (en)
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Yang Pan
ヤン・パン
James Lee Yong Meng
ジェームズ・リー・ヨン・メン
Leung Ying Keung
レウン・イン・キュン
Yelehanka Ramachandramurthy Pradeep
エレハンカ・ラマチャンドラマーシー・プラディープ
Jia Zhen Zheng
ジア・ツェン・チェン
Chan Rap
ラップ・チャン
Elgin Quek
エルジン・クーク
Ravi Sundaresan
ラヴィ・サンダレサン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Chartered Semiconductor Manufacturing Pte Ltd filed Critical Chartered Semiconductor Manufacturing Pte Ltd
Publication of JP2003078137A publication Critical patent/JP2003078137A/ja
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    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H10P32/1414—
    • H10P32/171—

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 高められたソース／ドレイン構造を有するＭ
ＯＳＦＥＴを形成する効果的で製造が容易な方法を提供
する。 【解決手段】 ゲート電極を半導体基板表面のゲート誘
電体上に形成する。電極をマスクとして基板中にイオン
を注入し、低濃度にドープした領域を形成する。次いで
ゲート電極の側壁上に誘電体スペーサーを形成する。基
板、ゲート電極、及び誘電体スペーサーの上にポリシリ
コン層を堆積し、この層を高濃度にドープする。ポリシ
リコン層をエッチバックして誘電体スペーサー上にポリ
シリコンスペーサーを残留させる。ポリシリコンスペー
サーからドーパントを基板中に拡散して、ソースとドレ
インの領域を形成する。ゲート電極の端部上のスペーサ
ーを除去してソースポリシリコンスペーサーとドレイン
ポリシリコンスペーサーとに分離し、ＭＯＳＦＥＴを完
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路デバイスの
製造、特に集積回路デバイスの製造において、高められ
たソース／ドレインＭＯＳＦＥＴ構造を形成する方法に
関する。
【０００２】
【従来の技術】デバイスが縮小されるにつれて、短チャ
ンネル効果が厳しくなる。即ち、ゲートの大きさが小さ
くなるにつれて、ＭＯＳＦＥＴのしきい値電圧が予測で
き難くなる。短チャンネル効果はソース／ドレイン漏洩
及び電圧ロールオフを生じる。短チャンネル効果を防ぐ
ために、浅いソース／ドレイン接合を使用する必要があ
る。しかしながら、浅い接合はサリサイド(salicide)を
形成する場合、接合漏洩のような問題を生じる。高めら
れたソース／ドレイン構造はこれらの問題を生じること
なく短チャンネル効果を低減できる。
【０００３】この技術分野の数多くの研究者は高められ
たソース／ドレイン構造を提案している。Horikiの米国
特許５，３８６，１３３、Hongの米国特許５，６３１，
４８２及びHebertの米国特許５，６８４，３１９はソー
ス／ドレインコンタクトとしてポリシリコンスペーサー
を形成する方法を開示する。Jambotkarの米国特許４，
４８８，１６２は持ち上げられたソース／ドレインプロ
セスを示す。
【０００４】
【発明が解決しようとする課題】本発明の主要な目的は
高められたソース／ドレイン構造を有するＭＯＳＦＥＴ
を形成する効果的で極めて製造が容易な方法を提供する
ことである。
【０００５】本発明の別の目的は短チャンネル効果を低
減させる高められたソース／ドレイン構造を有するサブ
‐クォーターミクロン(sub-quarter micron)のＭＯＳＦ
ＥＴを形成する方法を提供することである。
【０００６】本発明の更に別の目的は高められたソース
／ドレインからの外方拡散によってソース／ドレインが
拡張された高められたソース／ドレイン構造を有するサ
ブ‐クォーターミクロンのＭＯＳＦＥＴを形成する方法
を提供することである。
【０００７】
【課題を解決するための手段】本発明の前記目的に従っ
て、高められたソース／ドレイン構造を有するサブ‐ク
ォーターミクロンのＭＯＳＦＥＴを形成する方法が達成
される。ゲート電極を半導体基板表面のゲート誘電体上
に形成する。前記ゲート電極をマスクとして用いて前記
基板中にイオンを注入して、低濃度にドープされた領域
を形成する。その後、前記ゲート電極の側壁上に誘電体
スペーサーを形成する。前記基板、前記ゲート電極、及
び前記誘電体スペーサーの上にポリシリコン層を堆積
し、ここで前記ポリシリコン層は高濃度にドープされて
いる。前記ポリシリコン層をエッチバックして前記誘電
体スペーサー上にポリシリコンスペーサーを残留させ
る。前記ポリシリコンスペーサーは高められたソース／
ドレイン領域を形成する。前記ポリシリコンスペーサー
からドーパントを前記半導体基板中に拡散して、前記高
められたソース／ドレイン領域の下にソース及びドレイ
ンの拡張領域を形成する。前記ゲート電極の端部上の前
記ポリシリコンスペーサーを除去して前記高められたソ
ース／ドレイン領域を高められたソース領域と高められ
たドレイン領域とに分離し、これにより前記集積回路デ
バイスの製造において、高められたソース／ドレイン構
造を有するＭＯＳＦＥＴの形成を完成する。
【０００８】
【発明の実施の形態】特に図１において、部分的に完成
した金属酸化膜電界効果型トランジスタ（ＭＯＳＦＥ
Ｔ）の一部が示される。この半導体基板１０は好ましく
は（１００）の結晶配向性を有するシリコンから構成さ
れ、そしてｐ型基板になるようにドープされる。図１〜
図１０はＮチャンネルＭＯＳＦＥＴ集積回路デバイスを
示すが、Ｎチャンネルの態様のものに対して反対極性を
代用することによりＰチャンネルＦＥＴ集積回路デバイ
スも簡単に形成できることは当業者により理解されるで
あろう。また、同様にして、ＣＭＯＳＦＥＴが同じ基板
上にＮチャンネル及びＰチャンネルの両方を作製するこ
とにより形成される。
【０００９】記述及び図面を簡単にするために、一般的
に行われているように、デバイス間の誘電体素子分離を
単に部分的に示し、詳細には示さなかった。例えば、浅
いトレンチ素子分離領域１１は図示のように半導体基板
中に形成できる。
【００１０】例えば、約１０〜１００オングストローム
の厚さを有する二酸化ケイ素層を形成するための熱酸化
を用いて、ゲート誘電体層１４を半導体基板の表面に形
成する。次いで、例えば、低圧の化学的気相成長法（Ｌ
ＰＣＶＤ）によりポリシリコン層１６を前記ゲート誘電
体層上に約１０００〜４０００オングストロームの厚さ
に堆積する。
【００１１】図２に示すように、前記ポリシリコン層及
びゲート誘電体層をパターン化してゲート電極１６を形
成する。前記ゲート電極をマスクとして用いてイオンを
基板表面に注入して、低濃度にドープされた領域２２を
形成する。例えば、この低濃度にドープされた領域２２
は０．１〜５０ＫｅＶのエネルギーと１０13〜１０15原
子／ｃｍ2の線量でイオンを基板中に注入することによ
り形成されてもよい。ＮＭＯＳの場合には、リンイオン
が注入されるが、ＰＭＯＳの場合には、ホウ素イオンが
注入される。
【００１２】ここで、図３に示すように、酸化物層２４
のような誘電体層を基板及びゲート電極の上に約２５〜
２００オングストロームの厚さに堆積する。この酸化物
層は熱成長もできるが、良好な均一性のために堆積され
た酸化物が好ましい。
【００１３】酸化物層２４を異方性エッチバックして、
ゲート電極１６の側壁上に酸化物スペーサー２６を残
す。図４に示すように、前記酸化物層をゲート電極の表
面及びび低濃度にドープされた領域２２の表面から除去
する。
【００１４】図５に示すように、第２のポリシリコン層
３０をゲート電極及び基板の上にブランケット堆積す
る。このポリシリコン層は、例えば、ＬＰＣＶＤによっ
て約５００〜４０００オングストロームの厚さに堆積す
る。このポリシリコン層はＮ＋ドーパント（ＰＭＯＳの
場合にはＰ＋ドーパント）を約１０20〜１０22原子／ｃ
ｍ3の濃度範囲の高濃度でドープされる。このポリシリ
コン層はプロセスの工程を減らすためにその場でドープ
されるか、又は堆積後にイオン注入によりドープされて
もよい。
【００１５】図６に示すように、ポリシリコン層３０を
異方性エッチバックして、ゲート電極の側壁上にポリシ
リコンスペーサー３２を残し、そして酸化物スペーサー
２６によってゲート電極から分離する。ポリシリコンス
ペーサー３２は高められたソース／ドレイン領域を形成
するであろう。
【００１６】ポリシリコンスペーサーの形成の後に、図
７Ａに示すように、熱サイクルを用いてドーパントを打
ち込んで、高められたソース／ドレイン構造３２の下の
基板内部にソース／ドレイン拡張領域３４を形成する。
例えば、熱サイクルは８００〜１１００℃で１０〜５０
秒間の急速熱処理であってもよい。
【００１７】これにより、高められたソース／ドレイン
構造を有するＭＯＳＦＥＴの形成が完了する。この外方
拡散接合は極めて浅いため、短チャンネル効果を回避で
きる。同時に、高められたポリシリコンソース／ドレイ
ン３２はサリサイドを形成する場合の問題を生じない。
この高められたソース及びドレインは接合漏洩の問題を
生じることなくサリサイド化できる。図７Ｂにおいて、
サリサイド層３６がＮ領域２２、高められたソース／ド
レイン３２、及びゲート電極１６の上に示される。この
サリサイド層３６は後の図面では示されないが、これは
存在しているものとして理解すべきである。
【００１８】図８はゲート１６と高められたソース／ド
レインコンタクト３２の上面図を示す。このソース／ド
レインコンタクトを分離するためには別のマスキングプ
ロセスにより、ゲート１６の端部のポリシリコンスペー
サー３２を除去することが必要である。図９はゲート端
部１６のポリシリコンスペーサーが除去された後のゲー
トとソース／ドレインコンタクトの上面図を示す。
【００１９】集積回路デバイスはこの技術分野で周知の
方法で完成する。例えば、図１０に示すように、絶縁層
５０を基板の表面上に堆積する。コンタクト開口を前記
絶縁層を通してゲート及び高められたソース／ドレイン
のような下方の半導体デバイスまで形成する。金属層５
２を堆積し、そしてパターン化して集積回路の素子間の
電気的接続を形成する。パッシベーション層５４を形成
して集積回路の製造を完了する。
【００２０】本発明の方法は短チャンネル効果が減少し
た高められたソース／ドレイン構造を有するサブ‐クォ
ーターミクロンのＭＯＳＦＥＴデバイスを提供する。高
められたソース／ドレインとしてポリシリコンスペーサ
ー３２を使用すると、浅いソース／ドレイン接合によっ
て生じる接合漏洩の問題を引き起こすことなく短チャン
ネル効果を低減できる。
【００２１】本発明を好ましい態様に関して説明した
が、種々の変更を本発明の精神及び範囲を逸脱すること
なく行うことができることは当業者に理解できるであろ
う。
【図面の簡単な説明】
【図１】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略断面図で
ある。
【図２】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略断面図で
ある。
【図３】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略断面図で
ある。
【図４】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略断面図で
ある。
【図５】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略断面図で
ある。
【図６】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略断面図で
ある。
【図７】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略断面図で
ある。
【図８】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略上面図で
ある。
【図９】本発明の方法によってＮチャンネルＭＯＳＦＥ
Ｔ集積回路デバイスを製造する工程を示す概略上面図で
ある。
【図１０】本発明の方法に従って製造されて完成した集
積回路デバイスを示す概略断面図である。
フロントページの続き (72)発明者 ジェームズ・リー・ヨン・メン シンガポール国シンガポール 600103 ジ ュロング・イースト・ストリート 13，ビ ーエルケイ 103，ナンバー 12−208 (72)発明者 レウン・イン・キュン 香港 アバーディーン，カ・ルン・コー ト，カ・キット・ハウス，フラット 2301 (72)発明者 エレハンカ・ラマチャンドラマーシー・プ ラディープ シンガポール国シンガポール 760279 イ シュン・ストリート 22，ビーエルケイ 279，06−32ビー (72)発明者 ジア・ツェン・チェン シンガポール国シンガポール 688570 ヴ ァーデ・グローヴ 38 (72)発明者 ラップ・チャン アメリカ合衆国カリフォルニア州94109, サンフランシスコ，ラーキン・ストリート 1631，ナンバー ３ (72)発明者 エルジン・クーク シンガポール国シンガポール 310239 ロ ア・イー・トア・パヨー 239，ナンバー 04−98 (72)発明者 ラヴィ・サンダレサン アメリカ合衆国カリフォルニア州95117, サン・ホセ，ウォルトン・ウェイ 3369 Ｆターム(参考） 5F140 AA13 AA21 AA24 AB03 BA01 BE07 BF04 BF11 BF18 BF60 BG09 BG12 BG15 BG28 BG49 BG51 BG52 BG53 BH15 BJ04 BJ11 BJ18 BJ27 BK01 BK13 BK16 CB04 CF04 CF05

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 集積回路デバイスの製造において、高め
    られたソース／ドレイン構造を有するＭＯＳＦＥＴを形
    成する方法であって、 基板表面のゲート誘電体上にゲート電極を形成し、 前記ゲート電極をマスクとして用いて前記基板中にイオ
    ンを注入して、低濃度にドープされた領域を形成し、 その後、前記ゲート電極の側壁上に誘電体スペーサーを
    形成し、 前記基板、前記ゲート電極、及び前記誘電体スペーサー
    の上にポリシリコン層を堆積し、ここで前記ポリシリコ
    ン層は高濃度にドープされており、 前記ポリシリコン層をエッチバックして前記誘電体スペ
    ーサー上にポリシリコンスペーサーを残留させ、 前記ポリシリコンスペーサーからドーパントを前記基板
    中に拡散して、前記ポリシリコンスペーサーの下にソー
    ス及びドレインの拡張領域を形成し、そして前記ゲート
    電極の端部上の前記ポリシリコンスペーサーを除去して
    前記ポリシリコンスペーサーをソースポリシリコンスペ
    ーサーとドレインポリシリコンスペーサーとに分離し、
    これにより前記集積回路デバイスの製造において、高め
    られたソース／ドレイン構造を有する前記ＭＯＳＦＥＴ
    の形成を完成することを含む、前記方法。
  2. 【請求項２】 前記誘電体スペーサーを形成する工程
    は、 前記半導体基板及び前記ゲート電極の上に酸化物層を堆
    積し、そして前記酸化物層をエッチバックして前記ゲー
    ト電極の側壁上のみに前記誘電体スペーサーを残留させ
    ることを含む、請求項１記載の方法。
  3. 【請求項３】 前記誘電体スペーサーを形成する工程
    は、 前記半導体基板及び前記ゲート電極を酸化して前記半導
    体基板及び前記ゲート電極の上に酸化物層を形成し、そ
    して前記半導体基板及び前記ゲート電極頂面の上の前記
    酸化物層をエッチング除去して前記ゲート電極の側壁上
    のみに前記誘電体スペーサーを残留させることを含む、
    請求項１記載の方法。
  4. 【請求項４】 前記第２のポリシリコン層はＬＰＣＶＤ
    によって約５００〜４０００オングストロームの厚さに
    堆積されることを含む、請求項１記載の方法。
  5. 【請求項５】 前記第２のポリシリコン層はその場でド
    ープされる、請求項１記載の方法。
  6. 【請求項６】 前記第２のポリシリコン層はイオン注入
    によってドープされる、請求項１記載の方法。
  7. 【請求項７】 前記第２のポリシリコン層は約１０20〜
    １０22原子／ｃｍ3のドーパント濃度を有する、請求項
    １記載の方法。
  8. 【請求項８】 前記半導体基板中に前記第２のポリシリ
    コンスペーサーからドーパントを拡散してソース及びド
    レインの領域を形成する工程は急速熱処理により実施さ
    れる、請求項１記載の方法。
  9. 【請求項９】 集積回路デバイスの製造において、高め
    られたソース／ドレイン構造を有するＭＯＳＦＥＴを形
    成する方法であって、 基板表面のゲート誘電体上にゲート電極を形成し、 前記ゲート電極をマスクとして用いて前記基板中にイオ
    ンを注入して、低濃度にドープされた領域を形成し、 その後、前記ゲート電極の側壁上に誘電体スペーサーを
    形成し、 前記基板、前記ゲート電極、及び前記誘電体スペーサー
    の上にポリシリコン層を堆積し、ここで前記ポリシリコ
    ン層は高濃度にドープされており、 前記ポリシリコン層をエッチバックして前記誘電体スペ
    ーサー上にポリシリコンスペーサーを残留させ、ここで
    前記ポリシリコンスペーサーは高められたソース／ドレ
    イン領域を形成し、 前記高められたソース／ドレイン領域からドーパントを
    前記基板中に拡散して、前記高められたソース／ドレイ
    ン領域の下にソース及びドレインの拡張領域を形成し、
    そして前記ゲート電極の端部上の前記ポリシリコンスペ
    ーサーを除去して前記高められたソース／ドレイン領域
    を高められたソース領域と高められたドレイン領域とに
    分離し、これにより前記集積回路デバイスの製造におい
    て、高められたソース／ドレイン構造を有する前記ＭＯ
    ＳＦＥＴの形成を完成することを含む、前記方法。
  10. 【請求項１０】 前記誘電体スペーサーを形成する工程
    は、 前記半導体基板及び前記ゲート電極の上に酸化物層を堆
    積し、そして前記酸化物層をエッチバックして前記ゲー
    ト電極の側壁上のみに前記誘電体スペーサーを残留させ
    ることを含む、請求項９記載の方法。
  11. 【請求項１１】 前記誘電体スペーサーを形成する工程
    は、 前記半導体基板及び前記ゲート電極を酸化して前記半導
    体基板及び前記ゲート電極の上に酸化物層を形成し、そ
    して前記半導体基板及び前記ゲート電極頂面の上の前記
    酸化物層をエッチング除去して前記ゲート電極の側壁上
    のみに前記誘電体スペーサーを残留させることを含む、
    請求項９記載の方法。
  12. 【請求項１２】 前記第２のポリシリコン層はその場で
    ドープされる、請求項９記載の方法。
  13. 【請求項１３】 前記第２のポリシリコン層はイオン注
    入によってドープされる、請求項９記載の方法。
  14. 【請求項１４】 前記第２のポリシリコン層は約１０20
    〜１０22原子／ｃｍ 3のドーパント濃度を有する、請求
    項９記載の方法。
  15. 【請求項１５】 前記半導体基板中に前記第２のポリシ
    リコンスペーサーからドーパントを拡散してソース及び
    ドレインの領域を形成する工程は急速熱処理により実施
    される、請求項９記載の方法。
  16. 【請求項１６】 集積回路デバイスの製造において、高
    められたソース／ドレイン構造を有するＭＯＳＦＥＴを
    形成する方法であって、 基板表面のゲート誘電体上にゲート電極を形成し、 前記ゲート電極をマスクとして用いて前記基板中にイオ
    ンを注入して、低濃度にドープされた領域を形成し、 その後、前記半導体基板及び前記ゲート電極の上に誘電
    体層を堆積し、 前記前記誘電体層をエッチバックして前記ゲート電極の
    側壁上のみに前記誘電体スペーサーを残留させ、 前記基板、前記ゲート電極、及び前記誘電体スペーサー
    の上にポリシリコン層を堆積し、ここで前記ポリシリコ
    ン層は高濃度にドープされており、 前記ポリシリコン層をエッチバックして前記誘電体スペ
    ーサー上にポリシリコンスペーサーを残留させ、ここで
    前記ポリシリコンスペーサーは高められたソース／ドレ
    イン領域を形成し、 前記高められたソース／ドレイン領域からドーパントを
    前記基板中に拡散して、前記高められたソース／ドレイ
    ン領域の下にソース及びドレインの拡張領域を形成し、
    そして前記ゲート電極の端部上の前記ポリシリコンスペ
    ーサーを除去して前記高められたソース／ドレイン領域
    を高められたソース領域と高められたドレイン領域とに
    分離し、これにより前記集積回路デバイスの製造におい
    て、高められたソース／ドレイン構造を有する前記ＭＯ
    ＳＦＥＴの形成を完成することを含む、前記方法。
  17. 【請求項１７】 前記第２のポリシリコン層はその場で
    ドープされる、請求項１６記載の方法。
  18. 【請求項１８】 前記第２のポリシリコン層はイオン注
    入によってドープされる、請求項１６記載の方法。
  19. 【請求項１９】 前記第２のポリシリコン層は約１０20
    〜１０22原子／ｃｍ 3のドーパント濃度を有する、請求
    項１６記載の方法。
  20. 【請求項２０】 前記半導体基板中に前記ポリシリコン
    スペーサーからドーパントを拡散してソース及びドレイ
    ンの領域を形成する工程は急速熱処理により実施され
    る、請求項１６記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721622B1 (ko) * 2005-12-21 2007-05-23 매그나칩 반도체 유한회사 트랜지스터 및 그 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
US7230312B2 (en) * 2003-12-31 2007-06-12 Micron Technology, Inc. Transistor having vertical junction edge and method of manufacturing the same
US7220650B2 (en) * 2004-04-09 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacer for semiconductor device and fabrication method thereof
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US20070249133A1 (en) * 2006-04-11 2007-10-25 International Business Machines Corporation Conductive spacers for semiconductor devices and methods of forming
US7598572B2 (en) * 2006-10-25 2009-10-06 International Business Machines Corporation Silicided polysilicon spacer for enhanced contact area
US20110309416A1 (en) * 2010-06-21 2011-12-22 International Business Machines Corporation Structure and method to reduce fringe capacitance in semiconductor devices
CA2850542A1 (en) 2011-09-30 2013-04-04 Dana-Farber Cancer Institute, Inc. Therapeutic peptides
US9287313B2 (en) 2013-03-12 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Active pixel sensor having a raised source/drain
CA2907249A1 (en) 2013-03-15 2014-09-18 Dana-Farber Cancer Institute, Inc. Therapeutic peptides
BR112016012358A2 (pt) 2013-12-06 2017-09-26 Dana Farber Cancer Inst Inc peptídios terapêuticos
AU2015229009B2 (en) 2014-03-14 2019-08-22 Dana-Farber Cancer Institute, Inc. Vaccine compositions and methods for restoring NKG2D pathway function against cancers
US9716160B2 (en) * 2014-08-01 2017-07-25 International Business Machines Corporation Extended contact area using undercut silicide extensions

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4488162A (en) 1980-07-08 1984-12-11 International Business Machines Corporation Self-aligned metal field effect transistor integrated circuits using polycrystalline silicon gate electrodes
JPS63177471A (ja) * 1987-01-16 1988-07-21 Mitsubishi Electric Corp Ｍｏｓ形半導体装置
JPS63181378A (ja) * 1987-01-22 1988-07-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP2576506B2 (ja) * 1987-05-27 1997-01-29 日本電気株式会社 Ｍｏｓ半導体装置
US5015594A (en) * 1988-10-24 1991-05-14 International Business Machines Corporation Process of making BiCMOS devices having closely spaced device regions
JP2596607B2 (ja) * 1989-01-31 1997-04-02 沖電気工業株式会社 Ｍｏｓトランジスタの製造方法
JPH04321269A (ja) 1991-02-05 1992-11-11 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置およびその製造方法
JPH05144837A (ja) * 1991-11-18 1993-06-11 Oki Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
JP2001196585A (ja) * 1992-12-21 2001-07-19 Sharp Corp ゲート絶縁型電界効果トランジスタ及びその製造方法
JPH0864820A (ja) * 1994-08-23 1996-03-08 Nippon Steel Corp 半導体装置及びその製造方法
US5478767A (en) 1994-09-30 1995-12-26 United Microelectronics Corporation Method of making a flash EEPROM memory cell comprising polysilicon and textured oxide sidewall spacers
US5682055A (en) * 1995-06-07 1997-10-28 Sgs-Thomson Microelectronics, Inc. Method of forming planarized structures in an integrated circuit
US5684319A (en) 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
US5599726A (en) * 1995-12-04 1997-02-04 Chartered Semiconductor Manufacturing Pte Ltd Method of making a conductive spacer lightly doped drain (LDD) for hot carrier effect (HCE) control
US5710054A (en) * 1996-08-26 1998-01-20 Advanced Micro Devices, Inc. Method of forming a shallow junction by diffusion from a silicon-based spacer
KR100246349B1 (ko) * 1997-05-24 2000-03-15 김영환 모스페트 소자 및 그 제조방법
US6225175B1 (en) * 1997-06-20 2001-05-01 Texas Instruments Incorporated Process for defining ultra-thin geometries
US5989966A (en) * 1997-12-15 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and a deep sub-micron field effect transistor structure for suppressing short channel effects
JPH11274488A (ja) * 1998-03-25 1999-10-08 Sony Corp 半導体装置およびその製造方法
JPH11307764A (ja) * 1998-04-17 1999-11-05 Sony Corp 半導体装置およびその製造方法
JP2000114510A (ja) * 1998-09-30 2000-04-21 Sharp Corp 半導体装置の製造方法
US6165830A (en) * 1998-11-02 2000-12-26 Vanguard International Semiconductor Corporation Method to decrease capacitance depletion, for a DRAM capacitor, via selective deposition of a doped polysilicon layer on a selectively formed hemispherical grain silicon layer
US6103580A (en) * 1999-03-18 2000-08-15 Vanguard International Semiconductor Corporation Method to form ultra-shallow buried-channel MOSFETs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721622B1 (ko) * 2005-12-21 2007-05-23 매그나칩 반도체 유한회사 트랜지스터 및 그 제조 방법

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