SU1667090A1 - Устройство дл сопр жени ЭВМ с периферийными устройствами - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  передачи информации в автоматизированных системах управлени  медленно текущими процессами. Целью изобретени   вл етс  сокращение аппаратурных затрат. Устройство содержит блок синхронизации, блок св зи с ЭВМ, блок управлени  пам тью, блок пам ти, блок формировани  адреса, блок коммутации адреса, блок коммутации адреса, блоку ввода-вывода. 4 з.п. ф-лы, 8 ил., 1 табл.

Description

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  передачи информации в автоматизированных системах управлени  медленно текущими процессами.

Цель изобретени  - сокращение аппаратурных затрат.

На фиг.1 представлена блок-схема устройства; на фиг.2 - блок синхронизации; на фиг.З - блок св зи с ЭВМ; на фиг.4 - блок управлени  пам тью; на фиг.5 - блок пам ти; на фиг.6 - блок формировани  адреса; на фиг.7 - блок коммутации адреса; на фиг.8 - блок ввода-вывода.

Устройство содержит (фиг.1) блок 1 синхронизации , блок 2 св зи с ЭВМ, блок 3 управлени  пам тью, блок 4 пам ти, блок 5 формировани  адреса, блок 6 коммутации адреса, блок 7 ввода-вывода, цепи 8 и 9 св зи с ЭВМ, цепи 10-28 св зи между блоками , цепь 29 подачи сигнала начальной установки , цепь 30 подачи сигнала запуска, цепи 31-33 св зи между блоками, цепь 34 подачи периферийным устройствам сигнала

признака адресации, 16-разр дные шины 35-50,51-66, 67-92. 93-108 данных, 10-разр дные шины 109-118, 119-128, 129-138, 139-148, 149-158 адреса.

Блок 1 синхронизации (фиг.2) предназначен дл  формировани  сигналов управлени , необходимых дл  синхронизации работы устройства, и содержит генератор 159 тактовых импульсов (ГТИ), делитель 160 частоты, счетчики 161 и 162, триггеры 163 и 164, одновибратор 165, элементы И 166- 175, элементы ИЛИ 176 и 177, элементы 178 и 179 задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 180. элементы НЕ 181-191. Позиции 192-198 обозначают внутренние св зи блока .

Блок 2 св зи с ЭВМ (фиг.З) предназначен дл  преобразовани  слова-состо ни  выходного процессорного элемента ЭВМ, записанного в регистре состо ни , в управл ющие сигналы и содержит шинные формирователи 199-200, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 201, элементы, 202 и 203

Ј

О

о

vj О Ч О

задержки, элементы И-НЕ 204 и 205, элементы НЕ 206 и 207.

Блок 3 управлени  пам тью (фиг.4) предназначен дл  обеспечени  приоритета ЭВМ при работе с блоком 4 пам ти и содержит элементы И 208 и 209, элементы ИЛИ 210 и 211. элементы 212 и 213 задержки.

Блок 4 пам ти (фиг.5) предназначен дл  оперативного хранени  информации, предназначенной дл  передачи в сеть или посту- пающей из сети, и содержит два оперативных запоминающих узла 214 и 215 с организацией 1024x8.

Блок 5 формировани  адреса (фиг.6) предназначен дл  выработки адресных кодов и содержит счетчики 216-218. элемент И 219, элемент ИЛИ 220, элементы НЕ 221 и 222, элементы 223-225 задержки, позиции 226-229 обозначают внутренние св зи.

Блок 6 коммутации адреса (фиг.7) предназначен дл  перекоммутации адресных входов блока 4 пам ти на адресные шины ЭВМ или блока 5 формировани  адреса (в зависимости от наличи  сигнала обращени  ЭВМ к устройству), содержит регистры 230 и 231 и шинные формирователи 232 и 233.

Блок 7 ввода-вывода (фиг.8) предназначен дл  кратковременного хранени  информации и ее одновременной выдачи или приема, дл  разнесени  входных и выходных информационных шин, дл  передачи адресного кода периферийным устройствам в момент адресации, дл  отключени  адресных линий при передаче или приеме информации и содержит шинные формирователи 234-237 данных, выходные адресные регистры 238 и 239, выходные регистры 240 и 241 данных, входные регистры 242 и 243 данных, элемент НЕ 244.

Устройство работает следующим образом .

Выдел ютс  два режима работы устройства: режим обмена информацией между ЭВМ и блоком пам ти и режим обмена информацией между блоком пам ти и периферийными устройствами (ПУ), Перед началом работы устройства из ЭВМ в соответствующие  чейки пам ти должна быть произведена загрузка информации, преднаначенной в дальнейшем дл  передачи в ПУ. Кроме того, в устройстве обеспечен приоритет ЭВМ дл  обмена информацией с устройством. Работа в режиме обмена информацией между блоком пам ти и ПУ делитс  на два цикла. Первый цикл - прием информации из ПУ в блок пам ти; второй цикл - передача информации из блока пам ти в ПУ.

Каждому адресату в ПУ соответствует два адресных кода: четный и нечетный, соответственно в блоке пам ти устройства

каждому адресату отведены две  чейки с адресными кодами, отличающиес  по младшему разр ду. Одна из них (соответствующа  четному адресному коду) предназначена дл  хранени  информации, прин той из ПУ. Друга   чейка (соответствующа  нечетному адресному коду) предназначена дл  хранени  информации, которую необходимо передать в ПУ. Таким образом, млад0 ший разр д адресного кода не участвует в выборке адресата, а только определ ет направление передачи информации. Если в младшем разр де адресного кода логический О, то информаци  поступает из ПУ;

5 если в младшем разр де адресного кода логическа  1, то информаци  передаетс  в ПУ; в зависимости от логического уровн  на этой линии в ПУ откроетс  соответствующий канал дл  передачи или приема дан0 ных.

Цикл приема информации из ПУ в блок пам ти состоит из четырех тактов: первый - выработка адресного кода и сигнала о признаке адресации, запись адреса и сигнала о

5 признаке адресации в выходные адресные регистры; второй - передача адресного кода в ПУ вместе с сигналом о признаке адресации; третий - запись информации из ПУ во входные регистры данных: четвертый - за0 пись информации с входных регистров данных в блок пам ти.

Цикл передачи информации из блока пам ти в ПУ также состоит из четырех тактов: первый и второй такты аналогичны пер5 вому и второму тактам предыдущего цикла: третий такт - запись информации из блока пам ти в выходные регистры данных: четвертый такт - передача информации с выходных регистров данных в ПУ.

0Поскольку в начале работы устройства

блок 5 формировани  адреса сразу формирует адресный код. равный единице (т.е. нулевой адресный код исключаетс ), а каждому адресату должны соответствовать

5 два адресных кода, различающихс  только по младшему разр ду, при программировании ЭВМ следует учитывать, что нулева  и перва   чейка блока пам ти не должны быть задействованы и соответственно в ПУ не

0 должно быть адресатов, реагирующих на нулевой и единичный адресные коды.

Чтобы поочередно дл  каждого адресата выполн лись указанные циклы, в устройстве формируютс  и поступают на

5 управл ющие входы элементов устройства сигналы в соответствии с таблицей.

Формирование управл ющих сигналов организовано на основе работы двоичного четырехразр дного счетчика 161 (фиг.2). Схема включени  тактового счетчика 161

разрешает счет тактовых импульсов, поступающих от тактового генератора 159 через делитель 160 частоты и элемент И 168. По приходу каждого из импульсов на вход тактового счетчика 161 на его выходах формируетс  определенный код. Путем преобразовани  этого кода посредством блока 1 синхронизации и блока 3 управлени  пам тью формируютс  управл ющие сигналы, обеспечивающие выполнение всех четырех тактов в циклах.

Длительность одного такта определ етс  частотой следовани  тактовых импульсов , котора  выбрана в данном случае 100 кГц (длительность такта 10 мкс). Источником тактовых импульсов  вл етс  ГТИ. Его кварцевый резонатор способен выдавать частоты 10-20 МГц. В состав ГТИ входит делитель частоты на дев ть. Установка на выходе ГТИ делител  частоты на 12 позвол ет получать частоты в диапазоне 80-160 кГц.

Перед началом работы при подаче питани  скачок потенциала по цепи 29 (фиг 2) через элемент 179 задержки поступает на вход одновибратора 165. В результате этого происходит формирование импульса, поступающего на вход сброса триггера 164 На его выходе устанавливаетс  низкий потенциал , поступающий на один из входов элемента И 168. что запрещает прохождению тактовых импульсов на счетный вход тактового счетчика 161:таким образом устройство находитс  в состо нии ожидани 

По приходу стартового сигнала по цепи 30 на установочный вход триггера 163 на его выходе установитс  логическа  1, поступающа  на вход элемента И 166, но работа устройства начнетс , если в соответствующие  чейки блока 4 пам ти произведена запись информации, предназначенной в дальнейшей дл  передачи в ПУ. Дл  осуществлени  этого предусмотрена схема запуска, состо ща  из триггеров 163 и 164. одновибратора 165. элементов И 166 и 167, элементов НЕ 181. 191. 222. элемента 179 задержки (фиг.2) и элементов 223-225 задержки (фиг.6).

Загрузка информации в блок 4 пам ти производитс  в режиме обмена информацией между ЭВМ и блоком пам ти. Сигнал обращени  ЭВМ к устройству и всесигналы, необходимые дл  работы устройства в режиме обмена информацией между ЭВМ и блоком пам ти, формируютс  в блоке 2 св зи с ЭВМ (фиг.З) путем использовани  управл ющих сигналов WR и RD центрального процессора К1810ВМ86. работающего в минимальном режиме. Выход RD процессорного элемента по цепи 8 и выход WR по цепи 9 соединены с входом элемента 201.

Сигнал обращени  ЭВМ к устройству формируетс  на выходе элемента 201 (фиг.З) при поступлении по цепи 8 или 9 Низкого потенциала. Сформированный на выходе

элемента 201 сигнал обращени  ЭВМ к устройству по цепи 10 поступает в блок 1 синхронизации (фиг.2) на вход элемента И 166, при этом на выходе элемента И 166 формируетс  высокий потенциал, поступающий на

0 вход элемента НЕ 191; сформированный на выходе элемента НЕ 191 логический О по цепи 31 поступает в блок 5 формировани  адреса (фиг.6) на вход элемента НЕ 222, Сформированный на его выходе высокий

5 потенциал поступает на вход элемента ИЛИ 220. Сформированный на выходе элемента ИЛИ 220 высокий уровень поступает на входы сброса счетчиков 216-218. в результате чего счетчики 216-218 устанавливаютс  в

0 нулевое состо ние. Кроме того, низкий уровень по цепи 31 с выхода элемента НЕ 191 поступает в блок 6 коммутации адреса (фиг.7) дл  сброса регистров 230 и 231, а также в блок 7 ввода-вывода (фиг.8) на входы

5 сброса выходных адресных регистров 238 и 239. выходных и входных регистров 240-243 данных.

С выхода элемента И 166 в начале работы устройства высокий потенциал через эле0 мент ИЛИ 177 (фиг.2) сбрасывает счетчик 162 Вместе с этим с выхода элемента НЕ 222 высокий уровень поступает на вход элементов 223-225 задержки. С выхода элемента 225 по цепи 32 высокий уровень

5 поступает в блок 1 синхронизации (фиг.2) на установочный вход триггера 164, на его выходе формируетс  логическа  1. котора , поступив на вход элемента И 168, разрешает поступление импульсов от ГТИ на счет0 ный вход тактового счетчика 161.

Элементы 223-225 задержки необходимы дл  задани  длительности сбрасывающего импульса. достаточного дл  того, чтобы произошел сброс указанных элемен5 тов до поступлени  первого тактового импульса на счетный вход счетчика 161.

Высокие уровни с выхода элемента НЕ 222 по цепи 32 и с выхода триггера 164 попадают на входы элемента И 167, Старто0 вый сигнал (сигнал Пуск) поступает в блок 1 синхронизации по цепи 30 (фиг.1). Когда по окончании сигнала Пуск на цепи 30 установитс  низкий потенциал, с выхода элемента НЕ 181 на вход элемента И 167

5 также поступит логическа  1. На выходе элемента И 167 сформируетс  высокий потенциал , который сбросит триггер 163. На цепи 31 установитс  высокий потенциал, а на цепи 32 установитс  низкий потенциал, но поскольку логическа  1 на выходе тригrepa 164 по витс  только после того, как на его входе сброса установитс  низкий потенциал , то поступивший на установочный вход триггера 164 по цепи 32 низкий потенциал не изменит его состо ни , и логическа  1 на входе элемента И 168 будет поддерживатьс  до тех пор, пока на схему будет подано питание. Таким образом, устройство будет находитьс  в состо нии ожидани , пока не будет выработан сигнал обращени  ЭВМ к устройству. Указанный этап запуска будет иметь место только в начале работы устройства.

После этапа запуска реализуетс  обмен информацией между ЭВМ и блоком пам ти. Сформированный на выходе элемента 201 (фиг.З) сигнал обращени  ЭВМ к устройству по цепи 10 поступает также на вход элемента НЕ 182 (фиг.2), при этом с выхода элемента НЕ 182 на один из входов элемента ИЛИ 176 поступит логический О, но на выходе элемента ИЛИ 176 логический О по витс  только в том случае, если на остальных трех рходах элемента ИЛИ 176 также будут низкие потенциалы. Это возможно только тогда , когда тактовый счетчик 161 будет в сброшенном состо нии, т.е. очередной цикл передачи или приема информации завершен (или еще не начат). В этом случае на выходе элемента ИЛИ 176 формируетс  логический О, поступающий на вход элемента И 168, запрещающего дальнейшее прохождение тактовых импульсов на счетный вход тактового счетчика 161; вместе с этим низкий потенциал после инвертировани  в элементе НЕ 183 поступает на вход элемента И 171.

Если на втором входе элемента И 171 также по витс  высокий потенциал, то на его выходе сформируетс  логическа  1, т.е. сигнал о прерывании работы устройства . Этот сигнал по цепи 14 (фиг.4) поступает в блок 3 управлени  пам тью на входы элементов ИЛИ 210 и 211 и на их выходах сформируютс  высокие уровни, которые, поступа  на входы элементов И 208 и 209 (фиг.4), обеспечат прохождение через элементы И 208 и 209 управл ющих сигналов, сформированных в блоке 2 св зи с ЭВМ и поступающих по цепи 22 и 23. Одновременно по-цепи 11 этот же высокий потенциал через элемент 202 задержки поступает на входы элементов И-НЕ 204 и 205, что разрешает формирование управл ющих сигналов , обеспечивающих режим обмена информацией между ЭВМ и блоком 4 пам ти .

Элемент 202 задержки необходим дл  того, чтобы формирование этих сигналов началось позже, чем будет прервана работа

устройства в режиме обмена информацией между блоком пам ти и ПУ. Вместе с этим логическа  1 с цепи 11 поступит на вход готовности в ЭВМ, сообща  о том, что работа устройства прервана.

Если на цепи 8 (фиг.2) будет низкий потенциал , а на цепи 9 - высокий (что соответствует режиму считывани  информации из блока 4 пам ти в ЭВМ), то логическа  Г с

0 выхода элемента 201 (фиг.З) попадает на вход элемента И-НЕ 205, а на вход элемента И-НЕ 204 попадает логический О с цепи 8, Таким образом, на выходе элемента И-НЕ 204 сформируетс  логическа  1, а на выхо5 де элемента И-НЕ 205 сформируетс  логический О (поскольку на других входах этих элементов поддерживаетс  высокий потенциал , сформированный на выходе элемента 202 задержки).

0 По цепи 23 с выхода элемента И-НЕ 204 логическа  1 поступит на вход элемента И 208 (фиг.4), а поскольку на другом входе этого элемента поддерживаетс  высокий потенциал (как было показано выше), на вы5 ходе элемента И 208 сформируетс  логическа  1 и по цепи 27 поступит на входы записи-чтени  блока 4 пам ти (фиг.5).

Одновременно логический О с выхода элемента И-НЕ 205 поступит на вход эле0 мента 203 задержки. С выхода элемента 203 задержки по цепи 22 логический О посту- лает на вход элемента И 209 (фиг.4) (при этом на другом входе элемента И 209 поддерживаетс  логическа  1), поэтому на вы5 ходе элемента И 209 сформируетс  логический О, который поступит на синх- ровходы блока 4 пам ти (фиг.5), что разрешит его работу в режиме считывани , поскольку на входах записи/чтени  - логи0 ческа  1.

Элемент 203 задержки необходим дл  того, чтобы сигнал, поступающий на синх- ровходы блока 4 пам ти и разрешающий доступ к ней, пришел несколько позже, чем

5 сигнал на входы записи/чтени , определ ющий режим работы блока пам ти.

Одновременно с этим логический О с выхода элемента И-НЕ 205 поступит на входы CS1 регистров 230 и 231 (фиг.7) по цепи

0 33, а также на вход элемента НЕ 207 (фиг.З), с выхода которого по цепи 24 на входы EW, MD, CS2 регистров 230 и 231 поступит логическа  1. Сформированные таким образом сигналы разрешают передачу адресных ко5 дов от ЭВМ по цеп м 109-118 на адресные входы 129-138 блока 4 пам ти. При этом шинные формирователи 232-233 (фиг.7) переключатс  в состо ние высокого импеданса (по цепи 24 на входы ОЕ шинных формирователей (ШФ) 232 и 233 поступит

логическа  1, что обеспечит электрическую разв зку между выходными лини ми регистров 230 и 231 и ШФ 232 и 233). Кроме того, логический О с выхода элемента И- НЕ 205 (фиг.3) попадет на управл ющие входы ОЕ ШФ 199 и 200 (фиг.З), что разрешит их работу, а логическа  1 с выхода элемента НЕ 207 по цепи 24 поступит на управл ющие входы С5 ШФ 234-237 (фиг.8), что разрешит их работу. Одновременно с этим логическа  1 с выхода элемента И-НЕ 204 поступит на вход элемента НЕ 206 (фиг.З). Сформированный на выходе элемента НЕ 206 логический О поступает на входы Т ШФ 199 и 200, что обеспечит их работу в режиме передачи данных от блока пам ти в ЭВМ.

В случае, если на цепи 8 будет логическа  1, а на цепи 9 - логический О (что соответствует режиму записи в блок 4 пам ти информации, поступающей от ЭВМ), все процессы проход т аналогично, за исключением того, что на выходе элемента И-НЕ 204 сформируетс  логический О и по цепи 23 через элемент И 208 (фиг.4) по цепи 27 попадет на управл ющие входы записи/чтени  блока 4 пам ти, что переведет его в режим записи: этот же уровень с выхода элемента И-НЕ 204 на вход элемента НЕ 206 и высокий уровень с выхода элемента НЕ 206 попадет на управл ющие входы Т группы шинных формирователей 199 и 200, что обеспечит направление передачи данных от ЭВМ к блоку 4 пам ти с цепей 35-50 на цепи 51-66.

В случае, если в момент формировани  сигнала о прерывании работы устройства. т.е. когда три младших разр да счетчика 161 наход тс  в состо нии 000 и на первый вход элемента ИЛИ 176 (фиг.2) также поступил логический О, на счетный вход счетчика 161 через элемент И 168 прошел очередной тактовый импульс, тактовый счетчик 161 примет состо ние на выходах 001 и на выходе элемента ИЛИ 176 также ловитс  логическа  1, что означает начало нового цикла. При этом сформированный на выходе элемента ИЛИ 176 логический О, поступив на вход элемента НЕ 183, разрешит работу блока 2 св зи устройства с ЭВМ, который выдает управл ющие сигналы одновременно с управл ющими сигналами блока синхронизации. Чтобы исключить такой случай, сформированный сигнал о прерывании работы устройства проходит через схему испытани  на длительность, реализованную на основе счетчика 162 и вход щую в состав блока 1 синхронизации (фиг.2).

Схема работает следующим образом.

Счетчик 162 при отсутствии сигнала обращени  ЭВМ к устройству будет обнулен, так как в этом случае на выходе элемента ИЛИ 176 будет логическа  Г, котора  по- 5 ступит на вход сброса счетчика 162. При этом на выходах счетчика 162 поддерживаетс  низкий потенциал, выход, соответствующий разр ду 2 соединен с входом элемента НЕ 187, т.е. на выходе элемента

0 НЕ 187 формируетс  логическа  1. поступающа  на один из входов элемента И 169. На другой вход элемента И 169 поступают тактовые импульсы с выхода делител  160 частоты. На третьем входе элемента И 169 в

5 данный момент будет поддерживатьс  низкий потенциал, поступающий с выхода элемента НЕ 183, поэтому тактовые импульсы не будут проходить на счетный вход счетчика 162. Как только на выходе элемента ИЛИ

0 176 сформируетс  логический О, на входе сброса счетчика 162 также по витс  логический О.

Кроме того, сформированна  на выходе элемента НЕ 183 логическа  1 по цепи 198

5 разрешает прохождение через элемент И 169 тактовых импульсов, которые с выхода элемента И 169 поступ т на счетный вход счетчика 162.

Если за врем  формировани  сигнала о

0 прерывании через элемент И 168 не успел пройти очередной тактовый импульс на счетный вход тактового счетчика 161, то на выходе элемента ИЛИ 176 будет поддерживатьс  низкий потенциал. Этот низкий по5 тенциал запретит прохождение тактовых импульсов через элемент И 168. Логическа  1, сформированна  на выходе элемента НЕ 183, разрешит прохождение тактовых импульсов через элемент И 169 на счетный

0 вход счетчика 162. Когда на счетный вход счетчика 162 попадает втооой импульс, на его выходе, соответствющем разр ду 21. по витс  логическа  1, котора  попадает на вход элемента И 171 и разрешит прохож5 дение сигнала о прерывании с другого входа элемента И 171 на его выход, т.е. на цепи 11 и 14. Если сигнал о прерывании имеет длительность одного такта (от фронта первого импульса, пришедшего на счетный вход

0 счетчика 162, до фронта второго импульса), то случай прохождени  тактового импульса через элемент И 168 в момент формировани  сигнала о прерывании исключаетс  (поскольку врем  переключени  элементов

5 176.168 пор дка 25НС. а врем  одного такта Юмкс).

В случае, если во врем  формировани  сигнала о прерывании на счетный вход счетчика 161 попадает очередной тактовый импульс , логический О на выходе элемента

ИЛИ 176 через 50НС сменитс  на логическую 1, что разрешит поступление тактовых импульсов на счетный вход тактового счетчика 161 и одновременно обнулит счетчик 162, на разр де 2 которого не успевает по витс  логическа  1, таким образом на вход элемента И 171 высокий потенциал не проходит, что запретит прохождение на цепи 11 и 14 ложного сигнала о прерывании. Устройство в этом случае будет прервано только на следующем цикле.

В случае прекращени  сигнала обращени  ЭВМ к устройству на выходе элемента ИЛИ 176 устанавливаетс  высокий потенциал , который сбрасывает счетчик 162 и разре- шает поступление тактовых импульсов на счетный вход тактового счетчика 161. т.е. устройство переходит из режима обмена информацией между ЭВМ и блоком 4 пам ти в режим обмена информацией между блоком 4 пам ти и ПУ.

При поступлении импульса на счетный вход счетчика 161 (фиг.2) на его выходах по витс  код 0001, соответственно на цепи 192 установитс  высокий потенциал, а на цепи 193 - низкий, при этом на выходе элемента НЕ 185 сформируетс  логическа  1 и поступит на один из входов элемента И 172, на другой вход элемента И 172 по цепи 192 также поступит логическа  1. На выхо- де элемента И 172 сформируетс  высокий потенциал и по цепи 12 поступит на счетный вход счетчика 216 (фиг.6).

При этом на выходах группы счетчиков 216-218 (на цеп х 119-128) по витс  адрес- ный код. На счетный вход счетчика 216 импульс будет поступать только при наличии на цепи 192 логической 1 и на цепи 193 логического О, что соответствует случаю, когда на выходах тактового счетчика 161 код 0001, в любом другом случае на счетном входе счетчика 216 будет низкий потенциал, и сформированный адресный код будет удерживатьс  на выходах группы счетчиков 216-218 на прот жении всего четырехтакто- вого цикла.

Адресный код поступает по цеп м 119- 128 на вход ШФ 232-233 (фиг.7. ШФ посто нно работают в одном направлении передачи). С выхода ШФ 232-233 по цеп м 139-149 адресный код записываетс  в выходные адресные регистры 238-239. Входы MD этих регистров обеспечивают режим записи , наход сь под низким потенциалом, который сформирован посредством следую- щих элементов: элемент НЕ 186, элемент И 173; при поступлении на их входы с цепей 192 и 193 логической 1 и логического О соответственно на обоих входах элемента И 173 окажетс  низкий потенциал, поэтому на

выхЪде элемента И 173 сформируетс  логический О и по цепи 19 поступит на входы MD выходных адресных регистров 238 и 239 (фиг.8), на входы строба EW выходных адресных регистров 238 и 239 по цепи 20 поступает логическа  1, сформированна  на выходе элемента НЕ 184 (фиг.2), на входы CS1 регистров 238 и 239 поступает логический О, на входы CS2 - логическа  1, что обеспечивает работу выходных адресных регистров 238 и 239 (фиг.7) в режиме записи.

Одновременно с этим поступающа  по цепи 12 на счетный вход счетчика 216 (фиг.6) логическа  1, разрешающа  формирование адресного кода, поступает также через элемент 178 задержки (фиг.2) по цепи 21 в регистр 239 и фиксируетс  в нем. Таким образом, формируетс  сигнал о признаке адресации. Высокий потенциал признака адресации, поступив в дальнейшем в ПУ по отдельной цепи 34 (фиг.1) совместно с адресным кодом, несет информацию о приходе адреса. Поскольку направление передачи определ етс  младшим разр дом адресного кода после прохождени  адреса через ШФ 232 и 233, младший разр д адреса по цепи 139 (фиг.7) подаетс  в блок 3 управлени  пам тью.

На этом заканчиваетс  первый такт. Нар ду с указанными процессами в течение первого такта с цепей 192 и 193 логическа  1 и логический О соответственно поступают на входы элемента 180, формиру  на его выходе логическую 1, котора  поступает по цепи 13 на один из входов элемента ИЛИ 211 (фиг.4), на другом входе которого при отсутствии сигнала с прерывании на будет низкий потенциал. С выхода элемента ИЛИ 211 логическа  1 поступает на один из входов элемента И 209, второй вход которого, при условии отсутстви  сигнала о прерывании, находитс  под высоким потенциалом, т.е. на выходе элемента И 209 формируетс  логическа  1, котора  поступает по цепи 26 на синхровходы блока 4 пам ти и разрешает его работу.

Кроме того, с выхода элемента ИЛИ 211 по 28 логическа  поступает на входы CS регистров 240-243 (фиг.8) и на входы CS2 регистров238 и 239. После элемента НЕ 244 этот потенциал преобразуетс  в логический О и поступает на входы CS2 регистров 240-243 и на входы CS1 регистров 238 и 239. тем самым разреша  работу выходных адресных регистров 238 и 239 и запреща  работу выходных и входных регистров 240-243 данных.

Во втором такте после поступлени  следующего тактового импульса на счетный вход счетчика 161 на его выходах мен етс 

код и на цепи 192 теперь устанавливаетс  логический О, а на цепи 193 - логическа  1. При этом на выходе элемента И 172 (фиг.2) формируетс  логический О, а на выходе элемента И 173 логическа  1, котора  по цепи 19 поступает на вход MD выходных адресных регистров 238 и 239, что переведет их в режим считывани . Адресный код по цеп м 149-158 вместе с сигналом о признаке адресации (по цепи 34) поступит в ПУ, Все остальные элементы устройства останутс  в прежнем состо нии, поскольку потенциал на выходе элемента 180 останетс  неизменным. Элемент задержки ИЛИ 178 необходим дл  того, чтобы при переключении выходных адресных регистров 238 и 239 из режима записи в режим считывани  высокий потенциал по цепи 21 заведомо не изменил состо ние выходного адресного регистра 239.

На прот жении третьего такта на цеп х 192 и 193 (фиг.2) поддерживаетс  высокий потенциал, на выходе элемента И 172 по- прежнему низкий потенциал. На выходе элемента И 173 также устанавливаетс  низкий потенциал, что переводит выходные адресные регистры 238 и 239 в режим записи, отключа  их выходы от ПУ. На выходе элемента 180 по витс  логический О. При условии отсутстви  сигнала о прерывании цепи 14 будет логический О, а на цеп х 22, 23 - логическа  1. Таким образом,логический О, сформированный на выходе элемента 180. без изменени  попадает через элемент ЛЛИ 211 и элемент И 209 (фиг.4) на выходы CS блока 4 пам ти (фиг.5), что разрешит доступ к пам ти (на вход элемента ИЛИ 211 (фиг.4, в данном случае с цепи 14 поступает логический О, а на вход элемента И 209 с цепи 22 поступает логическа  1). Одновременно логический О с выхода элемента ИЛИ 211 по цепи 28 поступит на входы CS1 регистров 240-243 (фиг.8) и на входы CS2 регистров 238 и 239, при этом на входах CS2 регистров 240-243 и на входах CS1 регистров 238 и 239 сформируетс  логическа  Г, что разрешит работу регистров 240- 243, а регистры 238 и 239 будут отключены. Вместе с тем на цепи 139 (фиг.7) будет без изменений поддерживатьс  потенциал с выхода шинных формирователей 232 и 233. соответствующего младшему разр ду адресного кода, так как адресный код не мен етс .

Через элементы 212 и 213 задержки (фиг.4) этот сигнал попадает на вход элемента ИЛИ 210, а с его выхода без изменений - на вход элемента И 208 и далее с выхода элемента И 208 также без изменений по цепи 27 на входы записи/чтени  блока 4

пам ти (фиг.5), так как при отсутствии сигнала о прерывании на вход элемента ИЛИ 210 с цепи 14 поступит логический 0м, а на элемент И 208 с цепи 23 поступает логиче- 5 ека  1.

Этот же сигнал младшего разр да адреса , сн тый с выхода элемента ИЛИ 210, по цепи 25 поступает на входы В шинных формирователей (ШФ) 234-237 (фиг.8), что от0 кроет соответствующий канал ШФ 234-237, так как на цепи 139 в данном случае потенциал низкий, при этом блок 4 пам ти будет готов к записи, а ШФ 234-237 (фиг.8) будут открыты дл  передачи информации из вход5 ных регистров данных 242 и 243 в блок 4 пам ти. Регистры 240-243 будут находитьс  в режиме записи, поскольку на лини х 192 и 193 (фиг.2) поддерживаютс  высокие потенциалы , а на выходе элементов НЕ 185 и

0 186 сформируютс  низкие потенциалы, которые поступ т на входы элементов И 174 и 175. на выходах которых также сформируютс  логические О. По цепи 15 логический О поступит на входы MD регистров 242 и 243

5 (фиг.8), а по цепи 17 - на входы MD регистров 240 и 241. Через элементы НЕ 189 и 190 (фиг.2) по цеп м 16 и 18 эти сигналы в виде логических 1 поступ т на входы строба регистров 240-243 (фиг.8), что соответствует

0 их работе в режиме записи, В регистры 242, 243 будет произведена запись информации, поступившей в этом такте из ПУ. Состо ние регистров 240 и 241 в третьем такте безразлично . В течение четвертого такта на цеп х

5 192 и 193 (фиг.2) поддерживаетс  низкий потенциал. При этом на выходах элементов И 172 и 173 по-прежнему низкий потенциал. Доступ к блоку 4 пам ти (фиг.5) разрешен по входу С§ (на цепи 26 логический О).

0 На цепи 27 - также логический О, поступающий на входы записи/чтени  блока 4 пам ти и определ ющий работу блока 4 пам ти в режиме записи. ШФ 234-237 (фиг.8) работают в направлении передачи

5 информации с входных регистров данных 242 и 243 на информационные входы 51-56 блока 4 пам ти. В четвертом также входные регистры данных 242 и 243 работают в режиме считывани  информации, состо ние

0 выходных регистров данных 240 и 241 безразлично .

С выходов элементов НЕ 185 и 186 (фиг.2) на входы элементов И 174 и 175 по цеп м 195 и 196 поступают логические 1.

5 На вход элемента И 175 по цепи 25 поступает логическа  1 и на вход элемента И 174 с выхода элемента НЕ 188 также поступает логическа  1. На выходе элемента И 174 по витс  логическа  1. на выходе элемента И 175 - логический О.

Таким образом, на входы строба выходных регистров данных 240, 241 (фиг.8) с выхода элемента НЕ 190 (фиг.2) по цепи 18 поступает логическа  1, а на входы MD по цепи 17 с выхода элемента И 175 поступает логический О. На вход MD входных регистров данных 242 и 243 (фиг.8) с выхода элемента И 174 (фиг.2) по цепи 15 поступает логическа  Г. На вход строба входных регистров 242 и 243 данных (фиг.8) с выхода элемента НЕ 189(фиг.2)по цепи 16 поступит логический О, при этом с входных регистров данных 242 и 243 (фиг.8) по цеп м 261- 276 происходит считывание прин той из ПУ информации и одновременна  запись через ШФ 234-237 в блок 4 пам ти по цеп м 51- 66. На входах CS1 регистров 240-243 и CS2 регистров 238, 239 по-прежнему низкий потенциал , а на входах CS2 регистров 240-243 и CS1 регистров 238 и 239 - высокий потенциал .

В цикле передачи информации из блока 4 пам ти в ПУ первые два такта аналогичны первым двум тактам цикла приема инфом- рации из ПУ в блок 4 пам ти. В третьем такте к блоку 4 пам ти разрешен доступ. Поступающий по цепи 139 высокий потенциал формирует на выходе элемента ИЛИ 210 (фиг.4) логическую 1й, котора  через элемент И 208 и далее по цепи 27 поступает на вход записи /чтени , перевод  блок 4 пам ти в режим считывани . При этом по цепи 25 эта же логическа  1 поступает на входы В ШФ 234-237 (фиг.8), что определ ет направление передача ШФ 234-237 от блока 4 пам ти к выходным регистрам данных 240 и 241. Информаци , считываема  с блока 4 пам ти по цеп м 51-66 через ШФ 234-237 по цеп м 245-260, запишетс  в выходные регистры 240 и 241 данных. На входах CS1 регистров 240 243 CS2 регистров

238и 239 - низкий потенциал; на входах CS2 регистров 240-243 и CS1 регистров 238 и

239- высокий потенциал; на входах MD регистров 240-241 - низкий потенциал, на входах строба - высокий потенциал.

Таким образом, регистры 240 и 241 работают в режиме записи, состо ние регистров 242 и 243 безразлично, регистры 238 и

239отключены.

В четвертом такте происходит считывание информации с выходных регистров 240 и 241 данных в ПУ по цеп м 67-92. Блок 4 пам ти работает по-прежнему в режиме считывани , но выходные регистры данных

240и 241 не воспринимают более данных с информационных цепей 51-66 блока 4 пам ти , передава  информацию в ПУ, так как на цепи 25 тепень высокий потенциал, на выходе элемента И 174(фиг.2)-низкийуровен ь , на выходе элемента И 175 - высокий. Соответственно на входах строба регистров 240 и 241 (фиг.8) - логи ioi кий О, а на входах MD - логическа  1, что обеспечивает

их работу в режиме считывани , на входы строба регистров 242 и 243 поступит логическа  1, а на входы MD- логический О, что приводит регистры 242 и 243 в режим записи , но их состо ние в данном случае безраз0 лично; выходные адресные регистры 238 и 239 по-прежнему выключены из цепи

Безразличие адресных регистров возможно потому, что адрес ранее зафиксирован в соответствующем ПУ, По окончании

5 каждого четырехтактового цикла производитс  сброс счетчика 161 (фиг.2) и при поступлении очередного тактового импульса на счетный вход счетчика 161 счет начинаетс  сначала, вырабатываетс  новый адрес и

0 все процессы повтор ютс .

Элементы 212 и 213 задержки (фиг.6) необходимы дл  того, чтобы при окончании четвертого такта перед началом первого такта в начале прекратилс  доступ к пам ти,

5 а потом произошло переключение по входу j записи/чтени  во избежание искажени  информации . Когда на выходах группы счетчиков 216-218 (фиг 6) поддерживаетс  нулевой и единичный адресные коды, уст0 ройство работает вхолостую, так как в ПУ нет адресата, а в блоке пам ти -  чеек, которые реагировали бы на эти адресные коды. Когда на выходе группы счетчиков- формирователей адресов устанавливаетс 

5 код, соответствующий числу 1025, происходит сброс счетчиков 216-218. При этом на выходе элемента НЕ 221 Формируетс  логическа  1, по цепи 226 поступающа  на вход элемета И 219, на вход элемента И 219

0 поступает логическа  1 с выхода счетчика 218, соответствующего второму разр ду по цепи 227, Логическа  1, сформированна  на выходе элемента И 219, по цепи 228 поступает на вход элемента ИЛИ 220, а с его

5 выхода по цепи 229 производитс  сброс счетчиков 216-218.

Claims (4)

1. Формула изобретени  1. Устройство дл  сопр жени  ЭВМ с периферийными устройствами, содержа0 щее блок св зи с ЭВМ, блок пам ти, блок ввода-вывода, блок управлени  пам тью, причем перва  группа информационных входов-выходов блока св зи с ЭВМ образует группу входов-выходов устройства дл 

   5 подключени  к группе информационных входов-выходов ЭВМ, перва , втора  группы информационных выходов и перва  группа информационных входов блока ввода-вывода образуют группу входов-выходов устройства дл  подключени  к информационным и адресным входам-выходам периферийных устройств, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, в устройство введены блок синхронизации , блок формировани  адреса, блок коммутации адреса, причем установочный вход и вход запуска блока синхронизации  вл ютс  входами устройства дл  подключени  соответственно к установочному входу и выходу запуска ЭВМ, первый синхровыход блока синхронизации соединен с разрешающим входом блока св зи с ЭВМ и  вл етс  выходом устройства дл  подключени  к входу готовности ЭВМ, первый , второй информационные входы блока св зи с ЭВМ  вл ютс  входами устройства дл  подключени  соответственно к выходам записи и чтени  ЭВМ, перва  группа информационных входов блока коммутации адреса образует группу входов устройства дл  подключени  к группе адресных выходов ЭВМ, информационный выход блока ввода- вывода  вл етс  выходом устройства дл  подключени  к входам признака адресации пеоиферийных устройств, при этом втора  группа информационных входов-выходов блока св зи с ЭВМ соединена с группой информационных входов-выходов блока пам ти и с группой информационных входов- выходов блока ввода-вывода, группа стробирующих входов которого соединена с группой синхровыходов блока синхронизации , первый разрешающий вход которого соединен с информационным выходом блока формировани  адреса, группа информационных выходов которого соединена с второй группой информационных входов блока коммутации адреса, перва  группа информационных выходов которого соединена с второй группой информационных входов блока ввода-вывода, стробирующий вход которого соединен с управл ющим входом блока коммутации адреса и с первым информационным выходом блока св зи с ЭВМ, второй информационный выход которого соединен со стробирующим входом блока коммутации адреса, втора  группа информационных выходов которого соединена с группой адресных входов блока пам ти, стробирующий вход и вход записи- чтени  которого соединены соответственно с первым и вторым выходами блока управлени  пам тью, третий выход которого соединен с вторым разрешающим входом блока синхронизации и с первым входом режима работы блока ввода-вывода, второй вход режима работы которого соединен с четвертым выходом блока управлени  пам тью , первый и второй входы логического услови  которого соединены соответственно с третьим и четвертым информационными выходами блока св зи с ЭВМ, п тый информационный выход которого соединен с третьим разрешающим входом блока синхронизации , второй, третий и четвертый син- хровыходы которого соединены соответственно с третьим, четвертым входами логического услови  блока управлени  пам тью и с синхровходом блока формиро0 вани  адреса, установочный вход которого соединен с п тым синхровыходом блока синхронизации, с установочным входом блока ввода-вывода и с установочным входом блока коммутации адреса, младший

   5 разр д первой группы информационных выходов которого соединен с п тым входом логического услови  блока управлени  пам тью .
2. 2. Устройство по п. 1. о т л и ч а ю щ е 0 е с   тем, что блок управлени  пам тью содержит два элемента ИЛИ, два элемента И, два элемента задержки, причем первые входы первого, второго элементов И  вл ютс  соответственно первым, вторым вхо5 дами логического услови  блока, первый вход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ и  вл етс  третьим входом логического услови  блока, второй вход второго элемента ИЛИ и

   0 вход первого элемента задержки  вл ютс  соответственно четвертым и п тым входами логического услови  блока, выходы первого и второго элементов И  вл ютс  соответственно первым и вторым выходами блока,

   5 выход первого элемента ИЛИ соединен с вторым входом второго элемента И и  вл етс  третьим выходом блока, выход второго элемента ИЛИ соединен с вторым входом первого элемента И и  вл етс  четвертым

   0 выходом блока, при этом выход первого элемента задержки соединен с входом второго элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ.

   5
3. 3. Устройство по п.1, о т л и ч а ю щ е е- с   тем, что блок св зи с ЭВМ содержит два шинных формировател , два элемента НЕ. два элемента И-НЕ, два элемента задержки , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. причем

   0 группа информационных выходов первого шинного формировател  и группа информационных входов второго шинного формировател  образуют первую группу информационных входов-выходов блока,

   5 группа информационных входов первого шинного формировател  и группа информационных выходов второго шинного формировател  образуют вторую группу информационных входов-выходов блока, первый вход элемента ИСКЛЮЧАЮЩЕЕ

   ИЛИ соединен с первым входом первого элемента И-НЕ и  вл етс  первым информационным входом блока, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вход первого элемента задержки  вл ютсс  соответственно вторым информационным и разрешающим входами блока, выход первого элемента НЕ  вл етс  первь м информационным выходом блока, выход второго элемента И-НЕ соединен с входом второго элемента задержки, с входом первого элемента НЕ, с первыми управл ющими входами первого, второго шинных формирователей и  вл етс  вторым информационным выходом блока, выход второго элемента задержки  вл етс  третьим информационным выходом блока, выход первого элемента И- НЕ соединен с входом второго элемента НЕ и  вл етс  четвертым информационным выходом блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом второго элемента И-НЕ и  вл етс  п тым информационным выходом блока, при этом выход первого элемента задержки соединен с вторыми входами первого и второго элементов И-НЕ, выход второго элемента НЕ соединен с вторыми управл ющими входами первого и второго шинных формирователей .
4. 4. Устройство поп.1,отличающе - е с   тем, что блок формировани  адреса содержит три счетчика, два элемента НЕ, элемент И, элемент ИЛИ, три элемента задержки , причем вход первого элемента НЕ  вл етс  установочным входом блока, счетный вход первого счетчика  вл етс  синх- ровходом блока, выход первого элемента задержки  вл етс  информационным выходом блока, группы разр дных выходов первого , второго и третьего счетчиков образуют группу информационных выходов блока, при этом вход первого элемента задержки соединен с выходом второго элемента задержки , вход которого соединен с выходом третьего элемента задержки, вход которого соединен с выходом первого элемента НЕ и с первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом элемента И и с установочными входами второго, третьего и первого счетчиков, младший разр д группы разр дных выходов которого соединен с входом второго элемента НЕ, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом переноса третьего счетчика, счетный вход которого соединен с выходом переноса второго счетчика, счетный вход которого соединен с выходом переноса первого счетчика.

   5, Устройство по п.1. о т л и ч а ю щ е - е с   тем, что блок синхронизации содержит два триггера, два счетчик ), генератор тактовых импульсов, делитель частоты, одновибратор , дес ть элементов И, два элемента ИЛИ, одиннадцать элементов НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента задержки , причем установочный вход первого триггера соединен с входом первого эле0 мента НЕ и  вл етс  входом запуска блока, вход первого элемента задержки  вл етс  установочным входом блока, установочный вход второго триггера соединен с первым входом первого элемента И и  вл етс  пер5 вым разрешающим входом блока, вход второго элемента НЕ соединен с первым входом второго элемента И и  вл етс  вторым разрешающим входом блока, вход третьего элемента НЕ соединен с первым

   0 входом третьего элемента И и  вл етс  третьим разрешающим входом блока, выход четвертого элемента И  вл етс  первым и вторым синхровыходами блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл етс 

   5 третьим синхровыходом блока, выход п того элемента И соединен с входом второго элемента задержки и  вл етс  четвертым синхровыходом блока, выход четвертого элемента НЕ  вл етс  п тым синхровыхо0 дом блока, выход второго элемента задержки , выход шестого элемента И, соединенный с входом п того элемента НЕ, выход п того элемента НЕ, выход шестого элемента НЕ, выход седьмого элемента И, соединенный с

   5 входом шестого элемента НЕ, выход седьмого элемента НЕ, выход второго элемента И, соединенный с входом седьмого элемента НЕ, образуют группу синхро- выходов, блока, при этом выход генератора

   0 тактовых импульсов соединен с входом делител  частоты, выход которого соединен с первыми входами восьмого и дев того элементов И, выходы которых соединены соответственно со счетными входами первого и

   5 второго счетчиков, выход первого элемента И соединен с входом сброса первого триггера , выход которого соединен с вторым входом третьего элемента И, выход которого соединен с входом четвертого элемента НЕ

   0 и с первым входом первого элемента ИЛИ, выход которого соединен с установочным входом второго счетчика, выход которого соединен с первым входом четвертого элемента И и с входом восьмого элемента НЕ,

   5 выход которого соединен с вторым входом дев того элемента И, третий вход которого соединен с вторым входом четвертого элемента И и с выходом дев того элемента НЕ, вход которого соединен с выходом второго элемента ИЛИ, с вторым входом первого

   элемента ИЛИ и с вторым входом восьмого элемента И, третий вход которого соединен с вторым входом первого элемента И и с выходом второго триггера, вход сброса которого соединен с выходом одновибратора, вход запуска которого соединен с выходом первого элемента задержки, выход первого элемента НЕ соединен с третьим входом первого элемента И. выход третьего элемента НЕ соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с первым входом п того элемента И, с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым выходом первого счетчика и с входом дес того элемента НЕ. выход которого соединен с вторым входом второго элемента И, с первыми входами шестого,

   0

   5

   седьмого элементов И и с первым входом дес того элемента И, выход которого соединен с установочным входом первого счетчика , второй выход которого соединен с вторым входом шестого элемента И, с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с входом одиннадцатого элемента НЕ и с третьим входом второго элемента ИЛИ, четвертый вход которого соединен с третьим выходом первого счетчика и с вторым входом дес того элемента И, третий вход которого соединен с выходом одиннадцатого элемента НЕ, с вторым входом п того элемента И, с третьим входом второго элемента И и с вторым входом седьмого элемента И, третий вход которого соединен с выходом второго элемента НЕ.

   15-21

   50

   Фиг.1

   23

   Физ.4

   u129-m

   Л

   III

   т

   225

   12

   Ur-J

   т-из

   230

   WB-fff 31

   1L и

   Фиг. 5

   32

   226

   119-128

   г

   218

   227

   229

   Фиг. В

   H9-f4ff

   Пд-1Ъ8

   Фиг. 7