RU2008140583A

RU2008140583A - Устройство управления передачей пакетов данных

Info

Publication number: RU2008140583A
Application number: RU2008140583/09A
Authority: RU
Inventors: Евгений Федорович Сухоносов (RU); Евгений Федорович Сухоносов; Анна Федоровна Загорулько (RU); Анна Федоровна Загорулько; Анна Николаевна Шилина (RU); Анна Николаевна Шилина; Олег Викторович Латышев (RU); Олег Викторович Латышев; Дмитрий Олегович Латышев (RU); Дмитрий Олегович Латышев; Демид Юрьевич Замазий (RU); Демид Юрьевич Замазий; Михаил Викторович Рыжов (RU); Михаил Викторович Рыжов
Priority date: 2008-10-13
Filing date: 2008-10-13
Publication date: 2010-04-20
Also published as: RU2394385C1

Abstract

Устройство управления передачей пакетов данных, содержащее последовательно соединенные регистр и дешифратор, отличающееся тем, что дополнительно введены шесть элементов ИЛИ, три элемента И, генератор тактовых импульсов (ГТИ), распределитель импульсов (РИ), таймер, ключ, два дешифратора, триггер, оперативное запоминающее устройство (ОЗУ), репрограммируемое запоминающее устройство (РПЗУ), причем первый и второй входы первого элемента И являются соответственно первым и вторым входами устройства, а выход соединен с первым входом таймера, первым входом генератора тактовых импульсов и с первым входом триггера, первый выход которого является вторым выходом устройства; второй вход триггера соединен с выходом первого элемента ИЛИ, первый вход которого соединен со вторым входом ОЗУ и выходом второго элемента ИЛИ, являясь одновременно четвертым выходом устройства; второй вход первого элемента ИЛИ подключен ко второму входу генератора тактовых импульсов, ко второму входу третьего элемента ИЛИ и к выходу второго дешифратора, вход которого соединен с выходом ОЗУ, являясь одновременно третьим выходом устройства; первый вход ключа является третьим входом устройства и соединен с первым входом ОЗУ, второй вход ключа соединен со вторым выходом РИ, а выход - с первым входом регистра, третий вход которого соединен с выходом третьего элемента ИЛИ, второй вход - с выходом четвертого элемента ИЛИ, а выход подключен к первому входу первого дешифратора, второй вход которого соединен с третьим выходом РИ, а выход с первым входом РПЗУ, второй вход которого соединен с четвертым выходом РИ, а выход является первым выходом устройства; в

Claims

Устройство управления передачей пакетов данных, содержащее последовательно соединенные регистр и дешифратор, отличающееся тем, что дополнительно введены шесть элементов ИЛИ, три элемента И, генератор тактовых импульсов (ГТИ), распределитель импульсов (РИ), таймер, ключ, два дешифратора, триггер, оперативное запоминающее устройство (ОЗУ), репрограммируемое запоминающее устройство (РПЗУ), причем первый и второй входы первого элемента И являются соответственно первым и вторым входами устройства, а выход соединен с первым входом таймера, первым входом генератора тактовых импульсов и с первым входом триггера, первый выход которого является вторым выходом устройства; второй вход триггера соединен с выходом первого элемента ИЛИ, первый вход которого соединен со вторым входом ОЗУ и выходом второго элемента ИЛИ, являясь одновременно четвертым выходом устройства; второй вход первого элемента ИЛИ подключен ко второму входу генератора тактовых импульсов, ко второму входу третьего элемента ИЛИ и к выходу второго дешифратора, вход которого соединен с выходом ОЗУ, являясь одновременно третьим выходом устройства; первый вход ключа является третьим входом устройства и соединен с первым входом ОЗУ, второй вход ключа соединен со вторым выходом РИ, а выход - с первым входом регистра, третий вход которого соединен с выходом третьего элемента ИЛИ, второй вход - с выходом четвертого элемента ИЛИ, а выход подключен к первому входу первого дешифратора, второй вход которого соединен с третьим выходом РИ, а выход с первым входом РПЗУ, второй вход которого соединен с четвертым выходом РИ, а выход является первым выходом устройства; вход третьего дешифратора является четвертым входом устройства, а первый выход соединен с первым входом второго элемента И и вторым входом пятого элемента ИЛИ, второй и третий выходы соединены соответственно с первым и вторым входами шестого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, третьим входом третьего элемента ИЛИ и первым входом пятого элемента ИЛИ; четвертый выход третьего дешифратора соединен с первым входом третьего элемента И и вторым инверсным входом второго элемента И, выход которого соединен с третьим входом ОЗУ; выход таймера соединен с первым входом третьего элемента ИЛИ, вторым инверсным входом третьего элемента И, вторым входом второго элемента ИЛИ и вторым входом РИ; выход третьего элемента И соединен со вторым входом четвертого элемента ИЛИ, первый вход которого соединен с первым выходом РИ; первый вход РИ соединен с выходом ГТИ и третьим входом второго элемента И; выход пятого элемента ИЛИ соединен со вторым входом таймера.