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KR920001917B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

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KR920001917B1
KR920001917B1 KR1019880017732A KR880017732A KR920001917B1 KR 920001917 B1 KR920001917 B1 KR 920001917B1 KR 1019880017732 A KR1019880017732 A KR 1019880017732A KR 880017732 A KR880017732 A KR 880017732A KR 920001917 B1 KR920001917 B1 KR 920001917B1
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KR
South Korea
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nand cell
cell block
data
transistor
substrate
Prior art date
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KR1019880017732A
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KR890011094A (ko
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마사키 모모도미
후지오 마스오카
리이치로 시로타
야스오 이토
가즈노리 오우치
료헤이 기리사와
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
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Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
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Abstract

내용 없음.

Description

불휘발성 반도체기억장치
제1도는 본 발명의 제1실시예에 따른 EPROM의 전체 회로 구성을 개략적으로 도시한 블럭도.
제2도는 제1도에 도시된 EEPROM에서 메모리셀부의 내부구성도.
제3도는 어느 한 NAND셀블럭의 평면도.
제4도는 제3도에 도시된 NAND셀블럭의 Ⅳ-Ⅳ선 단면도.
제5도는 제3도에 도시된 NAND셀블럭의 Ⅴ-Ⅴ선 단면도.
제6도 및 제7도는 제1도에 도시된 EEPROM의 각종 동작모드에서 주요부분에 발생하는 주요전기신호의 파형도.
제8도는 제5도에 도시된 NAND셀블럭 단면구성의 변형예를 도시한 단면도.
제9도는 제5도에 도시된 NAND셀블럭의 단면구성을 갖는 EEPROM의 각종 동작모드에서 주요부분에 발생하는 주요전기신호의 파형도.
제10도는 제5도에 도시된 NAND셀블럭 단면구성의 다른 변형예를 도시한 단면도.
제11도는 본 발명의 제2실시예에 따른 EEPROM의 어느 한 NAND셀블럭의 평면도.
제12도는 제11도에 도시된 NAND셀블럭의 XII-XII선 단면구성도.
제13도는 제11도에 도시된 NAND셀블럭의 동가회로도.
제14도는 제1도의 NAND셀블럭을 갖춘 EEPROM의 각종 동작모드에서 그 주요부분에 발생하는 주요전기신호파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리셀부 12 : 행디코더
14 : 감지증폭기 16 : 열디코더
18 : 래치회로 20 : 행어드레스버퍼
21, 23 : 어드레스 입력단자 22 : 열어드레스버퍼
24 : 데이터입력버퍼 26 : I/O감지증폭기
28 : 데이터출력버퍼 30 : SRAM
[발명의 이용분야]
본 발명은 불휘발성반도체 기억장치(non-volatile semiconductor memory devece)에 관한 것으로, 특히 대용량화되어 있으면서 전기적으로 소거가능한 프로그래머를 반도체메모리(electrically erasanle program-mable read-only memory)에 관한 것이다.
[종래의 기술 및 그 문제점]
디지탈컴퓨터 시스템에 대한 고성능화 및 고신뢰성에 대한 요구가 증가함에 따라 디지탈 컴퓨터 시스템을 위한 현재의 불휘발성 데이터기억장치, 예컨대 자기 플로피디스크장치를 대체할 대용량 반도체메모리의 개발이 강하게 요청되고 있다. 그런데 현재 이용되는 전기적으로 소거가능한 프로그래머블 반도체 롬(이하, EEPROM이라 약칭함)은, 플로피디스크장치와 하드디스크장치같은 자기데이터 기억장치에 비해 신뢰성이 높고 데이터기록/독출속도가 빠르다는 면에서 기술적 장점이 있지만, 그 데이터기억용량이 상기 자기데이터 기억장치를 대체할 수 있을 만큼 크게 되어 있지는 않다.
또한 종래의 EEPROM은 각 메모리셀이 전형적으로 2개의 트랜지스터를 구비하여 구성되어 있고, 메모리셀의 데이터기록/소거가 1바이트마다 랜덤하게 행하여지기 때문에, 주변데이터기억장치를 대체할 만큼의 대용량을 제공하도록 고집적화시키는 것을 기대할 수 없었다.
한편 최근에 이르러 고집적화된 대용량 불휘발성반도체 메모리로서 NAND형 셀구조를 갖는 소거가능 프로그래머블 롬(EEPROM)이 개발되고 있다. 전형적으로 이런 종류의 메모리장치는 ① 각 메모리셀은 플로팅게이트와 제어게이트를 갖춘 1개의 트랜지스터로 구성되고, ② NAND셀 구조를 구성하기 위하여 기판위에 배열된 메모리셀어레이와 대응되는 비트선간에 1개의 콘택트부가 설치되기만 하면 된다. 따라서 종래의 EEPROM에 비해 기판에 대한 셀점유면적이 대폭 감소되어 그 집적도를 향상시킬 수있다. 그러나, 상기 한 종래의 NAND형 셀구조의 EEPROM은 접합파괴전류가 크고, 데이터기록시에 NAND셀 블럭의 메모리 셀에서 표면전압강하(surface break-down 이라고 알려져 있음)가 발생되는 문제가 있다.
즉, 예를들면, 종래의 장치에서 소망하는 선택 메모리셀에 데이터를 기록하려면, 칩기판으로부터 그 메모리셀의 플로팅게이트에 전자를 핫일렉트론주입하여 격납시킴으로써 행하도록 되어 있는데, 이러한 전자의 핫일렉트론주입은 EEPROM의 소비권류를 증대시킨다. 또, 선택된 NAND셀블럭중 셀트랜지스터의 일련의 어레이에서 소스와 드레인으로서 기능하는 반도체 확산층은 그와 반대의 도정형을 갖는 칩기판의 표면부분에 직접형성되는데, 그 NAND셀블럭중 선택된 어느 한 메모리셀트랜지스터에 데이터를 기록하기 위하여 그 나머지 비선택셀트렌지스터의 소스와 드레인에 증가된 전위가 인가되면, 그들의 확산층에서 표면전압강하가 발생한다. 이러한 확산층에서의 표면전압강하가 선택셀의 유효한 데이터기록을 저해하게 될 뿐만 아니라 비선택셀의 드레숄드값을 변동시키게되어 결과적으로 EEPROM동작의 신뢰성이 저하된다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 새롭게 개선된 불휘발성반도체 메모리를 제공하고자 발명된 것으로서, 대용량화되도록 고집적화되고 그 동작의 신뢰성이 더욱 개선된 EEPROM을 제공하고자 함에 목적이 있다.
[발명의 구성 및 작용]
상기한 목적을 달성하기 위한 본 발명은 특히 불휘발성 다이나믹 반도체메모리장치에 적용되게 되는바, 반도체성 기판과 그 기판상에 설치되는 병렬비트선 및 비트선에 접속되는 바꿔쓰기가 가능한 복수의 메모리셀을 갖추고, 또한 상기 복수의 메모리셀은 복수의 메모리셀 트랜지스터로 이루어진 일련의 어레이를 갖추고 있는데, 상기 트랜지스터는 각각 플로팅게이트등의 전하축적층과 제어게이트, 소스 및 드레인으로서 기능하는 반도체층을 구비하고 있다. 그중 상기 반도체층은 반도체서 웰영역내에 형성되는데, 이 웰영역은 메모리장치의 주변회로를 구성하는 트랜지스터가 형성된 부분의 웰영역과 분리되어 상기 기판의 표면에 형성되어 있다. 이와같은 웰영역은 메모리셀 트랜지스터를 위한 표면전압강하 방지층으로서 기능한다. 그리고 병렬워드선은 기판위에 비트선과 교차하도록 설치되며 상기 트랜지스터의 제어게이트에 접속된다. 또한, 상기 주변회로는 구동회로를 갖추고 있는 바, 이 구동회로는 메모리장치의 데이터 소거모드에서 모든 메모리셀을 기억되어 있는 데이터를 동시에 소거하고, 데이터소거모드에 이은 데이터 기록모드에서 선택된 NAND셀블럭의 메모리셀에 대해서 연속적으로 데이터를 기록하게 되는데, 상기 선택된 NAND셀블럭의 어느 한 메모리셀이 기록대상으로 된 때에는 그 메모리셀의 상기 전하측적층 웰영역 사이에서의 전하이동을 허용한 만큼 강한 전계를 형성하는 전압레벨을 갖는 전압이 그 메모리셀의 제어게이트에 공급됨으로써 선택된 셀에만 데이터가 기록되게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도에 나타낸 바와 같이 본 발명의 제1실시예에 따른 EEPROM은 메모리셀부(10)를 갖추고 있는 바, 이 메모리셀부(10)는 행디코더(12), 감지증폭기(14) 및 열디코더(16)오 연관되어 동작하는 것이다. 이 메모리셀부(10)에 있어서는 제2도에 도시된 것처럼 선택된 수의 병렬비트선(BL1, BL2,…BLn : 이하, 이 비트선중 임의의 1개를 표시할 경우에는 ＂BLi＂라는 참조부호를 사용함)과 병렬워드선(WL1, WL2, …)의 교점에 메모리셀(M)이 설치되어 있다. 그리고 감지증폭기(14)는 비트선(BL)에 접속되어 메모리셀(M)의 출력전압을 검출하도록 되어 있다.
다시 제1도를 참조하자면, 래치회로(18)는 열디코더(16)에 접속되어 메모리셀부910)의 입력데이터 또는 메모리셀부(10)의 출력데이터를 일시적으로 저장하는 것으로서, 이 래치회로(18)는 메모리셀부(10)의 비트선(BL)의 수만큼 대응되는 래치용량을 갖는다. 또한 행어드레스버퍼(20)는 행디코더(12)에 접속되는 것으로서, 외부로부터 가해지는 어드레스신호가 입력되는 어드레스입력단자(21)를 갖추고 있다. 그리고 열어드레스버퍼(22)는 열디코더(16)에 접속되는 것으로서, 외부로부터 가해지는 어드레스신호가 입력되는 어드레스입력단자(23)를 갖추고 있다.
한편 I/O선의 단자에서 입력되는 데이터는 데이터 입력버퍼(24)와 스태틱램(30)을 매개하여 래치회로(18)에 공급되는데 래치회로(18)에서 출력되는 데이터는 I/O감지증폭기(26)와 데이터출력버퍼(26)를 매개하여 I/O선의 단자에 공급된다. 여기서 당해 EEPROM이 페이지모드와 데이터억세스를 행할 경우,1페이지분의 데이터(메모리셀부(10)의 비트선(BL)의 수와 같은 비트데이터)가 래치회로(18)에 일시적으로 저장됨과 더불어 비트선(BL)에 전송되고, 그 비트선(BL)의 선택된 메모리셀에도 동시에 기록된다.
스태틱램(30 : 이하 SRAM이라 함)이 데이터입력버퍼(24) 및 래치회로(18)사이에 부가적으로 설치되 있는데, 그 SRAM(30)은 래치회로(18)의 용량보다 큰 메모리용량을 갖고 있다. 본 실시예에서 SRAM(30)은 256 x 4비트(비트선(BL)의 수와 각 셀블럭(Bi)에 포함된 메모리셀(M1~M4)의 수(NAND의 단수)의 곱), 즉 1K비트의 메모리용량을 갖는다. 다시말하면, SRAM(30)은 스태틱메모리셀 메트릭스를 갖추고 있는 데 그중 NAND의 단(段) 수에 상당하는 수(본 실시예에서는 ＂4＂)의 스태틱메모리셀의 일련의 어레이를 갖추고 , 그 각 어레이는 비트선(BL)의 수에 대응되는 페이지 만큼의 길이를 갖는다. 따라서 메모리셀부(10)에 입력되어야 할 기록데이터는 먼저 SRAM(30)에 저장되고, 복수 페이지데이터에 상당하는 이들 저장데이터 중에서 페이지상당분의 비트데이터가 순차적으로 래치회로(18)에 공급된다. SRAM(30)의 탑재는 데이터기록시간을 단축함으로써 페이지모드 억세스속도를 향상시키는데 기여하게된다.
제2도는 제1도에 도시된 EEPROM에서 메모리셀부의 내부구성도로서, 여기에 도시된 바와 같이 메모리셀부(10)의 비트선(BL)에 접속되어 있는 메모리셀(M)은 서브어레이(B1, B2,… ; 이하, ＂NAND셀블럭＂ 또는 간단히 ＂셀블럭＂이라 약칭함)로 분할되어 있고, 각 셀블럭은 제1 및 제2선택트랜지스터(Qs1, Qs2)와 선택된 수 만큼의 메모리셀(M)을 갖추고 있다. 여기에서 상기 선택트랜지스터(Qs1, Qs2)는 싱글게이트형 MOSFET로 구성되고, 각 메모리셀(M)은 기본적으로 1개의 더블게이트형(플로팅게이트와 콘트롤게이트) MOSFET로 구성되어 있다. 그런데, 제2도의 회로도에는 도시를 간략화할 목적으로 비트선(BL1, BL2, …BLn)에 각각 설치된 NAND셀블럭(B1, B2, …, Bn)중 몇개만 상세히 도시되어 있다.
각 NAND셀블럭(Bi)에서 트랜지스터의 직렬접속은 그 한쪽단자(즉, 메모리셀트랜지스터(M1i)의 드레인)에 제1선택트랜지스터(Qs1)를 매개하여 대응되는 비트선(BLi)이 접속되고, 다른 한쪽단자(즉, 메모리셀트랜지스터(M4i)의 소스)에 제2선택트랜지스터(Qs2)를 매개하여 소스전위(Vs)가 접속되어 있다. 그리고 각 셀블럭(Bi)의 메모리셀(M)은 본 실시예에서는 이른바 ＂NAND셀＂구조를 구성하도록 직렬접속된 메모리셀트랜지스터(M1, M1, …, Mn)로 구성되어 있다.
이하의 설명에선 각 셀블럭에 포함된 메모리셀트랜지스터의 수는 설명은 간략화할 목적으로 4개로 적게 설정되어 있는데, 실제 응용에 있어서는, 8개 또는 16개로 설정되어 있다.
선택트랜지스터(Qs) 및 메모리셀트랜지스터(M)는 비트선(BL) 및 워드선(WL)의 접속점에 각각 도시된 바와 같이 접속되고 또 셀매트릭스를 구성하고 있다. 다만, 각 셀블럭(Bi)의 제1 및 제2선택트랜지스터(Qs1)(Qs2)에 각각 접속되어 있는 선(SG1, SG2)은 당해 설명에서 ＂게이트제어선＂이라 불리울 수 도 있다.
제3도에 도시된 바와 같이,1개의 NAND셀블럭(예컨대, ＂B1＂)은 N형실리콘칩기판(42 : 제4도)의 표면부에 형성된 P형 웰확산층(40)이 형성된 부분에 FET연속어레이를 구비하고 있다. 또한 NAND셀블럭(B1)은 P형웰층(40)상에 콘택트홀(44)을 구비하고 있다. 더 명확하게 말하자면, FET(Qs, M)가 연속접수된 위에 절연적으로 접속선(46 : 알미늄배선)이 뻗어 있는데, 그 배선(46)은 셀블럭(B1)에 포함되는 FET(Qs, M)의 게이트와 중첩되어 있다.
게이트제어선(SG1, SG2) 및 워드선(WL1, WL2, WL3, WL4)은 P형웰층(40)의 위에 상기 배선(46)이 뻗은 방향과 직교하도록 , 즉 도시된 바와같이 형성되어 있어서 그것에 의해 그 NAND셀블럭(B1)의 제1 및 제2선택트랜지스터(Qs1)(Qs2) 및 메모리셀(M~M4 : 제3도에서 이 셀블럭의 메모리셀트랜지스터는 간단히 ＂M1＂, ＂M2＂, ＂M3＂, ＂M4＂로 도시되어 있다.)이 규정된다.
제4도와 제5도의 단면구성도를 참조하여 설명하면, NAND셀블럭(B1)의 트랜지스터어레이는 P형웰층(40)의 표면부분에 형성된 소자분리를 위한 절연층(48)에 의해 둘러싸여진 기판표면영역에 형성되어 있다.
상기 P형웰층(40)은 메모리셀부(10)가 그 내부에 형성되도록 기판(42)의 표면에 넓게 형성되어 있다. 그리고 이 P형웰층(40)은 주변회로(예컨대, 행디코더(12), 감지증폭기(14), 열디코더(16)등)가 그 내부에 형성된 부분(도시되지 않은 다른 P형웰층)과 분리되어 있다. 1개의 메모리셀을 구성하는 MOSFET(M1; 다른 메모리셀에 대하여도 같이 구성됨)는 제4도에 명료하게 도시되어 있는 바와 같이 기판(42)의 P형웰층(40)위에 열산화절연막(52)에 의해 절연되어 배치된 제1다결정실리콘층(50)과 그 층(50)의 위에 열산화절연층(56)에 의해 절연되어 배치된 제2다결정실리콘층(54)을 갖추고 있다. 상기 제1다결정실리콘층(50)은 MOSFET(M1)의 플로팅게이트로서 기능하고, 반면에 제2다결정실리콘층(54)은 MOSFET(M1)의 제어게이트로서 기능한다.
상기 제어게이트층(54)은 대응되는 워드선(메모리셀(M1)인 경우는 워드선(WL1)에 접속되어 있고, 폴리팅케이트(50)는 제4도에 도시된 바와 같이 소자분리영역위까지 뻗어 형성되어 있어서 각 셀(Mi)의 폴로팅게이트(50)와기판(42)사이의 결합용량(Cfs)이 플로팅게이트(50)와 제어게이트(54)사이의 결합용량(Cfc)보다 작게 설정된다. 따라서 플로팅게이트(50)와 기판(42)사이의 터널효과에 의한 전자이동에 의해 데이터기록/소거가 가능하게 된다.
또한, 선택트랜지스터(Qs1)는 기판(42)의 P형웰층(40)의 윗방향에 절연되어 설치된 다결정실리콘층(58)을 갖추고(제5도 참조), 다른 다결정실리콘층(60)은 상기 층(58)상에 퇴적되고 도시되지 않은 전도성 스로우홀(through holes)에 의해 서로 전기적으로 통한다. 이들 층(58,60)은 제1선택트랜지스터(Qs1)의 제어게이트로서 기능한다. 또, 제2선택트랜지스터(Qs2)의 제어게이트로 다결정실리콘층(62,64)의 적층구조로 이루어져 있는바, 이러한 적층구조는 선택트랜지스터(Qs1,Qs2) 게이트의 저저항화(低低伉化)를 도모하기 위한 것이다.
제5도에 도시된 바와 같이, 기판(42)의 P형웰층(40)의 표면에는 N형확산층(66,68,70,72,74,76,78)이 트랜지스터(Qs, M)의 게이트와 약간 중첩되어 형성되어 있는데, 이들 N형 확산층이 대응되는 트랜지스터의 소스 및 드레인으로 기능한다. 예를들면, N형저확산층(66,68)은 선택트랜지스터(Qs1)의 드레인 및 소스로서 각각 기능한다. 또한 N형확산층(68,70)은 셀트랜지스터(M1)의 드레인 및 소스로서 각각 기능한다.
상기 층구조체(層構造體)는 CVD절연층(82)에 의해 전체적으로 덮여지고, CVD절연층(82)에는 콘택트홀(44)이 도시된 바와 같이 형성되며, 알미늄배선층(46)이 상기 CVD절연층(82)상에 증착되어 있다. 상기 배선층(46)은 트랜지스터(Qs, M)가 연속접속되어 뻗은 방향에 펼쳐짐으로써 셀블럭(B1)에 포함된 트랜지스터(Qs, M)의 게이트와 중첩되고 있다.
상기 콘택트홀(44)은 선택트랜지스터(Qs1)의 드레인확산층(66)상에 설치되어 있는바, 상기 알미늄배선층(46)이 CVD절연층(82)상에 뻗어있으면서 상기 콘택트홀(44)을 매개로 선택트랜지스터(Qs1)의 드레인 확산층(66)에 접촉되어 있다. 또한, N형 확산층(66)과 콘택트홀(44)의 접촉부분에는 고농도의 도프된 N형 확산층(80 : N+diffusion layer) 이 형성되어 있어서 그것에 의해 배선층(46)과 선택트랜지스터(Qs1)의 드레인 사이의 오믹콘택 저항이 감소되게 된다. 상기 배선층(46)은 선택적으로 데이터입력선 또는 데이터출력선에 접속된다.
본 실시예에 따르면, 각 메모리셀트랜지스터의 제어게이트 및 폴로팅게이트는 모두 1㎛폭을 갖고, 각 메모리셀트랜지스터의 채널폭도 1㎛으로 설정되어 있다. 또한, 상기 플로팅게이트는 1㎛폭의 배선(46)의 양측으로부터 1㎛만큼씩 돌출되어 있다. 한편, 제4도에 도시된 제1게이트절연막(52)은 예컨대 20nm두께의 열산화막이고, 제2게이트절연막(56)은 35nm두께의 열산화막이다. 이들 열산화막의 유전율을 ＂ε＂라 하면, 이 경우의 결합용량(Cfs) 및 결합용량(Cfc)은,
Cfs=ε/0.02
Cfc=3·ε/0.035
로 되어 본 실시예의 NAND셀구조는 상기 조건을 만족시키게 된다.
다음에는 상기와 같이 구성된 EEPROM의 동작을 제6도의 신호파형도를 참조하여 설명하겠는 바 EEPROM에 대해서는 데이터의 선택적기록에 앞서 우선 일괄적으로 소거가 실시된다. 즉, 메모리셀부(10)에 메모리셀(M)에 기억된 모든 데이터가 동시에 소거된다. 제2도의 메모리셀매트릭스중에서 NAND셀블럭(B1)에 대하여 고찰하면(나머지 블럭도 같다.)이런 일괄소거법을 행하기 위해 시각 t1에서 제어게이트선(SG1, SG2)에 ＂L＂레벨전위(예컨대 0볼트)가 제6도에도시된 바와 같이 인가되면, 선택트랜지스터(Qs1)(Qs2)가 비통전상태로 됨으로써 셀블럭(B1)이 대응하는 비트선(BL1)에서 전기적으로 분리된다. 한편 위드선(WL1~WL4)에 ＂L＂레벨전위가 인가되고, 기판전위(Vsub) 및 웰전위(Vwell)는 ＂H＂레벨전위(예컨대 18볼트)로 설정된다. 또한 비트선(BL1, BL2)을 포함하는 모든 비트선전위(vbit)는, ＂H＂레벨전위(18볼트)로 설정된다.
이와같은 전압인가에 의해 메모리셀(M1~M4 ; 이하, 어느 한 NAND셀블럭이 지정된 경우에는 그 메모리셀은 간단히＂M1＂, …, ＂M4＂라 표현함)을 포함하는 모든 메모리셀(M)의 각 제어게이트(54 : 제5도참조)와 P형웰층(40)사이에 전계가 발생함으로써 전자가 터널링효과에 의해 플로팅게이트(50)에서 P형웰층(40)으로 방출된다. 그 결과 각 메모리셀(M)의 드레솔드값은 부극성방향으로 시프트되어 논리 ＂0＂기억상태를 제공하게 된다. 이어 시각 t2에서 EEPROM이 데이터기록모드로 되어 예컨데 NAND셀블럭(B1)이 선택되면, EEPROM은 그 선택 NAND셀블럭(B1)의 메모리셀(M1~M4)에 대해 순차적으로 데이터를 기록한다. 이 경우, 그 NAND셀블럭(B1)과 대응되는 비트선(BL1)과 연관된 접속점(제1선택트랜지스터(Qs1)의 드레인으로 생각된다)에서 가장 먼 위치에 있는 메모리셀(M4)에 최초로 데이터기록이 행하여지고, 그 NAND셀블럭(B1)과 비트선(BL1)의 상기 접속점에 가장 가까운 위치에 있는 메모리셀(M1)에 대해 맨 마지막으로 데이터기록이 행하여 진다. 따라서 메모리에 대해서는 M4, M3, M2, M1의 순서로 데이터가 연속적으로 기록된다.
제6도에 도시된 바와 같이, 데이터기록모드에서는 제어게이트선(SG1)에 턴온전압(이것은 상승압력전압(Vpp)의 1/2 전위를 갖는 중간전위로서, 본 예에서는 10볼트)이 인가된다. 제1선택트랜지스터(Qs1)가 통전됨으로써 셀블럭(B1)이 대응되는 비트선(BL1)에 전기적으로 접속된다. 한편, 제어게이트선(SG2)은 ＂L＂레벨전위(예를 들면＂0＂ 볼트)로 유지되고 있어서 제2선택트랜지스터(Qs2)는 비통전됨으로써 셀블럭(B1)은 메모리셀트랜지스터(M4)의 소스에서 P형웰층(40)으로 부터 전기적으로 분리된다. 이때, 기판전위(Vsub) 및 웰전위(Vwell)는 ＂L＂레벨전위(0볼트)로 설정된다.
우선 메모리셀(M4)에 대하여 데이터기록을 선택적으로 행하기 위해서는 시각 t2에서 그 선택된 메모리셀(M4)의 제어게이트에 접속되어 있는 워드선(WL4)에 ＂H＂레벨전위(12~20)볼트의 범위에서 정해짐 ; 예를들면 20볼트)를 인가하고, 비선택워드선(WL1~WL3)에는 ＂L＂레벨전위(0볼트)를 인가한다. 선택된 비트선(BL1)의 전위(Vbit1)는 ＂L＂레벨전위(0볼트)로 설정되고, 반면에 비선택비트선(BL2)의 전위(Vbit2)는 중간전위(10볼트)로 설정된다. 즉 선택셀(M4)의 제어게이트전압(Vcg4)은 ＂H＂레벨전위로 되고, 나머질 셀(M1~M3)의 제어게이트전압(Vcg1, Vcg2, Vcg3)의 중간전위가 된다.(제6도참조). 그 결과 선택 메모리(M4)의 제어게이트(54)와 N형 드레인층(76) 및 P형웰층(40)사이에 높은 전계가 발생함으로써 전자가 드레인층(76) 및 웰층(40)으로부터 선택메모리셀(M4)의 플로팅게이트(50)로 터널링효과에 의해 주입된다.
따라서 선택메모리셀(M4)의 드레숄드값은 정극성방향으로 시프트되어논리 ＂1＂데이터가 그 셀(M4)에 기억된다. 이때, 비선택셀(M1~M3)의 드레숄드값은 실질적으로 변화하지않고, 논리 ＂0＂이 기억된 상태로 계속 유지된다. 왜냐하면 이들 셀(M1~M3)의 제어게이트전압이 상기한 바와 같이 중간전위로 설정되어 있기 때문에 이들 각 셀들에서 발생하는 전계는 전자를 그 플로팅게이트에 터널주입할 수 있을 만큼 강하지 않기 때문이다. 선택 NAND셀블럭(B1)에 인접하는 비선택 NAND셀블럭(B2)의 메모리셀(M)의 드레솔드값도 실질적으로 변화하지 않고 논리 ＂0＂을 기억하는 상태로 직속된다. 왜냐하면 비선택 NAND셀블럭(B2)의 비트선전위(Vbit2)가 중간전위로설정되어 전자를 그 플로팅게이트에 터널주입할 수 있을 만큼의 강한 전계가 그 비선택메모리셀에는 발생하지 않기 때문이다.
선택 NAND셀블럭(B1)에서 메모리셀(M4) 다음에 메모리셀(M3)이 선택되면, 시각 t3에서 워드선(WL3)에 ＂H＂레벨전위(20볼트)가 인가됨으로써 메모리셀(M3)의 제어게이트전압(Vcg3)은 ＂H＂레벨전위로 되고, 나머지 셀(M1, M2, M4)의 제어게이트전압(Vcg1, Vcg2, Vcg4)은 중간전위로 된다(제6도 참조). 그 결과 상기와 같은 방법에 의해 선택메모리셀(m3)에 높은 전계가 발생함으로써 전자가 그 플로팅게이트(50)에 터널주입된다. 따라서 선택메모리셀(M3)의 드레숄드값이 정극성방향으로 시프트되어 논리 ＂1＂데이터가 그 셀(M3)에 선택적으로 기록된다. 이후 이와같은 기록방법으로 나머지셀(M2, M1)에 대해서도 데이터기록이 순차적으로 행하여 진다.
당해 EEPROM이 시각 t6에서 데이터판독모드로 설정되면, 제어게이트선(SG1, SG2)에 턴온전위(예컨데 5볼트)가 제6도에 도시된 바와 같이 인가되어 선택트랜지스터(Qs1,Qs2)가 통전됨으로써 셀블럭(B1)이 대응되는 비트선(BL1) 및 웰전위(Vwell)에 전기적으로 접속된다. 이때, 기판전위(Vsub) 및 웰전위(Vwell)는 ＂L＂레벨전위(0볼트)로 설정된다.
예컨대 NAND셀블럭(B1)의 메모리셀(M4)의 저장데이터를 독출하는 경우, 비트선(BL1)에 기록용 ＂H＂레벨전위(예를들면 5볼트)가 인가되고, 다른 비트선(BL2)에는 ＂L＂레벨전위(0볼트)가 인가된다. 그리고, 셀(M4)에 접속되어 있는 워드선(WL4)에 ＂L＂레벨전위(0볼트)가 인가됨으로써 그 셀의 제어게이트전위(Vcg 4)가 ＂L＂레벨전위(0볼트)로 설정된다. 이때, 나머지 셀(M1~M3)은 기록용 ＂H＂레벨전위(5볼트)로 유지된다. 그 결과, 제1선택트랜지스터(Qs1) 및 셀(M1~M3)는 통전상태로 되어 선택 셀(M4)는 대응되는 비트선(BL1)에 접속된다. 따라서 비트선(BL1)에 전류가 흐르는지의 여부를 감지증폭기(14)에서 검출함으로써 셀(M4)의 저장데이터가 논리 ＂1＂또는 논리 ＂0＂중 어느것인지를 판정할수 있게 된다.
상기한 EEPROM의 일괄소거 및 데이터의 선택적 기록을 위한 전압인가는 제7도에 도시된 바와같이 변형될 수 있다. 여기에 도시된 전압인가방법에 의하면, 기판전위(Vsub)는 일괄소거동작 및 기록동작에서 ＂L＂레벨전위(0~5볼트; 예를들면 0볼트)로 일정하게 유지된다. 또한, 시각 t1과 시각 t2사이에서 행하여진 일괄소거동작에서는 제어게이트선(SG1, SG2)에 ＂L＂레벨전위(0볼트)가 제7도에 도시된 바와 같이 인가되어 선택트랜지스터(Qs1)(Qs2)가 비통전상태로 됨으로써 각 셀블럭(Bi)이 대응되는 비트선(BLi)으로부터 전기적으로 분리된다. 또한 워드선(WL1~WL4)에는 부극성의 승압전위(예를들면~18볼트)가 인가된다. 이때, 웰전위(Vwell) 및 비트선(BL1, BL2)을 포함하는 모든 비트선의 전위(Vbit)는 접지전위(0볼트)로 설정된다. 이러한 전압인가에 의해 메모리셀(M1~M4)을 포함하는 모든 메모리셀(M)에서 상기한 소거동작과 같은 방법으로 전자가 터널링에 의해 플로팅게이트(50)에서 P형웰층(40)으로 방출됨으로써 모든 메모리셀(M)에서 소거가 동시에 이루어진다.
데이터기록모드에서는 제어게이트선(SG1)에 0볼트~-6볼트 사이에서 선택되는 전압(예를들면 0볼트)이 인가되어 제1선택트랜지스터(Qs1)가 비통전됨으로써 셀블럭(B1)이 대응되는 비트선(BL1)으로부터 전기적으로 분리된다. 이때 웰전위(Vwell)도 부극성의 승압전압(~20볼트)으로 설정된다.
상기한 바와 같이 우선 셀(M4)이 데이터기록의 대상이 되면, 워드선(WL4)에 접지전위(0볼트)가 인가되고, 나머지 워드선(WL1~WL3)에는 부극성의 중간전압(-10볼트)이 인가된다. 그리고 선택비트선(BL1)의 전위(Vbit1)는 부극성의 승압전압(-20볼트)으로 설정되고, 비선택비트선(BL2)의 전위(Vbit2)는 부극성의 중간전압(-10볼트)으로 설정된다. 그 결과 선택셀(M4)에서는 상기와 같은 방법에 의해 강한 전계가 발생되어 전자가 플로팅게이트에 터널링에 의해 주입됨으로써 논리 ＂1＂데이터가 기록된다.
본 실시예에 의하면, 일괄소거 또는 데이터기록에서 대상 셀에 흐르는 전류는 본질적으로 기판(42)에 형성된 P형웰층(40)과 그 대상 셀의 플로팅게이트 사이에 흐르는 터널전류와, 대상 셀의 소스 및 드레인으로서 기능하는 N형확산층과 P형웰층(40)의 접합부에 흐르는 리크전류(또는 기판(42)과 P형웰층(40)의 접합부에 흐르는 리크전류)인데, 그 값은 10μA 또는 그 이하로 매우 작다. 이러한 점이 EEPROM의 소비전력 억제에 크게 기여하게 된다.
또한, 본 실시예에 의하면, 각 NAND셀블럭의 메모리셀(M)의 소스 및 드레인으로서 기능하는 부분의 반도체확산층(66,68,70,72,74,76,78)은 기판(42)과 반대도전형을 갖는 웰층(40)에 의해 둘러싸여 있는데, 이 웰층(40)이 상기 확산층에서 표면전압강하의 발생을 효과적으로 방지하도록 선택셀에 데이터를 기록할때 비선택셀의 드렛숄드값이 크게 변동하는 것을 방지할 수 있다. 따라서 EEPROM의 동작효율 및 동작신뢰성이 향상될 수 있다.
또한 데이터기록모드에서 선택 NAND셀블럭(B1)을 포함하는 모든 NAND셀블럭(B)은 제2선택트랜지스터(Qs2)를 비통전상태로 함으로써 웰전위(Vwell) 또는 기판전위(Vsub)로부터 전기적으로 분리된다. 따라서 비트선(BL) 및 기판(42)사이의 전류흐름이 완전히 끊어지기 때문에 이 경로에서 흐르는 경향이 있는 내부리크전류를 제거할 수 있다. 이러한 점이 또 EEPROM의 소비전력을 낮추는데 기여하게 된다.
상기 EEPROM은 각 NAND셀블럭(Bi)이 제8도에 도시된 것처럼 P형칩기판(100)상에 형성되도록 변형될 수 있다. 이 경우 NAND셀블럭(B1)의 제1및 제2선택트랜지스터(Qs1,Qs2)와 메모리셀(M1~M34)은 P채널형 MOSFET로 구성되어 있다. 이들 MOSFET는 N형웰층(102)내에 형성되는데, 그 N형웰층(102)은 P형기판(100)의 표면부분에 제8도에 도시된 바와 같이 형성된다. 상기 트랜지스터(Qs1, Qs1,M1~M4)의 소스 및 드레인으로 기능하는 P형반도체확산층(104,106,108,110,112,114,116)은 N형웰층(102)내에 어레이상으로 배열된다. 그리고 P형확산층(104)은 콘택트홀(44)과의 접촉영역에 고농도로 도프된 P형확산층(118)을 갖는다. 제8도의 NAND셀블럭(B1)의 다른 구성부분은 상기한 실시예와 같으므로 제5도에서 사용된 참조부호를 다시 기재하고 그에 대한 상세한 설명은 생략한다.
이러한 구성을 갖는 EEPROM에 의하면, 기판전위(Vsub)는 일괄소거동작과 기록동작 및 독출동작에서 접진전위(0볼트)로 일정하게 유지된다. 시각 t1과 t2사이에서 실행되는 일과 소거모드에서는 제어게이트선(SG1, SG21)에 5볼트의 전위가 제9도에 도시된 바와 같이 인가되어 선택트랜지스터(Qs1,Qs2)가 비통전됨으로써 각 셀블럭(Bi)이 대응되는 비트선(BLi)으로부터 전기적으로 분리된다. 또한 워드선(WL1~WL4)에 정극성의 승압전위(예를들면 18볼트)가 인가된다. 이때 웰전위(Vwell) 및 비트선(BL1, BL2)을 포함한 모든 비트선의 전위(Vbit1)는 점지전위(0볼트)로 설정된다. 이러한 전압인가로 인해 메모리셀(M1~M4)을 포함한 모든 메모리셀(M)에서 상기한 소거동작과 같은 방법으로 전자가 터널링에 의해 그들 플로팅게이트(50)로부터 P형웰층(40)으로 방출됨으로써 모든 메모리셀(M)에서 소거가 동시에 이루어진다.
데이터기록모드에서는 제어게이트선(SG1)에 5볼트의 전압이 인가되어 제1선택트랜지스터(Qs1)가 비통전됨으로써 셀블럭(B1)이 대응되는 비트선(BL1)으로부터 전기적으로 분리된다. 또한 제어게이트선(SG2)에는 정극성의 승압전압(예를들면 20볼트)이 인가됨으로써 제2선택트랜지스터(Qs2)는 비통전되어서 셀블럭(B1)은 메모리셀트랜지스터(M4)의 소스에 있어서 N형웰층(102)으로부터 전기적으로 분리된다. 이때 웰 전위(Vwell)도 정극성의 승압전압(200볼트)으로 설정된다.
상기한 바와 같이 우선 셀(M4)이 데이터기록의 대상이 되면, 워드선(WL4)에 접지전위(0볼트)가 인가되고 나머지 워드선(WL1~WL3)에는 정극성의 중간전압(10볼트)이 인가된다. 또한 선택비트선(BL1)의 전위(Vbit1)는 정극성의 승압전압(20볼트)으로 설정되고, 비선택비트선(BL2)의 전위(Vbit2)는 정극성의 중간전압(10볼트)으로 설정된다. 그 결과 선택셀(M4)에는 상기한 바와 같은 방법에 의해서 강한 전계가 발생되므로 전자가 플로팅게이트에서 N형웰층(102)에 터널링에 의해 방출되어 그 셀(M4)의 드레숄드값이 부방향(負方向)에 시프트되어 거기에 논리 ＂1＂데이터가 기록된다 그 다음에는 같은 방법으로 셀 M3, M2, M1의 순서로 선택적으로 데이터기록이 이루어진다.
데이터돌출모드에서는 예컨데 셀(M4)이 선택될때, 제9도에 도시된 바와 같이 제1및 제2선택트랜지스터(Qs1)(Qs2)의 게이트전압(Vcg1, Vcg2)과 비선택셀(M1~M3)의 게이트전압(Vcg1~Vcg3) 및 선택비트선(BL1)의 전위(Vbit1)이 접지전위(0볼트)로 설정되고, 비선택 비트선(BL2) 및 웰전위(Vwell)는 5볼트로 설정로 된다. 이때 선택셀(m4)으 제어게이트전압(Vcg4)은 워드선(WL4)에 5볼트의 전압이 인가됨으로써 5볼트로 설정된다. 그 결과 선택된 셀(M4)의 저장데이터에 대응되는 독출전압이 통전상태로 되어 있는 비선택 셀트랜지스터(M1~M3)를 매개하여 비트선(BL1)에 전달되어 상기한 바와 같은 방법으로 논리레벨판정에 제공된다.
상기 EEPROM은 제5도에 도시된 것과 같은 N채널 FET의 메모리셀을 갖춘 NAND셀블럭구조체가 제10도에 도시된 바와 같이 P 형칩기판(150)상에 형성되도록 변형될 수 있다. 이 경우 NAND셀블럭(B1)의 제1 및 제2선택트랜지스터(Qs1)(Qs2)와 메모리셀(M1~M4)의 소스 및 드레인으로 가능하는 N형 확산층(66,68,70,72,74,76,78)이 형성되어 있는 부분의 P형웰층(40)을 둘러싸도록 N형웰층(152)이 P형기판(150)중에 부가적으로 형성된다. 상기 P형웰층(40) 및 N형웰층(152)은 단자(154)에 공통적으로 접속되어 있으므로 이들 웰층(40,152)의 전위는 같아지게 된다. 이 변형예에 따른 일괄 소거법과 기록 및 독출동작은 제8도에 도시된 앞의 변형예의 일괄소거법과 기록 및 독출을 위한 전압인가 방법과 완전히 같은 방법으로 이루어진다.
본 발명의 또 다른 변형예인 EEPROM의 NAND셀블럭(B1)의 평면구성은 제11도에 도시되어 있는 바와 같이 ＂3게이트＂구조를 갖는다. 더 상세하게 설명하자면, NAND셀블럭(B1)의 메모리셀(M1~M4) 연속어레이의 플로팅게이트(50)와 제어게이트(54)사이에 이들 게이트과 직교하도록 뻗은 소거게이트층(200)이 절연되어 설치되어 있다. 상기 플로팅게이트(50)는 소거게이트층(200)과 그들 단부(端部)에서 부분적으로 중첩하고 있는바, 상기 소거레이트층(200)은 알루미늄배선층(46)과 평행하게 펼쳐진 다결정실리콘층이다. 이 다결정실리콘츠으이 두께는 예컨대 1000~400nm이다. 상기 알루미늄재선층(46)이 첨가된 길이방향의 셀단면 구조는 상술한 실시예에 따라서 제5도에 도시된 것과 완전히 같다.
소거게이트층(200)이 첨가된 길이방향의 셀단면 구조가 제12도에 도시되어 있는바, 여기서 제5도와 동일한 부분에 대해서는 같은 참조부호를 기재하였다. 제12도에 도시된 바와 같이, 소거게이트층(200)은 셀트랜지스터(M10~M4)의 연속어레이 양단에 설치되어 있는 제1 및 제2선택트랜지스터(Qs1, Qs2)의 각 2중층게이트(58,60 : 62,64)에 의해서도 절연적으로 샌드위치되어 있다. 또, 각 메모리셀트랜지스터의 플로팅게이트(50)는 그 제어게이트(52)와 소거게이트(200)에 의해 용량결합되어 있다. 이러한 ＂3게이트＂구조를 갖는 NAND셀블럭(B1)의 등가회로가 제13도에 도시되어 있는바, 여기서 NAND셀블럭(B1)의 소게이트(200)는 인접하는 다른 NAND셀블럭(B2)의 소거게이트와 함께 게이트제어전압(Veg)에 접속되어 있다.
일괄 소거모드에서 소거에이트(200)의 전압(Veg)은 제14도에 도시한 바와 같이 승압전위(20볼으)로 설정되고, 웰전위(Vwell) 및 기판전위(Vsub)는 일괄소거동작을 포함하는 EEPROM의 모든 동작에서 접지전위(0볼트)로 일정하게 유지된다. 또한 제1 및 제2선택트랜지스터(Qs1,Qs2)의 게이트전압(Vcg1, Vcg2)은 0~5볼트의 범위에서 선택된 전압(예를들면 0볼트)으로 설정되고, 모든 비트선(BL)의 전압(Vbit) 및 워드선(WL1~SL4)의 전압(Vcg1~Vcg4)은 접지전위(0볼트)로 설정된다. 그 결과, NAND셀블럭(B1)에서는 메모리셀(M1~M4)의 플로팅게이트(50)에 축적되어있던 전자가 터널링에 의해 소거게이트(200)에 동시에 방출되어 모든 메모리셀(M)에 대해 데이터소거가 동시에 행하여 진다. 데이터의 선택적인 기록 및 독출은 P형웰층(40)을 갖는 상술한 실시예의 경우와 같다.
[발명의 효과]
상기한 바와 같은 배열에 따른 메모리셀(M)의 각 플로팅게이트(50) 및 제어게이트(54)는 서로 부분적으로 용량결합되어 있으므로 데이터 소거를 위한 게이트 인가전압으로서 높은 전압이 필요하지 않다. 따라서 당해 EEPROM의 소비전력을 줄일 수 있게 되어 주변회로구성을 간략화할 수 있다. 더욱이, 데이터소거를 위한 셀에서의 터널전류가 흐르는 영역이 비교적 좁기 때문에, EEPROM이 되풀이 하여 일괄적소거법의 대상이 될 때 NAND셀블럭(B1)의 다결정실리콘막으로 이루어진 게이트절연막(52 : 제4도참조)의 막질열화(膜質劣化)를 최소화 할 수 있어서 EEPROM의 동작신뢰성을 향상시킬 수 있다. 이러한 종류의 NAND셀블럭 구조는 혹 필요한 경우에 P형웰층(40)을 사용하지 않고 침기판상에 직접 형성할 수도 있다.

Claims (13)

  1. 표면을 갖추고 있는 반도체기판(42,100,150)과; 기억장치의 주변회로를 구성하는 트랜지스터가 형성되고 있는 웰영역과는 분리되어 제공되도록 상기 기판(42,100,150)의 표면에 형성되는 반도체 웰영역(40,102); 상기 기판상에 설치되는 병렬비트선(BL); 메모리셀트랜지스터를 위한 서페이스 브레이크다운방지층으로 기능하는 상기 웰영역(40,102)내에 형성되어 소오스 및 드레인으로도 작용하는 반도체층(68,70,72,74,76,78 ; 106,108,110,112,114,116)과 전하측정층(50) 및 제어게이트(54)를 포함하여 이루어진 일련의 메모리셀트랜지스터를 구비하고서 NAND셀블럭(B1)을 구성하도록 상기 비트선(BL)에 접속되는 바꿔쓰기가 가능한 다수의 메모리셀(M) : 선택된 NAND셀블럭(B1)의 어떤 메모리셀이 기록대상으로 될 때 그 메모리셀의 전하축적층(50) 및 웰영역(40,102)과의 사이에서 전하가 이동하는 것을 허용할 정도로 강한 전계를 형성하는 레벨의 전압을 상기한 어떤 메모리셀의 제어게이트(F4)에 공급하도록 되어 있으면서, 상기 데이터소거오차의 데이타 소거모드시에는 모든 메모리셀에 격납되어 있는 데이터를 동시에 소거하고, 상기 데이터소거모드에 연이은 데이터기록모드시에는 선택된 NAND셀블럭(B1)에 메모리셀(M1~M4)에 대해 연속적으로 데이터를 기록하는 제어수단(12,14)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 기판(42,100)은 제1도전형으로 되어있고, 웰영역(40 102)은 제2도전형으로 되어 있으며, 상기 반도체층(68,70,72,74,76,78 ; 106,108,110,112,114,116)은 제1도 전형으로 된 것을 특징으로하는 불휘발성반도체 기억장치.
  3. 제1항에 있어서, 상기 기판(150) 및 상기 웰영역(40)은 제1전도형으로 되어 있고, 상기 반도체층(68,70,72,74,76,78)은 제2도전형으로 되어 있으며, 또한 상기 웰영역(40)을 둘러싸도록 상기 기판(150)에 형성되며 제2도전형으로 되어 있는 부가적인 웰영역(152)이 구비된 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제3항에 있어서, 상기 웰영역(40,152)이 공통 웰전위(Vwell)에 접속된 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제1항에 있어서, 상기 선택된 NAND셀블럭(B1)은 그 NAND셀블럭(B1)의 한 끝이 설치되어 선택적으로 통전됨으로써 그 NAND셀블럭(B1)을 대응되는 관련 비트선(BL1)에 전기적으로 접속시켜 주는 제1선택트랜지스터(Qs1)와, 상기 선택된 NAND셀블럭(B1)의 다른 한 끝에 설치되어 선택적으로 통전됨으로서 그 NAND셀블럭(B1)을 상기 웰영역(40,102)에 전기적으로 접속시켜주는 제2트랜지스터(Qs2)를 구비하는 구성된 것이고; 상기 제2선택트랜지스터(Qs2)는 상기 기록모드에서 비통전됨으로써 상기 대응되는 비트선(BL1) 및 상기 기판(42,100) 사이에서의 전류누설을 금지하는 것임을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제1항에 있어서 상기 각 NAND셀블럭(B)은 상기 기판(42)의 상방(上方)에 절연되게 제공되어 상기 메모리셀트랜지스터의 연속어레이와 실질적으로 평행하게 뻗어 상기 각 메모리셀트랜지스터의 전하축적층(50) 및 제어게이트(54)에 의해 절연적으로 샌드위치된 소거게이트층(200)을 구비하여 구성된 것이고; 상기 소거게이트층(200)은 상기 전하축적층(50)과 최소한 부분적으로 중첩되고, 상기 전하축적층(50) 및 상기 제어게이트(54)는 상기 소거게이트층(200)에 의해 서로 용량겹합된 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 표면에 반도체웰영역(40,102)이 형성된 반도체 성기판(42,100,150)과; 이 반도체기판(42,100,150)상에 설치된 병렬비트선(BL); 이 병렬비트선(BL)과 절연적으로 교차하는 병렬워드선(WL); 상기 웰영역(40,102)내에 형성되어 소오스 및 드레인으로 기능하는 반도체층과, 전하축적층으로서 기능하며 전기적으로 부유적인 게이트층 및, 대응되는 워드선에 접속되는 제어게이트층을 구비하여 이루어져 NAND셀블럭을 구성하는 일련으 셀트랜지스터로 된 일련의 회로를 갖추고 있는 셀어레이를 포함하고 있으며, 상기 비트선(BL) 및 워드선(WL)의 교점에 각각 설치되어 메모리셀로서 기능하는 다수의 더블게이트 전계효과트랜지스터(M); 상기 NAND셀블럭의 한쪽 종단에 설치되어 선택적으로 도통되는 제1선택트랜지스터로 기능하는 전계효과트랜지스터(Qs1); 상기 NAND셀블럭의 다른 한쪽 종단에 설치되어 선택적으로 도통되는 제2선택트랜지스터로 기능하는 전계효과트랜지스터(Qs2); 데이터기록모드시에 상기 NAND셀블럭(B1)이 선택되면 ① 상기 제1선택트랜지스터(Qs1)를 도통시켜서 상기 NAND셀블럭을 기록데이터가 공급되는 데응비트선(B1)에 접속시키고, ② 상기 제2선택트랜지스터(Qs2)를 비도통상태로 만들어 상기 NAND셀블럭을 상기 웰여역(40,102)으로부터 분리시키며, ③ 상기 NAND셀블럭(B1)의 메모리셀(M1~M4)에 대해 연속적으로 데이터를 기록하고, 또한 반도체 기억장치의 기록모드 이전에 실시되는 일괄 소거모드시의 상기 웰영역의 전위와 다른 전위 레벨을 갖도록 상기 웰영역의 전위(Vwell)를 바꾸는 구동수단(12,14)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 제7항에 있어서, 상기 구동수단(12,14)은 NAND셀블럭(B1)의 메모리셀(M1~M4)중에 상기 제2선택트랜지스터(Qs2)에 인접한 셀트랜지스터(M4)가 최초로 기록의 대상이 되고, 또한 상기 제1선택트랜지스터(Qs1)에 인접한 셀트랜지스터(M1)가 최후에 기록의 대상이 되는 순서로 상기 NAND셀블럭(B1)의 메모리셀(M1~M4)에 대하여 데이터를 기록하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 제8항에 있어서, 상기 구동수단(12,14)은 상기 NAND셀블럭(B1)의 어느 한 메모리셀이 기록의 대상이 될 때, ① 그 메모리셀의 상기 전하축적층(50) 및 상기 웰영역(50,102)사이에 전하 이동을 가능하도록 하는 강한 전계를 형성할 수 있을 만큼의 높은 제1전압을 상기 어느 한 메모리셀의 제어게이트(54)에 공급하고, ② 상기 NAND셀블럭의 나머지 메모리셀에는 상기 제1전압보다 낮은 제2전압을 인가하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  10. 제9항에 있어서, 상기 기판(42,100)은 제1도전형으로 되고, 웰영역(40,102)은 제2도전형으로 되어 반도체층(68,70,72,74,76,78 ; 106,108,110,112,114,116)은 제1도전형으로 된 것을 특징으로 하는 불휘발성 반도체기억장치.
  11. 제10항에 있어서, 구동수단(12,14)은 일각소거모드에서는 상기 웰영역(40,102)에 ＂H＂레벨전위 및 ＂L＂레벨전위중 하나를 인가하고, 상기 기록모드에서는 상기 웰영역(40,102)에 ＂H＂레벨전위 및 ＂L＂레벨전위중 하나를 인가하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  12. 제9항에 있어서, 상기 기판(150) 및 상기 웰영역(40)은 제1전도형으로 되어 있고, 상기 반도체층(68,70,72,74,76,78)은 제2전도형으로 되어 있으며, 더욱이 상기 웰영역(40)을 둘러싸도록 상기 기판(150)에 형성된 제2전도형을 갖는 부가적인 웰영역(152)이 구비된 것을 특징으로 하는 불휘발성 반도체기억장치.
  13. 제12항에 있어서, 상기 구동수단(12. 14)은 일괄 소거모드에서는 상기 웰영역(40,152)에 ＂L＂레벨전위를 인가하고, 기록모드에서는 상기 웰영역(40,152)에 ＂H＂레벨전위를 인가하는 것을 특징으로 하는 불휘발성 반도체기억장치.
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Families Citing this family (268)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5295096A (en) * 1988-07-11 1994-03-15 Mitsubishi Denki Kabushiki Kaisha NAND type EEPROM and operating method therefor
JP2718716B2 (ja) * 1988-09-30 1998-02-25 株式会社東芝 不揮発性半導体メモリ装置およびそのデータ書替え方法
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
JP2772020B2 (ja) * 1989-02-22 1998-07-02 株式会社東芝 Ｍｏｓ型半導体装置
US4996669A (en) * 1989-03-08 1991-02-26 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND memory cell structure
DE69033262T2 (de) * 1989-04-13 2000-02-24 Sandisk Corp., Santa Clara EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
US7447069B1 (en) 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
US5247480A (en) * 1989-05-02 1993-09-21 Kabushiki Kaisha Toshiba Electrically erasable progammable read-only memory with nand cell blocks
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JP2624864B2 (ja) * 1990-02-28 1997-06-25 株式会社東芝 不揮発性半導体メモリ
JPH03283200A (ja) * 1990-03-30 1991-12-13 Toshiba Corp 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法
JP3448051B2 (ja) * 1990-03-31 2003-09-16 株式会社東芝 不揮発性半導体記憶装置
JP3099887B2 (ja) * 1990-04-12 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
US5122985A (en) * 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells
JP2586187B2 (ja) * 1990-07-16 1997-02-26 日本電気株式会社 半導体記憶装置
JP3204666B2 (ja) * 1990-11-21 2001-09-04 株式会社東芝 不揮発性半導体記憶装置
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5197027A (en) * 1991-01-24 1993-03-23 Nexcom Technology, Inc. Single transistor eeprom architecture
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
DE4205061C2 (de) * 1991-02-19 2000-04-06 Toshiba Kawasaki Kk Nichtflüchtige Halbleiter-Speicheranordnung
JP3114229B2 (ja) * 1991-04-05 2000-12-04 ソニー株式会社 不揮発性記憶装置
EP0961289B1 (en) * 1991-12-09 2002-10-02 Fujitsu Limited Flash memory with improved erasability and its circuitry
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
DE4345276C2 (de) * 1992-04-07 2000-11-16 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren dafür
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
JP3152762B2 (ja) * 1992-10-06 2001-04-03 富士通株式会社 不揮発性半導体記憶装置
US5341342A (en) * 1992-12-18 1994-08-23 National Semiconductor Corporation Flash memory cell structure
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
JPH06291332A (ja) * 1993-04-06 1994-10-18 Nippon Steel Corp 半導体記憶装置及びその使用方法
US5471423A (en) * 1993-05-17 1995-11-28 Nippon Steel Corporation Non-volatile semiconductor memory device
JP3224907B2 (ja) * 1993-06-08 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
KR0167874B1 (ko) * 1993-06-29 1999-01-15 사토 후미오 반도체 기억장치
JP3162564B2 (ja) * 1993-08-17 2001-05-08 株式会社東芝 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置
JP3462894B2 (ja) 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
US6091639A (en) 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
JP3512833B2 (ja) * 1993-09-17 2004-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3265076B2 (ja) * 1993-09-20 2002-03-11 株式会社東芝 半導体記憶装置
JP3683915B2 (ja) * 1993-09-24 2005-08-17 株式会社東芝 半導体記憶装置
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP3999822B2 (ja) * 1993-12-28 2007-10-31 株式会社東芝 記憶システム
JP3192861B2 (ja) * 1994-03-14 2001-07-30 株式会社東芝 不揮発性半導体記憶装置
JPH07254651A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 半導体集積回路装置
US5457652A (en) * 1994-04-01 1995-10-10 National Semiconductor Corporation Low voltage EEPROM
US5429967A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Process for producing a very high density mask ROM
KR100210985B1 (ko) * 1994-06-29 1999-07-15 니시무로 타이죠 불휘발성 반도체 기억장치
JP3469362B2 (ja) * 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
US6353554B1 (en) * 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5691939A (en) * 1995-12-07 1997-11-25 Programmable Microelectronics Corporation Triple poly PMOS flash memory cell
US5726934A (en) * 1996-04-09 1998-03-10 Information Storage Devices, Inc. Method and apparatus for analog reading values stored in floating gate structures
KR19980070266A (ko) * 1997-01-07 1998-10-26 모리시다요이치 반도체 장치 및 그 제조방법
US6005804A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Split voltage for NAND flash
US6327182B1 (en) * 1998-06-22 2001-12-04 Motorola Inc. Semiconductor device and a method of operation the same
KR100316706B1 (ko) * 1999-02-01 2001-12-12 윤종용 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법
JP2001085660A (ja) * 1999-09-10 2001-03-30 Toshiba Corp 固体撮像装置及びその制御方法
US6414873B1 (en) 2001-03-16 2002-07-02 Simtek Corporation nvSRAM with multiple non-volatile memory cells for each SRAM memory cell
US6512694B2 (en) 2001-03-16 2003-01-28 Simtek Corporation NAND stack EEPROM with random programming capability
US6612695B2 (en) * 2001-11-07 2003-09-02 Michael Waters Lighted reading glasses
EP1349214A1 (en) * 2002-03-26 2003-10-01 eMemory Technology Inc. Nonvolatile semiconductor memory
JP2003297957A (ja) * 2002-04-05 2003-10-17 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6864503B2 (en) * 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
US6885586B2 (en) * 2002-09-19 2005-04-26 Actrans System Inc. Self-aligned split-gate NAND flash memory and fabrication process
US6828386B2 (en) * 2002-09-20 2004-12-07 Ballard Power Systems Inc. Process for preparing graft copolymers and membranes formed therefrom
DE10342997A1 (de) * 2003-09-17 2005-04-28 Infineon Technologies Ag Elektronischer Schaltkreis, Schaltkreis-Testanordnung und Verfahren zum Ermitteln der Funktionsfähigkeit eines elektronischen Schaltkreises
US20050145923A1 (en) * 2004-01-06 2005-07-07 Chiou-Feng Chen NAND flash memory with enhanced program and erase performance, and fabrication process
US7151692B2 (en) * 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7209389B2 (en) * 2004-02-03 2007-04-24 Macronix International Co., Ltd. Trap read only non-volatile memory (TROM)
US7276759B1 (en) * 2004-03-11 2007-10-02 Nanostar Corporation Non-volatile electrically alterable semiconductor memory with control and floating gates and side-wall coupling
US20060113585A1 (en) * 2004-03-16 2006-06-01 Andy Yu Non-volatile electrically alterable memory cells for storing multiple data
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US7158411B2 (en) * 2004-04-01 2007-01-02 Macronix International Co., Ltd. Integrated code and data flash memory
US7164603B2 (en) * 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7133313B2 (en) * 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7187590B2 (en) * 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7646641B2 (en) * 2004-06-15 2010-01-12 Silicon Storage Technology, Inc. NAND flash memory with nitride charge storage gates and fabrication process
US7190614B2 (en) * 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7209386B2 (en) * 2004-07-06 2007-04-24 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for gate-by-gate erase for same
US7106625B2 (en) * 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US7387932B2 (en) 2004-07-06 2008-06-17 Macronix International Co., Ltd. Method for manufacturing a multiple-gate charge trapping non-volatile memory
US20060007732A1 (en) * 2004-07-06 2006-01-12 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for operating same
US7120059B2 (en) * 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
US20060017085A1 (en) * 2004-07-26 2006-01-26 Prateep Tuntasood NAND flash memory with densely packed memory gates and fabrication process
US7449744B1 (en) 2004-08-03 2008-11-11 Nanostar Corporation Non-volatile electrically alterable memory cell and use thereof in multi-function memory array
US7133317B2 (en) * 2004-11-19 2006-11-07 Macronix International Co., Ltd. Method and apparatus for programming nonvolatile memory
US20060108667A1 (en) 2004-11-22 2006-05-25 Macronix International Co., Ltd. Method for manufacturing a small pin on integrated circuits or other devices
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US20060157773A1 (en) * 2005-01-14 2006-07-20 Yu Andy T Non-volatile electrically alterable memory cell for storing multiple data and manufacturing thereof
US7158420B2 (en) * 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
US7321130B2 (en) 2005-06-17 2008-01-22 Macronix International Co., Ltd. Thin film fuse phase change RAM and manufacturing method
US7238994B2 (en) 2005-06-17 2007-07-03 Macronix International Co., Ltd. Thin film plate phase change ram circuit and manufacturing method
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7881123B2 (en) * 2005-09-23 2011-02-01 Macronix International Co., Ltd. Multi-operation mode nonvolatile memory
US7388252B2 (en) * 2005-09-23 2008-06-17 Macronix International Co., Ltd. Two-bits per cell not-and-gate (NAND) nitride trap memory
US7286396B2 (en) * 2005-10-12 2007-10-23 Macronix International Co., Ltd. Bit line selection transistor layout structure
US7239550B2 (en) * 2005-10-20 2007-07-03 Silicon Storage Technology, Inc. Method of programming a non-volatile memory cell
US7786460B2 (en) * 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7635855B2 (en) * 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7394088B2 (en) 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7450411B2 (en) * 2005-11-15 2008-11-11 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7414258B2 (en) 2005-11-16 2008-08-19 Macronix International Co., Ltd. Spacer electrode small pin phase change memory RAM and manufacturing method
US7449710B2 (en) 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
TWI318003B (en) 2005-11-21 2009-12-01 Macronix Int Co Ltd Air cell thermal isolation for a memory array formed of a programmable resistive material
US7829876B2 (en) * 2005-11-21 2010-11-09 Macronix International Co., Ltd. Vacuum cell thermal isolation for a phase change memory device
US7479649B2 (en) 2005-11-21 2009-01-20 Macronix International Co., Ltd. Vacuum jacketed electrode for phase change memory element
US7507986B2 (en) * 2005-11-21 2009-03-24 Macronix International Co., Ltd. Thermal isolation for an active-sidewall phase change memory cell
US7599217B2 (en) * 2005-11-22 2009-10-06 Macronix International Co., Ltd. Memory cell device and manufacturing method
US7459717B2 (en) * 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7688619B2 (en) * 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7521364B2 (en) * 2005-12-02 2009-04-21 Macronix Internation Co., Ltd. Surface topology improvement method for plug surface areas
US7531825B2 (en) 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US8062833B2 (en) 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US7595218B2 (en) * 2006-01-09 2009-09-29 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7560337B2 (en) 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7741636B2 (en) * 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7432206B2 (en) 2006-01-24 2008-10-07 Macronix International Co., Ltd. Self-aligned manufacturing method, and manufacturing method for thin film fuse phase change ram
US7956358B2 (en) 2006-02-07 2011-06-07 Macronix International Co., Ltd. I-shaped phase change memory cell with thermal isolation
US7554144B2 (en) 2006-04-17 2009-06-30 Macronix International Co., Ltd. Memory device and manufacturing method
US7928421B2 (en) * 2006-04-21 2011-04-19 Macronix International Co., Ltd. Phase change memory cell with vacuum spacer
US7547941B2 (en) * 2006-05-04 2009-06-16 Elite Semiconductor Memory Technology, Inc. NAND non-volatile two-bit memory and fabrication method
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7423300B2 (en) * 2006-05-24 2008-09-09 Macronix International Co., Ltd. Single-mask phase change memory element
US7696506B2 (en) * 2006-06-27 2010-04-13 Macronix International Co., Ltd. Memory cell with memory material insulation and manufacturing method
US7785920B2 (en) 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
US7772581B2 (en) 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US7510929B2 (en) 2006-10-18 2009-03-31 Macronix International Co., Ltd. Method for making memory cell device
US7863655B2 (en) 2006-10-24 2011-01-04 Macronix International Co., Ltd. Phase change memory cells with dual access devices
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US7760548B2 (en) * 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8194451B2 (en) 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8077536B2 (en) * 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US7476587B2 (en) * 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US7682868B2 (en) * 2006-12-06 2010-03-23 Macronix International Co., Ltd. Method for making a keyhole opening during the manufacture of a memory cell
US7473576B2 (en) * 2006-12-06 2009-01-06 Macronix International Co., Ltd. Method for making a self-converged void and bottom electrode for memory cell
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
US8344347B2 (en) 2006-12-15 2013-01-01 Macronix International Co., Ltd. Multi-layer electrode structure
US20080151654A1 (en) 2006-12-22 2008-06-26 Allan James D Method and apparatus to implement a reset function in a non-volatile static random access memory
US7718989B2 (en) 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US7440315B2 (en) * 2007-01-09 2008-10-21 Macronix International Co., Ltd. Method, apparatus and computer program product for stepped reset programming process on programmable resistive memory cell
US7433226B2 (en) * 2007-01-09 2008-10-07 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on multiple programmable resistive memory cell
US20080169516A1 (en) * 2007-01-17 2008-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices for alleviating well proximity effects
US7663135B2 (en) 2007-01-31 2010-02-16 Macronix International Co., Ltd. Memory cell having a side electrode contact
US7535756B2 (en) 2007-01-31 2009-05-19 Macronix International Co., Ltd. Method to tighten set distribution for PCRAM
US8223540B2 (en) 2007-02-02 2012-07-17 Macronix International Co., Ltd. Method and apparatus for double-sided biasing of nonvolatile memory
US7619311B2 (en) 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method
US7701759B2 (en) * 2007-02-05 2010-04-20 Macronix International Co., Ltd. Memory cell device and programming methods
US7483292B2 (en) 2007-02-07 2009-01-27 Macronix International Co., Ltd. Memory cell with separate read and program paths
US7463512B2 (en) 2007-02-08 2008-12-09 Macronix International Co., Ltd. Memory element with reduced-current phase change element
US8138028B2 (en) 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
US7884343B2 (en) 2007-02-14 2011-02-08 Macronix International Co., Ltd. Phase change memory cell with filled sidewall memory element and method for fabricating the same
US7956344B2 (en) 2007-02-27 2011-06-07 Macronix International Co., Ltd. Memory cell with memory element contacting ring-shaped upper end of bottom electrode
US7786461B2 (en) * 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US8610098B2 (en) 2007-04-06 2013-12-17 Macronix International Co., Ltd. Phase change memory bridge cell with diode isolation device
US7569844B2 (en) 2007-04-17 2009-08-04 Macronix International Co., Ltd. Memory cell sidewall contacting side electrode
US7483316B2 (en) 2007-04-24 2009-01-27 Macronix International Co., Ltd. Method and apparatus for refreshing programmable resistive memory
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US20090013148A1 (en) * 2007-07-03 2009-01-08 Micron Technology, Inc. Block addressing for parallel memory arrays
US7777215B2 (en) * 2007-07-20 2010-08-17 Macronix International Co., Ltd. Resistive memory structure with buffer layer
US7884342B2 (en) 2007-07-31 2011-02-08 Macronix International Co., Ltd. Phase change memory bridge cell
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US20090039414A1 (en) 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US7642125B2 (en) 2007-09-14 2010-01-05 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US8178386B2 (en) 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US7551473B2 (en) 2007-10-12 2009-06-23 Macronix International Co., Ltd. Programmable resistive memory with diode structure
US7919766B2 (en) 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
US7847338B2 (en) 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US7804083B2 (en) 2007-11-14 2010-09-28 Macronix International Co., Ltd. Phase change memory cell including a thermal protect bottom electrode and manufacturing methods
US8130548B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8130547B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US7646631B2 (en) 2007-12-07 2010-01-12 Macronix International Co., Ltd. Phase change memory cell having interface structures with essentially equal thermal impedances and manufacturing methods
US7639527B2 (en) 2008-01-07 2009-12-29 Macronix International Co., Ltd. Phase change memory dynamic resistance test and manufacturing methods
US7879643B2 (en) 2008-01-18 2011-02-01 Macronix International Co., Ltd. Memory cell with memory element contacting an inverted T-shaped bottom electrode
US7879645B2 (en) 2008-01-28 2011-02-01 Macronix International Co., Ltd. Fill-in etching free pore device
US8158965B2 (en) 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8030634B2 (en) 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US7791057B2 (en) 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US7701750B2 (en) * 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
US8415651B2 (en) 2008-06-12 2013-04-09 Macronix International Co., Ltd. Phase change memory cell having top and bottom sidewall contacts
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7932506B2 (en) 2008-07-22 2011-04-26 Macronix International Co., Ltd. Fully self-aligned pore-type memory cell having diode access device
US7903457B2 (en) 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
USRE47381E1 (en) 2008-09-03 2019-05-07 Zeno Semiconductor, Inc. Forming semiconductor cells with regions of varying conductivity
US7719913B2 (en) 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
US8324605B2 (en) 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US7897954B2 (en) 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
US8036014B2 (en) * 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US8907316B2 (en) 2008-11-07 2014-12-09 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions
US8664689B2 (en) 2008-11-07 2014-03-04 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8064247B2 (en) * 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8933536B2 (en) 2009-01-22 2015-01-13 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
US8084760B2 (en) 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8097871B2 (en) 2009-04-30 2012-01-17 Macronix International Co., Ltd. Low operational current phase change memory structures
US7933139B2 (en) 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US7968876B2 (en) * 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8350316B2 (en) 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US8809829B2 (en) 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US8406033B2 (en) * 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US8363463B2 (en) * 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US8238149B2 (en) * 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US7894254B2 (en) * 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8198619B2 (en) 2009-07-15 2012-06-12 Macronix International Co., Ltd. Phase change memory cell structure
US8110822B2 (en) * 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
US20110049456A1 (en) * 2009-09-03 2011-03-03 Macronix International Co., Ltd. Phase change structure with composite doping for phase change memory
US8064248B2 (en) * 2009-09-17 2011-11-22 Macronix International Co., Ltd. 2T2R-1T1R mix mode phase change memory array
US8178387B2 (en) * 2009-10-23 2012-05-15 Macronix International Co., Ltd. Methods for reducing recrystallization time for a phase change material
WO2011097592A1 (en) 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
JP5197730B2 (ja) * 2010-12-24 2013-05-15 株式会社東芝 半導体記憶装置
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
CN107331416B (zh) 2012-02-16 2020-11-10 芝诺半导体有限公司 包括初级和二级电晶体的存储单元
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
TWI549229B (zh) 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9711190B2 (en) * 2014-04-10 2017-07-18 Taiwan Semiconductor Manufacturing Co. Limited Stabilizing circuit
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9159412B1 (en) 2014-07-15 2015-10-13 Macronix International Co., Ltd. Staggered write and verify for phase change memory
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US10553683B2 (en) 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
KR102731037B1 (ko) 2015-04-29 2024-11-19 제노 세미컨덕터, 인크. 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
KR102513483B1 (ko) * 2017-11-30 2023-03-24 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법
TWI835705B (zh) 2018-04-18 2024-03-11 美商季諾半導體股份有限公司 包括電性浮體電晶體的記憶裝置
JP2020052217A (ja) 2018-09-26 2020-04-02 株式会社ジャパンディスプレイ 表示装置及び電子看板
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
US12439611B2 (en) 2019-03-12 2025-10-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
KR102771901B1 (ko) 2020-06-19 2025-02-25 삼성전자주식회사 일 함수 층들을 갖는 반도체 소자들
KR102788873B1 (ko) 2020-06-24 2025-03-31 삼성전자주식회사 캡핑층을 포함하는 반도체 소자
KR102820462B1 (ko) 2020-06-24 2025-06-16 삼성전자주식회사 게이트 라인을 포함하는 집적회로 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4375087C1 (en) * 1980-04-09 2002-01-01 Hughes Aircraft Co Electrically erasable programmable read-only memory
IE55327B1 (en) * 1981-12-29 1990-08-15 Fujitsu Ltd Nonvolatile semiconductor memory circuit
US4602354A (en) * 1983-01-10 1986-07-22 Ncr Corporation X-and-OR memory array
JPS608559A (ja) * 1983-06-29 1985-01-17 Hitachi Ltd 摩擦変速機
JPS60182162A (ja) * 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
US4783766A (en) * 1986-05-30 1988-11-08 Seeq Technology, Inc. Block electrically erasable EEPROM

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