KR930000818B1 - Nand 메모리셀 구조를 갖춘 eeprom - Google Patents

Abstract

내용 없음.

Description

NAND 메모리셀 구조를 갖춘 EEPROM

제1도는 본 발명의 제1실시예에 따른 EEPROM의 회로구성중 주요부분을 나타낸 도면.

제2도는 제1도에 도시된 EEPROM 에 제공되는 NAND 셀블록의 평면도.

제3도는 제2도에 도시된 NAND 셀블록의 Ⅲ-Ⅲ선의 단면도.

제4도는 제2도에 도시된 NAND 셀블록의 Ⅳ-Ⅳ선의 단면도.

제5도는 제1도에 도시된 EEPROM의 주요부에서 데이터기록모우드시에 발생되는 주요 전기신호의 파형도.

제6도는 제1도에 도시된 EEPROM중 주변제어회로의 변형예를 나타낸 도면.

제7도는 EEPROM의 피일드분리영역내에서 이웃하는 NAND 셀블록간의 형성되는 기생트랜지스터를 나타낸 도면.

제8도는 본 발명의 다른 실시예에 따른 EEPROM의 회로구성중 주요 부분을 나타낸 도면.

제9도 및 제10도는 제10도는 제8도에 도시된 EEPROM의 단면도.

제11도는 제8도에 도시된 EEPROM의 주요부에서 데이터기록모우드시에 발생되는 주요 전기신호의 파형도.

[산업상의 이용분야]

본 발명은 불휘발성 반도체메모리에 관한 것으로, 특히 데이터기록용량이 큰 EEPROM(Eletrically Erasable Programmable Read Only Memory)에 관한 것이다.

[종래의 기술 및 그 문제점]

디지털시스템에 대해 고기능과 고신뢰성에 대한 요구가 증대됨에 따라, 자기 플로피디스크 구동유니트나 고정형 디스크유니트와 같은 불휘발성 데어터저장장치를 대체할 수 있는 대용량의 반도체메모리가 강력하게 요구되고 있다. 그런데, 현재 사용가능한 EEPROM은 자기적인 데이터저장장치보다 신뢰성이 높고 기록/독출속도가 더 빠른 장점을 지니고 있으나, 그 데이터 저장용량은 자기적인 데이터저장장치를 대체할 수 있을 정도로 크지 않은 문제가 있다.

즉, 종래의 EEPROM에 있어서는 각 메모리셀이 전형적으로 2개의 트랜지스터를 포함하도록 배열되기 때문에, 상기 데이터 저장장치를 대체할 수 있을 정도의 고집적도를 기대할 수 없다.

최근에는 NAND셀구조를 갖춘 EEPROM이 고집적화되어 대용량화된 불휘발성 반도체메모리로서 개발되고 있는데, 이러한 반도체메모리에 의하면 각 메모리셀은 전형적으로 한 개의 부유게이트와 제어게이트를 구비한 단일의 트랜지스터로 구성된다. 또한 메모리셀의 어레이간에는 단지 한 개의 접속부만이 형성되는 바, 이러한 접속부는 기판상에 대치되어 NAND셀 구조를 형성하고 대응되는 비트선이 접속되게 된다. 따라서 기판표면상의 셀영역은 종래의 EEPROM에 비해 현저히 줄어들기 때문에 EEPROM의 집적도가 향상된다.

그러나, NAND형 EEPROM에 있어서는 이웃하는 비트선의 인접 NAND 셀블록간의 발생하는 “피일드 반전영역하의 반전현상”에 기인하는 누설전류의 발생 문제거리로 되고 있다.이러한 누설전류의 발생은 데이터를 선택셀 이외의 메모리셀에 기록해 버린다거나 선택셀에 본래 기입되어야 할 데이터와는 다른 데이터를 저장하게 만드는“프로그래밍 에러”를 유발시켜 EEPROM의 동 작신뢰성을 대폭 악화시킨다.

[발명의 목적]

본 발명은 상기한 제반 문제점을 해결한 불휘발성 반도체메모리장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성 및 작용]

상기 목적을 달성하기 위한 본 발명의 EEPROM은, 반도체기판과, 이 기판상에 형성된 병렬비트선 및, 이 비트선에 접속된 재기록가능 메모리셀을 구비하여 구성된다. 여기에서 상기 메모리셀은 NAND 셀블록을 규정하는바,각 NAND 셀블록은 메모리셀을 구비하여 구성된다. 여기에서 상기 메모리셀은 NAND 셀블록을 규정하는바, 각 NA ND셀블록은 메모리셀트랜지스터로 이루어진 직렬어레이를 갖추고 있다. 또한 각 셀트랜지스터는 부유게이트와 같은 케리어저장층과 제어케이트층을 갖추고 있다. 그리고 상기 기판상에는 각 비트선과 교차되게 병렬워드선이 형성되어 있는데, 이 병렬워드선은 NAND셀 트랜지스터의 제어게이트에 접속된다. 더욱이, 본 발명에는 제어회로가 설치되는 바, 이 제어회로는 “H”레벨전압보다는 낮고“L”레벨전압보다는 높은 제1중간전압과 제1전압보다는 높은 제2, 제3중간전압을 발생시키고, 선택된 NAND셀블록중 선택된 메모리셀트랜지스터에 데이터를 기록하도록 되어 있다.

여기에서 상기 선택된 메모리셀에 대한 데이터의 기록은, 선택된 메모리셀트랜지스처에 접속된 워드선에 “H”레벨전압을 인가하고, 선택되지 않은 나머지 워드선에 제2전압을 인가하며, 선택된 메모리셀트랜지스터에 관련된 대응되는 비트선에 기록해야 할 데이터의 논리레벨에 따라 선택되는 제1, 제3전압중 한 전압을 인가하고, 선택되지 않은 비트선에 제3전압을 인가함으로써, 선택된 메모리셀트랜지스터의 캐리어 저장층으로 또는 그 저장층으로부터 터널링에 의해 캐리어가 이동함으로써 이루어지는 것이다.

[실시예]

이하, 첨부도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.

제1도는 본발명의 한 실시예에 따른 EEPROM의 구성이 도시되어 있는바, 이 EEPROM은 P형의 칩기판(10)상에 형성되는셀어레이부(Cell Array Section :제2도 참조)를 갖추고 있다. 그리고 상기 기판(10)상에는 선택된 수효(pf)의 병렬비트선( BL 1, BL2, ... Blm : 이하, 설명에서는 임의의 비트선을 나타낼 때 BLi라는 참조부호를 사용할 것임)이 절연적으로 형성되어 있다. 이러한 각 비트선(BLi)은 다수의 메모리셀에 접속되고, 셀등은 서브어레이[BL1,BL2,...; Subarry; 이하, 간단히 NAND셀블록 또는 셀블록(Cell Block)이라 칭함. 또한 임의의 셀블록을 지칭할때는 Bij라는 참조부호를 사용할 것임]로 나뉘어지는바, 각 셀블록(Bij)은 선택트랜지스터(QS1,QS2) 및 소정 수효의 메모리셀(M)을 갖추고 있다. 여기에서 상기선택트랜지스터(M)은 싱글게이트형 MOSFET로 구성되고, 각 메모리셀(M)은 부유게이트(Floating Gate)와 제어게이트(Control Gate)를 갖춘 더블게이트형 MOSFET로 구성된다.

각 NAND 셀블록(Bij)의 트랜지스터의 직렬 어레이는 그 한 종단에서 제1선택트랜지스터(QS1)를 통하여 대응되는 비트선(Bij)에 접속되고, 다른 종단(즉, 메모리셀트랜지스터 M4의 소오스)에서 제2선택트랜지스터(QS2)를 통하여 기판전압(Vs)에 접지된다. 본 실시예에서 각 셀블록(Bij)의 메모리셀(M)은 직렬로 접속되어 소위 NAND 셀구조를 이루는 다수위 메모리셀트랜지스터(M1, M2, …. Mn)로 구성되어 있다. 각 셀블록(Bij)에 포함되는 상기 메모리셀트랜지스터(M)의 숫자“n”은 본 실시예에서 도시를 간단히 할 목적으로 4로 되어 있으나, 이러한 숫자“n”은 실제적인 적응에서 8 또는 16으로 설정된다.

상기 병렬워드선(W1,W2,W3,W4)은 기판(10)상에 비트선(BL)과 교차되도록 절연적으로 형성되어 있다. 또한, 선택트랜지스터(QS)와 메모리셀트랜지스터(M)는 제1도에 도시된 것처럼,비트선(BL)과 워드선(WL)의 노드에 각각 접속됨으로써 셀매트릭스를 구성한다. 한편, 각 셀블록( Bij)의 선택트랜지스터(QS1,QS2)에 접속되는 선로 (SG1,SG2)는 때때로 “게이트제어선”이라 칭하기도 할 것이다.

제2도에는 상기 NAND 블록의 평면도가 도시되어 있는바, 도면에 도시된 것처럼, 하나의 NAND셀블록(예컨대 B11)은 가볍게 도우프된 P형실리콘 칩기판(10)상의 접속공(10)상의 접속공(12)l을 갖추고 있다. 또한 접속배선(14: 알루미늄배선)이 트랜지스터(QS, M)의 직렬접속부상에 절연적으로 연장되어 있다. 즉, 이러한 접속배선( 14)은 셀블록(B11)에 포함되는 트랜지스터(QS,M)의 게이트와 충첩되고 있다.

제2도의 Ⅲ-Ⅲ선 단면도인 제3도와 Ⅳ-Ⅳ선 단명도인 제4도를 참조하면, NAND 셀블록(B11)의 트랜지스터 어레이가 기판(10)상에 형성되어 소자들을 분리시키는 절연층(16)으로 둘러싸인 표면영역에 설치되어 있음을 알 수 있다. 제3도에서 잘 알 수 있듯이, 한 개의 메모리셀(나머지셀들도 동일하게 배치되어 있음)을 구성하는 MOSFET(M11)는 열산화절연층(20)을 통하여 기판(10)상에 절연적으로 배치된 제1다결정실리콘층(18)과 열산화절연층(24)을 통하여 상기 제1다결정실리콘층(18)상에 절연적으로 배치된 제2다결정실리콘층(22)을 구비하고 있다. 여기에서 상기 제1다결정실리콘충(18)은 MOSFET(mij)의 부유게이트로서 작용하고, 제2다결정실리콘층( 22)은 MOSFET(mij)의의 제어게이트로서 작용하는 것이다 . 이러한 제어게이트(22)는 대응되는 워드선(메모리셀 M11)의 경우에는 워드선(WL1)에 접속되어 있다. 제3도에 도시된 것처럼, 부유게이트(18)는 소자분리영역상에 연장되어 있으므로, 각 메모리셀(Mi)에 있어서, 부유게이트(18)와 기판(10)간의 결합용량 Cfs는 부유게이트(18)와 제어게이트(22)간의 결합용량 Cfc보다 작게 설정된다. 따라서 부유게이트(18)와 기판 (10)간의 터널링 효과에 의한 전자의 이동만에 의해 데이터의 기록/소거가 이루어지게 된다.

한편 제1선택트랜지스터(QS11)는 기판(10)상에 절연적으로 배치된 다결정실리콘층(26)을 갖추고 있는바, 이 다결정실리콘층(26)은 선택트랜지스터(QS11)의 제어전극으로 작용한다. 이와 마찬가지로 제2선택트랜지스터(QS12)도 기판(10)상에 절연적으로 배치된 다결정실리콘층(28)을 갖추고 있는바, 이 다결정실리콘층(28) 역시 선택트랜지스터(QS12)의 제어게이트로서 작용한다.

제4도에 도시된 것처럼, 고농도를 도우프된 N형 확산층(34,36,38,40)이 트랜지스터(QS,M)의 게이트에 약간만 중첩되도록 형성되어 있는데, 이러한 N⁺확산층들은 대응되는 트랜지스터의 소오스 및 드레인으로 기능한다. 예컨대,N⁺확산층(30,32)은 선택트랜지스터(QS11)의 드레인 및 소오스로서 기능하고, N⁺확산층(32, 34)은 셀트랜지스터(M11)의 드레인 및 소오스로서 기능한다.

상기 확산층들 모두 CVD 절연층(44)으로 덮여 있는데, 제4도에 도시한 것처럼 이러한 절연층(44)에는 직렬트랜지스터어레이에 대한 접속공(12)으로서 기능하는 관통공이 형성되어 있다. 즉, 접속공(12)는 선택트랜지스터(QS1)의 드레인확산층(30)상에 위치하고 있다. 그리고 알루미늄 배선층(14)층이 절연층(44)l상에 피복되고 상기 접속공(12)을 통하여 트랜지스터(QS1)의 드레인 확산층(30)과 접촉하고 있다. 상기 알루미늄 배선층(14)은 데이터 이입/출력선에 선택적으로 접속된다.

다시 제1도를 참조하면, 워드선(W1,W2,W3,W4)은 각각 스위칭 트랜지스터( S1,S2,S3,S4)를 매개해서 제어단자(CG1,CG2,CG3,CG4)에 접속되어 있고, 선로( SG2)는 직접 제어단자(SS1)에 접속되어 있다. 또한, 트랜지스터(S1~S5)의 게이트는 제어신호(

)가 공급되는 제어선(CL)에 접속되어 있다. 디코더회로(48)는 단자( SD1,CG1,CG2,CG3,CG4,SS1)를 통하여 워드선(WL) 및 제어선(SG)에 접속되어 있다.

각 비트선(BLi)의 한 종단은 중간전압발생기(50-1,51-1)에 접속되어 있고, 다른 종단은 주변제어회로(52-1)에 접속되어 있다. 상기 중간전압발생기(50-i)는 2개의 MOSFET(Q1,Q2)로 이루어진 직렬회로를 구비하고 있는바, MOSFET(Q1)의 게이트는 그 드레인에 접속되어 있고, 그 드레인에는 승압된 전압(Vpp ; 본 실시예에서는 20볼트)이 인가되고 있다. 이러한 전압(Vpp)은 단자(A)에 접속된 게이트를 갖추고 있는 MOSFET(Q2)의 제어하에 비트선(BL1)에 “H”레벨의 전압(VH)으로서 인가한다. 상기 MOSFET(Q2)는 비트선의 캐리어를 방전시키는 방전트랜지스터로서 동작하는 것이다.

상기 중간전압발생기(51-1)는 충전트랜지스터로서 동작하며 그 드레인(제1중간전압 Vm1이 공급됨)에 접속된 게이트전극을 갖추고 있는 MOSFET(T1)를 구비하고 있다. 이러한 중간전압발생기(51-1)에 있는 MOSFET(T1)의 소오스에는 비트선( BLi)이 접속되어 있다. 상기 제1중간전압(Vm1)은 예컨대 6볼트이다.

제2중간전압(Vm2)은“H”레벨전압 VH와 함께 디코더회로(48)에 공급된다. 이러한 제2중간전압(Vm2)은 예컨대 10볼트이다. 디코더회로(48)는 각 선로(WL ,SG )에 선택적으로 “H”레벨전압(VH)과 제2중간전압(Vm2)을 인가한다. 여기에서 제2 중간전압(Vm2)은 데이터기록모우드시에 사용되고“H”레벨전압(VH)은 제이터기록모우드 및 데이터소거모우드시에 사용된다.

주변제어회로(52)는 감지회로부(54)와 데이터판별회로부(56) 및 기록제어회로부(58)를 구비하고 있다. 그중 감지회로부(54)는 단자(B)에 연결된 게이트를 갖추고서 EEPROM의 독출모우드시에 턴온되는 MOSFET(Q3)와, FET(Q39)를 매개해서 비트선(BL1)에 접속되어 있는 감지증폭기(60), 단자(C)에 접속된 게이트를 갖추고서 상기 감지증폭기(60)에 연결되어 EEPROM의 독출모우드시에 턴온되는 MOSFET( Q4), 단자(D)에 접속된 게이트를 갖추고서 상기 MOSFET(Q4)와 입/출력선(I/01)간에 연결되어 있는 MOSFET(Q5)를 구비하여 구성되어 있다. 또한, 에이터판별회로부( 56)는 상기 MOSFET(Q4,Q5)의 공통노오드(N1)에 접속된 제1입력단과 단자(E)에 접속된 제2입력단을 갖추고 있는 NOR 게이트(62)로 구성돼 있다. 더욱이, 기록제어회로부(58)는 상기 NOR 게이트(62)의 출력에 접속된 캐패시터(64)와 2개의 직렬접속 MOSFET(Q6,Q7)로 구성되어 있다. 여기에서 상기 MOSFET(Q6)의 드레인에는 제3중간정압(Vm3 ; 본 실시예로서는 10볼트)이 공급된다. 상기 MOSFET(Q6)의 게이트는 MOSFET(Q7)이 소오스 및 비트선(BL1)에 접속되어 있고, 상기 MOSFET(Q7)의 게이트는 MOSFET(Q6, Q7)의 공통노오드(N2)에 접속되어 있다. 이러한 노오드( N2)는 캐패시터(64)를 매개하여 NOR 게이트(62)의 출력단에 접속되어 있다. 다이오드접속형 MOSFET(Q7)와 캐패시터(64)는 소위 “펌핑회로(Pumping Circuit)를 구성한다. 그리고 MOSFET(Q6,Q7)는 데이터 판별회로부(56)의 출력신호에 따라 대응되는 비트선(BL1)에 제3중간전압((Vm3)을 공급하는 전압공급회로로서 작용한다.

이하 상기한 것처럼 구성된 EEPROM의 동작모우드에 대해 제5도의 타이밍챠트를 참조하여 상세히 설명하겠는바, 이 제5도에서 비트선(BL)상의 전압은 Vbit로, 단자(SD1,SD2)를 거쳐서 게이트제어선(SG1,SG1)상에 공급되는 전압은 각가 Vsd1 및 Vsd2로 , 단자(CG1∼CG4)를 통해서 워드선(WL)상에 공급되는 전압은 각각 Vsd1, Vsd2,Vsd3,Vsd4로 “H”레벨 전압발생기(50) 및 주변제어회로(52)의 단자(A,B,C, D,E)에서 발생되는 전압은 각각 Va,Vb,Vc,Vd,Ve로 각 주변제어회로(52-i)에 설치된 NOR 게이트(62)의 출력전압은 Vgo[예컨대, 제어회로(52-1)의 출력전압은 Vgo1, 제어회로(52-2)의 출력전압은 Vgo2]로 각각 나타낸다.

본 실시예의 EEPROM은 다음과 같은 방식으로 모든 메모리셀에 대한 데이터소거동작을 실시한다.

당해 EEPROM이 테이터소거모우드로 설정되면, 디코더회로(48)는 모든 워드선(WL)에 “L”레벨의 전위를 공급한다. 이와 동시에 게이트제어단자(SD1) 및 모든 비트선(BL)에 “H”레벨의 전위가 인가된다. 그러면 선택트랜지스터(QS11, QS21... )는 도통상태로 되어, 각NAND 셀블록(Bi)은 대응되는 비트선(BLi)에 접속된다.그리고 메모리셀트랜지스터(M11, M21...,Mm)의 드레인 활성층은 “H”레벨로 되고 그 게이트전극은 “L”레벨로 된다. 그 결과, 각 메모리셀에 있어서 파울러-노델름 터널링효과(Fowler-Nordelm Tunneling Effect)에 의해 전자가 부유게이트(18)로부터 기판(10)으로 방출된다. 이에 따라 이들 메모리셀의 문턱전압은 부(負)의 방향으로 쉬프트되어 예컨대- 2볼트로 된다. 이 상태는 데이터“1”의 격납상태에 대응된다.

이어서, 워드선(WL1)에 “H”레벨의 전위가 디코더회로(48)로부터 인가되면, 각 메모리셀트랜지스터(M11,M21..., Mm1)의 드레인확산층은 “H”레벨 전위로 된다. 그리고 도통상태의 상기 메모리셀트랜지스터(M11,M21..., Mm1)의 매개로 비트선 (BLi)에 접속되어 있는 메모리셀트랜지스터(M12,M22..., Mm2)의 각 제어게이트( 22)는 메모리셀트랜지스터(M11,M21..., Mm1)의 매개로 비트선(BLi)에 접속되어 “H”레벨의 전위로 되어 있다. 그 결과, 각 메모리셀에 있어서 파울러-노델름터널링효과(Fowler-Nordelm Tunneling Effect)에 의해 전자가 부유게이트(18)로부터 기팥(10)으로 방출된 다. 이에 따라 이들 메모리셀의 문턱전압은 부(負)의 방향으로 쉬프트되어 예컨대 -볼트로 이 상태는 데이터“1”의 격납상태에 대응된다. 이하, “H”레벨의 전위 VH를 워드선WL2-WL3-WL의 순서로 순차 인가함으로써, 모든 메모리셀에 있어서 전자의 방출이 이루어져 당해 EEPROM의 데이터소거가 완료된다.

데이터기록모우드에 있어서는 임의의 NAND 셀블록중 선택되어진 소망하는 메모리셀 (Mij)에 데이터를 기록하기 위해 디코더회로부(48)는 그 선택된 메모리셀 (Mij)에 접속된 워드선(WLj)에 “H”레벨의 전압을 인가하고 나머지 워드선에는 제2중간전압(Vm2; 본 실시예에서는 10볼트)을 인가한다. 이와 동시에 선택된 메모리셀 (Mij)관 관련된 (BLi)에 기록해야할 논리데이터에 따라 제1중간전위 Vm1 또는 제3중간전위 Vm3를 인가한다. 그리고 비선택상태인 나버지의 비트선에는 제3중간저위 Vm3를 인가하여 오기록을 방지한다.

구체적으로,예컨대 제1도의 메모리셀 매트릭스에 있어서, 메모리셀(M14)에 데이터를 기록하는 경우에 대해 설명하면, 다음과 같다.[단, 설명을 간략화하기 위해 선택 비트선(BL1)과 비선택 비트선중 하나의 비트선(BL2)의 2개 인접 비트선에 특히 주목해서 동작설명을 하기로 한다. 다른 비선택 비트선(BL3,...,BLm)에 대해서도 상기 비트선(BL2)과 마찬가지이다].

제어선(CL)에 신호(

)가 인가되면 MOSFET(S1∼S5)는 도통 상태로 된다. 그리고 단자(SD1)에 인가되는 전압 (Vsd1)이 제5도에 도시한 것처럼 제2중간전위 (Vm2=10볼트)로 되도록 변화하면, 선택트랜지스터(QS11,QS21)가 턴온되고, 이로써 NAND 셀블록(B)의 각각은 대응되는 비트선(BLi)에 전기적으로 접속된다. 메모리셀(M14)이 선택된 셀인 경우, 워드선(WL4) 및 비트선(BL1)이 선택된다. 따라서, 선택된 워드선(WL4)의 단자(CG4)에는“H”레벨의 전위가 인가되고, 나머지 워드선(WL1∼ WL3)의 단자(CG1~CG4) 및 게이트제어선(SG1)의 단자(SD1)에는 제2중간전위(Vm2=10볼트)가 인가된다. 제5도에 도시한 것처럼, 시각 t1에 데이터기록동작이 개시되면, 제1중간전위(Vm1)은 6볼트로 상승되고, 독출모우드시에 도통상태로 되는 MOSFET(Q2)의 게이트단자(A)는 “L”레벨의 전위 VL유지된다.

상기한 것과 같은 전압인가에 의해 선택 비트선(BL1) 및 비선택 비트선(BL1) 및 비선택 비트선(BL2, 다른 비선택된 비트선도 마찬가지임)에는 우선 제1중간전위( Vm1)로부터 MOSFET(Q1)의 문턱전압만큼 떨어진 전압인 약 4볼트가 공급된다. 한편, 선택 비트선(BL1)의 입출력선 (I/01)은 5볼트, 비선택 비트선(BL2)의 입출력선( I/02)은 0볼트로 되고, 제어회로(52-1,52-2)의 기록용 MOSFET(Q5)의 게이트단자 (D)에는 5볼트가 인가되어 MOSFET(Q5)가 턴온된다. 따라서 제어회로(52-1)의 NOR 게이트(62)에는 그 제1입력단에 입출력선(I/01)으로부터 데이터가 공급됨과 더불어 그 제2입력단에는 단자(E)로부터 공급되는 링 오실레이터의 출력전압(Ve; 제5도 참조)이 입력된다. 이와 마찬가지로, 제어회로(52-2)의 NO게이트(62)에는 그 제1입력단에 입출력선(I/02)으로부터 데이터가 공급됨과 더불어 그 제2입력단에는 단자(E)로부터 공급되는 링오실레이터의 출력전압(Ve)이 입력된다. 이렇게 전압(Ve)이 공급됨과 따라 비선택 비트선(BL2)의 제어회로(52-2)에 있는 NOR게이트(62)의 출력전압[Vgo2 : 제1도에는 “Vog2”라는 참조부호가 표시되어 있지 않지만, 이는 제어회로 (52-1)에서 나오는 전압 Vgo1에 대응되는 제어회로(52-2)의 출력전압임]이 상승되어 MOSFET(Q7)를 턴온시킨다. 이로 인해 MOSFET(Q6)가 턴온된다. 그 결과, 비선택 비트선(BL2)에 는 제3중간전위 (Vm3=10볼트)가 인가된다.

따라서 선택비트선(BL1)의 NAND 셀블록(B11)에 대해 고찰해보면, 메모리셀트랜지스터(M11∼M13)의 제어게이트전압(Vcg1,Vcg2Vcg3)이 제5도에 도시한 것처럼 제2중간전위 (Vm2=4볼트)로 설정된다. 이들 메모리셀트랜지스터(M)채널은 도통되고 또한 선택된 비트선(BL1)에 제1중간전위 (Vm=6볼트)로부터 2볼트만큼 낮은 전압(=4볼트)이 인가되므로, 이들 메모리셀(M11∼M13)에 있어서는 전하의 이동이 없고 데이터전위의 변화도 없다. 선택된 베모리셀(M14)에 있어서는 그 게이트전압( Vcg4)이 “H”레벨의 전압(=20볼트)으로 되어 있고, 또한 그 드레인(38 ; 제4도 참조)에는 턴온되어 있는 셀트랜지스터(M11∼M13)를 거쳐서 전달되는 약4볼트의 전압 (실제로는 이들 트랜지스터의 챈널에서 약간의 전압강하가 있기 때문에 약간 낮아짐)이 인가되고 있다. 따라서 선택된 메모리셀(M14)의 부유게이트(18)에 저장 또는 축적되어 있는 전자가 F-N터널링효과에 의해 기판(1)으로 방출된다 그 결과, 선택된 메모리셀트랜지스터(M14)의 문턱전압이 전극성 방향으로 쉬프트되어 예컨대 +3볼트로 된다. 이로써 논리 “0”데이터의 기록이 완료된다.

선택된 비트선(BL1)에 대해 데이터가 기록되어 있는 동안 제어회로(52-2 )의 MOSFET(Q6)가 도통상태로 유지되기 때문에 비선택 비트선(BL2)은 제3중간전위 (Vm3=10볼트)를 인가받고 있다. 따라서 비선택 메모리셀(M21~M24)에 대한 오기록을 확실히 방지할 수 있게 된다. 그 이유를 설명하면 다음과 같다. 만약, 비선택 비트선(BL2)이 “L”레벨의 전압 VL(=0볼트)로 설정되어 있다면, 워드선(WL4)이 “H”레벨의 전위이기 때문에 그에 접속된 메모리셀(M24)은 잘못해서 자동적으로 데이터기록모우드로 되어 버린다.

하기 표 1은 EEPROM의 데이터기록모우드시 선택된 비트선(BL1)의 메모리셀 (M11~M14)과 비선택 비트선(BL2)의 메모리셀(M21~M24)에 인가되는 전압을 요약한 것이다.

[표 1]

데이터기록모우드에 있어서, 메모리셀(M14)이 선택된다면, 0볼트의 전압이 선택된 셀(M14)에 접속된 워드선(Wl4)에 인가되고 5볼트의 전압이 나머지 워드선( WL1∼ WL3)에 인가되므로, 비선택 메모리셀(M11∼M14)이 턴온되어 있는동안 선택된 셀(M14)이 턴온되는지의 여부를 검출하게 된다. 만약, 셀(M14)이 턴온된다면 저장데이터는 논리 “1”로 판별되고, 셀(M14)이 턴오프상태로 유지된다면 저장데이터는 논리“0”으로 판별된다.

상기한 회로구성에 있어서 제어회로(52)의 NO게이트(62)는 제6도에 도시한 것처럼 NAND게이트(70)와 인버터(72)로 이루어진 직렬회로로 대체될수 있다. 더욱이,6볼트의 전압이 중간전압들중에서 가장 낮은 전위에 해당하는 제1중간전압(Vm1)으로서 사용되고 있지만, 이와 달리 EEPROM의 전원전압(Vcc=5볼트)이 제1 중간전압(Vm1)으로서 사용될 수 있다.

상술항 실시예에 의하면, 소망하는 선택된 메모리셀(Mij)에 대해 데이터를 기록할때에 선택된 비트선(BLi)에는 “H”레벨의 전위 VH 및 “L”레벨의 전위 VL간의 전위를 가지는 2종류의 중간전위 (Vm1, Vm3)가 인가된다.이때, 선택된 워드선(WLi)에만 “H”레벨의 전위 VH를 인가하고 나머지 워드선에는 비선택 메모리셀트랜지스터를 도통시킬 정도의 중간전위(Vm2)을 인가한다. 데이터의 기록시에는 “L”레벨의 전위 VL이 전혀 사용되지 않기 때문에, 제1중간전위 Vm1에 의한 백 바이어스 효과 (Back Bias Effe-ct)에 의한 선택된 비트선과 그에 이웃하는 비트선의 NAND 셀블록의 인접 메모리셀트랜지스터간에 발생하는 “피일드 영역하의 반전현상”을 효과적으로 방지하여 누설전류의 발생을 최소화할 수 있게 된다. 이하, 그 이유를 설명한다.

제7도에 도시한 것처럼, 이웃하는 비트선(BL1,B2)에 속하는 선택된 메모리셀( M14) 및 이에 인접한 메모리셀(M24)의 사이에는 피일드절연층(16)이 있어서 피일드 분리영역을 규정하고 있다. 데이터가 선택된 메모리셀(M14)에 기록할 때, 상술한 것처럼 워드선(wL4)에 “H”레벨의 전위 VH가 인가된다. 따라서 워드선(WL4)을 자신의 게이트전극으로 하고 또한 메모리셀(WL4)자신의 게이트전극으로 하고 또한 메모리셀 (M14)의 N⁺형 활성층(80) 및 인접하는 메모리셀(M24)을 자신의 게이트전극으로 하고 또한 메모리셀(M24)의 N⁺형 활성층(82)을 자신의 소오스 및 드레인영역으로 한 MOS형 기생트랜지스터(Q)가 형성된다. 이러한 상태에서 선택된 비트선(BL1 )에 “L”레벨의 전위 VL이, 비선택 비트선(BL2)에 통상의 중간전위 (전형적으로 6볼트임)가 인가되면, 기생트랜지스터(Qp)에서는 그 소오스에 0볼트, 그 드레인에 6볼트, 그 게이트에 20볼트의 전압이 인가된 상태와 등가로 된다. 따라서 기생트랜지스터(Qp)는 도통상태로 되어 그 결과로 메모리셀(M14,M24)간에 전류가 흘러버린다. 이러한 현상을 기생트랜지스터(Qp)의 채널영역[피일드 절연층(16) 바로 아래의 기판영역]에서 반전되는 현상, 즉 “피일드영역하의 반전현상”이라 한다.

그러나 상기 실시예에 의하면, 데이터를 기록할 경우“L”레벨의 전위 (VL)가 모두 이용되지 않고, 상기한 제1,제2,제3중간전위 (VM1,VM2. VM3)가 “H”레벨전위(VL)와 조합되어 이용됨으로써, 기생트랜지스터(Qp)의 소오스와 드레인(80,82)간의 전위차가 상기한 일반적인 경에 비해 감소될 수 있게 된다. 따라서 기생트랜지스터 (Qp)의 게이트전극(W14)에“H”베렙전위(VH=20볼트)가 인가되어도 백 바이어스 효과에 의해 해당트랜지스터가 용이하게 턴온되지 않게 됨으로써, 누설전류의 발생은 억제 또는 금지시킬 수 있게 되는데, 이것은 인접하는 비트선(BL)간의 절연분리능력이 향상된다는 것을 의미하는 것이다. 따라서 데이터기록모우드에서 발생되는 프로그래밍 에러를 최소화할 수 있기 때문에 EEPROM 의 동작신뢰성을 대폭적으로 개선할 수 있게 된다.

상기한 본 발명의 독특한 특징에 있어서, “L”레벨전위(VL)를 이용하지 않고서“데이터기록전압제어”를 수행하는 특징에 대해서는 다음에 설명되는 바와 같은 “기대하지 않았던 결과”가 초래된다는 사실에 주목해야 한다.

즉, 데이터소거모우드와 프로그래밍모우드(데이터기록모우드)에서 사용전압의 공유화를 허용함으로써 해당 EEPROM의 동작에 필요한 구동전압의 종류를 감소시킬 수 있게 되는데, 이들 구동전압은 모두 해당 EEPROM의 동작에 필요한 구동전압의 종류를 감소시킬 수 있게 되는데. 이들 구동전압은 모두 해당 EEPROM의 외부전원전압( Vcc)을 상기 메모리장치내에 설치된 승압회로에 의해 승압시켜 여러종류의 전압을 생성시킴으로써 얻어지게 된다. 따라서 상기한 바와 같은 구동전압의 종류의 절감은 승압회로의 구성을 대폭 간략화하는 것에 관련하는바, 이러한 승압회로의 간략화는 EE PROM의 고집적화또는 칩기판 면적의 절약에 많은 도움을 주게 된다.

상기한 본 발명의 제1실시예에 의하면, 제1중간전위(Vm1)를 공급하는 회로( 51)의 MOSFET(T1)의 게이트와 드레인을 공통접속시켜서 구성하고 있기 때문데, 제1중간전위(Vm1)보다 높은 제3중간전위(Vm3)측으로 직류바이어스가 될 염려는 없게 된다.

상술한 본 발명의 “피일드영역하의 반전장지”의 개념은 웰구조(Well구조) 를 갖춘 NAND셀형 EEPROM에도 적용될 수 있는바, 이러한 실시예에 대해 제8도를 참조해서 설명한다. 이하에서는 설명을 간략화하기 위해 제8도에서 제1도와 동일한 부분에는 동일한 참조부호를 붙이고, 그 상세한 설명은 생략한다.

제8도에 도시된 바와 같이, 전압저감회로(100-i; i=1,2....)는 각 비트선(BLi)에 제공되어, 부(-)극성의 저감된 전위를 갖는 부극성의 전압(Vm ; 예컨대 -3볼트)을 발생시키게 되는데, 이 (-)전압(Vn)은 EEPROM의 데이터기록 및 독출모우드에 사용되게 된다. 그리고, 상기 전압저감회로(100-i)는 병렬접속된 2개의 MOSFET( Qmod 1,Qmod2)를 통해서 후에 설명할 반도체 웰영역에 접속된다. 상기 MOSFET (Qmod1 ,Qmod2)는 각각 모우드제어신호(MOD1,MOD2)에 응답하게 되는데, EEPROM이 데이터기록모우드로 설정된 경우에는 모우드제어신호(MOD2)가 공급되게 된다.

EEPROM은 그것에 반대도전형, 즉, p형의 반도체 웰영역이 형성된 p도 전형의 반도체기판(102)을 갖추고 있다. 상기 웰영역은 EEPROM의 단면을 제3도 및 제4도에 대응시켜 도시해 놓은 제9도 및 제10도에 참조부호 104로 나타냈는바, 제10도로부터 알 수 있듯이 그 웰영역(104)에는 상기 실시예와 동일한 방법으로 선택트랜지스터(Qs )와 메모리 셀트랜지스터(M)를 갖춘 NAND 셀블록(Bi)이 형성되어 있다. MOSFET (Qmod1, Qmod2)가 도통상태일때는 상기 전압저감회로(100-i)의 출력전압(Vn ; -3볼트)은 MOSFET(Qmod1, Qmod2)를 통해서 웰영역(104)의 대응되는 NAND) 셀블록(Bi)에 인가된다.

디코더회로(48)는 가 라인(WL,SD,CG)에“H”레벨전압(Vh: 20볼트)과 제2중간전압(Vm2:10볼트)중 어느 하나의 전압을 선택적으로 공급하기 위해 제공되는데, 이때 상기 제2중간전압(Vm2)은 데이터기록모우드시에 사용되고,“H”레벨의 전압은 상기 제1실시예와 마찬가비로 데이터기록모우드 및 데이터소거모우드시에 사용된다.

비트선(BLi)은 전압발생회로(50-i)와 제어회로(52-i), 즉“H”레벨전압(Vh )으로 승압된 전압(Vpp)을 발생시키는 회로(50) 및 제3의 중간전위[Vm3(=10V)]을 생성하는 회로(52-i)에 각각 접속된다.

본 제2실시예는 데이터소거 및 독출동작을 실행하도록 된 전압응용기술이라는 접에서는 제1실시예와 기본적으로 같지만, 후술하는 바와 같이 소정데이터의 기록동작을 실행한다는 점에서는 제1실시예와 기술적으로 다르다.

데이터기록모우드에 있어서, 임의의 NAND 셀블로중 선택된 소망하는 메모리셀(Mi)에 데이터를 기록할 때, 상기 전압전위가 -3볼트로 유지되도록 Vn을 영역( 104)에 공급한다.또한, 디코더회로(48)는 선택된 메모리셀(Mi)에 접속되어 있는 워드선( WLi)에 “H”레벨전위를 인가하고, 나머지 워드선에는 제2중간전위[Vm2(=10볼트)]를 인가한다. 동시에, 선택된 메모리셀(Mi)과 관련이 있는 비트선(BLi)에 기록되어야 할 논리데이터에 따라 제3중간전위(Vm3) 또는 “L”레벨전압(VL)을 인가하는 반면에, 선택되지 않은 나머지 비트선에서는 제3중간전위(Vm3)를 인가해서 오기록을 방지하게 된다.

특히, 예컨대 제8도에 도시된 메모리셀 메트릭스에 있어서, 메모리셀(M14)에 데이터를 기록하는 경우에 대해 설명하면 다음과 같다.

제어선(CL)에 신호(

) 가 인가되면 5개의 FET(S1∼S5)가 턴온되게 된다 . 또 단자(SDI)에 인가되는 전압(Vsdi)이 제11도에 도시된 바와 같이, 시작t1에 있어서 제2의 중간전위 Vm2(=10볼트)를 갖도록 변화시키면, 선택트랜지스터(Qs11∼ Qs12)가 턴온되고 그에 따라 NAND셀블럭(B) 각각은 대응되는 비트선(Bli)에 전기적으로 접속되게 한다. 메모리셀(Mi)이 선택셀인 경우에는 워드선(WL4) 및 비트선( BL1)이 선택되게 된다.

이렇게 선택된 워드선(WL4)의 단자(CG4)“H”레벨전위(Vh)가 인가되는 반면에, 나머지 워드선(WL1∼WL3)의 단자(CG1∼CG3) 및 게이트제어선(SG1)의 단자(SD1)에는 제2중간전위[Vm2(=10볼트)]가 인가된다. 그리고 독출모우드일때만 턴온되는 MOSFET(Q3,Q4)의 게이트단자(B,C)와 소거모우드일때만 턴온되는 MO SFET(Q2)의 게이트단자(A)는 “L”레벨전위(Vh)로 유지된다.

한편, 선택비트선(BL1)의 입출력선(I/01)은 5볼트, 비선택 비트선(BL2)의 입출력선I/02)은 0볼트로 되어, 제어회로(52-1,52∼2)의 각 기록용 MOSFET(Q5)의 게이트단자(D)에 5볼트의 전압(Vd)이 인가되므로, 이FET(Q5)는 턴온되다.

따라서 제어회로(52-1)의 NOR게이트(62)에서는 제1입력단자에 입출력선( I/01)으로부터 데이터가 공급되고 그 제2입력단에는 단자(E)로부터 공급되는 링 오실레이터의 출력전압(Ve;제11도 참조)입력된다. 마찬가지로 제어회로(52-2)의 NOR게이트(62)에서는 그 제1입력단에 입출력선(I/02)으로부터 데이터가 공급되고, 그 제2입력단에는 단자(E)로부터 공급되는 링 오실레이터의 출력전압(Ve)이 입력된다. 이러한 전압(Ve)의 공급에 의해 비선택 비트선(BL2)의 제어회로(52-2)의 NOR게이트(62)의 출력전압[Vgo2: 제8도에는 “Vgo2”라고하는 참조부호는 직접적으로 나타나 있지 않지만, 회로(52-1)내에서의 전압표기“Vgo1”과 대응되는 것임]은 상승하여 MO SFET(Q7)를 턴온시킨다.

따라서, MOSFET(Q6)가 턴온된다. 그 결과, 비선택 비트선(BL2)에는 제3중간 전위(Vvm2: 10볼트)가 인가된다.

선택된 비트선(BL1)의 NAND 셀블록(B1)에 대하여 고찰해 보면, 메모리셀트랜지스터(M11~M13)의 제어게이트전압(Vcg1, Vcg2, Vcg3)이 제11도에 도시되어 있는이 제2중간전위(Vm2 : 10볼트)로 설정된다. 따라서 이들 메모리셀트랜지스터( M)의 챈널은 도통되며, 또한 선택비트선(BL1)에 “L”레벨의 전위 VL(=0볼트)이 인가되므로, 이들 메모리셀(M11∼M13)에 있어서는 전하의 이동은 없고 테이터전위의 변화도 없다.

선택된 메모리셀(M14)에 있어서는, 그 제어게이트 전압(Vcg4)이 “H”레벨전위(=20볼트)로 되어 있으며, 또한 그 드레인(38; 제10도참조)은 0볼트로 되어 있다. 따라서 선택된 메모리셀 (M14)의 드레인 확산층에 저장 또는 축적되어 있는 전하가 F-N 터털링 효과에 의해 그 부유게이트(18)에 주입된다. 그 결과, 선택된 메모리셀트렌지스터(M14)의 문턱전압은 정극성방향으로 쉬프트되어, 예컨대 +3볼트로 된다. 이에 따라, 논리“0”에이터의 기록이 완료된다.

선택된 비트선(BL1)에 대해 데이터를 기록하는 동안,제어회로(52-2)의 MO SFET(Q6)은 도통상태로 되어 있으므로 비트선(BL2)은 제3중간전위(Vm3:10볼트)를 인가받고 있다. 따라서 제1실시예의 경우와 동일한 이유에 의해 비선택 메모리셀 (M21∼M24)에서의 오기록을 확실하게 방지할 수 있게 된다.

다음의 표2는 EEPROM의 데이터기록모우드에 있어서 선택된 비트선(BL1)의 메모리셀(M11∼M14)과 비선택 비트선(BL2)의 메모리셀(M21~M24)에 제공되는 전압을 요약한 것이다.

[표 2]

상술한 본 발명의 제2실시예의 소망하는 선택된 메모리셀(Mij)에 대하여 데이터기록을 행할 때, 선택된 비트선(BL1)에 “L”레벨전압(VL)이 인가되어 있을 경우에도 해당 셀에 형성되어 있는 P형 웰영역(104)이 부(-)극성의 전위(Vn=-3볼트)로 유지된다. 따라서 선택된 메모리셀트랜지스터(M14)와 여기에 이웃하는 메모리셀트랜지스터(M24)간의 피일드절연영역에 생기는 기생트랜지스터(Qp,제7도 참조)에 소위 백 바이어스가 걸리기 때문에, 이 기생트랜지스터(Qp)는 턴온되기 어렵게 된다. 그 결과, 이웃하는 NAND셀블록간에서 누설전류의 발생을 억제 또는 금지할 수 있게 되므로, 데이터기록모우드에서의 프로그래밍에러의 발생을 극소화하여 EEPROM의 동작신뢰성을 대폭적으로 개선할 수 있게 된다.

Claims (20)

1. 반도체기판(10,102)과 ; 상기 반도체기판상에 형성된 병렬비트선(BL) : 상기 기판상에 설치되며 교차점을 형성하도록 상기 비트선을 가로질러 형성되는 병렬워드선 (WL) : 드레인층(38)과 태리어저장층(18) 및 상기 워드선에 접속되는 제어게이트( 22)를 각각 구비하고서 미리 선택된 수효의 메모리셀트랜지스터의 회로로 이루어진 NAND 셀블록(B11)을 구성하도록 상기 교차접에 설치되는 메모리셀(M) : 선택된 메모리셀트렌지스터의 드레인 층으로부터 태리어저장층(18)으로 터널링 효과에 의해 전하 캐리어가 이동하는 방식으로 어떤NAND 셀블록(B11)의 선택된 메모리셀트랜지스터(M14)에 데이터를 기록하기 위해,선택된 특정 전압을 상기 비트선 및 워드선에 공급하도록 비트선 및 워드선에 접속되는 전압제어수단(48,50,51,52,100Qmod)을 구비하여 구성되고 : 그중 상기 전압제어수단은 선택된 선택된트랜지스터(M14)와 어떤 NAND 셀블록(B11)에 인접해서 위치하는 NAND셀블록( B21)에 포함되며 상기 트랜지수터(M14)에 이웃하는 메모리셀트랜지스터(M24)간에 형성되는 기생트랜지스터( Qp)에 백 바이어스 조건을 제공함으로써 상기 기생 트랜지스터(QP)에 흐르려고 하는 누설전류를 간소시키도록 된 것을 특징으로 하는 불휘발성 반도체 장치.
2. 제1항에 있어서, 상기 전압 제어수단(48,50,51,52)은 “H”레벨의 전압보다는 낮고 “L”레벨의 전압보다는 높은 제1중간전압(Vm1)과 이 제1중간 전압(Vm1)보다는 높으며 상기 “H”레벨의 전압보다는 낮은 제2,제3중간전압(Vm2,Vm3)을 발생시키도록 된 것을 특징으로 하는 불휘발성 반도체 장치.
3. 제2항에 있어서, 상기 전압제어수단은, 선택된 트랜지스터(M14)에 접속된 워드선(WL)에 “H”레벨의 전압을 인가하고, 선택되지 않은 나머지 워드선에 제2중간전압(Vm2)을 인가하며, 선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨에 따라 선택되는 제1,제3중간전압( Vm1,Vm3)중 한 전압을 선택된 트랜지스터에 기록될 데이터의 논리레벨에 따라 선택되지 않은 비트선에 제3중간전압( Vm3)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)에 데이터를 기록하는 것을 특징으로 하는 불휘발성 반도체장치.
4. 제1항에 있어서, 상기 기판내에 형성되며 그 기판과는 반대 도전형으로 되어 있는 반도체 웰영역(104)을 구비하여 구성되고, NAND셀블록(B)은 상기 반도체 웰영역 (104)내에 형성하는 메모리셀트렌지스터(M)를 갖춘 어떤 NAND셀블록(B11)을 포함하는 것을 특징으로 하는 불휘발성 반도체 장치.
5. 제4항에 있어서, 상기 전압제어수단(48,50,52,100Qmod)은 “H”레벨의 전압보다는 높은 제1,제2전압(Vm2,Vm3)과 이 제1,제2전압과 반대인 특정 극성의 제3전압(Vn)을 발생시키는 것을 특징으로 하는 불휘발성 반도체장치.
6. 제5항에 있어서, 상기 전압제어수단은, 선택된 메모리셀트랜지스터(M14)에 접속된 워드선(WL4)에 “H”레벨의 전압을 인가하고, 선택되지 않은 나머지의 워드선에 제1전압(Vm2)을 인가하며, 선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨에 따라 선택되는 제2전압(Vm3)이나 “L”레벨의 전압중 한 전압을 선택된 메모리셀트랜지스터에 관련된 특정 비트선에 인가하고, 선택되지 않은 비트선에 제2전압 (Vm3)을 인가하며, 어떤 NAND셀블록(B11)의 웰영역(14)에 제3전압(Vn)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)에 데이터를 기록하는 것을 특징으로 하는 불휘발성 반도체장치.
7. 반도체기판과; 상기 반도체기판상에 형성된 병렬비트선 : 상기 기판상에 교차점을 형성하도록 상기 비트선을 가로질러 형성되는 병렬 워드선 :캐리어저장층과 제어게이트를 구비한 메모리셀트랜지스터의 직렬 어레이로 이루어진 NAND셀블록을 구성하도록 상기 비트선에 접속되는 메모리셀 : “H”레벨의 전압보다는 낮고“L”레벨의 전압보다는 높은 제1중간전압(Vm1)과 이 제1중간 전압(Vm1)보다는 높은 제2,제3,중간전압(Vm2,Vm3)을 발생시키도록 되어 있으면서, 선택된 메모리셀 트랜지스터(M14)에 접속된 워드선(WL4)에 “H”레벨의 전압을 인가하고, 선택되지 않은 나머지의 워드선에 제2중간전압(Vm2)을 인가하며, 선택된 메모리셀 트랜지스터(M14)에 기록될 데이터의 논리레벨에 따라 선택되는 제1,제3중간전압(Vm1,Vm3)중 한 전압을 선택된 메모리셀 트랜지스터(M14)에 대응되는 비트선에 인가하고, 선택되지 않은 비트선에 제3중간전압(Vm3)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)의 캐리어저장층으로부터 또는 캐리어저장층으로 터널링 효과에 의해 캐리어를 이동시켜서 데이터를 기록하도록 되어 있는 제어수단을 구비하여 구성된 프로그래머블 반도체메모리장치.
8. 제7항에 있어서, 상기 제어수단은 “H”레벨의 전압과 제2중간전압(Vm2)을 발생시키기 위해 워드선(WL)에 접속되는 디코더수단(48)과, 선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨을 검출하기 위해 비트선(BL)에 접속되어 제1,제3전압(Vm1,Vm3)을 선택적으로 발생시켜서 그중 한 전압을 선택된 비트선에 공급하고 다른 전압을 나머지의 비트선에 공급하는 전압제어회로수단(51,52)을 구비하여 구성된 것을 특징으로 하는 반도체메모리 장치.
9. 제8항에 있어서, 제2중간전압(Vm2)이 실질적으로 제3중간전압과 동일한 것을 특징으로 하는 반도체 메모리장치.
10. 제9항에 있어서 제2, 제3중간전압(Vm2,Vm3)이 실질적으로“H”레벨의 전압의 절밥과 동일한 것을 특징으로 하는 반도체 메모리 장치.
11. 제10항에 있어서 , 제1중간전압(Vm1)이 외부에서 공급되는 전원전압(Vcc)과 실질적으로 동일한 것을 특징으로하는 반도체 메모리 장치.
12. 제10항에 있어서, 디코더수단(48)에 응답하여 선택된 NAND셀 블록의 메모리 셀트랜지스터의 직렬어레이를 대응되는 비트선에 접속시켜주기 위해 각 NAND셀블럭에 설치되는 스위칭 트랜지스터수단(Q3)을 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
13. 제12항에 있어서, 디코더 수단(48)이 스위칭 트랜지스터(Qs)를 도통상태로 만드는 제2중간전압(Vm2)을 발생시키는 것을 특징으로 하는 반도체메모리장치.
14. 제1도전형의 반도체기판과 ; 상기 반도체기판내에 형성되는 제2도전형의 반도체 웰영역; 상기 반도체기판상에 형성된 병렬비트선 ; 캐리어저장층과 제어게이트를 구비하고 상기 웰영역내에 형성되는 메모리셀트랜지스터의 직렬어레이로 이루어진 NA ND 셀블록을 구성하도록 상기 비트선에 접속되는 메모리셀 ; 상기 기판상에 형성되어 메모리셀트랜지스터의 제어게이트에 접속되는 병렬워드선 ; “H”레벨의 전압보다는 낮고 “L”레벨의 전압보다는 높은 제1,제2중간전압(Vm2,Vm3)과 이 제1,제2중간전압(Vm2,Vm3)과 반대인 특정 극성의 제3전압(Vn)을 발생시키도록 되어 있으면서 선택된 메모리셀트랜지스터(M14)에 접속된 워드선(WL4)에“H”레벨의 전압을 인가하고, 선택되지 않은 나머지의 워드선에 제1중간전압(Vm2)을 인가하며, 선택됨 메모리셀트랜지스터(M14)에 기록될 데이터의 논리레벨레 따라 선택되는 제2중간전압( Vm 3)과 “L”레벨의 전압중에서 한 전압을 선택된 메모리셀트랜지스터(M14)에 대응되는 특정 비트선에 인가하고, 선택되지 않은 비트선에 제2중간전압(Vm3)을 인가하며, 상기 웰영역에 제3전압(Vn)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)의 캐리어저장층으로부터 또는 캐리어저장층으로 터널링효과에 의해 캐리어를 이동시켜서 데이터를 기록하도록 되어 있는 제어수단을 구비하여 구성된 프로그래머블 반도체 메모리장치.
15. 제14항에 있어서, 상기 제어수단은 “H”레벨의 전압과 제1중간전압(Vm2)을 발생시키기 위해 워드선(WL)에 접속되는 디코더수단과,선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨을 검출하기 위해 비트선(BL)에 접속되어 제2전압(Vm3)이나“L”레벨의 전압을 선택적으로 발생시켜서 그중 제2전압(Vm3)을 선택된 비트선에 공급하고 “L”레벨의 전압을 나머지의 비트선에 공급하는 전압제어회로수단(52)를 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
16. 제15항에 있어서, 제1중간전압(Vm2)이 실질적으로 제1중간전압(Vm3)과 동일한 것을 특징을 하는 반도체메모리장치.
17. 제16항에 있어서, 제1,제2중간전압(Vm2,Vm3)이 실질적으로“H”레벨전압의 절반과 동일한 것을 특징으로 하는 반도체 메모리 장치.
18. 제17항에 있어서,제3전압(Vn)이 부(-)극성인 것을 특징으로 하는 반도체메모리 장치.
19. 제17항에 있어서,디코더수단(48)에 응답하여 선택된NAND 셀블록의 메모리셀트랜지스터의 직렬어레이를 대응되는 비트선에 접속시켜 주기 위해 각 NAND 셀블록에 설치되는 스위칭 트랜지스터수단(Qs)을 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
20. 제19항에 있어서,디코더수단(48)이 스위칭 트랜지스터(Qs)를 도통상태로 만드는 제1전압(Vm2)을 발생시키는 것을 특징으로 하는 반도체 메모리 장치.

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