KR900008936B1

KR900008936B1 - Cmos 다이내믹램

Info

Publication number: KR900008936B1
Application number: KR1019850000902A
Authority: KR
Inventors: 디. 슈쯔 조우지프; 아이. 컹 로저
Original assignee: 인텔 코포레이숀; 에프. 토마스 듄랩 쥬니어
Priority date: 1984-02-22
Filing date: 1985-02-14
Publication date: 1990-12-13
Also published as: GB8700439D0; GB2184310A; GB2184311B; GB8502632D0; GB2154821B; HK5889A; HK6089A; US4584672A; HK5789A; HK5989A; SG57688G; GB2184309A; GB8700441D0; GB2184311A; JPH057796B2; GB2184309B; JPS60242592A; GB2184310B; GB2154821A; GB8700440D0

Abstract

내용 없음.

Description

CMOS 다이내믹램

제1도는 본 발명이 적용된 램의 일반적인 구조를 설명하기 위한 평면도.

제2도는 본 발명에 따른 메모리셀과 비트선, 감지증폭기, 복원회로, 멀티플렉스수단 및 입출력선에 대한 비트선의 상호 연결상태등을 개략적으로 도시해 놓은 회로도.

제3도는 제2도에 도시된 회로동작을 설명하기 위한 타이밍챠트.

제4도는 제2도에 도시된 감지증폭기를 설명하기 위한 회로도.

제5도는 제4도에 도시된 회로의 전위를 설명하기 위한 도면.

제6도는 본 발명에 따른 기억장치에 있어서의 파이크전류값을 설명하기 위한 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 16K 어레이 1 4, 30 : 감지증폭기

16, 48, 49 : 복원회로 18 : 행디코더 및 워드선드라이버

20 : 주변회로 23∼26 : 비트선

40, 41 : 입출력선 SAS : 감지증폭기 스트로브신호

: 행어드레스 스트로브신호

본 발명은 다이내믹형 반도체기억장치에 관한 것이다.

금속산화 반도체(MOS)와, 상보형 MOS(CMOS) 및 다이내믹램(DRAM)에 있어서의 그동안 지속적으로 집적도가 증가되어 왔는바, 일례로 1960년대에는 1K급의 기억장치가 사용되던 것에 비해 최근에는 64K급의 기억장치가 사용되고 있다.

또한, 상기 DRAM의 경우에는 일반적으로 메모리셀은 각각 하나의 트랜지스터와 캐패시터로 구성됨과 더불어, 래치회로와 같은 감지증폭기(sense amplifier)로부터 연장된 한쌍의 비트선에 결합되게 되고, 또 최근의 DRAM의 경우에는 더미셀(dummycell), 복원회로(restore circuits) 및, 폴디드 비트선(folded bit line)을 이용하는 구조등이 공통적으로 사용되고 있다.

한편, 상기 MOS DRAM의 용량은 더 많은 수의 메모리셀을 사용함으로써 증가시킬 수 있지만, 셀의 크기를 작게 만들기 위한 고밀도 제조기술을 사용하지 않는다면, 그에 따라 증가되는 기판면적이 원료대 제품의 생산비율을 감소시키기 때문에 대용량의 기억장치를 대량생산하기에는 적합치 않게 된다.

따라서 메모리셀의 크기를 축소시키는 방법이 지속적으로 개발되고 있는데, 이와 같은 메모리셀의 크기를 축소시키는 경우에 있어서는 메모리셀의 크기가 작아지게 되는 만큼 저장할 수 있는 전하의 양이 작아지게 됨으로써 셀에 저장된 바이너리 상태를 감지하는 것이 더욱 어려워지게 되고, 또 만일 비트선의 캐패시턴스가 감소된다면 그 소형화된 셀을 감지하는 것이 용이하게 되지만, 이와같은 그 짧아진 비트선상에 배치되는 셀의 수가 적은 경우에만 성취될 수 있게 된다.

즉, 다시 말하면 높은 배열효율(array efficiency)을 얻기 위해서는 각 비트선을 따라 많은 수의 셀을 배치하는 것이 필요하게 되는데, 상기한 취지에 따라 짧은 비트선을 사용하게 되며 더 많은 수의 감지증폭기가 필요하게 됨으로써 결과적으로 작은 셀을 사용함으로써 얻어지는 밀도의 증가가 추가되는 감지증폭기와 예컨대 디코더 같은 관련된 주변회로로 인하여 상실될 수 있게 된다.

따라서, 상용화되지는 않았지만 비트선쌍을 하나의 감지증폭기에 복합적으로 결속시키는 [다중화(multiplex)]기술이 소개된 바 있는데, 이러한 기술에 의하면 이론상으로는 감지증폭기를 추가시키지 않고서도 짧아진 비트선을 사용할 수 있게 된다.

본 발명은 상기한 기술을 이용한 것이다. 그러나 상기한 종래의 기술을 그대로 이용한 것은 아니고, 일례로 감지기능이 수행될 때 감지증폭기로부터 비트선을 감결함(decoupling)시키도록 된 것이다.

DRAM에 대한 종래의 기술에 있어서는, 비트선을 전원공급전위, 예컨대 5V로 선층전(precharge)하거나, 또는 전원공급전위의 1/2과 같은 기준단위로 충전하도록 되어 있는데, 이와 같은 선충전기술은 더미셀의 유무에 상관없이 사용되고 있다.

여기서, 상기 비트선을 전원공급전위의 1/2로 충전시키는 방법에 있어서는 기억장치에서의 소비전력이 작다는 장점이 있는 반면에 여러가지 다른 문제점이 있게 된다. 즉, 비트선은 비활성주기동안 선충전되게 되는데, 선충전시간과 활성감지시간 사이에는 전원공급전위가 변화될 수 있으므로 감지동작이 어려워지게 되고, 또 전원공급전위가 저하되게 되면 오동작등이 초래되게 된다.

그러나, 본 발명에 있어서는 멀티플렉스기능(multiplexing)을 연관시키는 독특한 방법으로 비트선을 전원 공급전위로 1/2로 충전시킴으로써 소비전력을 저감시킴과 더불어 피이크전류(peak current)도 축소시키게 된다.

다이내믹의 기술에 대한 참고서적은 다음과 같다.

(1) 후지 T등에 의해 저술, 기술논문의 ISSCC다이제스트지, 1983년 2월호 226-227페이지, 2중 레벨 AL기술로 된 "90NS 256K×IB 다이내믹램"

(2) 코니시 S저술, 기술논문의 ISSCC다이제스트지, 1982년 258-259페이지, "64Kb CMOS램"

(3) 츄앙 R등 저술, 기술논문의 ISSCC다이제스트지, 1983년 2월호 56-57페이지, "70NS 고밀도 CMOS 다이내믹램"

(4) 챤 J등 저술, 솔리드스테이드회로의 IEEE저널지, 1980년 10월호, 제5호, Vol SC-15, 839-845페이지, "100ns 5V 64K×1 MOS다이내믹램"

(5) 마스다 H등 저술, 솔리드스테이트회로의 IEEE저널지, 1980년 10월호, 제5호, Vol SC-15, 846페이지, "높은 S/N디자인에 기초한 5V 64K다이내믹램"

본 발명에서 구현하고자 하는 것은 256K급의 CMOS기억장치이지만, 본 발명의 256K급이 아닌 다른 크기의 기억장치에도 응용될 수 있다.

본 발명의 개략적인 요지는 다음과 같다.

본 발명에 따른 MOS형 다이내믹램에 있어서, 기억장치는 감지증폭기에 관련된 다수의 제1 및 제2메모리셀을 갖추어서 구성되어 있다. 또 제1비트선쌍은 다수의 제1메모리셀에 결합되고, 제2비트선쌍은 다수의 제2메모리셀에 결합된다. 제1스위칭수단은 상기 제1비트선쌍을 감지증폭기에 선택적으로 결합시키고, 제2스위칭수단은 상기 제2비트선쌍을 감지증폭기게 선택적으로 결합시키며, 선충전수단과 복원회로는 각 비트선쌍에 결합된다. 그리고 메모리셀이 비트선쌍을 따라서 선택될 때 상기 제1 및 제2비트선쌍중 어느 하나가 그와 관련된 스위칭수단을 통해서 감지증폭기에 결합되고, 스위칭수단은 감지증폭기가 메모리셀로부터 데이터를 감지하기 시작할 때 선택된 비트선쌍을 감지증폭기로부터 감결합시키는 구성으로 되어 있다.

또한, 상기한 구성에 있어서, 메모리어레이상의 입출력선은 한쌍의 비트선에만 결합되고, 상기 제1및 제2스위칭수단은 데이터가 입출력선에 결합되는 것을 허용하기 위해서 한쌍의 비트선으로부터 다른 한쌍의 비트선으로 데이터를 이동시키는 데에 이용된다.

한편, 본 발명의 다른 관점은 복원회로가 비트선의 각 쌍에 대해서 분리적으로 활성화되고, 기록 기간동안(WRITE)은 비활성적으로 된다는 점이다.

이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 본 실시예에 있어서, 다이내믹램은 CMOS기술을 이용하여 제조되고, 특히 어레이(array)는 2중 다결정실리콘기술을 이용하여 n형 웰(n-well)내에 제조된다. 또 n형 웰과 기판은 역바이어스로 접합되게 되는데, 이러한 접합은 알파입자에 의해 초래되는 소프트에러를 감소시키는 소수반송자장벽으로서 작용하게 된다. 그리고 셀의 전체적인 구조는 본 출원인이 1983년 2월 28일자로 출원(출원번호 470, 454)한 "COMS RAM"에 개재되어 있고, 기억장치의 칩에 전원을 배분하는 장치 역시 본 출원인에 의한 특허출원서에 소개되어 있다.

본 실시예에 있어서, 기억장치는 하나의 256K×1 기억장치로 구성된다. 또한, 게이트산화막의 두께(제2다결정실리콘층)은 250Å의 것이 사용되고, 셀은 약 55fF의 저장 캐패시턴을 가지는 약 70μ㎡의 면적으로 되어 있으며, 워드선드라이버(word line driver)는 약 275fc의 셀충전전하를 생성해내는 부(-)의 승압전위를 사용한다.

상기한 설캐패시턴스에 대한 비트선캐패시턴스의 비율은 약 12 : 1정도로서, 광범위한 동작가능 영역상의 감지기능을 위하여 190㎷의 신호를 제공하게 된다. 또한 기억장치는 5V의 전위로부터 동작하여 평균 45㎃ 의 전류와 1㎃의 대기전류(standby current)를 흘리게 되고, 256사이클의 리프레쉬배열은 4ns의 간격으로 사영되며, 전체적인 기억장치가 제조되는 기판은 4개의 용장열(redundant column)과 용장행(redundant row)을 갖추고 있다.

100ns보다 작은 억세스시간(access time)이 행(row)의 엑서스시에 얻어지게 되고 기억장치는 정전 열회로(static-column circuit)를 사용되므로, 1비트당 약 40ns의 억세스시간과 25㎃의 감소된 활성전류로서 512비트를 억세스할 수 있는 더 빠른 리플모우드억세스(정전 열모우드 억세스)가 허용되게 된다.

본 실시예에 있어서는 256K×1의 단일구조는 제1도에 도시된 바와같이 16K어레이(10)로서 구현되게 되는데, 여기서 어레이(10)는 쌍으로 되어 있고, 각각의 쌍은 감지증폭기(14)에 의해서 분리되어 있다. 또한 복원회로(16)는 상기 각 어레이(10)의 쌍중 바깥쪽 모서리쪽에 상기 감지증폭기(14)와 병렬로 설치되어 있고, 열 디코더(column decoder) 및 데이터 입출력선은 기억장치의 중앙부분에 걸쳐서 형성되어 있다. 그리고, 외부어레이는 제2도와 함께 후에 상세히 설명하게 될 내부어레이의 비트선을 통해서 입출력선과 소통하게 된다.

한편, 행디코더 및 워드선드라이버(18)는 두개의 수평밴드에 형성되어 있는데, 그중의 행디코더는 이러한 밴드내에서 사용하게 된다. 또한 대부분의 주변회로는 영역(20)내에 배치되게 되는데, 이들 주변회로는 표준형 RAS/CAS신호와 같은 어드레스신호와 버퍼링하는 데이터용 입출력버퍼를 포함하는 것으로서, 통상 TTL로 구성되어 MOS신호레벨을 시프트시키게 된다.

[감지증폭기의 멀티플랙스기능과 복원회로]

제2도에 있어서, 두개의 비트선쌍(23, 24), (25, 26)은 트랜지스터(33), (32)를 통해서 감지증폭기(30)에 선택적으로 결합되고, 또 상기 비트선(23), (24)은 트랜지스터(43)를 통해서 상보형 입출력선(40), (41)에 연결된다. 그리고, 여기서 상기 트랜지스터(32), (33), (43)는 열 디코더에 의해서 선택되게 된다. 또 이하의 설명에서는 그 편의상 비트선(23), (24)을 내부비트선(BLI,

)으로, 비트선(25), (26)은 외부비트선(BLO와

)으로 표시한다.

이 내부와 외부의 표시는 입출력선과 감지증폭기(30)에 관련하여 비트선쌍의 위치를 나타내고자 하는 것이다. ["왼쪽"과 "오른쪽"이라는 표시를 사용할 수도 있으나, 이는 선로(54), (55)로 나타낸 바와같이 입출력선(40), (41)의 다른 쪽으로 확장되는 두쌍의 비트선에 대해 좌우측 선로가 뒤바뀔수 있는 우려가 있기 때문에 "내", "외"라는 용어를 사용하는 것임].

한편, 상기 감지증폭기(30)는 교체결합된 1쌍의 p형 트랜지스터와, 유사한 구조로 된 4개의 캐패시터로 구성되어 있는데, 이 증폭기(30)는 DRAM 감지증폭기에 공통적으로 사용되는 감지증폭기 스트로브신호(SAS)를 인가받게 된다. 이 감지증폭기(30)의 동작은 후에 제4도와 관련하여 상세히 설명한다.

각 비트선에 접속된 복수의 셀은 각각 트랜지스터(36)와 같은 트랜지스터와, 캐패시터(37)와 같은 충전용 캐패시터로 구성되고, 어래이내의 워드선은 독출과 기록 및 리프레쉬동작을 위해서 하나의 캐패시터를 선택하여 비트선중의 하나에 결합시키게 된다. 단, 여기서 주목할 것은 더미셀이 비트선을 따라 선택되지 않는다는 것이다.

트랜지스터(45), (46)는 선충전신호를 인가받아 비트선을 선충전시키게 된다. 일반적으로 동작에 있어서는 복원이 된 후 하나의 비트선을 전원공급전위(5V)로 되고 다른 비트선은 접지전위로 되게 된다. 즉, 비트선(24), (25)은 5V로 되고 비트선(23), (26)은 접지전위로 되게 된다. 따라서 선충전신호가 트랜지스터(45), (46)를 도통시켜 비트선쌍의 전하를 분배시키게 됨으로써 전체적인 전원공급장치가 5V인 경우에는 예컨대 2.5V의 전원공급단위가 비트선에 인가되게 된다.

상기한 바와같이 비트선이 공급전위의 1/2로 충전되기 때문에 실질적인 전력은 2의 팩터로 감소되게 된다.

또한, 상기 선충전기간동안 트랜지스터(32), (33)는 도통상태로 되므로 감지증폭기(30)내의 노드(node) 또는 VCC전위의 1/2로 선충전되게 된다. 이때, 실제로 비트선은 50%이사, 예컨대 55%의 전원공급전위로 되게 되는데, 이는 복원회로로부터 발생하는 어느정도의 고유부트스트랩 현상(bootstrapping)과 접합부에 있는 캐패시턴스가 비트선(일예로, 전압의 기능에 있어서)이기 때문에, 이 50%로부터의 상기 변화분은 신호처리과정에 의한 것이다.

한편, 상기 복원회로(48)는 비트선(25), (26)의 종단에 결합되고, 복원회로(49)는 비트선(23), (24)의 종단에 결합되는데, 각각의 복원회로(48), (49)는 교차결합된 n형 트랜지스터로 구성된다. 또한 복원회로(48)는 교차결합된 트랜지스터를 접지측에 연결시키는 트랜지스터(50)를 포함하고 있고, 이와 마찬가지로 복원회로(49)는 트랜지스터(51)를 포함하고 있는데, 후에 설명하는 바와 같이 트랜지스터(50), (51)는 복원회로(48), (49)가 각기 별도로 활성화되는 것을 허용하여 비트선을 복원시키기 위해 소비되는 전류를 각기 다른 주기로 분배시키기 때문에 피이크 전류치를 제한할 수 있게 된다. 그리고, 트랜지스터(50), (51)를 활성화시키는데 사용되는 파형을 그 트랜지스터가 점진적으로 도통되도록 하게 되면 피이크전류를 더욱 감소시킬 수 있게 된다.

[제2도에 도시된 회로의 일반적인 기능]

타이밍 챠트를 설명하기에 앞서 제2도에 도시된 회로의 일반적인 기능을 설명한다.

제2도에 도시된 회로는 데이터가 내부비트선(23), (24)에 의해서 읽혀지는가, 아니면 외부비트선(25), (26)에 의해서 읽혀지는가에 따라서 다르게 동작한다.

우선, 일예로 외부비트선(25), (26)중의 하나에 의해 트랜지스터(36)와 캐패시터(37)로 구성되는 메모리셀로부터 독출되는 경우를 설명한다.

이 경우 초기에는 트랜지스터쌍(32), (33)과 선충전트랜지스터(45), (46)가 도통되게 됨으로써 감지증폭기(30)의 노드와 비트선의 양쪽쌍(23∼26)이 모두 약 Vcc/2의 동일전위로 유지된다. 다음에는 트랜지스터(33)와 선충전트랜지스터(45), (46)가 턴오픈된다.

그후, 트랜지스터(36)쪽의 워드선이 선택되어 트랜지스터(36)가 도통되게 됨으로써 비트선(25)이 추가적으로 충전되거나 전하가 감소되게 되는 바[캐패시터(37)는 전체적인 전위(일예로 5V나 0V)를 저장하게 된다]. 이에 따라 캐패시터(37)에 의한 금속성의 비트선(25)상의 전하와 감지증폭기(30)의 노드로부터의 전하사이에 불균형이 초래되게 된다.

그리고, 이때 트랜지스터(32)는 턴오프되고 감지증폭기(30)의 감지동작이 실시되는데, 이러한 감지동작은 감지증폭기(30)에 연결된 비트선쌍과는 무관하게 이루어지게 된다.

한편, 상기 감지동작이 실행된 후 트랜지스터(33)는 도통되게 되는 바, 이에 따라 캐패시퍼(37)로부터의 증폭된 데이터는 내부비트선상으로 전송되어 입출력선(40), (41)으로 전달될 수 있게 된다(상세한 타이밍은 후에 설명한다). 또한, 복원신호가 트랜지스터(51)에 인가되어 내부비트선을 복원시키게 되고, 트랜지스터(32)도 도통되게 됨으로써 감지증폭기(30)에 의해서 감지된 데이터가 내부비트선상으로 전달되게 되며, 이어 외부비트선을 복원시키는 신호가 트랜지스터(50)에 인가되게 됨으로써 외부복원회로(48)가 활성화되어 캐패시터(37)는 최초의 상태로 복귀하게 된다.

상기한 동작과 같이 데이터가 외부비트선상에서 감지될 때 그 데이터는 입출력선에 결합되기 위해 우선적으로 내부비트선상으로 전송되고, 이에 내부비트선이 복원된 후 외부비트선이 복원되게 된다.

다음, 데이터가 내부비트선(24)을 따라 감지되는 경우를 설명한다. 우선, 초기에 트랜지스터(32), (33)가 도통됨과 더불어, 트랜지스터(45), (46)가 도통되게 됨으로써 비트선(23∼26)과 증폭기(30)의 노드는 Vcc/2의 전위로 선충전되게 된다. 이어, 선충전신호가 로우레벨로 된 후 트랜지스터(32)가 턴오프되고 워드선이 활성화됨으로써 비트선(24)상으로, 또는 비트선(24)으로부터 전하가 흐르게 된다. 그리고, 이때 트랜지스터(33)가 턴오프됨과 더불어, SAS가 인가됨에 의해 증폭기(30)내의 감지동작이 실행되게 된다. 이어, 트랜지스터(33)가 다시 턴온되게 되는데, 이때 트랜지스터(43)가 도통되게 됨으로써(비트선상의 전위를 복원시킨 후) 데이터는 입출력선(40), (41)상으로 전송된다. 그후 우선적으로 내부비트선이 복원된 후, 트랜지스터(32)가 도통되게 됨으로써 외부복원회로(48)는 선충전사이클의 일부로서 동작되게 된다.

상술한 외부비트선으로부터 감지되는 경우와 같이 외부비트선으로부터의 데이터가 감지증폭기(30)에 의해서 감지되기전에 내부비트선은 감지증폭기(30)로부터 분리되고, 또 이와 유사하게 한쌍의 비트선은 다른상의 비트선과는 다른 시간에서 복원되므로 피이크전류가 감소되게 된다.

제2도에서 알 수 있는 바와같이, 감지증폭기(30)와 메모리셀은 모두 p채널이고, 메모리셀은 감지증폭기(30)를 포함하는 웰로부터 공간적으로 떨어져 있는 n형 웰내에 설치된다. 그리고 복원회로와 열선택 트랜지스터는 n채널 트랜지스터로, p형 기판내의 n형 기판내의 n형 웰 바깥쪽에 제조된다[n형 웰 자체는 양(+)의 전원공급전위가 결합된다)]. 일례로, 전체적인 전원공급전위는 복원회로(48)가 캐패시퍼(37)를 충전시키도록 설정되어 있다고 가정할 때 캐패시퍼(37)에 걸리게 되고, 워드선은 캐패시퍼(37)로의, 또는 캐패시퍼(37)로부터의 전하이동을 확실히 하기 위해서 부트스트랩디되며[접지전위보다 3V 낮게 부(-)로 구동됨], 복원기간동안 다른 비트선이 접지측에 접속되는데 비해 하나의 비트선에는 Vcc전위가 인가된다[Vcc는 회로(48), (49)로부터의 접지전위가 SAS신호로부터 얻어지게 된다].

그리고, 디코더는 각 어드레서를 점검하고, 감지동작의 선충전후에 트랜지스터(32), (33)중 어떤 것이 감지증폭기(30)에 결합디는가를 결정하는데 사용되는데, 이러한 디코더는 일반적인 것으로서, 종래의 DRAM에서 더미로드(dummy load)나 더미셀을 활성화시키기 위해 사용되는 것과 유사한 것이다.

또한, 상술한 설명에서 비트선은 약 Vcc/2로 충전되기 때문에 트랜지스터(32), (33)상에 전하를 전달하는 데에는 어려움이 없게 된다.

[제3도의 파형]

제3도에 있어서, 활성사이클(active cycle)의 시작시에는 참조부호 80으로 나타낸 파형과 같이 행어드레스 스트로부신호(

)는 그 전위가 강하되게 됨으로서 활성기억사이클이 개시되게 되고, 이

신호의 저하에 따라 참조부호 81로 나타낸 파형과 같이 선충전이 실행되게 된다. 따라서 종래의 기억장치와는 달리 선충전이 활성사이클동안 실행되어 어드레스의 디코딩등이 선충전기간동안 이루어지게 되므로 선충전시간이 억세스기간에 추가되지 않게 된다. 즉, 이는 선충전전위가 현재의 Vcc에 따른다는 것을 확신하게 의미한다. 또한 감지증폭기 스트로브신호(SAS)는 파형(82)으로 나타낸 바와같이 선충전이 일어날 때까지 온되고, 선충전이 시작되면 강하되게 된다.

제3도에 있어서, 파형(T1)은 트랜지스터(32)의 게이트에 인가되는 것이고, 파형(T2)은 트랜지스터(33)의 게이트에 인가되는 것이며, 파형(83), (84)은 외부비트선상에서 데이터를 감지하는 기간을 나타내는 것으로, 초기에는 트랜지스터(32), (33) 모두 도통상태로 있다가 트랜지스터(33)가 턴오프된 후 트랜지스터(32)가 턴오프되게 된다. 그리고, 화살표(86)로 나타낸 바와같이 감지동작이 실행된 후 트랜지스터(33)가 턴온되고, 얼마후 트랜지스터(32)도 턴온된다.

워드선전위는 파형(85)으로 나타낸 바와 같이 셀로부터 전하가 충분히 이동될 수 있도록 약 -3V로 저하된다. 또 초기에 한 비트선은 5V쪽에, 다른 비트선은 접지에 결속되고, 그후 선충전기간동안 양자는 Vcc/2로 되게 되는데, 한 비트선은 워드선이 활성화될 때 전위가 약간 변화되게 되고, 다른 비트선은 Vcc/2로 유지되게 된다.

감지증폭기(30)의 노드와 전위는 파형(88)으로 나타내었는바, 이들 전위중 하나는 초기에 Vcc로 있게 되고, 다른 하나는 접지로 있게 되며, 선충전후 그 노드는 등화되고 감지동작이 시작되기 전에 하나의 노드상에 약간의 변화가 생기게 된다. 또한 SAS신호의 전위가 상승할 때 감지동작이 일어나게 된다.

파형(89)은 내부비트선쌍의 전위를 나타내는 것으로, 이미 설명한 바와같이 내부비트선은 그 비트선중 한 선로상의 셀이 선택된다 할지라도 외부복원회로에 대한 복원신호인 파형(91)에서 전위상승으로 나타낸 바와같이 활성사이클이 경과될 때까진 복원되지 않게 된다. 또 파형(90)은 내부복원이 먼저 실행된다는 것을 나타내고, 화살표(92)는 내부복원과 외부복원간의 시간적인 차이를 나타낸 것이다.

열선택신호는 파형(93)으로 나타낸 바와같이 내부복원신호(90)가 상승딘 후에 바로 상승하며 외부비트선과의 차이는 Vcc로 된다. 그리고, 입출력선(40), (41)상의 데이터는 파형(94)으로 나타내었는바, 이 파형(95)은 데이터가 유효한 때를 나타낸다.

상기한 파형들은 DRAM에서 보편적으로 사용되는 기존의 회로로서 발생시킬 수 있는 것이므로 그 타이밍 회로는 도시를 생략한다. 또한, 내부비트선의 감지를 위한 타이밍신호는 트랜지스터(32), (33)를 위한 타이밍을 제외하고는 제3도에 도시된 신호파형과 실질적으로 동일하다.

이상 설명한 본 실시예에 있어서, 기록사이클 동안에는 복원회로는 사용되지 않고 일시적으로 비활성된다. 그리고, 비트선은 제2도에 도시된 입출력선으로부터 직접 구동되므로 기록사이클의 속도가 향상되게 된다. 또한 종래기술에 있어서, 복원회로는 그들을 감결합시키는 방도가 없기 때문에 활성화되었지만, 본 발명에 따르면 이러한 회로들은 독출/복원사이클동안 선택적으로 활성화되고, 양회로는 기록사이클동안 비활성상태로 유지되게 된다.

[제4도의 감지증폭기(30)]

제4도에는 제2도에서의 감지증폭기를 보다 상세히 도시해 놓은 회로도로서, 제4도에는 진성 및 상보형비트선(내부, 외부비트선)이 동일레벨로 도시되어 있다.

그리고, 캐패시터(61), (62)는 노드(67)와 노드(68)사이에 접속되고, 이와 마찬가지로 캐패시퍼(63), (64)도 노드(67), (68)사이에 연결되어 있다. 또 p채널 트랜지스터(50)는 노드(67)와 노드(57 ; SAS신호원)사이에 설치되어 있는데, 그 게이트는 노드(68)에 접속되어 있고, 또 트랜지스터(60)는 그 게이트가 노드(67)에 연결됨과 더불어 한 단자는 노드(68)에, 다른 단자는 노드(57)에 각까 연결되어 있다.

또한, 상기 캐패시퍼(61, 64)는 동일한 용량(C2)을 갖고 있고 캐패시터(62), (63)도 동일한 용량(C1)을 갖고 있는데, 여기서 C2의 용량치는 C1의 용량치보다 약간 커서 본 실시예에서는 5%정도의 차이를 갖게 된다(5%의 차이는 본 발명에 있어서 크게 중요한 것은 아니다).

이상적으로는 바이너리 "1"이나 "0"을 감지할 때 비트선상의 스윙은 그 방향이 반대일지는 몰라도 동일하게 되는데, 이러한 이상적인 조건을 막는 여러가지 영향이 있게 된다. 예를 들자면, 부(-)의 전위가 워드선에 인가될 때, 워드선과 비트선사이[제2도에서 트랜지스터(36)의 게이트와 비트선(25)의 사이]에 결합되는 용량이 비트선을 더욱 부성적(negative)으로 만들게 되고, 트랜지스터(32), (33)의 소오스 및 드레인영역과 관련된 기생캐패시턴스와 같은 많은 여유로 인하여 비트선의 용량이 전압에 대해서 비직선적으로 되게 되며, 또 비트선의 실제적인 선충전위가 정확하게 Vcc/2가 아니고, 셀 자체의 용량 또한 전압에 대해서 직선적이지 않는 등 여러가지 영향이 있게 된다. 따라서 이와같이 이상적인 상태로부터 벗어나게 하는 다른 많는 영향에 의해 특히 셀의 크기가 축소되는 경우등의 데이터 감지가 어렵게 된다.

제5도에 있어서 파형(71)은 선충전후의 비트선의 이상적인 전압을 나타낸 것으로, 참조부호 72로 나타낸 부분에서의 좀더 부성적인 방향으로의 스위은 워드선이 활성화될 때 여기되는 비트선중 하나가 풀-온(pull-on)됨을 나타낸다(여기서 셀로부터의 전하는 무시하였다).

상기 캐패시퍼(61∼64)는 상기한 여러 효과에 대한 보상기능을 행하는 것이다. 어드레스신호의 통상적인 디코딩으로부터 진성비트선상의 셀이 엑서스될 것인지 상보형 비트선상의 셀이 억세스될 것인지를 결정할 수 있게 되는데, 이때 비트선(25)을 따른 셀이 억세스되는 경우는 고려하면, 제4도에서 선로(75)가 아닌 선로(74)에 전위가 인가되고, 캐패시터(C1)보다 캐패시터(C2)가 크므로 선로(67)는 상술한 효과로 인하여 보상기능이 제공됨에 의해 좀 더 작게 부성적으로 구동되게 된다.

이러한 것이 제5도의 파형(73)으로 표시되어 있다. 그리고, 이와 유사하게, 셀이 진성비트선(23), (26)을 따라서 선택되면 선로(75)에 공급되는 보상기능을 제공하는 신호에 의해 선로(68)는 다른 비트선보다 더 높은 전위로 되게 된다.

상술한 캐패서터는 더미셀을 사용함으로써 얻을 수 있는 것보다 더 정밀한 조정기능을 허용하게 되는데, 이는 특히 더 작은 셀을 사용할 때 더욱 그렇게 된다. 그리고, 부가적으로 상기 캐패시터는 양방향으로의 이득과 보상을 향상시키는 D.C오프셋을 제공하게 된다.

[피이크 전류치의 감소]

제6도에서는 어레이의 반이 소정시간에 복원되고, 다른 반이 다른 시간에 복원됨에 의해 전류분배가 이루어짐을 나타내는 3개의 파형이 도시되어 있는 바, 도면에서

신호의 전위가 강하되면 활성사이클이 개시되게 되고, 이 활성사이클 동안에, 그리고 데이터가 유효하게 되기 전에 비트선의 반이 반복된다. 그리고 그후 실제로 선충전사이클 동안에(

의 전위가 상승된 후) 비트선의 나머지 반이 복원된다. 이러한 것은 피이크전류를 감소시키고, 대전류요구를 2개의 분리된 구간으로 분배하게 된다. 또한, 제3도에는 상세히 도시되지 않았지만 복원회로를 활성화시키는데 사용되는 신호는 램프파형(ramp waveform)으로 되게되는데, 이것은 양 복원사이클동안의 피이크전류를 더욱 감소시키게 된다. 즉, 이러한 기술은 억세스기간을 증가시키지 않으면서 피이크전류를 감소시키게 된다.

이상 설명한 바와 같이 하나의 감지증폭기에 멀티플렉스된 두쌍의 비트선을 사용하는 본 발명에 따른 CMOS램에 의하며나, 메모리에 더미셀을 사용할 필요가 없어지게 된다. 또한, 비트선이 전원공급전위의 1/2로 충전되는 한편, 비트선의반을 어떤 한 시간에 복원시키고, 나머지 반을 다른 시간에 복원시킴으로써 피이크전류를 감소시킬 수 있게 된다.

Claims

다수의 제1 및 제2메모리셀과, 감지증폭기, 상기 제1메모리셀에 결합되는 제1비트선쌍, 상기 제1비트선쌍과 상기 감지증폭기에 결합되어 상기 제1비트선쌍을 상기 감지증폭기에 선택적으로 결합시키는 제1스위칭수단, 제2메모리셀에 결합되는 제2비트선쌍, 상기 제2비트선쌍과 상기 감지증폭기에 결합되어 상기 제2비트선쌍을 상기 감지증폭기에 선택적으로 결합시키는 제2스위칭수단 및, 상기 제1 및 제2비트선쌍을 선충전시키는 선충전수단을 포함하고, 상기 제1 및 제2비트선쌍은 그 비트선쌍의 메모리셀중 하나가 선택될 때 상기 제1 및 제2스위칭수단중 하나에 의해 상기 감지증폭기에 결합되고, 상기 하나의 스위칭 수단은 감지증폭기가 하나의 메모리셀로부터 데이터를 감지할 때 하나의 비트선상은 감지증폭기로부터 감결합시킴으로써, 상기 감지증폭기에 선택적으로 결합되는 비트선쌍에서 상기 메모리셀내의 데이터를 효과적으로 감지하도록 구성되어 있는 것을 특징으로 하는 다이내믹램.
제1항에 있어서, 상기 제1 및 제2비트선쌍에 제1 및 제2복원회로가 각각 결합되어 있는 것을 특징으로 하는 다이내믹램.
제2항에 있어서, 상기 제2비트선쌍이 입출력선에 선택적으로 결합되는 것을 특징으로 하는 다이내믹램.
제3항에 있어서, 상기 제1 및 제2복원회로가 분리적으로 활성화되는 것을 특징으로 하는 다이내믹램.
제4항에 있어서, 상기 데이터가 제1메모리셀로부터 감지될 때 제2스위칭수단이 감지증폭기로부터 제2비트선쌍을 감결합시키고, 하나의 메모리셀이 선택된 후에는 제1스위칭수단이 감지증폭기로부터 제1비트선쌍을 감결합시키는 것을 특징으로 하는 다이내믹램.
제4항 또는 제5항에 있어서, 데이터가 제2메모리셀로부터 감지될 때 제1스위칭수단이 감지증폭기로부터 제1비트선쌍을 감결합시키고, 제2메모리셀중 하나가 선택된 후에는 계속해서 제2스위칭수단이 감지증폭기로부터 제2비트선쌍을 감결합시키는 것을 특징으로 하는 다이내믹램.
제6항에 있어서, 상기 선충전수단은 상기 비트선쌍을 서로 결합시켜 비트선상의 전위를 등화시키는 것을 특징으로 하는 다이내믹램.
제3항에 있어서, 상기 감지증폭기는 불균형 캐패시터를 포함하고 있어, 이 불균형 캐패시터에는 상기 비트선쌍중 하나의 전위를 조정하기 위한 신호가 공급되어 워드선이 활성화될 때 발생하는 비트선중 하나의 기생전위변화를 보상하도록 되어 있는 것을 특징으로 하는 다이내믹램.
제3항 또는 제8항에 있어서, 상기 감지증폭기는 제1도전형 트랜지스터로 제조되고, 상기 복원회로는 제2도전형 트랜지스터로 제조되는 것을 특징으로 하는 다이내믹램.
제9항에 있어서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 것을 특징으로 하는 다이내믹램.
제1 및 제2비트선쌍과, 상기 비트선에 결합되는 다수의 메모리셀, 감지증폭기, 상기 제1 및 제2비트선쌍과 감지증폭기에 결합되어 상기 제1 및 제2비트선쌍중의 하나를 상기 감지증폭기에 선택적으로 결합시키는 멀티플랙스수단 및, 상기 비트선쌍에 각각 결합되어 그 제1 및 제2비트선쌍의 전위를 복원시키는 제1 및 제2복원수단을 포함하고, 상기 제1 및 제2복원수단은 상기 제1 및 제2비트선쌍의 전위를 복원시키기 위해 선택적으로 활성화됨으로써 피이크전류를 감소시키도록 구성되어 있는 것을 특징으로 하는 다이내믹램.
제11항에 있어서, 상기 복원수단이 다이내믹램으로서 기록시에는 선택되지 않는 것을 특징으로 하는 다이내믹램.
제11항에 있어서, 상기 감지증폭기는 제1도전형 장치로 만들어지고, 상기 복원수단은 제2도전형 트랜지스터로 만들어지는 것을 특징으로 하는 다이내믹램.
제11항 또는 제13항에 있어서, 상기 비트선쌍을 다이내믹램에서 사용되는 전원공급장치의 1/2에 선충전수단이 갖추어져 있는 것을 특징으로 하는 다이내믹램.
제14항에 있어서, 상기 제1 및 제2복원수단은 제1비트선쌍 및 제2비트선쌍중 하나의 선로를 전원공급전위로 충전되도록 하고, 다른 선로는 접지에 결합되도록 하며, 선충전수단은 상기 선로를 서로 결합시키도록 되어 있는 것을 특징으로 하는 다이내믹램.
제11항에 있어서, 상기 제2비트선쌍이 상보형 입출력선에 선택적으로 결합되는 것을 특징으로 하는 다이내믹램.
제11항에 있어서, 상기 감지증폭기는 감지기간동안 신호를 수신하는 불균형 개패시터쌍을 포함하고 있고, 상기 불균형 캐패시터는 신호가 비트선에 기생결합되는 것을 보상하도록 되어 있는 것을 특징으로 하는 다이내믹램.
제13항에 있어서, 상기 제1도전형은 p형이고, 제2도전형은 n형인 것을 특징으로 하는 다이내믹램.
제1비트선쌍과, 상기 제1비트선쌍에 결합되는 복수의 메모리셀, 상기 제1비트선쌍에 결합됨과 더불어, 감지기간동안 신호를 수신하여 상기 제1비트선쌍에 대한 신호의 기생결합을 보상하는 불균형 캐패시터쌍을 갖춘 감지증폭기, 상기 제1비트선쌍에 결합되어 그 제1비트선쌍의 전위를 복원시키는 복원수단 및, 상기 비트선을 통상의 다이내믹램에 사용되는 전원공급전위의 약 1/2로 선충전시키는 선충전수단을 포함하는 구성으로 되어, 상기 제1비트선쌍의 신호감지를 향상시키도록 되어 있는 것을 특징으로 하는 다이내믹램.
제19항에 있어성, 제2비트선과, 상기 제1 및 제2비트선상과 상기 감지증폭기에 결합되어 상기 제1및 제2비트선쌍중의 하나를 감지증폭기기에 선택적으로 결합시키는 멀티플렉스수단을 포함하고 있는 것을 특징으로 하는 다이내믹램.
제1비트선쌍과, 상기 제1비트선쌍에 결합되는 다수의 메모리셀, 상기 제1비트선쌍에 결합되는 감지증폭기, 상기 비트선에 결합됨과 더불어 한 비트선을 접지선위에 결합시키고 다른 비트선에는 전원공급전위와 거의 동일한 전위를 인가하여 상기 제1비트선쌍의 전위를 복원시키는 복원수단 및, 활성메모리사이클동안 상기 제1비트선쌍을 서로 결합시켜 전원공급전위의 약 1/2로 그 비트선쌍을 선충전시키는 선충전 수단을 포함하는 구성으로 되어 전력소모를 낮추도록 되어 있는 것을 특징으로 하는 다이내믹램.
제21항에 있어서, 상기 감지증폭기는 감지기간동안 신호를 수신하는 2개의불균형 캐패시터쌍을 구비하되, 상기 불균형 캐패시터는 비트선의 기생결합을 보상하기 위해 감지기간동안 단지 하나의 캐패시터만이 신호를 수신하도록 되어 있는 것을 특징으로 하는 다이내믹램.
제21항 또는 제22항에 있어서, 복수의 메모리셀을 갖춘 제2비트선쌍과 이 제1 및 제2비트선쌍과 상기 감지증폭기에 결합되어 그 제1 및 제2비트선쌍을 상기 감지증폭기에 선택적으로 결합시키는 멀티플렉스수단을 구비하고 있는 것을 특징으로 하는 다이내믹램.