JP2001291389A

JP2001291389A - 半導体集積回路

Info

Publication number: JP2001291389A
Application number: JP2000101204A
Authority: JP
Inventors: Yusuke Sugano; 雄介菅野; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2001-10-19
Also published as: US6519195B2; US20030090948A1; US20010048617A1; US20040057311A1; TW536711B; US20050088886A1; KR20010094995A; US6614696B2; US6829186B2

Abstract

(57)【要約】【課題】キャパシタの不要な３トランジスタセルのDR
AMを用いてコストダウンを図る際に、混載された高速の
ロジック回路に見合ってメモリを高速動作させること。【解決手段】増幅機能を有する複数のメモリセルが接
続されて成るデータ対線において、対線内のそれぞれの
データ線プリチャージ電圧を異なる値に設定することに
よって、ダミーセルを不要にすることである。【効果】本発明により、ゲインセルを用いたDRAM回路
において従来必須であったダミーセルが不要となるた
め、面積が小さくなり製造コストが安くなる効果があ
る。また、階層データ線構造とすることで、高速動作が
可能となる効果がある。また、通常の論理素子に整合性
がとれる製造工程を用いてＤＲＡＭ回路が作成できるよ
うになる。

Description

【発明の詳細な説明】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、大容量メモリと論理回路を同一チップに搭
載する技術に関するものである。

【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献の参照は文献番号をもってする
こととする。[文献１]：伊藤清男著「超LSIメモリ」培
風館、1996、頁12〜15。[文献２]：特開昭62−226494号
公報（対応米国特許公報の番号は４８０３６６４）。

【発明が解決しようとする課題】最近、ダイナミック・
ランダムアクセス・メモリ（DRAM）と論理回路(ロジッ
ク回路)を混載するシステム・オン・チップLSIが、マル
チメディア用途で重要となってきている。今後は、DRAM
とスタティック・ランダムアクセス・メモリ（SRAM）と
ロジック回路、さらにはプロセッサ等を一つのチップ上
に混載させることが必要となってきている。このような
システム・オン・チップLSIにおいて、一つのトランジ
スタと一つの特殊で大きな容量のキャパシタで構成され
る現在のDRAMメモリセルでは、キャパシタ形成プロセス
が煩雑なため、論理回路(ロジック)と同一のプロセス工
程でDRAMを作成することが困難である。このため、低価
格化には限界がある。そこでキャパシタを不要とするDR
AMメモリセルが必要となる。この候補として、本願発明
者等は、例えば[文献１]に示されるようないわゆる３ト
ランジスタセルを再評価することを考え始めた。ここで
３トランジスタセルとは、情報電圧をゲートに蓄える蓄
積MOSFETと、上記ゲートに情報電圧を書き込む書込み用
MOSFET、さらに上記ゲート電圧の状態を読み出すための
読出し用MOSFETを備えるものである。このような３トラ
ンジスタセルは、製造プロセスも論理回路とほぼ同一に
できるので作りやすく、低価格にできる可能性がある。
またセル自身に増幅機能があるため、データ線に読み出
される読出し信号電圧は大きく動作が安定である。さら
に低電圧動作に適するのでマルチメディア用途に好適な
低消費電力が実現できるという特徴があることが本願発
明者により見いだされた。更に、３トランジスタセルを
用いたDRAMは、[文献２]に記載されている。このメモリ
は、データ線が対線構成になっているので、高速書込み
・読出しが可能である。しかし、メモリセルの記憶情報
をセンスアンプで弁別・増幅するために、各データ対線
ごとにダミーセルを用いなければならず、その分だけ面
積が増してしまう。また、そこで開示されているダミー
セルにも増幅機能があるので、そのデータ線上に現れる
参照電圧は時間とともに変化してしまう。したがって、
センスアンプの起動タイミングの設定が難しく、場合に
よってはセンスアンプで読出し情報が弁別できなくな
る。なぜなら、センスアンプの起動タイミングの設定が
遅すぎると対線間の差電圧が小さくなり動作が不安定に
なるからである。そこで、本願発明における第１の目的
はダミーセルを用いないメモリを提供することにある。

【課題を解決するための手段】本発明の代表的な例を示
せば以下の通りである。即ち、増幅機能を有するメモリ
セルが接続されて成るデータ対線において、対線内のそ
れぞれのデータ線のプリチャージ電圧を異なる値に設定
することによって、ダミーセルを不要にすることであ
る。また、データ線上に現れる参照電圧を一定の値にす
ることによって動作の安定性を確保する。増幅機能を有
するメモリセルの具体例としては、３個のトランジスタ
を含むいわゆる３トランジスタセルを用いることができ
る。

【発明の実施の形態】＜実施例１＞図１（a）は、本発
明の概念を示したもので、DRAM内の一対のデータ線の構
成と動作タイミングを示している。一対のデータ線（D
L、DLB）には複数のメモリセル（MC1〜MCn）と、センス
アンプ（SA）と、プリチャージ回路が接続されている。
メモリセルは、後述するようにゲインセルである。ここ
でゲインセルとは、例えば後述するようなN型MOSFETを
用いる例では、あらかじめ高電位VDDにプリチャージさ
れたデータ線を、メモリセルの記憶情報に応じて選択的
に完全に０Vまで放電することができるメモリセルのこ
とである。もちろんP型MOSFETを用いてもよく、その場
合は、あらかじめ0Vにプリチャージされたデータ線を、
選択的にVDDレベルへ完全に充電することのできるメモ
リセルのことである。データ線は、メモリセルのデータ
を読出すために利用するデータ線DLと、差動増幅時の参
照に用いるデータ線DLBからなる。また、DLBはメモリセ
ルへの記憶データの書込み用・再書込み用にも利用す
る。本発明の特長は、上記対線のそれぞれのプリチャー
ジ電圧を異なる値に設定することにある。すなわちDLの
プリチャージ電圧は、例えばN型のゲインセルを用いる
場合にはVDDとし、DLBのプリチャージ電圧はそれよりも
低い値、例えばVDD/2とする。ここでセンスアンプは、
例えば図２に示すようなラッチ型のCMOSセンスアンプで
あり、データ対線間に現れた情報に対応した差動電圧を
高速にVDDまで増幅する。センスアンプは、図２（a）で
は端子SANとSAPに、同図（b）では端子SPEとSNEにそれ
ぞれ０V、VDDの電圧を印加することで起動する。以下本
発明の基本動作を、N型ゲインセルの場合について図１
（b）及び（c）を用いて説明する。メモリセルから記憶
情報を読み出すためには、まずプリチャージ回路によっ
てDL、DLBをそれぞれVDD、VDD/2にプリチャージした後
に、プリチャージ信号PCをロウレベルにし、その後一本
のワード線を選択的に読出しレベルにする（図中WLR o
n）。これによりデータ線DLの電位は、メモリセルの記
憶情報にしたがって、プリチャージレベルを保つか、0V
に放電するかが決まる。図１（b）は、そのメモリセル
がデータ線DLを放電するような記憶情報を保持している
場合の波形図である。データ線DLの電圧がVDD/2よりΔ
（センスアンプの感度）だけ小さくなる時間（T1）の
後、センスアンプSAを起動し増幅を開始する（図中SA o
n）。これによりDLは0VへDLBはVDDへそれぞれ高速に増
幅される。このΔはセンスアンプのオフセット電圧など
できまり、ほぼ100mVである。一方、図１（c）は選択さ
れたメモリセルがデータ線DLをプリチャージレベルに保
つような記憶情報を保持している場合の波形図である。
時間T1の後にセンスアンプを活性化すれば、DLはVDD
に、DLBは0Vにそれぞれ高速に増幅される。つまり、ワ
ード線WLを活性化した後、時間T1後にセンスアンプを起
動することで、メモリセルの記憶情報を正確に弁別し読
出すことができる。なお、図では対線間のプリチャージ
電圧の差はVDD/2であるが、この差はΔ以上であればよ
い。対線間のプリチャージ電圧の差をΔとするとT1が短
くなるのでより高速に増幅できる。さらに、データ線DL
Bのプリチャージ電圧をVDD/2ではなくΔに設定すれば、
2値情報に対する対線間の読出し電圧差は等しくなる。
この条件はデータ線DL及びDLBのプリチャージ電圧の最
小値を与え、データ線DLのプリチャージ電圧は2Δ（お
よそ200mV）まで下げられる。しかし、データ線DLBのプ
リチャージ電圧をVDD/2とする利点は、回路設計が容易
化し、かつ、プリチャージ電圧レベルを高精度で制御で
きるからである。したがってデータ対線（DLBとDL）の
プリチャージ電圧は、速度要求と回路設計の難しさの兼
ね合いなどで決めればよい。なお、上述したプリチャー
ジ電圧の条件から、動作電圧VDDの最小値は原理的には2
Δまで下げることが許される。これはセンスアンプを必
ずしも必要としない例である。したがって動作速度の要
求が満たされれば、動作電圧を2Δとし、センスアンプ
を設けずに構成することができる。メモリセルへの書込
みはワード線を選択的に書き込みレベル（たとえばVDH
のような高電圧）にすることで行える（図中WLW on）。
例えば図１（b）、（c）のように、書込みデータが、メ
モリセルの記憶電圧と異なる場合には、データ線DL及び
DLBに逆極性の差動電圧を与えてメモリセルへ書込めば
よい。また、再書込み動作には、後述するように読出し
たデータを増幅しその増幅電圧を再書込みすればよい。
以上述べたように、本発明では、データ線DLBのプリチ
ャージレベルを増幅時の参照電圧とすることができる。
したがって、ダミーセルを用いる必要がないので、従来
のようなダミーセルによる面積増加はなく、またその参
照電圧は時間的に一定なのでセンス動作を安定に行える
効果がある。図３ならびに図４は、本発明に適用される
ゲインセルの例で、N型MOSFETで構成された３トランジ
スタメモリセルである。ここでQSとQWならびにQRは、そ
れぞれ蓄積用、書込み用、読出し用トランジスタであ
る。このメモリセルは、QSのゲートに2値情報に対応し
たVDDあるいは0Vのデータを書込み、その後、QWを非導
通とすることによって、情報を保持する。図３のメモリ
セルは、書込み用と読出し用のトランジスタに同一のワ
ード線が接続されている。このメモリセルは、面積は小
さいが、ワード線駆動電圧として3値レベルを必要とす
る。すなわち、メモリセルが選択されない時（行非選択
時）には、ワード線の電圧は通常０VのVSSに固定され、
読出し時には中間電圧VDLが印加され、書込みあるいは
再書込み時には十分高い電圧VDHが印加される。このよ
うに読出し時にワード線電圧を中間レベルに設定する理
由は、書込みトランジスタQWを非導通にしたまま、読出
しトランジスタQRを導通させるためである。さもない
と、QSのゲートに保持している情報電荷が、読出し動作
によってデータ線DLBに漏洩してしまう。ワード線電圧
を上記のような3値で制御するためには、QRとQWの閾値
電圧を各々適切に設定する必要がある。まず、読出し時
にQWが導通しにくく、かつQSが導通となる記憶情報を保
持している場合にQRでデータ線DLを高速に放電するに
は、QWの閾値電圧（Vtw）はできるだけ高く、かつ、QR
の閾値電圧（Vtr）はできるだけ低いことが望ましい。
したがって、通常、同一ワード線につながるこれら２個
のトランジスタの閾値電圧は異なる値に設定する方が好
都合である。しかしVtwがあまり大きすぎると、QSのゲ
ートにVDDを書込むためには、VDH≧VDD＋Vtwの条件が必
要であるから、いわゆるMOSFETの耐圧不良を起こす。し
たがってVtwのとりうる最大値には限界がある。一方、V
trが小さくなりすぎると、データ線DLに接続されている
多数の行非選択メモリセルがいわゆるサブスレショルド
・リーク電流によって弱く導通するようになり、選択さ
れたセルの正常な読出しを妨げる。したがってＶｔｒの
とりうる最小値にも限界がある。通常、ワード線電圧０
Ｖで行非選択とする場合にQRを非導通にするには、その
QRの閾値電圧Vtrは0.5V以上必要である。このようにVtr
を高くしてしまうと、中間レベルの読出し電圧では、読
出し動作が著しく低下してしまう。この問題を解決する
一方法は、ワード線の行非選択レベル（VSS）を従来の0
Vから負電圧に設定することである。例えば、Vtrを0Vに
しても行非選択時にQRが非導通になるためにはVSSを−
0.5V以上に深くバイアスすれば良い。このときQRの駆動
速度を決定する実効ゲート電圧はVDL−Vtrであるから、
その値はVSSが０VでVtr=0.5Vの場合に比べて0.5Vだけ増
加することになり、高速な読出しが可能となる。さら
に、データ線をより高速に増幅するには、データ線の寄
生容量を低減することである。これには後述する階層デ
ータ線が有効である。なお、QSの閾値電圧Vtsは、VDDの
ゲート電圧でQSは強く導通し、０Vのゲート電圧でQSは
非導通になるか、あるいはきわめて弱く導通する条件の
もと決められるが、通常Vtr≧0Vである。なお、本メモ
リセルの動作例の詳細は後述する。図４のメモリセル
は、読出し用と書込み用のトランジスタのゲートにはそ
れぞれ読出し用ワード線と書込み用ワード線が接続され
ている。読出し用ワード線へ読出し電圧（VDH）を印加
してメモリセルの記憶情報を読出し、書込み用ワード線
に書込み電圧（VDH）を印加してメモリセルへの記憶情
報の書込み・再書込みをする。なお、読出し電圧は、読
出し速度が十分であれば、VDDでもよい。このメモリセ
ルは図３のメモリセルに比べて面積は大きくなるが、ワ
ード線の電圧は前述したように3値で制御する必要が無
い。したがって読出し電圧を中間レベルに設定すること
に伴う低速動作の問題はなく、その上、駆動回路の設計
は容易になる。また、QR、QWの閾値電圧も原理的には同
じとすることができるので、複数のMOSFETを製造するた
めのプロセスコストを低下させる効果もある。さらに、
低い動作電圧VDDでも高速動作をさせるためには、前述
したようにVtrを低くくし、非選択レベルを負の電圧に
することが効果的である。また前述のように、データ線
寄生容量を小さくすることも有効である。＜実施例２＞図５には、前述した実施例を具体的に適用
したメモリ回路の一実施例が示されている。同図の各素
子及び回路ブロックは、公知の半導体集積回路の製造技
術によって、それが搭載される単結晶シリコンのような
１個の半導体基板（LSI）上において形成される。この
実施例では、各データ線は、メモリセルとの間でデータ
の授受を行うローカルデータ対線DL（DL1〜DLk），DLB
（DLB1〜DLBk）と、グローバルデータ対線GDL（GDL1〜G
DLk）、GDLB（GDLB1〜GDLBk）の階層構造からなり、縦
方向に並行に延在されている。一対のグローバルデータ
線には、複数のブロックBLK（BLK11〜BLKmk）が接続さ
れている。各ブロックは、複数の図３（a）に示すメモ
リセルMC（MC11〜MCn1など）が接続された一対のローカ
ルデータ線と、グローバルデータ線とローカルデータ線
を接続するためのスイッチ用MOSFET（QRT、QWT）から成
っている。これらのスイッチ用MOSFETは、周辺回路(PER
I)で発生されたブロック選択信号RWC(RWC1〜RWCm)によ
って制御される。前記ある一対のグローバルデータ対線
は、DRAMコア(DRAMC)の外部入力アドレス（YADR）をYデ
コーダ（YDEC）でデコードした後、対応するYドライバ
（YDRV）で対応するスイッチ QY1及びQY2等を駆動する
ことによって、相補の共通データ対線（IOとIOB）に接
続される。なお、前記各グローバルデータ対線には、特
に制限されないが、図２（a）に示すようなP型MOSFET Q
1及びQ2及びN型MOSFET Q3とQ4からなる周知のCMOSラッ
チ型差動アンプSAが設けられる。このセンスアンプSA
は、共通ソースSANとSAPとに、それぞれ接地電位VSSと
電源電圧VDDとが与えられることによって活性化され
る。また、たとえば、図３（b）に示した差動型センス
アンプは、図２（a）のラッチ型差動アンプの高圧電源V
DD側にP型MOSFETを、接地側にN型MOSFETを接続してあ
り、制御信号SPE、SNEで増幅動作をスイッチ制御する。
このセンスアンプは、スイッチ分の面積が増大してしま
うが、このスイッチで電源と接続するため、駆動力が大
きい特徴がある。以後本実施例は、図２（a）のセンス
アンプを用いた場合にて説明する。本発明は、上述した
ようにデータ線を階層構造にすることで、センスアンプ
が直接駆動するデータ対線の容量を小さくできるため高
速増幅動作が可能となる特長がある。なぜなら、MOSFET
の拡散層容量は配線層のメタルの寄生容量に比べて大き
いので、寄生容量を少なくするためには、同一配線に接
続されるMOSFETの数を少なくすることが効果的であるか
らである。また差動アンプを用いる理由は、メモリセル
への書込み時にQR、QSで生じる貫通電流を防ぐためであ
る。例えばブロックBLK11に着目し、その中のノードN1
にVDDを書込む場合、QSはオン状態となる。このときQ
R、及びQWもオンしているので、DL1はVSSへの経路がで
きる。そのため、DL1が0Vでない限り貫通電流がQRとQS
にて発生してしまうのである。これは例えばノードN1が
記憶している０情報を1情報に反転する動作時（いわゆ
る反転書込み）に問題となる。このときDL1はプリチャ
ージレベルとなっており、差動で書込まないとQR、QSに
貫通電流が流れてしまう。前記ローカルデータ線DL及び
DLBには、プリチャージ信号PCにより制御されるプリチ
ャージ用MOSFET QP1とQP2が設けられる。プリチャージ
期間には、上記DLとDLBは、それぞれ電源電圧VDD（例え
ば１V）とその半分の電圧VDD/2（例えば0.5V）にプリチ
ャージされる。また、上記各グローバルデータ対線GDL
とGDLBは、プリチャージ信号PCにより制御されるプリチ
ャージ用MOSFET QP3とQP4によって、プリチャージ期間
にVDD/2レベルにプリチャージされる。メモリアレイ
は、前記複数対のデータ対線と、それと直交する複数の
ワード線（WL1〜WLmnなど）とで構成される。同図にお
いては４本のワード線WL1、WLn、WLmn-n+1、WLmnを代表
して例示している。外部入力Xアドレス(XADR)をXデコー
ダ（XDEC）でデコードすることによって、これらのワー
ド線の一本がXドライバ（XDRV）（ワードドライバとも
呼ぶ）で選択的に駆動される。この図ではXアドレスとY
アドレスが非多重化して入力されている例を示している
が、アドレスをアドレス・マルチプレックス方式で多重
化して、アドレス端子数を半減することもできる。メモ
リセルはワード線とローカルデータ線DL及びDLBの交点
に設けられ、そのワード線が選択された場合に、そのゲ
ートの情報電圧によりオン状態またはオフ状態にされる
蓄積MOSFET QSと、QSにより保持されていた情報を読出
してローカルデータ線DLに伝える読出し用MOSFET QR
と、ローカルデータ線DLBに与えられた書込みデータを
上記QSのゲートに伝える書込み用MOSFET QWの3個で構成
される。本実施例では上記QWとQRのゲートは、それぞれ
同一のワード線に接続される。上記蓄積MOSFET QSのソ
ース−ドレイン経路は、上記読出し用MOSFET QRと接地
電位VSS（0V）に接続される。DRAMコア外部とのデータ
入出力は以下の通りである。リードスイッチRSWをオン
にして、メモリセルの読出しによってIO及びIOBに伝達
されている記憶情報をメインアンプと、データアウトプ
ットバッファDOBを経てデータアウトプット端子DOに出
力する。一方、書込み時には、データインプット端子DI
からデータインプットバッファDIBへ入力されたデータ
を、ライトスイッチWSWをオンにすることによってIO及
びIOBに差動電圧で伝達し、後述する書込み動作により
メモリセルへ書込む。電源発生回路(VGC)は、外部から
入力されたVDD電圧をレギュレータ等で降圧してVDL電源
とする機能、VDLもしくはVDDをチャージポンプ回路等で
昇圧してVDH電源を生成する機能を有し、これらのVDLと
VDHは後述するワード線の読出しレベル及び書込みレベ
ルに用いられる。なお、VDL電源をVDD電圧より高くする
必要がある場合には、外部から入力されたVDD電圧をそ
のまま昇圧するか、一度降圧した後に昇圧して用いれば
よい。この実施例は、後述するように、増幅機能を有す
るメモリセルと、異なるプリチャージ電圧に設定された
ローカルデータ対線を組みあわせることによって、ダミ
ーセルを用いずに差動センスアンプの参照電圧レベルを
発生させることに特長がある。図６は、前記実施例のメ
モリセルの書き込み動作波形図である。ここではブロッ
クBLK11を例に説明する。プリチャージ信号PCが高電圧V
DH（VDH≧VDD＋Vtw（但し、VtwはQWの閾値電圧））レベ
ルになると、上記ローカルデータ線DL及びDLBはそれぞ
れ電源電圧VDDならびにVDD/2にプリチャージされる。同
様に、グローバルデータ対線（GDL及びGDLB）と、セン
スアンプSAの共通ソース（SANとSAP）、ならびに共通IO
線（IO、IOB）は、VDD/2にプリチャージされる。プリチ
ャージ信号PCが０Vになると、上記プリチャージ用のMOS
FETはオフ状態となるので、上記対線はフローティング
となり前記プリチャージ電圧を保持しつづける。この状
態でメモリセルへの書込み・読出し等が行われる。以
下、ワード線WL1と列線YS1が選択された場合のメモリセ
ルの書込み・読出し・リフレッシュ動作を説明する。（1）書込み動作メモリセルMC1の記憶ノード（N1）に２値情報1あるいは
0に対応した高電圧VDDあるいは低電圧VSSを書き込むた
めには、ワード線WL1に十分に昇圧した高電圧VDHを印加
する必要がある。このVDHは書込み用MOSFET QWの閾値を
Vtw（例えば0.5V）とすると、VDH≧VDD＋Vtwなる関係を
満たす必要がある（この場合例えばVDH=2.5V）。この条
件下でブロック選択信号（RWC）の一本（RWC1）が選択
されると、データインプット端子DIより入力された書込
みデータに対応した差動電圧が、グローバルデータ線か
ら対応するローカルデータ線を経由してQSのゲートに与
えられて、MC11への書込みがなされる。しかし、ここで
注意を要することは、ワード線WL1に上記VDHを印加する
と、同じワード線上にある、列選択信号で選択されない
列非選択メモリセルの記憶情報が破壊されてしまうこと
である。すなわち、それぞれの列非選択メモリセル内の
記憶ノードに、対応するローカルデータ線DLB1のプリチ
ャージ電圧VDD/2が印加されてしまうからである。この
ような情報破壊を防ぐために、あらかじめ選択ワード線
上のすべてのメモリセルを一旦読出し、それぞれのセン
スアンプで増幅し、その増幅電圧をそれぞれのメモリセ
ルに再書込みする。ただし、選択したメモリセルMC11に
は、増幅電圧を上記共通データ線IOBからの入力データ
電圧で置き換えて書込めばよい。したがって、書込み動
作に先行して読出し動作が必須である。そこで以下にこ
の場合の読出し動作を説明する。なお、前述したよう
に、図３のメモリセルのワード線電圧には、読出し時に
はVDL、書込み時にはVDH、行非選択時にはVSSと３値レ
ベルの電圧が必要である。まずメモリセルMC11に高電圧
VDDが記憶されている場合の読出しについて説明する。
読出し動作は、ワード線に中間レベルVDLのパルスを印
加することで開始されるが、その振幅VDLはQRをオンす
るが、QWをオフとするように設定されなくてはならな
い。そのためには以下の条件を満たさなくてはならな
い。メモリセルはQSのゲートにVDDあるいは０Vの2値情
報を記憶し、その記憶情報はワード線へ読出しパルスを
印加したときにQSがオンか、オフかで弁別されるものと
する。VDLの読出しパルスを印加してQRを導通させるた
めには、QRの閾値電圧をVtrとすると、以下の関係式を
満たす必要がある。 VDL ＞ Vtr ……（1）このときQSのゲートの記憶情報が、QWに読出しパルスが
印加されても破壊されないためには、以下の条件が必要
である。すなわちQSのゲート電圧がVDDの場合には、QS
のゲートに蓄えられていた電荷がQWを通してローカルデ
ータ線DLB1に消失してしまわぬように、QWが非導通にな
る条件を求めればよい。VDD/2にプリチャージされてい
るデータ線がQWのソースになるから、この条件はQWの閾
値電圧をVtwとすると、以下の通りである。 VDL ＜ VDD/2 + Vtw ……（2）一方、QSのゲート電圧が0Vの場合には、QWが導通してQS
のゲートが充電されて0Vから昇圧しても、その昇圧電圧
がQSの閾値電圧Vtsよりも低ければQSは非導通のままで
ある。この条件は、以下の通りである。 VDL ＜ Vts ＋ Vtw ……（３）ここで、QSのゲートに蓄えられている電荷を長時間（例
えば2ms〜64ms）の間ローカルデータ線へ消失させない
ためには、閾値電圧Vtwは高くしたい。一方、高速読出
しのためにはVtsとVtrはできるだけ低くしたい。したが
って、3者の閾値電圧は、上述した式を満足する範囲で
自由に選べる。ただし、VtrはVtsほどには低くできな
い。不安定動作の原因となるからである。なぜなら、同
じローカルデータ線に多数接続されている他の非選択メ
モリセル内のトランジスタQRにリーク電流（いわゆるサ
ブスレッショルド電流）が流れて、ローカルデータ線の
プリチャージ電圧が低下してしまうためである。例え
ば、VDD=1V、Vtw=1V、Vts=0V、Vtr=0.5Vなどとすると、
QWによって記憶情報が破壊されないVDLの範囲は、式
（1）〜（3）より以下の通りとなる。 1.5V＞ VDL ＞ 0.5V このようにVDLを設定すれば、VDDとVDD/2にプリチャー
ジされていたDL1及びDLB1は次のように変化する。QSの
ゲート（記憶ノードN1）がVDDならDL1は0Vに放電し（図
６においてN1で表示）、QWTがオフなのでDLB1はプリチ
ャージレベルVDD/2のままに維持される。一方、QSのゲ
ート(記憶ノードN1) の電位が0Vである場合は、QSがオ
フなので、DL1はプリチャージレベルを保持し（図６に
おいてN1'で表記）、DLB1はQWTがオフなので、プリチャ
ージレベルVDD/2のままに維持される。なお、実施例1で
も述べたが、高速読出しのためにはワード線の行非選択
レベルを負の電圧に設定し、Vtrを０Vのような低い値に
設定すると効果的である。さて記憶情報がローカルデー
タ線DL1に読み出された後に、制御信号RWC1をハイレベ
ルにしてQRTとQWTをオンすると、DL1とGDL1、あるいはD
LB1とGDLB1とがそれぞれ接続される。このときDLB1とGD
LB1は同じ電位レベル（プリチャージレベル）にあるた
め、電位変化はない。しかしGDL1には以下のように寄生
容量に応じた電荷配分により読出し信号（vs）が現れ
る。ローカルデータ線DL1が放電されて0Vにある場合に
は、グローバルデータ線GDL1のレベルはVDD/2に対してv
sだけ低下し、DL1も同じ値VDD/2−vsレベルとなる。一
方、読出し用データ線DL1がプリチャージレベルVDDのま
まの場合には、GDL1はそのプリチャージ電圧VDD/2に対
して微小電圧だけ上昇（+vs）し、DL1も同じ値VDD/2＋v
sレベルとなる。この状況は図６のDL1、DLB1、GDL1、GD
LB1の波形図において点線で記述し、ダッシュ付記号DL
1'、DLB1'、GDL1'、GDLB1'で示した。このように、グロ
ーバルデータ線GDL1にはメモリセルの記憶ノードに保持
された２値情報(1あるいは0)に応じて、VDD/2に対して
−vsあるいは＋vsの微小な読出し信号が現れる。したが
って他方のグローバルデータ線GDLB1のプリチャージ電
圧VDD/2を基準にして、センスアンプにて弁別・増幅が
できる。ここでは、図２（a）に示したようなセンスア
ンプを用いた場合で説明する。この増幅は、共通ソース
線SAPをVDDのような高電圧に、共通ソース線SANをVSSの
ような低電圧にすることによって行われる。その結果、
グローバルデータ線GDLはロウレベル（VSS）に、GDL1と
相補を成す他方のグローバルデータ線GDLB1はハイレベ
ル（VDH）になる。このように、本発明では、メモリ記
憶情報の増幅に際して、従来必須であったダミーセルが
不用となる特長がある。なお、制御信号RWC1はプリチャ
ージ信号PCがロウレベルになると同時にハイレベルにし
てもよい。その場合は、制御すべきタイミングが少なく
なるので、設計が容易になる効果がある。センスアンプ
で増幅された後、メモリセルに書込むために共通データ
対線（IO、IOB）に印加されたVDDとVSSの差動電圧は、
列選択線YS1を選択的にハイレベルにすることでグロー
バルデータ対線（GDL1、GDLB1）とローカルデータ対線
（DL1、DLB1）に送られる。（図中点線で示したDL1'の
動きは、蓄積MOSFET QSのゲートに0Vが記憶されている
場合である。）その後ワード線レベルは書込みレベルVD
Hにされる。これにより、書込みデータ線DLB1の電圧が
メモリセルMC11内の QSのゲートに伝えられて書込みが
完了する。同じワード線上の他の列非選択メモリセルに
は、増幅された記憶電圧が再書込みされる。上記のよう
に列選択されたメモリセルへの書込み動作、列非選択メ
モリセルへの再書込み動作が終了すると、ワード線WL1
ならびにYS1はロウレベルにされ、上記QY1及びQY2はオ
フ状態になる。さらに、プリチャージ信号PCをハイレベ
ル（VDH）にすることで、各ローカルデータ対線とグロ
ーバルデータ対線はプリチャージされ、次のメモリアク
セスに備えることができる。（2）読出し動作図７は読出し動作を示す波形図を記した。読出し動作で
は前記のような書込み動作において、行及び列選択され
たメモリセルの読出し信号をセンスアンプSAにより増幅
し、共通データ対線に出力し、データアウトプット端子
DOより外部に取り出せばよい。ワード線の行選択レベル
を高電圧VDHにすれば、列選択セル及び列非選択セルの
すべてに対して、読出し情報に対応した電圧が再書込み
される。（3）リフレッシュ動作リフレッシュ動作は、
前記図７において列選択線YSを非選択にしたまま、ワー
ド線上の全てのメモリセルに対する読出し・再書込み動
作を、すべてのワード線に対して行えばよい。図８は、
本発明のメモリセル関連のレイアウト図である。この図
には、図５に示したメモリセルが４個と、QRTと、QWTと
が示されている。ポリシリコン層(POLY)等で作られるワ
ード線WL1の一部がメモリセルMC11のQRとQWのゲートを
形成し、同じ層のポリシリコン層がQSのゲート（GQS）
を形成する。ローカルデータ線（DL1とDLB1など）は同
じ層（M2）のメタルで形成され、グローバルデータ対線
（GDL1とGDL1B）は他の層（M3）のメタルで形成され
る。図中に示したコンタクトLCTは、拡散層とゲートを
直接接続する。また、QSのソースにはVSSが印加される
が、これはメタル1層（M1）でレイアウトされ、小型化
のために隣接するメモリセルと共有する。このため2つ
のメモリセルは鏡像関係にレイアウトされる。両対線の
接続は、ポリシリコン等の配線の一部をゲートとするMO
SFET（QRT、ＱＷＴ）にて行われる。各層間の関係を明
らかにするため、図８のａ−ａ’断面及びb-b'断面を図
９(a)及び(b)に示した。図９(a)はa-a'断面であり、ロ
ーカルデータ線DL1とグローバルデータ線GDL1を通る断
面を示している。図９(b)はb-b'断面でありローカルデ
ータ線DLB1とグローバルデータ線GDLB1を通る断面を示
した。この図では、2個のコンタクトLCTが記されてい
る。さらにa-a'断面b-b'断面と直角の方向の断面c-c'及
びd-d'断面を図１０(a)及び(d)に示した。(b)には2個の
コンタクトLCTが記されている。＜実施例３＞上記第２の実施例は、読出し転送用MOSFET
QRT と書きこみ転送用MOSFET QWTの制御を一つの信号R
WCで制御するため、タイミングマージンに余裕があり、
またセンスアンプからみたデータ対線の電気的平衡度も
良好なので、その分だけ高速安定動作が可能である。し
かし、ブロックBLKごとにVSSとVDD/2の電源線を配線す
る必要があるため、場合によっては面積が増加する懸念
がある。図11は、ローカルデータ線DL及びDLBのプリチ
ャージ用電源をVDDのみとし、読出しブロックの選択用M
OSFET QRTの制御には読出し信号RCを使用し、書込みブ
ロックの選択用MOSFET QWTの制御には書込み制御信号WC
を使用するという具合に、制御信号を読出しと書込みで
独立化したことである。本実施例は、第２の実施例と比
較して、RC、WCの制御を独立化することによって、動作
速度が遅くなる可能性があるが、メモリアレー内に配線
するブロックごとのプリチャージ用の電源配線を半数と
することができるため、面積を小さくできる効果があ
る。図12は、図11に示した実施例の動作波形図である。
ここでは図11中のブロックBLK1のメモリセルMC1が選択
された場合を代表して説明する。書込みは図６とほぼ同
様であるが、グローバルデータ対線とローカルデータ対
線の接続方法が異なる。図６において書込み転送用MOSF
ET QWT と読出し転送用MOSFET QRT は同じ制御信号RWC
を用いて同時にオン・オフ制御されていたが、本実施例
ではローカルデータ線DLの電位がVSS（記憶ノードN1の
電位がVDDの場合）か、あるいはプリチャージレベルVDD
（記憶ノードN1の電位が０Vの場合）になった後に、QRT
のみ制御信号RC1を用いてDLとGDLを接続する。その結
果、DLとGDLは図６で説明したように、記憶ノードN1がV
DDの場合にはVDD/2−vsのレベルに、記憶ノードN1が0V
の場合にはVDD/2＋vsレベルになる。グローバルデータ
線GDLの電位がこのように確定した後に、センスアンプ
を活性化するとグローバルデータ対線の電位は増幅され
る。センスアンプにて増幅された後に、図６で説明した
ように、外部から書込みデータが伝達されると、制御信
号WC1をVDHレベルにすることでQWTがオンし、ローカル
データ線DLBに書込みデータが伝達される。ローカルデ
ータ線DLBに書込みデータが伝達された後に、ワード線
の電位を書込み電位VDHにすることで、メモリセルの記
憶ノードN1に書込みデータが書込まれる。読出し時には
QRTとQWTを同時にオンにすることはできない。なぜな
ら、ローカルデータ線DLBのプリチャージレベルはVDDで
あるため、読出し時にQWTをオンすると、VDD/2にプリチ
ャージされているグローバルデータ線GDLBに正の微小信
号が伝達されてしまい、正確な参照電位が得られなくな
ってしまうからである。特に記憶ノードN1がVDDの場合
にはグローバルデータ線GDLに出現する上述した正の微
小信号+vsとの大小関係で、正確な増幅動作ができなく
なってしまう恐れがある。読出し動作では、選択された
メモリセルの読出し信号をセンスアンプSAにより増幅
し、共通データ対線に出力し、データアウトプット端子
DOから外部に取り出せばよい。ワード線の選択レベルを
高電圧VDHにすれば、列選択セル及び列非選択セルのす
べてに対して、読出し情報に対応した電圧が再書込みさ
れる。リフレッシュ動作は、列選択線YSを非選択にした
まま、ワード線上のすべてのメモリセルに対する読出し
・再書込み動作を、すべてのワード線に対して行えばよ
い。＜実施例４＞これまで述べた実施例は、センスアンプに
て増幅する際に、グローバルデータ対線に接続されるロ
ーカルデータ対線が選択ブロックのみとなるものであ
る。このような構成は、グローバルデータ対線に接続さ
れるMOSFETの数を少なくできるため、負荷容量が少なく
高速な増幅動作が可能である。一般に、メタル配線の寄
生容量は、多数のMOSFETが接続されることで生じる寄生
容量に比べて小さいからである。しかし、高速増幅動作
よりも配線数を節約することが望まれる場合もある。以
下で配線数の少ないメモリアレイの実施例について述べ
る。図13は、本発明に係る他のメモリ回路の実施例であ
る。この実施例の特長は、書込み用ローカルデータ線
（DLB）をグローバルデータ線GDLBと共通化して配線数
を削減し、実施例２で必要であったQWTを不用としたこ
とである。したがって、図５のQWはグローバルデータ線
GDLBに直接接続されている。このため、後述するよう
に、メモリアレイ上にデータ線以外の信号線が、配線層
を付加せずに設置することが可能となり、限られた配線
層を有効に利用できる効果がある。図14は、上記図13に
示したメモリ回路の書込み動作の波形図である。図６で
の説明と同様に、プリチャージ信号PCをロウレベルした
後にメモリの読出し・書込みが行われる。この実施例に
おいても書込み動作に先行して読出し動作が行なわれ
る。図６と唯一異なるのは、DLBが無いことである。前
述したようにメモリセルMC1の記憶情報は、グローバル
データ線GDL1に極性の異なる信号として読み出され、そ
の情報は対をなす他方のグローバルデータ線GDLB1の電
圧（VDD/2）を基準にしてセンスアンプで増幅・弁別さ
れる。その後に、前述したように、上述した増幅電圧を
外部からの書込みデータの電圧で置き換えてメモリセル
MC1に書込む。このときは、他のメモリセルには、もと
の記憶電圧が再書込みされる。読出しならびにリフレッ
シュ動作も前述したように行われる。図15は、本発明の
メモリセル周辺のレイアウト図である。この図には図13
に示した４個のメモリセルと、QRTと、QWTとが示されて
いる。メモリセルMC1はポリシリコン層等で作られるワ
ード線WL1の一部がQRとQWのゲートを形成し、同じ層の
ポリシリコン層がQSのゲートを形成する。ローカルデー
タ線DL及びグローバルデータ線GDLBは同じ層（M2）のメ
タルで配線され、グローバルデータ線GDL及び列選択線
のような信号線(SIG1、SIG2等)は他の層（M3）のメタル
で形成される。図中に示したコンタクトLCTは、拡散層
とゲートを直接接続する。また、QSのソースには電源VS
Sが印加されるが、これはメタル1層でレイアウトされ、
小型化のために隣接するメモリセルと共有する。このた
め2つのメモリセルは鏡像関係にレイアウトされる。DL
とGDLの接続は、ポリシリコン等の配線の一部をゲート
とするMOSFET QRTにて行われる。各層間の関係を明らか
にするため、図15のe-e'断面及びf-f'断面を図16(a)及
び(b)に示した。図16(a)はe-e'断面であり、読出しデー
タ線DL1とグローバルデータ線GDL1を通る断面を示して
いる。図16(b)はｆ−ｆ’断面でありグローバルデータ
線ＧＤＬＢ１と信号線を通る断面を示した。この図で
は、2個のコンタクトLCTが記されている。さらにe-e'断
面とf-f'断面と直角の方向の断面g-g'及びh-h'断面を図
17(a)及び(b)に示した。(b)には2個のコンタクトLCTが
記されている。＜実施例５＞図18は、アレイ内のプリチャージ用の電源
配線数を削減し、更なる省面積化を図る実施例であり、
（a）はセンスアンプとして、例えば図２（b）を用いる
場合であり、図18（b）はセンスアンプとして、例えば
図２（a）を用いる場合である。この実施例は、図5でブ
ロックBLKごとに必要としていたローカルデータ対線の
プリチャージ用の電源配線を廃し、プリチャージ電源を
グローバルデータ対線と共通化していることを特徴とす
る。図18（a）及び（b）ではブロックBLKが4つの例を示
したが、本発明はブロック数を4つに限定すること無く
実施できる。ここではまず図18(a)を説明する。同図に
おいてグローバルデータ線GDLとローカルデータ線DL（D
L1〜DL4）はプリチャージ期間に電源電圧VDDにプリチャ
ージされ、グローバルデータ線GDLBとローカルデータ線
DLB（DLB1〜DLB4）はプリチャージ期間にハーフプリチ
ャージレベルVDD/2にプリチャージされる。このために
は、プリチャージ期間にすべての制御信号RWC（RWC1〜R
WC4）をハイレベル（オン）にすることが必要である。
プリチャージ期間には貫通電流をなくすために、センス
アンプ起動信号SPEはハイレベルに、SNEはロウレベルに
される。ここで問題とするプリチャージ期間の貫通電流
は、GDL及びGDLBのプリチャージ電圧がそれぞれVDDとVD
D/2と等しくないため生じてしまう。例えば図２（a）の
センスアンプを用いると、トランジスタQ4がプリチャー
ジ期間に半オンとなってしまうため、GDLから共通ソー
ス線SANへ電流が流れてしまう。ここで図19をもちい
て、図18（a）実施例の書込み動作を説明する。本実施
例も書込み動作に先行して読出し動作が行われる。ここ
ではブロックBLK1のメモリセルMC11を例に読出し動作を
説明する。この図では各メモリセルへ接続されるワード
線は省略してある。データ線のプリチャージは、プリチ
ャージ信号(PC)がハイレベルの時に行われる。このと
き、グローバルデータ対線GDL、GDLBはそれぞれVDD、VD
D/2にプリチャージされる。同時にローカルデータ対線D
L1とDLB1をプリチャージするために、制御信号RWC1をハ
イレベルにしてローカルデータ対線をグローバルデータ
対線に接続する。その結果、ローカルデータ対線DL1及
びDLB1はそれぞれVDD、VDD/2にプリチャージされる。読
出し動作に入るためには、プリチャージを停止する必要
があり、これはPCをローレベルにすることで行う。PCが
ローレベルにあるとき、ワード線の電位を読出しレベル
VDLとすることで、行選択されたメモリセルからの読出
しが開始される。このとき、非選択ブロックの制御信号
RWC2〜4は図19にてRWC'で記したように、ロウレベルに
することが望ましい。このようにすることで、グローバ
ルデータ対線への負荷容量を小さくすることができる。
なぜなら、非選択ブロックのメモリセルトランジスタが
グローバルデータ対線と電気的に非接続となるため、こ
れら非接続のMOSFETによる寄生容量の分だけ負荷容量が
削減できるからである。ローカルデータ線DL1及びグロ
ーバルデータ線GDLへの読出し電位がVDD/2より低下する
まで待った後、センスアンプ起動信号SPEをロウレベル
に、SNEをハイレベルにしてセンスアンプを起動し、読
出し信号を0、1へ正確に増幅する。メモリセルへの書込
みは、まず、列選択スイッチQY1とQY2をオンすることで
共通データ対線に伝達されている書込み信号電圧をグロ
ーバルデータ対線へ伝達する。その後、ワード線を書込
みレベルVDHにすることでメモリセルの記憶ノードn1に
書込み信号を伝達し、ワード線を列非選択レベル０Vに
して記憶ノードをローカルデータ線から隔絶する。その
後、プリチャージ状態へ戻るが、これは図２での説明と
同じである。次に図18（b）について述べる。これは、
図18（a）で説明した実施例の変形例であり、センスア
ンプの構成が異なる。この例では、図２（a）に示した
ような、センスアンプにつながるデータ対線のプリチャ
ージレベルが等しいセンスアンプを用いている。図18
（b）のグローバルデータ対線GDLとGDLBはプリチャージ
レベルがそれぞれVDDとVDD/2であるため、両グローバル
データ対線のプリチャージレベルが等しくない。そこ
で、隔離用MOSFET Qi1 とQi2で分離された、プリチャ
ージレベルとしてVDD/2レベルをもつメインデータ対線M
GDL、MGDLBを新たに設け、このMGDLとMGDLBをセンスア
ンプに接続して読出し信号を増幅する。ここで図20をも
ちいて、図１8（b）実施例の書込み動作を説明する。こ
の場合も書込み動作に先行して読出し動作が行われる。
ここではブロックBLK1を例に読出し動作を説明する。こ
の図では各メモリセルへ接続されるワード線は省略して
ある。データ線のプリチャージは、プリチャージ信号(P
C)がハイレベルの時に行われる。このとき、メインデー
タ対線MGDLとMGDLBはそれぞれVDD/2レベルにプリチャー
ジされ、グローバルデータ対線GDL、GDLBはそれぞれVD
D、VDD/2にプリチャージされる。同時にローカルデータ
対線DL1とDLB1をプリチャージするために、制御信号RWC
1〜4をハイレベルにしてローカルデータ対線をグローバ
ルデータ対線に接続する。その結果、ローカルデータ対
線DL及びDLBはそれぞれVDD、VDD/2にプリチャージされ
る。読出し動作に入るためには、プリチャージを停止す
る必要があり、これはPCをローレベルにすることで行
う。PCがローレベルにあるとき、ワード線の電位を読出
しレベルVDLとすることで、行選択されたメモリセルか
らの読出しが開始される。このとき、非選択ブロックの
制御信号RWC2〜4は図20にてRWC'で記したように、ロウ
レベルにすることが望ましい。このようにすることで、
グローバルデータ対線への負荷容量を小さくすることが
できる。ローカルデータ線DL1及びグローバルデータ線G
DLへの読出しが完了したら、制御信号ICをハイレベルに
してグローバルデータ線へ伝達された読出し信号電圧を
メインデータ線MGDLへ伝達する。その結果、各データ線
の寄生容量に応じた電荷配分により、記憶ノードの情報
電圧に応じた極性の異なる読出し信号（±vs）がメイン
データ線MGDLに現れる。このときGDLBとMGDLBは同じ電
位レベル（プリチャージレベル）にあるため、電位変化
はない。したがって図６の説明で述べたように、MGDLへ
はメモリセルからの読出し信号に応じてVDD/2＋vsある
いはVDD/2−vsの読出し信号が伝達される。MGDLへ読出
し信号が伝達された後、制御信号ICをローレベルにし、
メインデータ対線MGDL、MGDLBとグローバルデータ対線G
DL、GDLBを隔絶する。このように、増幅時にグローバル
データ線を隔絶すると、メインデータ線MGDLとMGDLBの
寄生容量が少なくなるので、高速に増幅することができ
る。その後、メインデータ線につながるセンスアンプに
よって、読出し信号を0、1へ正確に増幅する。メモリセ
ルへの書込みは、まず、列選択スイッチQY1とQY2をオン
することで共通データ対線に伝達されている書込み信号
電圧をメインデータ対線MGDL、ＭＧＤＬＢへ伝達し、制
御信号ＩＣをハイレベルにしてスイッチQI1とQI2をオン
しグローバルデータ対線へ伝達する。その後、ワード線
を書込みレベルVDHにすることでメモリセルの記憶ノー
ドN1に書込み信号を伝達し、ワード線を非選択レベル０
Vにして記憶ノードをローカルデータ線から隔絶する。
その後、プリチャージ状態へ戻るが、これは図６での説
明と同じである。なお、プリチャージ用MOSFETQP1と隔
離用MOSFETQi1は、MGDLBとGDLBのプリチャージ電圧が等
しいため、原理的には不要である。しかし、これらのMO
SFETを設ける利点は、メインデータ対線MGDLとMGDLBが
電気的に平衡するため、安定した増幅動作が実現できる
ことである。＜実施例６＞図21はプリチャージ用電源をローカルデー
タ対線とグローバルデータ対線とで共有する別の実施例
である。これは、図13に示した実施例のメモリアレイ構
成において、プリチャージ用電源配線をローカルデータ
対線とグローバルデータ対線で共有するようにしたもの
である。図13と異なるのは、グローバルデータ線GDLの
プリチャージレベルがVDDであることである。なお、図2
1にはブロック数が4の場合について記してあるが、本発
明はブロック数を4つに限定することなく実施すること
ができる。書込み動作及び読出し動作は図14の説明に準
じるが、グローバルデータ線への書込み・読出し等の制
御は図19の説明に準じる。すなわち、図19でRWC及びRW
C'の動作をRC及びRC'の動作に置き換え、DLB1の動作を
不用とした動作波形図にしたがって制御すればよい。＜実施例７＞図５、図１０及び図13のメモリアレイ構成
では、グローバルデータ対線GDLとGDLBに接続されるMOS
FETの数が不均等であるため、GDLとGDLBとで寄生容量が
異なる。このため、センスアンプから見ると実効雑音に
作用したり、低速動作となってしまうおそれもある。図
22は寄生容量の不均等を少なくする対線構成を図13に適
用した実施例である。この実施例は、グローバルデータ
対線をメモリセル上で交差させ、両対線の容量不均衡を
解消する効果がある。また、この図に示すように、隣り
あうグローバルデータ対線ごとに、交差方法を変えれ
ば、GDL及びGDLBに出現する雑音をうまく相殺すること
が可能となる。まず、寄生容量の平衡化について述べ
る。ここでは便宜的に隣り合うグローバルデータ対線
（GDL1とGDLB1ならびにGDL2とGDLB2）に着目して説明す
る。これらのグローバルデータ対線には、MC11からMC1n
までのn個のメモリセルで構成されるブロックが4つづつ
接続されているものとする。ブロックBLK11が選択され
ており、制御信号RCがハイレベルにある場合を考える。
このときGDL1につながるMOSFETはBLK11のQRTとそれにつ
ながる読出し用MOSFETがあわせてｎ+1個、BLK12の書込
み用MOSFETがｎ個、BLK13の読出し転送用MOSFETが1個、
BLK14の書込み用MOSFETがｎ個の、計3ｎ+2個であり、GD
LB1につながるMOSFETの数は、BLK11の書込み用MOSFETが
ｎ個、BLK13の読出し転送用MOSFETが１個、BLK13の書込
み用MOSFETがｎ個、BLK14の読出し転送用MOSFETが１個
の、計2ｎ+2個である。ここでグローバルデータ線を交
差させなかった場合、GDLにつながるMOSFETの数はBLK11
のQRTとそれにつながる読出し用MOSFETｎ個、BLK12の読
出し転送用MOSFET、BLK13の読出し転送用MOSFET、BLK14
の読出し転送用MOSFETの、計ｎ+4個であり、GDLBには、
BLK11の書込み用MOSFETｎ個、BLK13の書込み用MOSFETｎ
個、BLK13の書込み用MOSFETｎ個、BLK14の書込み用MOSF
ETｎ個の、計4ｎ個である。したがって、グローバルデ
ータ対線につながるMOSFETの数の不均衡は大幅に改善さ
れているといえる。同様に、グローバルデータ対線をGD
L2とGDLB2のように配置しても、ブロックBLKの読出し側
と書込み側の接続数が等しくなるため、接続MOSFETの数
の不均衡が改善されていることは明らかである。つぎ
に、GDL及びGDLBに出現する雑音の低減化について述べ
る。メモリの読出し及び書込み動作時にGDLとGDLBがプ
リチャージレベルからVDDあるいはVSSに変化するが、こ
のとき、隣り合うグローバルデータ線に容量結合による
雑音が発生することが知られている。図22のようにGDL
とGDLBを配線すれば、例えば、GDL1に着目した場合に、
グローバルデータ対線（GDL2、GDLB2）が等しい長さでG
DL1の隣に配置されるため、同じ雑音がGDL2とGDLB2に等
しく現れるようになる。したがってGDL2とGDLB2に生じ
る雑音は同一となるので、センスアンプによる増幅時に
誤動作のおそれがなくなる効果がある。なお、この図に
は一対のグローバルデータ線に4つのブロックが接続さ
れる例が示されているが、本発明はその接続されるブロ
ック数を4つに限定することなく実施できる。＜実施例８＞図23はグローバルデータ対線の寄生容量を
平衡するための他の実施例である。これはグローバルデ
ータ対線に接続される半数のブロック（例えば、BLK11
及びBLK13）についてはGDL1に読出し転送用MOSFETを接
続し、GDLB1に書込み用MOSFETを接続させ、残りの半数
のブロック（例えば、BLK12とBLK14）についてはGDL1に
書込み用MOSFETを接続し、GDLB1に読出し転送用MOSFET
を接続している。これにより、BLK11が選択されている
場合には、GDL1につながるMOSFETは3ｎ+2個、GDLB1につ
ながるMOSFETは2ｎ+2個となる。これは容量の不均衡を
解消するために、グローバルデータ対線を交差させない
構造を用いたものである。配線の交差は、通常2層以上
のメタル配線層を用いるため、本発明は使用する配線層
を削減できる。したがって、限られた配線層を他の信号
線及び電源線に割り当てられることによる省面積化の効
果がある。なお、この図には、隣り合うグローバルデー
タ対線に接続されるブロックの構成が、例えばBLK11とB
LK21はグローバルデータ線に関して鏡像関係に配置され
ているが、鏡像関係に配置しなくてもよい。ブロックの
配置方法は、レイアウトのしやすさ等で決めればよい。＜実施例９＞図24は、上述したメモリセルにおいて、さ
らにGDL及びGDLBに生じる寄生容量を平衡するための別
の実施例を説明するための動作波形図である。ここでは
図13の実施例に記載した例を用いて説明する。この実施
例は、メモリセルの記憶情報をグローバルデータ線に伝
達するための制御信号の制御方法にかかるものである。
この実施例では、制御信号RC1により読出し転送用MOSFE
Tをオンしてグローバルデータ線GDLに読出しデータを転
送した後、センスアンプにて増幅する前に読出し転送用
MOSFETをオフにすることを特長とする。これにより選択
されたブロックのｎ個のQRが電気的にGDLと遮断される
ため、この容量がセンス時に負荷容量として寄与しな
い。したがって、GDL及びGDLBに接続されるMOSFETの数
は、それぞれ2ｎ+2個となり、寄生容量の不均衡がさら
に無くなるという効果がある。

【発明の効果】本発明により、ゲインセルを用いたDRAM
回路において従来必須であったダミーセルが不要となる
ため、面積が小さくなり製造コストが安くなる効果があ
る。また、階層データ線構造とすることで、高速動作が
可能となる効果がある。

【図面の簡単な説明】

【図１】(a)は本発明の最も基本的な構成を示す１実施
例であり、(b)、(c)はその動作波形図。

【図２】（a）はCMOSラッチ回路により構成される説明
図であり、(ｂ)は電源にスイッチのあるCMOSラッチ型セ
ンスアンプの説明図。

【図３】(a)は読出し用と書込み用ワード線が同じ３ト
ランジスタDRAMの回路図であり、(b)はそのワード線駆
動の波形図。

【図４】(a)は読出し用と書込み用ワード線が分離され
た３トランジスタDRAMの回路図であり、(b)はそのワー
ド線駆動の波形図。

【図５】この発明にかかる半導体集積回路に構成される
メモリ回路の１実施例を示す要部回路。

【図６】図５のメモリ回路の書込み動作の一例を説明す
るための波形図。

【図７】図５のメモリ回路の読出し動作の一例を説明す
るための波形図。

【図８】図５のメモリセル周りのレイアウトの１実施例
を示す図。

【図９】(a)は図８のa-a'断面の断面図、(b)は図８のb-
b'断面の断面図。

【図１０】(a)はは図８のc-c'断面の断面図、及び、(b)
は図８のd-d'断面の断面図。

【図１１】この発明にかかる半導体集積回路に構成され
るメモリ回路の別の実施例を示す要部回路。

【図１２】第10 図のメモリ回路の書込み動作の一例を
説明するための波形図。

【図１３】この発明にかかる半導体集積回路に構成され
るメモリ回路の別の実施例を示す要部回路。

【図１４】図１３のメモリ回路の書込み動作の一例を説
明するための波形図。

【図１５】図１３の実施例におけるメモリセル周りのレ
イアウトの１実施例を示す図。

【図１６】(a)は図１５のe-e'断面の断面図、(b)は図１
４のf-f'断面の断面図。

【図１７】(a)は図１５のg-g'断面の断面図、及び(b)は
図１４のh-h'断面の断面図。

【図１８】本発明のさらに別の実施例。（a）は図２
（b）のようなセンスアンプを用いた例を示す図であ
り、（ｂ）は図２の（a）のようなセンスアンプを用い
た例を示す図。

【図１９】図１７（a）の書込み動作を示す動作波形図
である。

【図２０】図１７（b）の書込み動作を示す動作波形図
である。

【図２１】本発明のさらに別の実施例。

【図２２】グローバルデータ線の配置方法の１実施例。

【図２３】ブロックとグローバルデータ線の結線方法を
示す１実施例。

【図２４】グローバルデータ線の電気的平衡を実現する
１実施例。

【符号の説明】

VDD…低圧電源、VSS…VDDの接地電位、VDL…読出し時の
ワード線電位、VDH…書込み時ワード線電位、WLR on…
読出し開始、SA on…センスアンプ起動、WLW on…書込
み開始、Δ…センスアンプの感度、BLK…ブロック、n…
蓄積ノード、MC…メモリセル、QR…読出し用MOSFET、QW
…書込み用MOSFET、QS…蓄積MOSFET、QP…プリチャージ
用MOSFET、QY…列選択スイッチ用MOSFET、QRT…読出し
転送用MOSFET、QWT…書込み転送用MOSFET、DL…読出し
データ線、DLB…書込みデータ線、GDL…グローバルデー
タ線、GDLB…グローバルデータ線（GDLの相補信号
用）、SA…センスアンプ、IO…共通IO線、IOB…共通IO
線（IOの相補信号用）、WL…ワード線、PC…プリチャー
ジ信号、YS…列選択信号、RWC…ブロック選択信号、WC
…書込み制御信号、RC…読出し制御信号、XDEC…行系デ
コーダ、XDRV…ワードドライバ、YDEC…列系デコーダ、
YDRV…ドライバ、MA…メインアンプ、DIB…データイン
プットバッファ、DOB…データアウトプットバッファ、V
GC…電源発生回路、RSW…読出しスイッチ、WSW…書込み
スイッチ、SAP…センスアンプ起動信号（P型MOSFETのソ
ース側）、SAN…センスアンプ起動信号(N型MOSFETのソ
ース側)、SPE…センスアンプ起動信号（P側）、SNE…セ
ンスアンプ起動信号（N側）、M1〜M3…メタル配線層、N
D…MOSFET拡散層、LCT…ローカルコンタクト、CT１〜２
メタル層間コンタクト、P-SUB…P型シリコン基板、MGDL
…メインデータ線、MGDLB…メインデータ線（MGDLの相
補信号用）Qi…メインデータ線とグローバルデータ線の
隔絶用MOSFET、IC…メインデータ線とグローバルデータ
線の隔絶制御信号、DRAMC…DRAMコア回路。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B024 AA07 BA01 BA05 BA07 BA29 CA07 CA16 CA21 CA27 5F083 GA01 GA09 KA06 LA02 LA12 LA16 LA18

Claims

【特許請求の範囲】

【請求項１】記憶情報電圧によって選択的に所定電位と
の経路を形成することのできるメモリセルと、前記メモリセルの記憶情報を出力するための第１データ
線と、前記第１データ線と対をなす第２データ線と、前記第１データ線を第１プリチャージ電位にプリチャー
ジするとともに前記第２データ線を前記第１プリチャー
ジ電位と異なる第２プリチャージ電位にプリチャージす
るためのプリチャージ回路とを有することを特徴とした
半導体集積回路。
【請求項２】請求項１において、前記第１データ線は、複数の第１ローカルデータ線と第
１グローバルデータ線の階層構造を有し、前記階層構造
は前記複数の第１ローカルデータ線のそれぞれに所定の
数の前記メモリセルが接続されて成るブロックを単位と
して、前記ブロックを第１グローバルデータ線へ制御信
号により選択的に接続させるものであり、前記第１ロ
ーカルデータ線と前記第１グローバルデータ線はそれぞ
れ異なるメタル配線層を用いて、メモリアレイ上で平行
に配線されることを特徴とする半導体集積回路。
【請求項３】請求項１において、前記第１データ線は、複数の第１ローカルデータ線と第
１グローバルデータ線の階層構造を有し、当該階層構造
は前記複数の第１ローカルデータ線のそれぞれに所定の
数の前記メモリセルが接続されて成るブロックを単位と
して、前記ブロックを前記第１グローバルデータ線へ制
御信号により選択的に接続させるものであり、前記第２データ線は、前記複数の第１ローカルデータ線
とそれぞれ対をなす複数の第２ローカルデータ線と、前
記第１グローバルデータ線と対を成す第２グローバルデ
ータ線の階層構造を有し、当該階層構造は前記複数の第
２ローカルデータ線のそれぞれに所定の数の前記メモリ
セルが接続されて成るブロックを単位として、前記ブロ
ックを前記第２グローバルデータ線へ制御信号により選
択的に接続させるものであり、前記プリチャージ回路は互いに対を成す前記複数の第１
及び第２ローカルデータ線に対して設けられ、第１及び第２ローカルデータ線を第１メタル配線層を使
用して配線し、第1及び第２グローバルデータ線を第２
メタル配線層を利用して配線されることを特徴とする半
導体集積回路。
【請求項４】請求項３において、前記半導体装置は、前
記第１及び第２データ線上の信号、もしくは第１及び第
２グローバルデータ線上の信号電圧を増幅するための増
幅器を更に有することを特徴とする半導体集積回路。
【請求項５】請求項３において、前記メモリセルは記憶情報電圧によって選択的に第２電
位より低い電位である第１電位への経路を生成するもの
であり、第１プリチャージ電位は、第２プリチャージ電位より高
い電位であることを特徴とする請求項４の半導体集積回
路。
【請求項６】請求項５において、前記半導体装置は、前記第１及び第２データ線上の信
号、もしくは第１及び第２グローバルデータ線上の信号
電圧を前記第１電位又は前記第２電位に増幅するための
増幅器を更に有し、前記前記第１プリチャージ電位は、前記第２プリチャー
ジ電位より、前記増幅装置で弁別できる最低電位差であ
る識別電圧Δ以上高電位にあることを特徴とする半導体
集積回路。
【請求項７】請求項５または６において、前記第１プリチャージ電位は前記第１電位であり、前記
第２プリチャージ電位は前記第１電位と前記第２電位の
およそ半分の値の第３電位であることを特徴とする半導
体集積回路。
【請求項８】請求項３において、前記メモリセルは記憶情報電圧によって選択的に第１電
位より高い電位である第２電位への経路を生成するもの
であり、前記第１プリチャージ電位は、前記第２プリチ
ャージ電位より低い電位を有することを特徴とする半導
体集積回路。
【請求項９】請求項８において、前記半導体装置は、前記第１及び第２データ線上の信
号、もしくは第１及び第２グローバルデータ線上の信号
電圧を増幅するための増幅器を更に有し、前記第１プリチャージ電位は、前記第２プリチャージ電
位より、前記増幅装置で弁別できる最低電位差である識
別電圧Δ以上低電位にあることを特徴とする半導体集積
回路。
【請求項１０】請求項８または９において、前記第１プリチャージ電位は前記第１電位であり、前記
第２プリチャージ電位は前記第１電位と前記第２電位の
およそ半分の値の第３電位であることを特徴とする半導
体集積回路。
【請求項１１】請求項２から１０のいずれかにおいて、
前記第１データ線は階層構造を有するものであって、前
記各ブロック毎にプリチャージ回路を持つことを特徴と
する半導体集積回路。
【請求項１２】請求項３において、前記プリチャージ回
路は、前記複数の第１及び第２データ線のそれぞれに対
応して設けられた複数の単位プリチャージ回路を含むこ
とを特徴とする半導体集積回路。
【請求項１３】請求項１２において、前記半導体集積回
路は、前記第１及び第２グローバルデータ線を共通な電
位にプリチャージするための第２プリチャージ回路をさ
らに有することを特徴とする半導体集積回路。
【請求項１４】請求項２から１３のいずれかにおいて、
前記グローバルデータ線がメモリマット上で交差するこ
とを特徴とする半導体集積回路。
【請求項１５】請求項４において、前記メモリセルの記
憶情報を前記増幅器にて増幅する際に、前記グローバル
データ対線を電気的に平衡させるために、前記ローカル
データ線とグローバルデータ線を接続する制御信号に
て、ローカルデータ線をグローバルデータ線から遮断制
御することを特徴とする半導体集積回路。
【請求項１６】請求項１から１５のいずれかにおいて、前記メモリセルは、情報電圧をそのゲートに保持し、係
る情報電圧に対応してオン状態またはオフ状態にされる
第１トランジスタと、書込み信号を前記第１トランジス
タのゲートに与える第２トランジスタと、前記第２トラ
ンジスタのゲートに係る情報電圧に対応してオン状態ま
たはオフ状態の情報を読出し信号として出力するための
第３トランジスタとを含むことを特徴とする半導体集積
回路。
【請求項１７】請求項１６において、半導体集積回路
は、前記メモリセルの前記第２トランジスタの制御端子
と前記第３トランジスタの制御端子が接続されるワード
線を含み、前記ワード線は、非選択状態では前記情報
電圧とは無関係に前記第３トランジスタと前記第２トラ
ンジスタをオフにし、読出し選択状態として、前記第３
トランジスタのみオン状態にするとともに前記第２トラ
ンジスタをオフ状態に保つ第１電圧に設定される第１選
択期間と、書込み選択状態として、前記第２ローカルデ
ータ線に伝えられた書込みデータをメモリセルへ書込む
ための前記第３トランジスタと第２トランジスタを同時
にオン状態にする第２電圧に設定される第２選択期間と
を有し、前記第１及び第２ローカルデータ線は、メモリセルの記
憶情報を増幅する増幅器に接続された前記第１及び第２
グローバルデータ線と平行に配置され、前記第１ローカルデータ線と前記第１グローバルデータ
線は読出し転送用トランジスタで接続され、前記第２ロ
ーカルデータ線と前記第２グローバルデータ線は書き込
み転送用トランジスタで接続され、メモリセルからの読み出し動作時には、前記第１ローカ
ルデータ線は前記第１グローバルデータ線に読出し制御
用トランジスタを用いて接続し、前記ワード線の第1選
択期間にメモリセルから読み出されたデータを、読み出
し制御用トランジスタをオンすることで、前記第１グロ
ーバルデータ線に伝達し、増幅器によって第２グローバ
ルデータ線電圧を参照電圧として増幅し、メモリセルへの書込み動作時には、前記書込みデータ線
を第２グローバルデータ線に前記書込み制御用トランジ
スタを用いて接続し、前記ワード線の第２選択期間に第
２グローバルデータ線へ伝達された書込みデータを、前
記第２ローカルデータ線へ伝えることを特徴とする半導
体集積回路。
【請求項１８】請求項４において、前記増幅器は第１及
び第２グローバルデータ線上の信号電圧を第１電位及び
第２電位の一方に増幅するものであり、前記半導体集積回路のプリチャージ期間おいて、前記第
１ローカルデータ線は前記第２電圧にプリチャージさ
れ、前記第２ローカルデータ線と前記第１及び第２グロ
ーバルデータ線は、前記第１電位と前記第２電位のほぼ
中間電圧である第３電位にプリチャージされることを特
徴とする半導体集積回路。
【請求項１９】請求項１８において、前記メモリセル
は、情報電圧をそのゲートに保持し、係る情報電圧に対
応してオン状態またはオフ状態にされる第１トランジス
タと、書込み信号を前記第１トランジスタのゲートに与
える第２トランジスタと、前記第２トランジスタのゲー
トに係る情報電圧に対応してオン状態またはオフ状態の
情報を読出し信号として出力するための第３トランジス
タとを含むことを特徴とする半導体集積回路。
【請求項２０】請求項４において、前記増幅器は差動増
幅回路を含むことを特徴とする半導体集積回路。
【請求項２１】請求項２０において、前記差動増幅型回
路は、その入力と出力とが交差接続されてなる一対のCM
OSインバータ回路からなるCMOSラッチ回路からなること
を特徴とする半導体集積回路。
【請求項２２】請求項１６において、前記第２トランジ
スタは第２MOSFETであり、前記第３トランジスタは第３
MOSFETであり、前記第２MOSFETと前記第３MOSFETのゲー
ト電極が同一のワード線に接続されることを特徴とする
半導体集積回路。
【請求項２３】請求項２２において、前記第１トランジ
スタは、N型の第１MOSFETであることを特徴とする半導
体集積回路。
【請求項２４】請求項２３において、前記メモリセルか
らの読出しのために、前記第1選択期間に設定される前
記第1の電圧の条件が、前記第３MOSFETの閾値Vtrより高
い値であり、かつ、前記第２MOSFETの閾値Vtwと前記第
２ローカルデータ線プリチャージ電圧の和よりも小さい
値であり、かつ、前記第２MOSFETの閾値Vtwと前記第１M
OSFETの閾値Vtsの和より小さな値であることを特徴とす
る半導体集積回路。
【請求項２５】請求項２３において、前記メモリセルへ
の書込みのために、前記第２選択期間に設定される前記
第２の電圧条件として、前記第２MOSFETの閾値Vtqwと電
源電圧VDDの和と等しいか、それより大きな値であるこ
とを特徴とする半導体集積回路。
【請求項２６】メモリセルと、前記メモリセルの記憶情
報信号出力ノードに接続される第１データ線と、前記第
１データ線と対を成す第２データ線と、前記第１データ
線を第１プリチャージ電位にプリチャージするとともに
前記第２データ線を前記第１プリチャージ電位と異なる
第２プリチャージ電位にプリチャージするためのプリチ
ャージ回路とを有することを特徴とする半導体集積回
路。
【請求項２７】請求項２６において、前記半導体集積回
路は、前記第１データ線上で前記メモリセルからの記憶
情報を第１電位及び第２電位の一方に増幅するための増
幅回路を更に有し、前記第１プリチャージ電位は前記第
２電位であり、前記第２プリチャージ電位は前記第１電
位と前記第２電位の間にある第３電位であることを特徴
とする半導体集積回路。
【請求項２８】請求項２７において、前記増幅器は、前
記第１データ線に出力された記憶情報を受ける第１入力
ノードと前記第２データ線の前記第２プリチャージ電位
を参照電位として受ける第２入力ノードを持つ差動増幅
器を含むことを特徴とする半導体集積回路。
【請求項２９】請求項２６から２８のいずれかにおい
て、前記メモリセルは、３個のトランジスタを含み、前
記第１データ線に接続される前記記憶情報信号出力ノー
ドに加えて前記第２データ線に接続される記憶情報信号
入力ノードとを有することを特徴とする半導体集積回
路。
【請求項３０】メモリセルと、前記メモリセルの記憶情
報信号出力ノードに接続される第１ローカルデータ線
と、前記メモリセルの記憶情報信号入力ノードに接続さ
れる第２ローカルデータ線と、前記第１ローカルデータ
線に接続される第１グローバルデータ線と、前記第２の
ローカルデータ線に接続される第２のグローバルデータ
線と、前記第１および第２のローカルデータ線を第１プ
リチャージ電位にプリチャージすると共に、前記第１お
よび第２のグローバルデータ線を前記第１プリチャージ
電位と異なる第２プリチャージ電位にプリチャージする
ためのプリチャージ回路とを有することを特徴とする半
導体集積回路。
【請求項３１】請求項３０において、前記半導体集積回
路は、前記第１データ線上で前記メモリセルからの記憶
情報を第１電位及び第２電位の一方に増幅するための増
幅回路を更に有し、前記第１プリチャージ電位は前記第
２電位であり、前記第２プリチャージ電位は前記第１電
位と前記第２電位の間にある第３電位であることを特徴
とする半導体集積回路。
【請求項３２】請求項３０において、前記増幅器は、前
記第１データ線に出力された記憶情報を受ける第１入力
ノードと前記第２データ線の前記第２プリチャージ電位
を参照電位として受ける第２入力ノードを持つ差動増幅
器を含むことを特徴とする半導体集積回路。
【請求項３３】請求項３０から３２のいずれかにおい
て、前記メモリセルは、３個のトランジスタを含み、前
記第１データ線に接続される前記記憶情報信号出力ノー
ドに加えて前記第２データ線に接続される記憶情報信号
入力ノードとを有することを特徴とする半導体集積回
路。