KR20120083548A

KR20120083548A - 송신 장치, 수신 장치 및 송수신 시스템

Info

Publication number: KR20120083548A
Application number: KR1020127011163A
Authority: KR
Inventors: 히로노부 아키타
Original assignee: 쟈인 에레쿠토로닉스 가부시키가이샤
Priority date: 2010-08-03
Filing date: 2011-06-02
Publication date: 2012-07-25
Anticipated expiration: 2031-06-02
Also published as: EP2506433B1; EP2506433A1; EP2506433A4; JP5896503B2; CN102959862A; TW201208260A; TWI554039B; US9991912B2; US20120321002A1; CN102959862B; JP2012039173A; WO2012017732A1; KR101443467B1

Abstract

송신 장치(10A)는 송신 데이터 생성부(11) 및 출력 버퍼부(12A)를 구비한다. 송신 데이터 생성부(11)는 수신 장치에 송출해야할 데이터 data1 및 클록 clock1을 생성하고, 이들을 출력 버퍼부(12A)에 출력한다. 출력 버퍼부(12A)는 데이터 송신부(13) 및 클록 송신부(14A)를 포함한다. 클록 송신부(14A)는 간헐적으로 위상 쉬프트가 주어진 클록을 생성하여 송출한다. 데이터 송신부(13)는 클록 송신부(14A)에 의해 송출되는 클록에 동기하여 데이터를 송출한다.

Description

송신 장치, 수신 장치 및 송수신 시스템{TRANSMITTING DEVICE, RECEIVING DEVICE, AND TRANSMITTING/RECEIVING SYSTEM}

본 발명은 송신 장치, 수신 장치 및 송수신 시스템에 관한 것이다.

송신 장치로부터 수신 장치에 클록 및 데이터를 전송하는 송수신 시스템에 있어서, 클록에 기인하여 생기는 EMI(Electro Magnetic Interference) 잡음의 저감을 도모하는 기술로서 스펙트럼 확산(SS : Spread Spectrum)에 의한 클록 생성 기술이 알려져 있다. 이 SS 기술은 송신 장치로부터 수신 장치로 전송되는 클록의 주파수를 시간적으로 변조함으로써, 클록의 주파수 스펙트럼의 대역폭을 확장함과 아울러, 그 주파수 스펙트럼의 피크(peak) 강도를 작게 하고, 이에 의해 EMI 잡음(noise)의 저감을 도모하는 것이다.

이러한 SS 기술을 채용하는 송신 장치는 주파수가 시간적으로 변조된 클록을 생성하기 위해 스펙트럼 확산 클록 발생기(SSCG : Spread Spectrum Clock Generator)를 구비할 필요가 있다. 특허 문헌 1~11에는 SS 기술이나 SSCG에 대한 발명이 개시되어 있다.

일본국 특허공개 2009－089407호 공보 일본국 특허공개 2008－022345호 공보 일본국 특허공개 2007－208705호 공보 일본국 특허공개 2007－158466호 공보 일본국 특허공개 2007－006121호 공보 일본국 특허공개 2006－217539호 공보 일본국 특허공개 2005－020083호 공보 일본국 특허공개 2004－328280호 공보 일본국 특허공개 2004－208193호 공보 일본국 특허공개 2004－208037호 공보 일본국 특허공개 2004－207846호 공보

종래의 SS 기술을 채용하고 종래의 SSCG를 구비하는 송신 장치는, 회로 규모가 크고, 반도체 집적회로에 의해 구성되는 경우에는 반도체 칩(semiconductor chip) 면적이 크다.

본 발명은, 상기 문제점을 해소하기 위해 이루어진 것으로, 회로 규모의 증대를 억제하면서 EMI 잡음의 저감을 도모할 수가 있는 송신 장치를 제공하는 것을 목적으로 한다. 또, 본 발명은, 이러한 송신 장치로부터 송출된 클록 및 데이터를 수신하는데 매우 적합한 수신 장치, 및 이러한 송신 장치 및 수신 장치를 구비하고 있어 저잡음으로 데이터를 송수신 할 수가 있는 송수신 시스템을 제공하는 것도 목적으로 한다.

본 발명의 송신 장치는, 간헐적으로 위상 쉬프트가 주어진 클록을 생성하여 송출하는 클록 송신부와, 클록 송신부에 의해 송출되는 클록에 동기하여 데이터를 송출하는 데이터 송신부를 구비하는 것을 특징으로 한다.

클록 송신부는, 다상 클록 중에서 선택하는 클록을 전환함으로써, 위상 쉬프트가 주어진 클록을 생성하여 송출해도 좋다. 또, 클록 송신부는, 데이터 송신부로부터 송출되는 데이터 중 특정 데이터의 송출 타이밍(timing)에 클록(clock)에 위상 쉬프트(shift)를 주어 송출해도 좋다.

본 발명의 송신 장치에서는, 데이터 송신부는, 클록 송신부로부터 송출되는 클록에 위상 쉬프트가 주어질 때에 당해 위상 쉬프트 타이밍을 고지하는 위상 쉬프트 고지 명령을 송출하는 것이 매우 적합하다. 데이터 송신부는, 클록 송신부로부터 송출되는 클록에 위상 쉬프트가 주어질 때의 직전에 위상 쉬프트 고지 명령을 송출하는 것이 매우 적합하다. 또, 데이터 송신부는, 위상 쉬프트 고지 명령에 이어 더미(dummy) 데이터를 송출하는 것이 매우 적합하다.

본 발명의 수신 장치는, 송신 장치로부터 서로 동기하여 송출되는 클록 및 데이터를 수신하는 수신 장치로서, (1) 클록을 수신하는 클록 수신부와, (2) 클록 수신부에 의해 수신되는 클록에 동기하여 데이터를 샘플링(sampling) 하여 수신하는 데이터 수신부와, (3) 데이터 수신부에 의해 수신된 데이터가, 클록 수신부에 의해 수신되는 클록 및 데이터 수신부에 의해 수신되는 데이터 각각에 있어서 위상 쉬프트가 생기는 타이밍을 고지하는 위상 쉬프트 고지 명령일 때, 그 위상 쉬프트 고지 명령이 고지하는 타이밍에서의 데이터 수신부에 의한 데이터 수신을 무효로 하는 데이터 처리부를 구비하는 것을 특징으로 한다.

본 발명의 송수신 시스템은, (1) 상기의 본 발명의 송신 장치와 수신 장치를 구비하고, (2) 수신 장치의 클록 수신부가, 송신 장치의 클록 송신부에 의해 송출된 클록을 수신하고, (3) 수신 장치의 데이터 수신부가, 송신 장치의 데이터 송신부에 의해 송출된 데이터를 수신하고, (4) 수신 장치의 데이터 처리부가, 송신 장치의 데이터 송신부에 의해 송출되어 수신 장치의 데이터 수신부에 의해 수신된 데이터가 위상 쉬프트 고지 명령일 때, 그 위상 쉬프트 고지 명령이 고지하는 타이밍에서의 데이터 수신부에 의한 데이터 수신을 무효로 하는 것을 특징으로 한다.

본 발명에 의하면, 회로 규모의 증대를 억제하면서 EMI 잡음의 저감을 도모할 수가 있다.

도 1은 비교예의 송신 장치(10)의 구성을 나타내는 도이다.
도 2는 비교예의 송신 장치(10)로부터 출력되는 클록 clock2의 주파수의 시간적 변화를 나타내는 도이다.
도 3은 비교예의 송신 장치(10)로부터 출력되는 클록 clock2의 주파수 스펙트럼을 나타내는 도이다.
도 4는 비교예의 송신 장치(10)로부터 출력되는 클록 clock2의 위상의 시간적 변화를 나타내는 도이다.
도 5는 제1 실시 형태의 송신 장치(10A)의 구성을 나타내는 도이다.
도 6은 제1 실시 형태의 송신 장치(10A)에 있어서의 클록 clock1, clock2, 및 clockk3 등의 타이밍 차트이다.
도 7은 제1 실시 형태의 송신 장치(10A)로부터 출력되는 데이터 및 클록의 타이밍 차트이다.
도 8은 제1 실시 형태의 송신 장치(10A)로부터 출력되는 클록의 주파수 스펙트럼의 일례를 나타내는 도이다.
도 9는 제1 실시 형태의 송신 장치(10A)로부터 출력되는 클록의 주파수 스펙트럼의 다른 일례를 나타내는 도이다.
도 10은 SS 인가하지 않는 경우의 클록의 파형 및 주파수 스펙트럼을 나타내는 도이다.
도 11은 제1 실시 형태에 있어서 10펄스마다 π만큼 위상 쉬프트 한 경우의 클록의 파형 및 주파수 스펙트럼을 나타내는 도이다.
도 12는 제1 실시 형태에 있어서 9펄스마다 및 7펄스마다 π만큼 위상 쉬프트 한 경우의 클록의 파형 및 주파수 스펙트럼을 나타내는 도이다.
도 13은 제2 실시 형태의 송신 장치(10B)의 구성을 나타내는 도이다.
도 14는 제3 실시 형태의 송신 장치(10C)의 구성을 나타내는 도이다.
도 15는 제3 실시 형태의 송신 장치(10C)에 있어서의 클록 clock1 및 clock2 등의 타이밍 차트이다.
도 16은 송신 장치로부터 수신 장치까지의 데이터용 신호선 및 클록용 신호선 각각의 길이의 관계를 설명하는 도이다.
도 17은 SS 인가를 행하고 있지 않은 경우의 지연 시간차를 설명하는 도이다.
도 18은 비교예의 SS 인가를 행하는 경우의 지연 시간차를 설명하는 도이다.
도 19는 제4 실시 형태의 송신 장치(10D)의 구성을 나타내는 도이다.
도 20은 제4 실시 형태의 송신 장치(10D)에 있어서의 각 데이터의 타이밍 차트이다.
도 21은 제4 실시 형태의 수신 장치(30)의 구성을 나타내는 도이다.
도 22는 제4 실시 형태의 수신 장치(30)에 있어서의 각 데이터의 타이밍 차트이다.
도 23은 제4 실시 형태의 송신 장치(10D) 및 수신 장치(30)를 구비하는 송수신 시스템에 있어서의 데이터 및 클록의 타이밍 차트이다.
도 24는 제4 실시 형태의 송수신 시스템(1)의 구성예를 나타내는 도이다.
도 25는 제4 실시 형태의 송수신 시스템(1)에 있어서의 데이터 및 클록의 타이밍 차트이다.

이하, 첨부 도면을 참조하여 본 발명을 실시하기 위한 형태를 상세하게 설명한다. 또한, 도면의 설명에 있어서 동일 또는 동등의 요소에는 동일한 부호를 붙이고 중복된 설명을 생략한다. 또, 처음에 비교예에 대해서 설명하고 그 다음에 본 실시 형태에 대해서 설명한다.

(비교예)

도 1은 비교예의 송신 장치(10)의 구성을 나타내는 도이다. 비교예의 송신 장치(10)는 송신 데이터 생성부(11) 및 출력 버퍼부(12)를 구비한다. 송신 데이터 생성부(11)는 수신 장치에 송출해야할 데이터 data1 및 클록 clock1을 생성하고, 이들을 출력 버퍼부(12)에 출력한다. 출력 버퍼부(12)는 데이터 송신부(13) 및 클록 송신부(14)를 포함한다.

데이터 송신부(13)는 고속 직렬 데이터 라인을 통해 수신 장치와 접속되어 있다. 데이터 송신부(13)는 FIFO(First-In First-Out) 메모리를 포함하고, 송신 데이터 생성부(11)로부터 출력된 데이터 data1을 FIFO 메모리에 입력하여 기억하고, 또 FIFO 메모리에 기억되어 있는 데이터 및 필요에 따라서 부가되는 더미 데이터를 데이터 data2로서 수신 장치에 출력한다. 데이터 송신부(13)의 FIFO 메모리가 데이터 data1을 입력하여 기억하는 타이밍은 송신 데이터 생성부(11)로부터 출력되는 클록 clock1에 의해 지시된다. 또, 데이터 송신부(13)의 FIFO 메모리가 데이터 data2를 출력하는 타이밍은 클록 송신부(14)로부터 출력되는 클록 clock2에 의해 지시된다.

클록 송신부(14)는 클록 라인을 통해 수신 장치와 접속되어 있다. 클록 송신부(14)는 SSCG를 포함하고, 송신 데이터 생성부(11)로부터 출력된 클록 clock1을 입력하고, 이 클록 clock1에 대해서 주파수를 시간적으로 변조(SS 인가)하여 생성한 클록 clock2를 출력한다. 클록 송신부(14)로부터 출력되는 클록 clock2는, 수신 장치에 보내지는 외에, 데이터 송신부(13)의 FIFO 메모리로부터의 데이터 data2의 출력을 지시하는 신호로서 이용된다. 이에 의해 데이터 송신부(13)는 클록 송신부(14)에 의해 송출되는 클록 clock2에 동기하여 데이터 data2를 송출할 수가 있다.

도 2는 비교예의 송신 장치(10)로부터 출력되는 클록 clock2의 주파수의 시간적 변화를 나타내는 도이다. 이 도에 나타나는 SS 인가의 일례에서는, SS 인가전의 클록 clock1이 일정 주파수 f0인데 반해, SS 인가후의 클록 clock2의 주파수는 삼각파 형상으로 변조되어 있다. 클록 clock2의 변조 주파수를 fmod(변조 주기를 1/fmod)로 하고, 클록 clock2의 중심 주파수를 f0로 하고, 또 클록 clock2의 변조의 진폭을 Δf로 한다.

도 3은 비교예의 송신 장치(10)로부터 출력되는 클록 clock2의 주파수 스펙트럼을 나타내는 도이다. SS 인가전의 클록 clock1의 주파수 스펙트럼은 주파수 f0에 집중하고 있는데 반해, 도 2에 나타나는 것 같은 SS 인가후의 클록 clock2의 주파수 스펙트럼은 주파수 f0을 중심으로 하는 폭 2(Δf＋fmod)의 대역을 가지고 피크 강도가 저감되어 있다. 이에 의해 EMI 잡음의 저감을 도모할 수가 있다.

도 4는 비교예의 송신 장치(10)로부터 출력되는 클록 clock2의 위상의 시간적 변화를 나타내는 도이다. SS 인가후의 클록 clock2의 위상은, 도 2에 나타나는 주파수 f(t)를 적분한 것으로 된다. 이 도로부터 알 수 있듯이, 주파수 변조의 진폭 Δf가 적어도 주파수의 적분인 위상은 SS 인가 없음의 경우의 위상 ph0로부터 크게 변동한다.

SS 인가후의 클록 clock2의 위상 변동의 진폭 Δph는 하기의 식 (1)로 나타난다. 이 식을 이용하여 예를 들면 중심 주파수 f0을 1㎓로 하고, 변조 주파수 fmod를 30㎑로 하고, 중심 주파수 f0에 대한 변조 진폭 Δf의 비율을 3%로 하면, 위상 변동의 진폭 Δph는 250?2π(rad)로 된다. 즉, SS 인가 없음의 경우와 비교하면, SS 인가후의 클록 clock2의 위상의 변동은 최대로±250주기분 정도로 된다.

비교예의 송신 장치(10)의 클록 송신부(14)는 도 2에 나타나는 것 같은 SS 인가후의 클록 clock2를 생성하여 출력하기 위해서 SSCG를 포함한다. SSCG는 기본적으로는 PLL(phase lock loop) 회로 구성을 가지고 있고, 이 PLL 회로에 의해 주파수 변조된 클록 clock2를 생성하여 출력한다. 그러나, 이러한 PLL 회로를 포함한 SSCG는 회로 규모가 크고 잡음에 약하다.

또, 비교예의 송신 장치(10)의 데이터 송신부(13)는 SS 인가전의 클록 clock1에 동기하여 데이터 data1을 입력하고, SS 인가후의 클록 clock2에 동기하여 데이터 data2를 출력한다. 입력 데이터 data1에 대해서 출력 데이터 data2는 상기의 Δph의 위상차를 가진다. 이 위상차에 기인하는 데이터 송수신 오류를 방지하기 위해 송신 장치(10)는 FIFO 메모리를 포함할 필요가 있다. SS 인가후의 클록 clock2의 위상 변동의 진폭 Δph가 큰만큼 FIFO 메모리의 용량도 큰 것이 필요하다. 따라서, 이러한 FIFO 메모리도 회로 규모가 크다.

이와 같이 비교예의 송신 장치(10)는 회로 규모가 크고, 반도체 집적회로에 의해 구성되는 경우에는 반도체 칩 면적이 크다. 이에 반해 이하에 설명하는 본 실시 형태의 송신 장치(10A~10D)는 클록 송신부가 간헐적으로 위상 쉬프트가 주어진 클록을 생성하여 송출함으로써, SSCG를 포함할 필요가 없기 때문에, 회로 규모의 증대를 억제하면서 EMI 잡음의 저감을 도모할 수가 있다.

(제1 실시 형태)

도 5는 제1 실시 형태의 송신 장치(10A)의 구성을 나타내는 도이다. 제1 실시 형태의 송신 장치(10A)는 송신 데이터 생성부(11) 및 출력 버퍼부(12A)를 구비한다. 송신 데이터 생성부(11)는 수신 장치에 송출해야할 데이터 data1 및 클록 clock1을 생성하고, 이들을 출력 버퍼부(12A)에 출력한다. 출력 버퍼부(12A)는 데이터 송신부(13) 및 클록 송신부(14A)를 포함한다.

도 1에 나타난 비교예의 송신 장치(10)의 구성과 비교하면, 도 5에 나타나는 제1 실시 형태의 송신 장치(10A)는 출력 버퍼부(12)에 대신하여 출력 버퍼부(12A)를 구비하는 점에서 상위하고, 또 클록 송신부(14)에 대신하여 클록 송신부(14A)를 구비하는 점에서 상위하다. 클록 송신부(14A)는 PLL(15), 카운터(counter)(16) 및 클록 반전부(17)를 포함하고, 입력한 클록 clock1에 기초하여 간헐적으로 위상 쉬프트가 주어진 클록 clock2를 생성하고, 이 클록 clock2를 송출할 수가 있다. 이와 같이 간헐적으로 위상 쉬프트가 주어진 클록 clock2는 그 위상 쉬프트의 양이 π(180°)라고 하면, 간헐적으로 전압 진폭을 반전시킨 클록 clock2와 같게 된다.

PLL(15)는 송신 데이터 생성부(11)로부터 출력된 클록 clock1을 입력하고, 이 입력 클록 clock1의 주파수를 일정값 배가한 주파수를 가지는 클록 clock3을 생성하고, 이 클록 clock3을 출력한다. 카운터(16)는 PLL(15)로부터 출력된 클록 clock3을 입력하고, 이 클록 clock3의 펄스를 계수하고, 일정 펄스 수마다 일정 기간만 유의값으로 되는 클록 반전 제어 신호를 출력한다.

클록 반전부(17)는 PLL(15)로부터 출력된 클록 clock3을 입력함과 아울러, 카운터(16)로부터 출력된 클록 반전 제어 신호를 입력하여 클록 반전 제어 신호가 유의값으로 될 때마다 클록 clock3의 정상과 역상을 전환하여 클록 clock2로서 출력한다. 데이터 송신부(13)는 클록 송신부(14A)의 클록 반전부(17)로부터 출력되는 클록 clock2에 동기하여 데이터 data2를 송출한다.

도 6은 제1 실시 형태의 송신 장치(10A)에 있어서의 클록 clock1, clock2, 및 clockk3 등의 타이밍 차트이다. 이 도에는 위로부터 차례로 PLL(15)에 입력되는 클록 clock1, PLL(15)로부터 출력되는 클록 clock3, 클록 clock3을 반전한 신호, 카운터(16)로부터 출력되는 클록 반전 제어 신호, 및 클록 반전부(17)로부터 출력되는 클록 clock2가 나타나 있다.

이 도에서는 PLL(15)로부터 출력되는 클록 clock3의 주파수는 PLL(15)에 입력되는 클록 clock1의 주파수의 21/20배로 되어 있다. 즉, 클록 clock3의 21펄스의 기간은 클록 clock1의 20펄스의 기간과 동일하다. 클록 clock3의 펄스(pulse) ＃21의 엣지(edge)는 클록 clock1의 펄스 ＃20의 엣지와 같은 타이밍이다. 또, 카운터(16)로부터 출력되는 클록 반전 제어 신호는 클록 clock3의 10펄스마다 일정 기간만 하이레벨(high level)로 된다. 그리고, 클록 반전부(17)로부터 출력되는 클록 clock2는 클록 반전 제어 신호가 하이레벨로 될 때마다(즉, 클록 clock3의 10펄스마다), 클록 clock3의 정상과 역상을 전환한 것으로 되어 위상이 π만큼 쉬프트 한 것으로 된다.

이러한 동작에 있어서, 클록 반전부(17)로부터 출력되는 클록 clock2에 있어서, PLL(15)로부터 출력되는 클록 clock3의 펄스 ＃11의 엣지에 상당하는 것이 결락된다. 따라서, 클록 clock1의 20펄스의 기간에 클록 clock3의 21펄스를 발생시키고, 클록 clock2의 20펄스를 발생시킨다.

도 7은 제1 실시 형태의 송신 장치(10A)로부터 출력되는 데이터 및 클록의 타이밍 차트이다. 이 도 7a에서는 클록은 위상 쉬프트가 없다. 이 도 7b에서는 클록은 간헐적으로 π만큼 위상 쉬프트 한다. 어느 쪽의 경우에도, 송신 장치(10A)로부터 출력되는 데이터 및 클록을 수신하는 수신 장치에 있어서는 클록의 펄스의 엣지에서 데이터를 샘플링하면 좋다.

도 8은 제1 실시 형태의 송신 장치(10A)로부터 출력되는 클록의 주파수 스펙트럼의 일례를 나타내는 도이다. 클록 clock1의 주파수 스펙트럼은 주파수 f0에 집중하고 있는데 반해, 제1 실시 형태의 송신 장치(10A)로부터 출력되는 클록 clock2의 주파수 스펙트럼은 주파수 f0 성분이 없어져, f0±fmod/2, f0±fmod, f0±3fmod/2, ???에 피크를 가지는 것으로 되어 피크 강도가 저감되어 있다. 이에 의해 EMI 잡음의 저감을 도모할 수가 있다. fmod는 클록에 위상 쉬프트를 주는 타이밍의 주파수이다.

또한, 이상의 설명에서는 송신 장치(10A)로부터 출력되는 클록은 일정 펄스 수마다(즉, 일정 주파수 fmod로) 위상 쉬프트가 주어졌다. 그러나, 송신 장치(10A)로부터 출력되는 클록 clock2는 N1펄스마다와 N2펄스마다에 위상 쉬프트가 주어져도 좋다. 이 경우에는 PLL(15)의 분주비는 (N1＋N2＋1)/(N1＋N2)로 되어, 카운터(16)는 클록 clock3의 펄스 수 N1과 N2를 계수할 때마다 일정 기간만 유의값으로 되는 클록 반전 제어 신호를 출력하면 좋다.

도 9는 제1 실시 형태의 송신 장치(10A)로부터 출력되는 클록의 주파수 스펙트럼의 다른 일례를 나타내는 도이다. fmod나 위상 쉬프트 양을 변화시킴으로써 더 스펙트럼의 피크 강도가 저감되어 EMI 잡음의 새로운 저감을 도모할 수가 있다.

도 10~도 12를 이용하여 클록의 주파수 스펙트럼의 시뮬레이션 계산 결과에 대해서 설명한다. 도 10은 SS 인가하지 않는 경우의 클록의 파형 및 주파수 스펙트럼을 나타내는 도이고, 이 도 10a는 클록 파형을 나타내고, 이 도 10b는 주파수 스펙트럼을 나타낸다. 도 11은 제1 실시 형태에 있어서 10펄스마다 π만큼 위상 쉬프트 한 경우의 클록의 파형 및 주파수 스펙트럼을 나타내는 도이고, 이 도 11a는 클록 파형을 나타내고, 이 도 11b는 주파수 스펙트럼을 나타낸다. 도 12는 제1 실시 형태에 있어서 9펄스마다 및 7펄스마다 π만큼 위상 쉬프트 한 경우의 클록의 파형 및 주파수 스펙트럼을 나타내는 도이고, 이 도 12a는 9펄스마다 위상 쉬프트 한 클록 파형을 나타내고, 이 도 12b는 7펄스마다 위상 쉬프트 한 클록 파형을 나타내고, 이 도 11c는 주파수 스펙트럼을 나타낸다. 이들의 도의 비교로부터 알 수 있듯이, SS 인가하지 않는 경우(도 10)보다, 10펄스마다 π만큼 위상 쉬프트 한 경우(도 11)에는 스펙트럼의 피크 강도가 저감되고, 9펄스마다 및 7펄스마다 위상 쉬프트 한 경우(도 12)에는 스펙트럼의 피크 강도가 더 저감된다.

비교예의 송신 장치(10)는 회로 규모가 큰 SSCG 및 FIFO 메모리를 필요로 한 것에 반해, 제1 실시 형태의 송신 장치(10A)는 고정 분주비의 PLL 및 저용량값의 FIFO 메모리를 구비하고 있으면 되기 때문에, 회로 규모의 증대를 억제하면서 EMI 잡음의 저감을 도모할 수가 있어 반도체 집적회로에 의해 구성되는 경우에는 반도체 칩 면적이 작다.

(제2 실시 형태)

도 13은 제2 실시 형태의 송신 장치(10B)의 구성을 나타내는 도이다. 제2 실시 형태의 송신 장치(10B)는 송신 데이터 생성부(11) 및 출력 버퍼부(12B)를 구비한다. 송신 데이터 생성부(11)는 수신 장치에 송출해야할 데이터 data1 및 클록 clock1을 생성하고, 이들을 출력 버퍼부(12B)에 출력한다. 출력 버퍼부(12B)는 데이터 송신부(13) 및 클록 송신부(14B)를 포함한다.

도 5에 나타난 제1 실시 형태의 송신 장치(10A)의 구성과 비교하면, 도 13에 나타나는 제2 실시 형태의 송신 장치(10B)는 출력 버퍼부(12A)에 대신하여 출력 버퍼부(12B)를 구비하는 점에서 상위하고, 또 클록 송신부(14A)에 대신하여 클록 송신부(14B)를 구비하는 점에서 상위하다. 클록 송신부(14B)는 PLL(15), 카운터(16) 및 클록 선택부(18)을 포함하고, 입력한 클록 clock1에 기초하여 간헐적으로 위상 쉬프트가 주어진 클록 clock2를 생성하고, 이 클록 clock2를 송출할 수가 있다.

PLL(15)는 송신 데이터 생성부(11)로부터 출력된 클록 clock1을 입력하고, 이 입력 클록 clock1의 주파수를 일정값 배가한 주파수를 가지는 다상 클록 clock3을 생성하고, 이 다상 클록 clock3을 출력한다. 카운터(16)는 PLL(15)로부터 출력된 다상 클록 clock3 중의 어느 쪽인가의 클록을 입력하고, 이 입력한 클록의 펄스를 계수하고, 일정 펄스 수마다 클록 선택 제어 신호를 출력한다.

클록 선택부(18)는 PLL(15)로부터 출력된 다상 클록 clock3을 입력함과 아울러, 카운터(16)로부터 출력된 클록 선택 제어 신호를 입력하고, 다상 클록 clock3 중 클록 선택 제어 신호가 지시하는 어느 쪽인가의 클록을 선택하여 클록 clock2로서 출력한다. 데이터 송신부(13)는 클록 송신부(14B)의 클록 선택부(18)로부터 출력되는 클록 clock2에 동기하여 데이터 data2를 송출한다.

제1 실시 형태의 경우와 비교하여, 이 제2 실시 형태에서는, 다상 클록 중에서 선택하는 클록을 전환함으로써, 위상 쉬프트가 주어진 클록을 생성하여 송출함으로써, 보다 복잡한 스펙트럼을 가지는 클록 clock2를 출력할 수가 있으므로, 더 스펙트럼의 피크 강도를 저감할 수가 있어 EMI 잡음의 새로운 저감을 도모할 수가 있다.

(제3 실시 형태)

지금까지 설명한 제1 실시 형태 및 제2 실시 형태 각각에서는, 수신 장치에 송신한 데이터를 이 수신 장치에 있어서 결락이 없게 수신할 수가 있다. 한편, 실제의 응용에 대해 데이터 결락이 허용되는 경우가 있다. 예를 들면, 비디오 신호에 있어서의 블랭킹(blanking) 기간의 데이터는 결락해도 좋다. 또, 이 블랭킹 기간은 일정 주기로 발생한다. 이러한 경우에는 클록 송신부는 PLL를 포함하지 않아도 좋다. 제3 실시 형태의 송신 장치(10C)는 블랭킹 기간을 나타내는 블랭킹 지시(indicator) 신호를 이용하여 간헐적으로 클록에 위상 쉬프트(shift)를 부여하는 것이다.

도 14는 제3 실시 형태의 송신 장치(10C)의 구성을 나타내는 도이다. 제3 실시 형태의 송신 장치(10C)는 송신 데이터 생성부(11) 및 출력 버퍼부(12C)를 구비한다. 송신 데이터 생성부(11)는 수신 장치에 송출해야할 데이터 data1 및 클록 clock1을 생성하고, 이들을 출력 버퍼부(12C)에 출력한다. 출력 버퍼부(12C)는 데이터 송신부(13) 및 클록 송신부(14C)를 포함한다.

도 5에 나타난 제1 실시 형태의 송신 장치(10A)의 구성과 비교하면, 도 14에 나타나는 제3 실시 형태의 송신 장치(10C)는 출력 버퍼부(12A)에 대신하여 출력 버퍼부(12C)를 구비하는 점에서 상위하고, 또 클록 송신부(14A)에 대신하여 클록 송신부(14C)를 구비하는 점에서 상위하다. 클록 송신부(14C)는 카운터(16) 및 클록 반전부(17)를 포함하고, 입력한 클록 clock1에 기초하여 간헐적으로 위상 쉬프트가 주어진 클록 clock2를 생성하고, 이 클록 clock2를 송출할 수가 있다.

카운터(16)는 비디오 신호 데이터 data1 중의 블랭킹 기간을 나타내는 블랭킹 지시 신호를 입력하고, 이 블랭킹(blanking) 지시 신호가 유의값으로 되는 사상을 계수하고, 일정 계수값마다 일정 기간만 유의값으로 되는 클록 반전 제어 신호를 출력한다.

클록 반전부(17)는 송신 데이터 생성부(11)로부터 출력된 클록 clock1을 입력함과 아울러, 카운터(16)로부터 출력된 클록 반전 제어 신호를 입력하여 클록 반전 제어 신호가 유의값으로 될 때마다 클록 clock1의 정상과 역상을 전환하여 클록 clock2로서 출력한다. 데이터 송신부(13)는 클록 송신부(14C)의 클록 반전부(17)로부터 출력되는 클록 clock2에 동기하여 데이터 data2를 송출한다.

도 15는 제3 실시 형태의 송신 장치(10C)에 있어서의 클록 clock1 및 clock2 등의 타이밍 차트이다. 이 도에는 위로부터 차례로 클록 반전부(17)에 입력되는 클록 clock1, 클록 clock1을 반전한 신호, 블랭킹 지시 신호, 및 클록 반전부(17)로부터 출력되는 클록 clock2가 나타나 있다.

이 도에 나타나듯이, 제3 실시 형태에서는, 클록 반전부(17)에 있어서 블랭킹 기간을 나타내는 블랭킹 지시 신호에 의해 클록 clock1의 정상과 역상을 전환하여 클록 clock2로서 출력한다. 출력되는 클록 clock2에 있어서 펄스 ＃10이 결락하므로, 이 펄스 엣지 동기한 데이터도 결락한다. 다만, 이 결락 하는 타이밍은 블랭킹 기간이므로, 비디오 데이터로서는, 어떤 영향을 미치지 않는다.

또한, 블랭킹 지시 신호가 있을 때마다 위상 쉬프트를 행해도 좋고, 이 경우에는 카운터(16)는 불필요하다. 다만, 블랭킹 지시 신호 중 몇 차례에 1회의 비율로 위상 쉬프트를 행하는 경우는 도와 같이 카운터(16)를 설치하면 좋다. 또, 블랭킹 지시 신호에 대신하여 데이터의 결락을 허용할 수 있는 타이밍을 나타내는 다른 특정 신호가 이용되어도 좋다.

(제4 실시 형태)

지금까지 설명한 각 실시 형태의 설명에서는 송신 장치로부터 수신 장치까지의 데이터와 클록의 사이의 지연 시간차를 문제로 삼지 않았다. 그러나, 실제로는 도 16a에 나타나듯이 송신 장치(10)로부터 수신 장치(30)까지의 데이터용 신호선과 클록용 신호선은 서로 길이가 동일하다고는 할 수 없고, 도 16b에 나타나듯이 데이터용 신호선과 비교하여 클록용 신호선이 긴 경우가 있다. 도 16c에 나타나듯이 클록용 신호선의 도중에 버퍼가 삽입되는 경우도 있다. 또, 1개의 송신 장치로부터 복수의 수신 장치에 공통의 클록이 전송되는 경우에, 송신 장치로부터 각각의 수신 장치까지의 클록 신호선의 도중에 삽입되는 버퍼의 수가 다른 것도 있다. 이들의 경우에는 송신 장치로부터 수신 장치까지의 데이터와 클록의 사이에 지연 시간차가 생긴다.

송신 장치로부터 수신 장치까지의 데이터와 클록의 사이에 지연 시간차가 존재하는 경우, SS 인가를 행하지 않을 때에는, 그 지연 시간차를 보상함으로써, 송신 장치로부터 출력된 데이터를 수신 장치에 있어서 오류 없이 수신할 수가 있다. 또한, 이 지연 시간차의 보상은 송신 장치측에서 행해져도 좋고, 수신 장치측에서 행해져도 좋고, 혹은 보상용으로 삽입한 다른 장치에서 행해져도 좋다.

도 17은 SS 인가를 행하고 있지 않은 경우의 지연 시간차를 설명하는 도이다. 이 도 17a에 나타나는 클록 clock은 일정 주기의 것이다. 이 도 17a에 나타나는 클록 clock에 반해, 이 도 17b에 나타나는 클록 clock2는 약간 지연 시간차를 가지고 있다. 또, 이 도 17b에 나타나는 클록 clock2에 반해, 이 도 17c에 나타나는 클록 clock2는 1주기분의 지연 시간차를 가지고 있다. 어느 쪽의 경우에도 지연 시간차는 시간적으로 일정하므로, 일단 지연 시간차를 보상하면 그 효과는 이후에도 유지된다.

도 18은 비교예의 SS 인가를 행하는 경우의 지연 시간차를 설명하는 도이다. 이 도 18a에 나타나는 클록 clock의 주기는 점차 길어져 가고 있다. 이 도 18a에 나타나는 클록 clock에 반해, 이 도 18b에 나타나는 클록 clock2는 약간 지연 시간차를 가지고 있다. 이 도 18b에 나타나는 클록 clock2에 반해, 이 도 18c에 나타나는 클록 clock2는 1주기분의 지연 시간차를 가지고 있다. 또, 이 도 18c에 나타나는 클록 clock2에 반해, 이 도 18d에 나타나는 클록 clock2는 더 1주기분의 지연 시간차를 가지고 있다.

이 도 18b의 경우와 같이 지연 시간차가 1주기분 이하이면, 지연 시간차는 시간적으로 일정하므로, 일단 지연 시간차를 보상하면, 그 효과는 이후에도 유지된다. 그러나, 이 도 18c의 경우와 같이 지연 시간차가 1주기분 이상이면, 지연 시간차는 시간과 함께 변동하므로, 어딘가의 시점에서 지연 시간차를 보상해도 그 효과는 유지되는 일은 없고, 항상 지연 시간차를 보상하지 않으면 안 된다. 이 도 18d의 경우와 같이 지연 시간차가 더 커지면, 지연 시간차의 변동이 커져 조정이 더 곤란하게 된다.

이하에 설명하는 제4 실시 형태의 송신 장치 및 수신 장치를 구비하는 송수신 시스템은, 송신 장치로부터 수신 장치까지의 데이터와 클록의 사이에 지연 시간차가 있는 경우에도 매우 적합한 것이다. 도 19는 제4 실시 형태의 송신 장치(10D)의 구성을 나타내는 도이다. 도 20은 제4 실시 형태의 송신 장치(10D)에 있어서의 각 데이터의 타이밍 차트이다. 제4 실시 형태의 송신 장치(10D)는 송신 데이터 생성부(21), 고지 명령 생성부(22) 및 병렬-직렬 변환부(23)를 구비한다.

송신 데이터 생성부(21)는 수신 장치에 송출해야할 데이터 data1 및 클록 clock1을 생성하고, 이들을 고지 명령 생성부(22)에 출력한다. 송신 데이터 생성부(21)는 수신 장치에 본래 송신해야할 데이터(Normal Data)의 도중에 간헐적으로 더미 데이터(dummy data)를 삽입한다. 이 삽입되는 더미 데이터는 클록에 위상 쉬프트를 주는 타이밍에 삽입되고, 송신 데이터의 복호(decode) 최소단위의 적어도 2단위분을 차지한다.

고지 명령 생성부(22)는 송신 데이터 생성부(21)로부터 출력되는 데이터 data1을 입력하고, 이 데이터 data1 중의 더미 데이터를 검출하고, 이 더미 데이터 중의 최초의 단위를 위상 쉬프트 고지 명령으로 치환한다. 더미 데이터 중의 제2단위 이후의 데이터는 수신 장치에 보내도 문제가 없는 경우는, 그대로 수신 장치에 보내져도 좋다. 그러나, 더미 데이터 중의 제2단위 이후의 데이터를 그대로 수신 장치에 보낸 경우에 수신 장치측에서 부적합이 발생하는 경우에는, 고지 명령 생성부(22)는 그 더미 데이터를 부적합이 발생하지 않는 다른 더미 데이터(dummy data2)로 치환한다.

고지 명령 생성부(22)는 이러한 치환을 행한 후의 데이터 data2를 병렬-직렬 변환부(23)에 출력한다. 또, 고지 명령 생성부(22)는, 이 데이터 data2 중의 더미 데이터(dummy data 또는 dummy data2)의 타이밍에 있어서 클록에 위상 쉬프트를 주는 것을 지시하기 위한 위상 쉬프트 개시 신호(phase shift start 신호)를 병렬-직렬 변환부(23)에 출력한다.

병렬-직렬 변환부(23)는 고지 명령 생성부(22)로부터 출력된 데이터 data2 및 위상 쉬프트 개시 신호를 입력한다. 그리고, 병렬-직렬 변환부(23)는 제1 내지 제3의 실시 형태에 있어서의 출력 버퍼(14A~14C)와 마찬가지로 하여, 위상 쉬프트 개시 신호가 지시하는 타이밍에 위상 쉬프트가 주어진 클록(serial clock0)을 송출함과 아울러, 데이터 data2로부터 변환된 직렬 데이터(serial data0)를 클록에 동기하여 송출한다. 직렬 데이터(serial data0)에는 클록(serial clock0)에 위상 쉬프트가 주어지는 타이밍을 고지하는 위상 쉬프트 고지 명령이 포함되어 있고, 또 이 위상 쉬프트 고지 명령에 이어 더미 데이터(dummy data 또는 dummy data2)가 포함되어 있다.

도 21은 제4 실시 형태의 수신 장치(30)의 구성을 나타내는 도이다. 도 22는 제4 실시 형태의 수신 장치(30)에 있어서의 각 데이터의 타이밍 차트이다. 제4 실시 형태의 수신 장치(30)는 직렬-병렬 변환부(31) 및 데이터 처리부(32)를 구비한다. 데이터 처리부(32)는 고지 명령 검출부(33), 데이터 교체부(34) 및 복호부(35)를 포함한다.

직렬-병렬 변환부(31)는 송신 장치(10D)로부터 서로 동기하여 송출된 직렬 데이터(serial data0) 및 클록(serial clock0)을 수신한다. 직렬-병렬 변환부(31)는 클록(serial clock0)을 수신하는 클록 수신부와, 이 클록에 동기하여 직렬 데이터(serial data0)를 샘플링(sampling) 하여 수신하는 데이터 수신부를 포함한다. 또, 직렬-병렬 변환부(31)는 직렬 데이터(serial data0)로부터 변환된 병렬 데이터 data1을 고지 명령 검출부(33)에 출력한다.

고지 명령 검출부(33)는 직렬-병렬 변환부(31)로부터 출력된 데이터 data1을 입력하고, 이 데이터 data1 중의 위상 쉬프트 고지 명령을 검출한다. 그리고, 고지 명령 검출부(33)는 위상 쉬프트 고지 명령을 검출했을 때에, 그 취지를 나타내는 고지 명령 검출 신호를 데이터 교체부(34)에 출력한다. 또, 고지 명령 검출부(33)는 입력한 데이터 data1을 데이터 dagta2로서 데이터 교체부(34)에 출력한다.

데이터 교체부(34)는 고지 명령 검출부(33)로부터 출력된 데이터 dagta2 및 고지 명령 검출 신호를 입력한다. 그리고, 데이터 교체부(34)는 고지 명령 검출 신호에 기초하여 데이터 dagta2 중의 위상 쉬프트 고지 명령에 이어지는 데이터가 더미 데이터 즉 무효 데이터(Invalid data)라고 인식한다. 그리고, 데이터 교체부(34)는 이들 본래는 불필요한 위상 쉬프트 고지 명령 및 무효 데이터(Invalid data)의 기간, 유효(Valid) 신호를 로우레벨(low level)로 하여 복호부(35)에 출력한다. 데이터 교체부(34)로부터 복호부(35)에 주어지는 유효(Valid) 신호는 데이터 교체부(34)로부터 복호부(35)에 주어지는 데이터 data3이 본래의 데이터(Normal Data)일 때에 하이레벨(high level)로 되고, 데이터 data3이 무효 데이터일 때에 로우레벨(low level)로 된다. 또한, 데이터 교체부(34)는 위상 쉬프트 고지 명령 및 무효 데이터(Invalid data)가 후단에 있어서 부적합을 일으키게 하는 경우에는, 부적합을 일으키게 하지 않는 값(예를 들면 0)으로 치환하고, 그 치환 후의 데이터 data3을 복호부(35)에 출력한다.

복호부(35)는 데이터 교체부(34)로부터 출력된 데이터 data3 및 유효(Valid) 신호를 입력하고, 이들에 기초하여 필요한 처리를 행하여 데이터 data4를 후단에 출력한다. 이와 같이 고지 명령 검출부(33), 데이터 교체부(34) 및 복호부(35)를 포함하는 데이터 처리부(32)는 수신된 데이터가 위상 쉬프트 고지 명령일 때, 그 위상 쉬프트 고지 명령이 고지하는 타이밍에서의 데이터 수신을 무효로 할 수가 있다.

도 23은 제4 실시 형태의 송신 장치(10D) 및 수신 장치(30)를 구비하는 송수신 시스템에 있어서의 데이터 및 클록의 타이밍 차트이다. 송신 장치(10D)로부터 데이터 data1 및 클록 clock1이 송출되는 시점에서는, 데이터 data1은 클록 clock1에 동기하고 있고, 클록 clock1이 위상 쉬프트했을 때에는, 데이터 data1도 같은 쉬프트 양만큼 위상 쉬프트 한다.

수신 장치(30)에 의해 데이터 data1 및 클록 clock2가 수신되는 시점에서는, 데이터 data1과 클록 clock2의 사이에 지연 시간차가 생기고 있고, 이 도에서는 당해 지연 시간차는 클록의 2주기분으로 되어 있다. 이 경우, 수신 장치(30)에 있어서, 클록 clock2에 있어서의 위상 쉬프트 부여 직전의 펄스 ＃3의 엣지(edge)에서 데이터 data1을 샘플링(sampling) 하여도, 그 샘플링은 부정확한 것으로 된다.

제4 실시 형태에서는, 클록에 위상 쉬프트가 주어질 때에 당해 위상 쉬프트 타이밍을 고지하는 위상 쉬프트 고지 명령이 송신 장치(10D)로부터 수신 장치(30)에 보내진다. 그리고, 수신 장치(30)에 있어서는 수신된 데이터가 위상 쉬프트 고지 명령일 때, 그 위상 쉬프트 고지 명령이 고지하는 타이밍에서의 데이터 수신을 무효로 한다. 이 때에 무효로 되는 데이터를 더미 데이터로 해 두면, 송신 장치(10D)로부터 수신 장치(30)에 문제가 없이 데이터 전송을 행할 수가 있다.

제4 실시 형태의 송신 장치(10D) 및 수신 장치(30)를 포함하는 송수신 시스템(1)의 구체적인 동작예에 대해서 도 24 및 도 25를 이용하여 설명한다. 도 24는 제4 실시 형태의 송수신 시스템(1)의 구성예를 나타내는 도이다. 이 도에 나타나는 송수신 시스템(1)은 송신 장치(10D) 및 수신 장치(30₁~30₆)를 구비한다.

송신 장치(10D)는 전술의 송신 장치(10D)와 대략 같은 것이지만, 6개의 수신 장치(30₁~30₆)에 대해서 공통의 클록 clock을 송출하고, 수신 장치(30₁)에 대해서 데이터 data1을 송출하고, 수신 장치(30₂)에 대해서 데이터 data2를 송출하고, 수신 장치(30₃)에 대해서 데이터 data3을 송출하고, 수신 장치(30₄)에 대해서 데이터 data4를 송출하고, 수신 장치(30₅)에 대해서 데이터 data5를 송출하고, 수신 장치(30₆)에 대해서 데이터 data6을 송출한다.

수신 장치(30₁~30₆) 각각은 전술의 수신 장치(30)와 대략 같은 것이지만, 입력한 클록 clock을 버퍼링(buffering)하여 다음단의 수신 장치에 송출한다. 즉, 수신 장치(30₁)는 송신 장치(10D)로부터 출력된 데이터 data1 및 클록 clock을 입력하고, 그 입력한 클록 clock을 버퍼링하여 다음단의 수신 장치(30₂)에 송출한다. 수신 장치(30₂)는 송신 장치(10D)로부터 출력된 데이터 data2를 입력함과 아울러, 전단의 수신 장치(30₁)로부터 출력된 클록 clock을 입력하고, 그 입력한 클록 clock을 버퍼링하여 다음단의 수신 장치(30₃)에 송출한다.

수신 장치(30₃)는 송신 장치(10D)로부터 출력된 데이터 data3을 입력함과 아울러, 전단의 수신 장치(30₂)로부터 출력된 클록 clock을 입력하고, 그 입력한 클록 clock을 버퍼링하여 다음단의 수신 장치(30₄)에 송출한다. 수신 장치(30₄)는 송신 장치(10D)로부터 출력된 데이터 data4를 입력함과 아울러, 전단의 수신 장치(30₃)로부터 출력된 클록 clock을 입력하고, 그 입력한 클록 clock을 버퍼링하여 다음단의 수신 장치(30₅)에 송출한다.

수신 장치(30₅)는 송신 장치(10D)로부터 출력된 데이터 data5를 입력함과 아울러, 전단의 수신 장치(30₄)로부터 출력된 클록 clock을 입력하고, 그 입력한 클록 clock을 버퍼링하여 다음단의 수신 장치(30₆)에 송출한다. 또, 수신 장치(30₆)는 송신 장치(10D)로부터 출력된 데이터 data6을 입력함과 아울러, 전단의 수신 장치(30₅)로부터 출력된 클록 clock을 입력한다.

이와 같이 구성되는 송수신 시스템(1)에서는, 수신 장치(30₁~30₆) 각각에 입력되는 데이터와 클록의 사이의 지연 시간차가 다르다. 즉, 후단으로 되는만큼 지연 시간차가 크다. 초단의 수신 장치(30₁)에 입력되는 데이터 data1과 클록 clock의 사이에 지연 시간차가 없는 경우라도, 제2단의 수신 장치(30₂)에 입력되는 데이터 data2와 클록 clock의 사이에 지연 시간차가 존재하고, 제3단의 수신 장치(30₃)에 입력되는 데이터 data3과 클록 clock의 사이에 더 큰 지연 시간차가 존재한다.

도 25는 제4 실시 형태의 송수신 시스템(1)에 있어서의 데이터 및 클록의 타이밍 차트이다. 또한, 여기에서는 송신 장치(10D)는 5비트의 위상 쉬프트 고지 명령 a~e에 이어 5비트의 더미 데이터 f~j를 송출하는 것으로 한다. 위상 쉬프트 고지 명령 e의 부분에 있어서 위상 쉬프트를 일으키게 하는 것으로 한다. 또, 수신 장치(30₁~30₆) 각각은 클록의 상승(rising) 및 하강(falling)의 쌍방의 타이밍에 데이터를 샘플링하는 것으로 한다.

이 도 25a는 위상 쉬프트를 행하고 있지 않고 데이터와 클록의 사이에 지연 시간차가 없는 경우의 타이밍을 나타낸다. 이 도 25b~도 25g는 위상 쉬프트를 행하는 경우에, 각 수신 장치(30_n)에 입력되는 데이터 및 클록, 및 각 수신 장치(30_n)에 의해 샘플링되는 데이터의 타이밍을 나타낸다.

이 도 25b에 나타난 예에서는 초단의 수신 장치(30₁)에 입력되는 데이터 data1과 클록 clock의 사이에 지연 시간차는 없다. 클록 clock의 위상 쉬프트와 같은 타이밍에 데이터 data1도 위상 쉬프트 하고, 위상 쉬프트 고지 명령 e의 기간이 길어져 있다. 따라서, 수신 장치(30₁)에서는 먼저 수신된 데이터가 위상 쉬프트 고지 명령 a~e인 것으로부터, 이에 이어지는 데이터 f~j가 더미 데이터라고 인식될 수 있다.

이 도 25c에 나타난 예에서는 제2단의 수신 장치(30₂)에 입력되는 데이터 data2와 클록 clock의 사이에 클록 반주기분(데이터 1비트분)의 지연 시간차가 생기고 있다. 이 경우도 수신 장치(30₂)에서는 먼저 수신된 데이터가 위상 쉬프트 고지 명령 a~e인 것으로부터, 이에 이어지는 데이터 f~j가 더미 데이터라고 인식될 수 있다.

이 도 25d에 나타난 예에서는 제3단의 수신 장치(30₃)에 입력되는 데이터 data3과 클록 clock의 사이에 클록 1주기분(데이터 2비트분)의 지연 시간차가 생기고 있다. 이 도 25e에 나타난 예에서는 제4단의 수신 장치(30₄)에 입력되는 데이터 data4와 클록 clock의 사이에 클록 1.5주기분(데이터 3비트분)의 지연 시간차가 생기고 있다. 이 도 25f에 나타난 예에서는 제5단의 수신 장치(30₆)에 입력되는 데이터 data5와 클록 clock의 사이에 클록 2주기분(데이터 4비트분)의 지연 시간차가 생기고 있다. 또, 이 도 25g에 나타난 예에서는 제5단의 수신 장치(30₆)에 입력되는 데이터 data6과 클록 clock의 사이에 클록 2.5주기분(데이터 5비트분)의 지연 시간차가 생기고 있다.

이 도 25d~도 25g에 나타난 예에서는 수신 회로(30₃~30₆) 각각에 있어서, 위상 쉬프트 고지 명령 a~e가 수신되지만, 이에 이어 수신되는 데이터는 반드시 더미 데이터 f~j는 아니고, 어느 쪽인가의 더미 데이터가 결락된다. 수신 회로(30₃)에서는 더미 데이터 f가 결락되고, 수신 회로(30₄)에서는 더미 데이터 g가 결락되고, 수신 회로(30₅)에서는 더미 데이터 h가 결락되고, 또 수신 회로(30₆)에서는 더미 데이터 i가 결락된다.

그러나, 위상 쉬프트 고지 명령 a~e의 수신의 직후에 데이터 e가 수신되고, 이 데이터 e를 포함하면 5비트의 더미 데이터가 수신되게 된다. 따라서, 이 도 25b~도 25g의 어느 쪽에서도 5비트의 위상 쉬프트 고지 명령 a~e의 수신의 다음에 수신되는 5비트의 데이터를 더미 데이터로서 인식하면 좋다,

또한, 이상의 예에 있어서는 위상 쉬프트 고지 명령의 다음의 더미 데이터가 1개인 경우를 나타냈지만, 더미 데이터가 다수 있으면 보다 큰 클록과 데이터의 사이의 지연 시간차에 대응할 수 있게 된다.

도 24나 도 25와 같은 구성은 예를 들면 액정 디스플레이(LCD : liquid crystal display)나 플라스마 디스플레이 패널(PDP : plasma display panel) 등의 일반적으로 플랫(flat) 패널 디스플레이로 말하여지는 화상 표시 장치에 있어서의 타이밍 콘트롤러와 드라이버의 사이의 데이터 전송이나 메모리 시스템에 있어서의 데이터 전송에 이용해도 좋다. 이러한 구성을 이용함으로써 전술한 것 같은 화상 표시 장치의 통신케이블의 개수나 메모리 시스템에 있어서의 클록 라인을 저감시켜 저비용화에 기여함과 아울러 낮은 EMI화에 기여하는 것이 가능하게 된다.

<산업상의 이용 가능성>

회로 규모의 증대를 억제하면서 EMI 잡음의 저감을 도모하는 용도에 적용할 수가 있다.

10, 10A~10D　송신 장치 11　송신 데이터 생성부
12, 12A~12C　출력 버퍼부 13　데이터 송신부
14, 14A~14C　클록 송신부 15　PLL
16　카운터(counter) 17　클록 반전부
18　클록 선택부 21　송신 데이터 생성부
22　고지 명령 생성부 23　병렬-직렬 변환부
30　수신 장치 31　직렬-병렬 변환부
32　데이터 처리부 33　고지 명령 검출부
34　데이터 교체부 35　복호부

Claims

간헐적으로 위상 쉬프트가 주어진 클록을 생성하여 송출하는 클록 송신부와,
상기 클록 송신부에 의해 송출되는 클록에 동기하여 데이터를 송출하는 데이터 송신부를 구비하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 클록 송신부가, 다상 클록 중에서 선택하는 클록을 전환함으로써, 위상 쉬프트가 주어진 클록을 생성하여 송출하는 것을 특징으로 하는 기재의 송신 장치.
제1항에 있어서,
상기 클록 송신부가, 데이터 송신부로부터 송출되는 데이터 중 특정 데이터의 송출 타이밍에 클록에 위상 쉬프트를 주어 송출하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 데이터 송신부가, 상기 클록 송신부로부터 송출되는 클록에 위상 쉬프트가 주어질 때에 당해 위상 쉬프트 타이밍을 고지하는 위상 쉬프트 고지 명령을 송출하는 것을 특징으로 하는 송신 장치.
제4항에 있어서,
상기 데이터 송신부가, 상기 클록 송신부로부터 송출되는 클록에 위상 쉬프트가 주어질 때의 직전에 상기 위상 쉬프트 고지 명령을 송출하는 것을 특징으로 하는 송신 장치.
제4항 또는 제5항에 있어서,
상기 데이터 송신부가, 상기 위상 쉬프트 고지 명령에 이어 더미 데이터를 송출하는 것을 특징으로 하는 송신 장치.
송신 장치로부터 서로 동기하여 송출되는 클록 및 데이터를 수신하는 수신 장치로서,
클록을 수신하는 클록 수신부와,
상기 클록 수신부에 의해 수신되는 클록에 동기하여 데이터를 샘플링 하여 수신하는 데이터 수신부와,
상기 데이터 수신부에 의해 수신된 데이터가, 상기 클록 수신부에 의해 수신되는 클록 및 상기 데이터 수신부에 의해 수신되는 데이터 각각에 있어서 위상 쉬프트가 생기는 타이밍을 고지하는 위상 쉬프트 고지 명령일 때, 그 위상 쉬프트 고지 명령이 고지하는 타이밍에서의 상기 데이터 수신부에 의한 데이터 수신을 무효로 하는 데이터 처리부를 구비하는 것을 특징으로 하는 수신 장치.
제4항 내지 제6항 중 어느 한 항에 기재의 송신 장치와 제7항에 기재의 수신 장치를 구비하고,
상기 수신 장치의 상기 클록 수신부가, 상기 송신 장치의 상기 클록 송신부에 의해 송출된 클록을 수신하고,
상기 수신 장치의 상기 데이터 수신부가, 상기 송신 장치의 상기 데이터 송신부에 의해 송출된 데이터를 수신하고,
상기 수신 장치의 상기 데이터 처리부가, 상기 송신 장치의 상기 데이터 송신부에 의해 송출되어 상기 수신 장치의 상기 데이터 수신부에 의해 수신된 데이터가 상기 위상 쉬프트 고지 명령일 때, 그 위상 쉬프트 고지 명령이 고지하는 타이밍에서의 상기 데이터 수신부에 의한 데이터 수신을 무효로 하는 것을 특징으로 하는 송수신 시스템.