CN102959862A - 发送装置、接收装置以及收发系统 - Google Patents

Abstract

发送装置(10A)具备发送数据生成部(11)及输出缓冲部(12A)。发送数据生成部(11)生成要向接收装置发送的数据data1及时钟clock1，并将它们输出至输出缓冲部(12A)。输出缓冲部(12A)包含数据发送部(13)及时钟发送部(14A)。时钟发送部(14A)生成被间歇性地赋予了相移的时钟并发送该时钟。数据发送部(13)与由时钟发送部(14A)所发送的时钟同步地发送数据。

Description

发送装置、接收装置以及收发系统

技术领域

本发明涉及发送装置、接收装置及收发装置。

背景技术

在从发送装置向接收装置传送时钟及数据的收发装置中，作为意图降低由于时钟引起的EMI(electro magnetic interference：电磁干扰)噪声的技术，公知有基于扩频(SS：spread spectrum)的时钟生成技术。该SS技术通过对从发送装置向接收装置传输的时钟的频率进行时间调制，来扩展时钟的频谱带宽并且缩小该频谱的峰值强度，由此来实现EMI噪声的降低。

这种采用SS技术的发送装置必须具备用来生成频率按照时间进行了调制的时钟所需的扩频时钟发生器(SSCG：spread spectrum clock generator)。专利文献1～11中公开了关于SS技术或SSCG的发明。

现有技术文献

专利文献

专利文献1：日本特开2009-089407号公报

专利文献2：日本特开2008-022345号公报

专利文献3：日本特开2007-208705号公报

专利文献4：日本特开2007-158466号公报

专利文献5：日本特开2007-006121号公报

专利文献6：日本特开2006-217539号公报

专利文献7：日本特开2005-020083号公报

专利文献8：日本特开2004-328280号公报

专利文献9：日本特开2004-208193号公报

专利文献10：日本特开2004-208037号公报

专利文献11：日本特开2004-207846号公报

发明内容

发明所要解决的问题

采用现有的SS技术并具备现有的SSCG的发送装置电路规模庞大，在利用半导体集成电路来构成时半导体芯片面积较大。

本发明正是为了解决上述问题点而研发，其目的在于，提供一种能够抑制电路规模的增大同时实现EMI噪声的降低的发送装置。而且，本发明还目的在于，提供一种适合于接收从这种发送装置发送的时钟及数据的接收装置，以及具备这种发送装置及接收装置且可以低噪声来发送接收数据的收发装置。

用于解决问题的手段

本发明的发送装置的特征在于，具备：时钟发送部，其生成被间歇性地赋予了相移的时钟并发送该时钟；和数据发送部，其与时钟发送部所发送的时钟同步地发送数据。

时钟发送部通过切换从多相时钟中选择出的时钟，生成被赋予了相移的时钟并发送该时钟。而且，时钟发送部也可以在从数据发送部发送的数据中的特定数据的发送定时中，对时钟赋予相移而将其发送。

在本发明的发送装置中，优选数据发送部在从时钟发送部发送的时钟被赋予相移时，发送用来告知该相移的定时的相移告知指令。优选数据发送部在从时钟发送部发送的时钟即将被赋予相移的时刻之前，发送相移告知指令。而且，优选数据发送部接在所述相移告知指令之后发送虚数据。

本发明的接收装置为接收从发送装置以彼此同步的方式发送的时钟及数据的接收装置，其特征在于，所述接收装置具备：（1）时钟接收部，其接收时钟；（2）数据接收部，其与时钟接收部所接收的时钟同步地对数据进行采样接收；和（3）数据处理部，当数据接收部接收到的数据是用来告知在时钟接收部所接收的时钟及数据接收部所接收的数据中分别发生相移的定时的相移告知指令时，所述数据处理部将在该相移告知指令所告知的定时中数据接收部所进行的数据接收设成无效。

本发明的收发系统的特征在于，具备：（1）上述的本发明的发送装置以及接收装置，（2）接收装置的时钟接收部接收由发送装置的时钟发送部发送的时钟，（3）接收装置的数据接收部接收由发送装置的数据发送部发送的数据，（4）接收装置的数据处理部在由发送装置的数据发送部发送而被接收装置的数据接收部接收到的数据是相移告知指令时，将在该相移告知指令所告知的定时中数据接收部所进行的数据接收设成无效。

发明效果

依据本发明，可抑制电路规模的增大同时实现EMI噪声的降低。

附图说明

图1是示出比较例的发送装置10的结构的图。

图2是示出从比较例的发送装置10输出的时钟clock2的频率的时间性变化的图。

图3是示出从比较例的发送装置10输出的时钟clock2的频谱的图。

图4是示出从比较例的发送装置10输出的时钟clock2的相位的时间性变化的图。

图5是示出第1实施方式的发送装置10A的结构的图。

图6是示出第1实施方式的发送装置10A中的时钟clock1,clock2及clock3等的时序图。

图7是从第1实施方式的发送装置10A输出的数据及时钟的时序图。

图8是示出从第1实施方式的发送装置10A输出的时钟的频谱的一例的图。

图9是示出从第1实施方式的发送装置10A输出的时钟的频谱的另一例的图。

图10是示出当不施加SS时的时钟的波形及频谱的图。

图11是示出在第1实施方式中当按照每个10脉冲相移π时的时钟的波形及频谱的图。

图12是示出在第1实施方式中当按照每个9脉冲及每个7脉冲相移π时的时钟的波形及频谱的图。

图13是示出第2实施方式的发送装置10B的结构的图。

图14是示出第3实施方式的发送装置10C的结构的图。

图15是示出第3实施方式的发送装置10C中的时钟clock1及clock2等的时序图。

图16是说明从发送装置到接收装置的数据用信号线及时钟用信号线各自的长度关系的图。

图17是说明当未进行SS施加时的延迟时间差的图。

图18是说明比较例的进行SS施加时的延迟时间差的图。

图19是示出第4实施方式的发送装置10D的结构的图。

图20是示出第4实施方式的发送装置10D中的各数据的时序图。

图21是示出第4实施方式的接收装置30的结构的图。

图22是示出第4实施方式的接收装置30中的各数据的时序图。

图23是示出第4实施方式的具备发送装置10D及接收装置30的收发装置中的数据及时钟的时序图。

图24是示出第4实施方式的收发装置1的构成例的图。

图25是第4实施方式的收发装置1中的数据及时钟的时序图。

具体实施方式

以下，参照附图，详细说明用于实施本发明的方式。此外，在图面的说明中，同一或同等的要素赋予同一标号，并省略重述说明。而且，首先说明比较例，然后说明本实施方式。

(比较例)

图1是示出比较例的发送装置10的结构的图。比较例的发送装置10具备发送数据生成部11及输出缓冲部12。发送数据生成部11生成要向接收装置送出的数据data1及时钟clock1，并将它们输出至输出缓冲部12。输出缓冲部12包含数据发送部13及时钟发送部14。

数据发送部13经由高速串行数据线与接收装置连接。数据发送部13含有FIFO(first-in first-out，先入先出)存储器，将从发送数据生成部11输出的数据data1输入至FIFO存储器中并进行存储，而且，将FIFO存储器中存储的数据以及根据需要附加的虚数据作为数据data2输出至接收装置。由从发送数据生成部11输出的时钟clock1来指示数据发送部13的FIFO存储器输入数据data1并进行存储的定时。而且，由从时钟发送部14输出的时钟clock2来指示数据发送部13的FIFO存储器输出数据data2的定时。

时钟发送部14经由时钟线与接收装置连接。时钟发送部14含有SSCG，其输入从发送数据生成部11输出的时钟clock1，输出针对该时钟clock1将频率进行时间调制(施加SS)而生成的时钟clock2。从时钟发送部14输出的时钟clock2除了被送往接收装置，还被用作指示从数据发送部13的FIFO存储器输出数据data2的信号。由此，数据发送部13能够与由时钟发送部14送出的时钟clock2同步地送出数据data2。

图2是示出从比较例的发送装置10输出的时钟clock2的频率的时间性变化的图。在该图所示的施加SS的一例中，与施加SS前的时钟clock1为一定频率f0的情况相对地，施加SS后的时钟clock2的频率被调制成三角波形状。假设时钟clock2的调制频率为fmod(设调制周期为1/fmod)，并假设时钟clock2的中心频率为f0，而且，假设时钟clock2的调制的振幅为Δf。

图3是示出从比较例的发送装置10输出的时钟clock2的频谱的图。与施加SS前的时钟clock1的频谱集中于频率f0相对地，如图2所示的施加SS后的时钟clock2的频谱具有以频率f0为中心的幅度为2(Δf＋fmod)的频带，峰值强度降低。由此，就可实现EMI噪声的降低。

图4是从比较例的发送装置10输出的时钟clock2的相位的时间性变化的图。施加SS后的时钟clock2的相位是对图2所示的频率f(t)进行积分后得到的结果。由该图可知，即使频率调制的振幅Δf只略微变动，但作为频率的积分的相位也由没有施加SS时的相位ph0大幅变动。

施加SS后的时钟clock2的相位变动的振幅Δph可用下记(1)式表示。使用该式子，例如设中心频率f0为1GHz，调制频率fmod为30kHz，调制振幅Δf相对于中心频率f0的比率为3%，则相位变动的振幅Δph为250·2π(rad)。即，与没有施加SS时相比，施加SS后的时钟clock2的相位的变动最大为±250周期左右的量。

[数学式1]

$\left|\mathrm{\Δph}\right|={\∫}_{t0}^{t1}f\left(t\right)\mathrm{dt}={\∫}_{t0}^{t1}\{\mathrm{\Δf}-\mathrm{\Δf}\frac{t-t0}{t1-t0}\}\mathrm{dt}\·\·\·\left(1a\right)$

$t0=\frac{1}{4}f\mathrm{mod}\·\·\·\left(1b\right)$

$t1=\frac{3}{4}f\mathrm{mod}\·\·\·\left(1c\right)$

比较例的发送装置10的时钟发送部14包含用来生成并输出如图2所示的施加SS后的时钟clock2的SSCG。SSCG基本上具有PLL(phase lock loop，锁相环)电路结构，生成并输出由该PLL电路进行了频率调制的时钟clock2。但是，含有这种PLL电路的SSCG电路规模较大，抗噪声较弱。

而且，比较例的发送装置10的数据发送部13与施加SS前的时钟clock1同步地输入数据data1，与施加SS后的时钟clock2同步地输出数据data2。相对于输入数据data1，输出数据data2具有上述的Δph的相位差。为了防止由该相位差造成数据收发错误，发送装置10需要含有FIFO存储器。施加SS后的时钟clock2的相位变动的振幅Δph越大，则FIFO存储器的容量也必须要越大。因此，这种FIFO存储器的电路规模较大。

这样，比较例的发送装置10的电路规模庞大，当由半导体集成电路来构成时，半导体芯片面积会很大。而相对于此，以下说明的本实施方式的发送装置10A～10D通过时钟发送部生成被间歇地赋予了相移的时钟并将其送出，因此不需要包含SSCG，因此可抑制电路规模的增大同时实现EMI噪声的降低。

(第1实施方式)

图5是示出第1实施方式的发送装置10A的结构的图。第1实施方式的发送装置10A具备发送数据生成部11及输出缓冲部12A。发送数据生成部11生成要向接收装置送出的数据data1及时钟clock1，并将它们输出至输出缓冲部12A。输出缓冲部12A包含数据发送部13及时钟发送部14A。

当与图1所示的比较例的发送装置10的结构比较时，图5所示的第1实施方式的发送装置10A在取代了输出缓冲部12而改为具备输出缓冲部12A这点有所不同，而且，在取代了时钟发送部14而改为具备时钟发送部14A这点有所不同。时钟发送部14A包括PLL15、计数器16及时钟反转部17，可以基于已输入的时钟clock1生成被间歇地赋予了相移的时钟clock2，并将该时钟clock2送出。如此，对于被间歇地赋予了相移的时钟clock2，当其相移量为π(180度)时，成为与间歇地使电压振幅反转后的时钟clock2相同。

PLL15输入从发送数据生成部11输出的时钟clock1，生成具有频率为该输入的时钟clock1的频率的一定值的倍数的时钟clock3，并输出该时钟clock3。计数器16输入从PLL15输出的时钟clock3，并计数该时钟clock3的脉冲，输出按照每固定脉冲数成为有效值达固定期间的时钟反转控制信号。

时钟反转部17输入从PLL15输出的时钟clock3，并且输入从计数器15输出的时钟反转控制信号，每当时钟反转控制信号变成有效值时，切换时钟clock3的正相和反相而输出为时钟clock2。数据发送部13与从时钟发送部14A的时钟反转部17输出的时钟clock2同步地送出数据data2。

图6为第1实施方式的发送装置10A中的时钟clock1、clock2及clock3等的时序图。在此图中，从上往下依次示出了被输入至PLL15的时钟clock1、从PLL15输出的时钟clock3、时钟clock3反转后的信号、从计数器15输出的时钟反转控制信号、以及从时钟反转部17输出的时钟clock2。

在该图中，从PLL15输出的时钟clock3的频率为输入至PLL15的时钟clock1的频率的21/20倍。即，时钟clock3的21个脉冲的期间等于时钟clock1的20个脉冲的期间。时钟clock3的脉冲＃21的边缘与时钟clock1的脉冲＃20的边缘处于相同的时序。而且，从计数器15输出的时钟反转控制信号按照时钟clock3的每10脉冲就变成高电平达一定期间。然后，从时钟反转部17输出的时钟clock2在时钟反转控制信号每次变成高电平时(即，时钟clock3的每10脉冲)切换时钟clock3的正相与反相，成为相位移动了π的频率。

在这样动作下，在从时钟反转部17输出的时钟clock2中，与从PLL15输出的时钟clock3的脉冲＃11的边缘对应的部分发生欠缺。因此，在时钟clock1的20个脉冲的期间中，产生时钟clock3的21个脉冲，产生时钟clock2的20个脉冲。

图7是从第1实施方式的发送装置10A输出的数据及时钟的时序图。在同图(a)中，时钟没有相移。在同图(b)中，时钟间歇性地相移π。在任何一种情况下，在接收从发送装置10A输出的数据及时钟的接收装置中只要以时钟的脉冲的边缘对数据进行采样即可。

图8是示出从第1实施方式的发送装置10A输出的时钟的频谱的一例的图。与时钟clock1的频谱集中于频率f0相对地，从第1实施方式的发送装置10A输出的时钟clock2的频谱没有频率f0的成分，在f0±fmod/2、f0±fmod、f0±3fmod/2、……具有峰值，峰值强度降低。由此，可以实现EMI噪声的降低。fmod是对时钟赋予相移的定时的频率。

此外，在以上的说明中，按照每固定脉冲数(即，按照固定频率fmod)对从发送装置10A输出的时钟赋予相移。可是，也可以按照每N1个脉冲和每N2个脉冲对从发送装置10A输出的时钟clock2赋予相移。此情况下，PLL15的分频比为(N1＋N2＋1)/(N1＋N2)，计数器16每次计数了时钟clock3的脉冲数N1与N2就输出一定期间为有效值的时钟反转控制信号即可。

图9是示出从第1实施方式的发送装置10A输出的时钟的频谱的另一例的图示。通过改变fmod或相移量，可进一步降低频谱的峰值强度，能够实现EMI噪声的进一步降低。

使用图10～图12，说明时钟的频谱的仿真计算结果。图10是示出当不施加SS时的时钟的波形及频谱的图，图(a)表示时钟波形，图(b)表示频谱。图11是第1实施方式中每10个脉冲相移π时的时钟的波形及频谱的图，图(a)表示时钟波形，图(b)表示频谱。图12是示出在第1实施方式中按照每9个脉冲及每7个脉冲相移π时时钟的波形及频谱的图；图(a)表示按照每9个脉冲进行相移后的时钟波形，图(b)表示按照每7个脉冲进行相移后的时钟波形，图(c)表示频谱。通过这些图的比较可知，与未施加SS的情况相比(图10)，在每10个脉冲相移π的情况下(图11)，频谱的峰值强度降低，在每9个脉冲及每7个脉冲相移的情况下(图12)，频谱的峰值强度进一步降低。

比较例的发送装置10需要电路规模较大的SSCG及FIFO存储器，而与此相对，第1实施方式的发送装置10A只需具备固定分频比的PLL及低容量值的FIFO存储器即可，因此可以抑制电路规模的增大同时实现EMI噪声的降低，在以半导体集成电路来构成时，半导体芯片面积较小。

(第2实施方式)

图13是第2实施方式的发送装置10B的构成的图。第2实施方式的发送装置10B具备发送数据生成部11及输出缓冲部12B。发送数据生成部11生成要往接收装置送出的数据data1及时钟clock1，并将它们输出至输出缓冲部12B。输出缓冲部12B含有数据发送部13及时钟发送部14B。

与图5所示的第1实施方式的发送装置10A的构成相比，图13所示的第2实施方式的发送装置10B在取代了输出缓冲部12A而改为具备输出缓冲部12B这点有所不同，而且，在取代了时钟发送部14A而改为具备时钟发送部14B这点有所不同。时钟发送部14B含有PLL15、计数器16及时钟选择部18，可基于已输入的时钟clock1生成被间歇性赋予了相移的时钟clock2，并将该时钟clock2送出。

PLL15输入从发送数据生成部11输出的时钟clock1，生成具有频率为该输入的时钟clock1的频率的一定值的倍数的多相时钟clock3，输出将该多相时钟clock3。计数器16输入从PLL15输出的多相时钟clock3中的任何一个时钟，并计数该已输入的时钟的脉冲，每一定脉冲数输出时钟选择控制信号。

频率选择部18输入从PLL15输出的多相时钟clock3，并且输入从计数器15输出的时钟选择控制信号，选择多相时钟clock3中时钟选择控制信号所指示的任意一个频率，作为时钟clock2输出。数据发送部13，与从时钟发送部14B的频率选择部18输出的时钟clock2同步地，送出数据data2。

与第1实施方式的情况相比，在该第2实施方式中，通过切换从多相频率中选择的频率，生成并送出被赋予了相移的频率，由此可输出具有更复杂的频谱的时钟clock2，因此可进一步降低频谱的峰值强度，可实现EMI噪声的进一步降低。

(第3实施方式)

在目前为止所说明的第1实施方式及第2实施方式中，均能够在其接收装置中毫无缺损地接收发送给接收装置的数据。另一方面，在实际应用中，有时候容许数据缺损。例如，视频信号的消隐期间的数据即使缺损也无妨。而且，该消隐期间按照固定周期发生。在这种情况下，时钟发送部也可以不含有PLL。第3实施方式的发送装置10C使用表示消隐期间的消隐指示信号，间歇性地对频率赋予相移。

图14是示出第3实施方式的发送装置10C的构成。第3实施方式的发送装置10C具备发送数据生成部11及输出缓冲部12C。发送数据生成部11生成要往接收装置送出的数据data1及时钟clock1，并将它们输出至输出缓冲部12C。输出缓冲部12C含有数据发送部13及时钟发送部14C。

与图5所示的第1实施方式的发送装置10A的构成相比，图14所示的第3实施方式的发送装置10C在取代了输出缓冲部12A而改为具备输出缓冲部12C这点有所不同，而且，在取代了时钟发送部14A而改为具备时钟发送部14C这点有所不同。时钟发送部14C含有计数器16及时钟反转部17，可以基于已输入的时钟clock1生成被间歇性赋予了相移的时钟clock2，并将该时钟clock2送出。

计数器16输入表示视频信号数据data1中的消隐期间的消隐指示信号，计数该消隐指示信号成为有效值的事项，每一定计数值输出以固定期间成为有效值的时钟反转控制信号。

时钟反转部17输入从发送数据生成部11输出的时钟clock1，并且输入从计数器15输出的时钟反转控制信号，每当时钟反转控制信号变成有效值时，切换时钟clock1的正相与反相而作为时钟clock2进行输出。数据发送部13与从时钟发送部14C的时钟反转部17输出的时钟clock2同步地送出数据data2。

图15是第3实施方式的发送装置10C中的时钟clock1及clock2等的时序图。在此图中，从上往下依次示出如下信号：输入至时钟反转部17的时钟clock1、时钟clock1反转后的信号、消隐指示信号、以及从时钟反转部17输出的时钟clock2。

如同图所示，在第3实施方式中，在时钟反转部17中，通过表示消隐期间的消隐指示信号，切换时钟clock1的正相与反相而作为时钟clock2进行输出。由于所输出的时钟clock2中脉冲＃10缺损，因此同步于该脉冲边缘的数据也缺损。可是，由于该缺损的定时为消隐期间，因此作为视频数据而言，不会造成任何影响。

此外，也可以每当有消隐指示信号时就进行相移，此情况下，不需要计数器16。但是，在消隐指示信号中以每数次才1次的比率来进行相移时，也可以如图所示般地设置计数器16。而且，也可以取代消隐指示信号而使用表示可容许数据缺损的定时的其它特定信号。

(第4实施方式)

在目前为止所说明的各实施方式的说明中，从发送装置至接收装置的数据与时钟之间的延迟时间差并不会造成问题。可是，实际上，如图16(a)所示，从发送装置10至接收装置30的数据用信号线与时钟用信号线不一定会彼此等长，有时候会如图16(b)所示地，时钟用信号线比数据用信号线长。有时候也会如图16(c)所示地，在时钟用信号线的中途被插入有缓冲器的情形。另外，当从1台发送装置往多数台接收装置传输公共的时钟时，在从发送装置至各接收装置的时钟信号线的中途被插入的缓冲器的数目也会不同。在这些情况下，从发送装置至接收装置的数据与时钟之间会产生延迟时间差。

当在从发送装置至接收装置的数据与时钟之间存在延迟时间差的情况下，在不施加SS时，通过补偿该延迟时间差能够在接收装置中无错误地接收从发送装置输出的数据。此外，该延迟时间差的补偿可以在发送装置侧进行，也可以在接收装置侧进行，或者在补偿用而插入的其它装置中进行。

图17是当未施加SS时的延迟时间差的说明图。图(a)所示的时钟clock为固定周期。与图(a)所示的时钟clock相比，图(b)所示的时钟clock2具有一点点延迟时间差。而且，与图(b)所示的时钟clock2相比，图(c)所示的时钟clock2具有相当于1个周期的量的延迟时间差。在任何一种情况下，由于延迟时间差在时间上固定，因此一旦补偿了延迟时间差，则在以后都会维持其效果。

图18时比较例的施加SS时的延迟时间差的说明图。图(a)所示的时钟clock的周期逐渐变长。与图(a)所示的时钟clock相比，图(b)所示的时钟clock2具有一点点延迟时间差。与同图(b)所示的时钟clock2相比，图(c)所示的时钟clock2具有相当于1个周期的量的延迟时间差。而且，与图(c)所示的时钟clock2相比，图(d)所示的时钟clock2进一步还具有相当于1个周期的量的延迟时间差。

如果如图(b)的情形那样地延迟时间差是1个周期以下，则由于延迟时间差在时间上一定，因此一旦补偿了延迟时间差，则以后都会维持其效果。但是，在如图(c)的情形那样地延迟时间差是1个周期以上时，由于延迟时间差随时间变动，因此无论在哪个时点上补偿延迟时间差，其效果都无法维持，必须是始终补偿延迟时间差。当如同图(d)的情形那样地延迟时间差进一步变大时，延迟时间差的变动也变大，调整变得更加困难。

以下说明的第4实施方式的具备发送装置及接收装置的收发装置在从发送装置至接收装置的数据与时钟之间存在延迟时间差的情况下也适用。图19是第4实施方式的发送装置10D的结构的图。图20是第4实施方式的发送装置10D中的各数据的时序图。第4实施方式的发送装置10D具备发送数据生成部21、告知指令生成部22及并串转换部23。

发送数据生成部21生成要往接收装置送出的数据data1及时钟clock1，并将它们输出至告知指令生成部22。发送数据生成部21在原本应发送至接收装置的数据(Normal Data)中途间歇性地插入虚数据(dummy data)。该被插入的虚数据在对时钟赋予相移的定时被插入，占据发送数据的译码最小单位的至少2个单位的量。

告知指令生成部22输入从发送数据生成部21输出的数据data1，检测该数据data1中的虚数据，将该虚数据中的最初的单位置换成相移告知指令。虚数据中的第2单位以后的数据在即使送往接收装置也不存在问题时也可以直接送往接收装置。但是，当虚数据中的第2单位以后的数据直接送往接收装置时会在接收装置侧发生不良情况时，告知指令生成部22将该虚数据置换成不会发生不良情形的其它虚数据(dummydata2)。

告知指令生成部22将如此进行置换后的数据data2输出至并串转换部23。而且，告知指令生成部22将在该数据data2中的虚数据(dummy data或dummy data2)的定时中用来指示对时钟赋予相移的相移开始信号(phase shift start信号)，输出至并串转换部23。

并串转换部23输入从告知指令生成部22输出的数据data2及相移开始信号。然后，并串转换部23与第1至第3实施方式中的输出缓冲器14A～14C同样地，在相移开始信号所指示的定时输出赋予了相移的时钟(serial clock0)，并且与时钟同步地送出从数据data2转换而来的串行数据(serial data0)。在串行数据(serial data0)中包含用来告知对时钟(serial clock0)赋予相移的定时的相移告知指令，而且接续于该相移告知指令后，含有虚数据(dummy data或dummy data2)。

图21是示出第4实施方式的接收装置30的构成的图。图22是第4实施方式的接收装置30中的各数据的时序图。第4实施方式的接收装置30具备串并转换部31及数据处理部32。数据处理部32包含告知指令检测部33、数据替换部34及译码部35。

串并转换部31接收从发送装置10D彼此同步地送出的串行数据(serial data0)及时钟(serial clock0)。串并转换部31包含：接收时钟(serial clock0)的时钟接收部、以及与该时钟同步地对串行数据(serial data0)进行采样后接收的数据接收部。而且，串并转换部31将从串行数据(serial data0)转换而成的并行数据data1输出至告知指令检测部33。

告知指令检测部33输入从串并转换部31输出的数据data1，检测该数据data1中的相移告知指令。然后，告知指令检测部33在检测出相移告知指令时，将表示该意思的告知指令检测信号输出至数据替换部34。而且，告知指令检测部33将所输入的数据data1作为数据dagta2输出至数据替换部34。

数据替换部34输入从告知指令检测部33输出的数据dagta2及告知指令检测信号。然后，数据替换部34基于告知指令检测信号，辨识出数据dagta2中的相移告知指令的后续数据为虚数据即无效数据(Invalid data)。然后，数据替换部34在这些原本不要的相移告知指令及无效数据(Invalid data)的期间，将Valid信号以低电平的方式输出至译码部35。从数据替换部34输入至译码部35的Valid信号在从数据替换部34输入译码部35的数据data3是原本的数据(Normal Data)时为高电平，在数据data3是无效数据时为低电平。进而，数据替换部34在相移告知指令及无效数据(Invalid data)是在后段中发生不良情形的情况时，置换成不会造成不良的值(例如0)，将该置换后的数据data3输出至解码部35。

译码部35输入从数据替换部34输出的数据data3及Valid信号，基于这些进行所需要的处理后将数据data4输出至后段。如此，含有告知指令检测部33、数据替换部34及译码部35的数据处理部32在已接收到的数据是相移告知指令时，能够将该相移告知指令所告知的定时的数据接收设成无效。

图23是第4实施方式的具备发送装置10D及接收装置30的收发装置中的数据及时钟的时序图。在从发送装置10D送出数据data1及时钟clock1的时刻，数据data1与时钟clock1同步，当时钟clock1已相移时，数据data1也会相移达相同的位移量。

在通过接收装置30接收到数据data1及时钟clock2的时刻，数据data1与时钟clock2之间发生延迟时间差，在同图中，该延迟时间差为时钟的2个周期的量。此情况下，在接收装置30中，即使在时钟clock2中的即将赋予相移前的脉冲＃3的边缘对数据data1进行采样，该采样仍不正确。

在第4实施方式中，当对时钟赋予相移时，用于告知该当相移定时的相移告知指令被从发送装置10D送往接收装置30。然后，在接收装置30中，当接收到的数据是相移告知指令时，将该相移告知指令所告知的定时中的数据接收设成无效。此时，如果将被设成无效的数据当成虚数据，则能够毫无问题地从发送装置10D向接收装置30进行数据传输。

使用图24及图25来说明第4实施方式的含有发送装置10D及接收装置30的收发装置1的具体动作例。图24是示出第4实施方式的收发装置1的构成例的图。该图所示的收发装置1具备发送装置10D及接收装置30₁～30₆。

发送装置10D与所述的发送装置10D大致相同，但是是针对6个接收装置30₁～30₆送出公共的时钟clock，对接收装置30₁送出数据data1，对接收装置30₂送出数据data2，对接收装置30₃送出数据data3，对接收装置30₄送出数据data4，对接收装置30₅送出数据data5，对接收装置30₆送出数据data6。

接收装置30₁～30₆分别与所述的接收装置30大致相同，但其将输入的时钟clock进行缓冲后送出至下段的接收装置。即，接收装置30₁输入从发送装置10D输出的数据data1及时钟clock，将该输入的时钟clock缓冲后送出至下段的接收装置30₂。接收装置30₂输入从发送装置10D输出的数据data2，并且输入从前段的接收装置30₁输出的时钟clock，而将将该输入的时钟clock缓冲后送出至下段的接收装置30₃。

接收装置30₃输入从发送装置10D输出的数据data3，并且输入从前段的接收装置30₂输出的时钟clock，将该输入的时钟clock缓冲后送出至下段的接收装置30₄。接收装置30₄输入从发送装置10D输出的数据data4，并且输入从前段的接收装置30₃输出的时钟clock，将该输入的时钟clock缓冲后送出至下段的接收装置30₅。

接收装置30₅输入从发送装置10D输出的数据data5，并且输入从前段的接收装置30₄输出的时钟clock，将该输入的时钟clock缓冲后送出至下段的接收装置30₆。而且，接收装置30₆输入从发送装置10D输出的数据data6，并且输入从前段的接收装置30₅输出的时钟clock。

在这样构成的收发装置1中，分别被输入至接收装置30₁～30₆的数据与时钟之间的延迟时间差不同。即，越后段则延迟时间差越大。即使在被输入至初段的接收装置30₁的数据data1与时钟clock之间没有延迟时间差的情况下，被输入至第2段的接收装置30₂的数据data2与时钟clock之间存在延迟时间差，被输入至第3段的接收装置30₃的数据data3与时钟clock之间存在更大的延迟时间差。

图25是第4实施方式的收发装置1中的数据及时钟的时序图。此外，这里假设为，发送装置10D接着5比特的相移告知指令a～e之后送出5比特的虚数据f～j。假设要在相移告知指令e的部分中发生相移。而且，假设接收装置30₁～30₆分别在时钟的上升及下降这两者的定时对数据进行采样。

图25(a)是示出未进行相移而在数据与时钟之间没有延迟时间差的定时。图25(b)～(g)是在进行了相移的情况下，被输入至各接收装置30_n的数据及时钟、以及由各接收装置30_n采样后的数据的定时。

在图25(b)所示的例子中，被输入至初段的接收装置30₁的数据data1与时钟clock之间没有延迟时间差。在与时钟clock的相移相同的定时数据data1也进行相移，相移告知指令e的期间变长。因此，在接收装置30₁中，由于首先被接收到的数据是相移告知指令a～e，因此可辨识其后续的数据f～j是虚数据。

在图25(c)所示的例子中，被输入至第2段的接收装置30₂的数据data2与时钟clock之间发生了相当于时钟半个周期的量(数据1比特的量)的延迟时间差。在此情况下也是在接收装置30₂中，由于首先被接收到的数据是相移告知指令a～e，因此可辨识其后续的数据f～j是虚数据。

在图25(d)所示的例子中，被输入至第3段的接收装置30₃的数据data3与时钟clock之间发生了相当于时钟1个周期的量(数据2比特的量)的延迟时间差。在图25(e)所示的例子中，被输入至第4段的接收装置30₄的数据data4与时钟clock之间发生了相当于时钟1.5个周期的量(数据3比特的量)的延迟时间差。在图25(f)所示的例子中，被输入至第5段的接收装置30₆的数据data5与时钟clock之间发生了相当于时钟2个周期的量(数据4比特的量)的延迟时间差。而且，在图25(g)所示的例子中，被输入至第6段的接收装置30₆的数据data6与时钟clock之间发生了相当于时钟2.5个周期的量(数据5比特的量)的延迟时间差。

在图25(d)～(g)所示的例子中，接收电路30₃～30₆分别接收到相移告知指令a～e，但其后续接收的数据不一定是虚数据f～j，而是缺失了某个虚数据。在接收电路30₃中缺失虚数据f，在接收电路30₄中缺失虚数据g，在接收电路30₅中缺失虚数据h，而且，在接收电路30₆中缺失虚数据i。

其中，紧接在相移告知指令a～e的接收之后接收到数据e，如果包含该数据e，则成为接收5比特的虚数据的情况。因此，在图25(b)～(g)的任意一个中，只要将在5比特的相移告知指令a～e的接收之后接收到的5比特的数据辨识为虚数据即可。

此外，在以上的例子中，虽然示出了相移告知指令之后的虚数据为1个的情形，但如果虚数据为多个，则可应对时钟与数据之间的更大的延迟时间差。

图24或图25这样的结构也可以应用于例如液晶显示器(LCD：liquid crystaldisplay)或等离子显示面板(PDP：plasma display panel)等一般被称为平板显示器的图像显示装置中的定时控制器与驱动器之间的数据传输或存储器系统中的数据传输。通过采用此这种结构，可以减少如所述的图像显示装置的通信缆线的根数或存储器系统中的时钟线，可期待低成本化并且期待低EMI化。

产业上利用的可能性

可应用于抑制电路规模的增大同时实现EMI噪声的降低的用途。

标号说明

10,10A～10D：发送装置

11：发送数据生成部

12,12A～12C：输出缓冲部

13：数据发送部

14,14A～14C：时钟发送部

15：PLL

16：计数器

17：时钟反转部

18：时钟选择部

21：发送数据生成部

22：告知指令生成部

23：并串转换部

30：接收装置

31：串并转换部

32：数据处理部

33：告知指令检测部

34：数据替换部

35：解码部

Claims (8)

1.一种发送装置，其特征在于，该发送装置具备：

时钟发送部，其生成被间歇性地赋予了相移的时钟并发送该时钟；和

数据发送部，其与所述时钟发送部所发送的时钟同步地发送数据。

2.根据权利要求1所述的发送装置，其特征在于，所述时钟发送部通过切换从多相时钟中选择出的时钟，生成被赋予了相移的时钟并发送该时钟。

3.根据权利要求1所述的发送装置，其特征在于，所述时钟发送部在从数据发送部发送的数据中的特定数据的发送定时中，对时钟赋予相移而将其发送。

4.根据权利要求1所述的发送装置，其特征在于，所述数据发送部在从所述时钟发送部发送的时钟被赋予相移时，发送用来告知该相移的定时的相移告知指令。

5.根据权利要求4所述的发送装置，其特征在于，所述数据发送部在从所述时钟发送部发送的时钟即将被赋予相移之前，发送所述相移告知指令。

6.根据权利要求4或5所述的发送装置，其特征在于，所述数据发送部接在所述相移告知指令之后发送虚数据。

7.一种接收装置，其为接收从发送装置以彼此同步的方式发送的时钟及数据的接收装置，其特征在于，所述接收装置具备：

时钟接收部，其接收时钟；

数据接收部，其与所述时钟接收部所接收的时钟同步地对数据进行采样接收；和

数据处理部，当所述数据接收部接收到的数据是用来告知在所述时钟接收部所接收的时钟及所述数据接收部所接收的数据中分别发生相移的定时的相移告知指令时，所述数据处理部将在该相移告知指令所告知的定时中所述数据接收部所进行的数据接收设成无效。

8.一种收发系统，其特征在于，

所述收发系统具备：权利要求4～6中任意一项所述的发送装置、以及权利要求7所述的接收装置，

所述接收装置的所述时钟接收部接收由所述发送装置的所述时钟发送部发送的时钟，

所述接收装置的所述数据接收部接收由所述发送装置的所述数据发送部发送的数据，

所述接收装置的所述数据处理部在由所述发送装置的所述数据发送部发送而被所述接收装置的所述数据接收部接收到的数据是所述相移告知指令时，将在该相移告知指令所告知的定时中所述数据接收部所进行的数据接收设成无效。

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