CN102867539B

CN102867539B - 增益eDRAM存储单元结构

Info

Publication number: CN102867539B
Application number: CN201110188441.5A
Authority: CN
Inventors: 林殷茵; 李慧
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2011-07-05
Filing date: 2011-07-05
Publication date: 2015-08-26
Anticipated expiration: 2031-07-05
Also published as: CN102867539A

Abstract

本发明属于存储器技术领域，提出了一种改善增益型eDRAM器件结构。本发明的一种增益eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、写位线、读字线、读位线，读MOS管的栅极和写MOS管的漏区通过金属线连接共同构成存储结点，写MOS管、读MOS管分别具有栅极介质，其特征在于，所述的写MOS管、读MOS管具有沟槽沟道，写MOS管、读MOS管的栅极介质位于硅衬底沟槽中，栅极为向下凸起的凸面圆柱状。本发明可以明显改善器件的数据保持特性。

Description

增益eDRAM存储单元结构

技术领域

本发明属于存储器技术领域，提出了一种改善增益型eDRAM器件结构。

背景技术

如图1所示，是intel的2T Gain Cell eDRAM单元。该Gain Cell eDRAM 100包括写MOS晶体管101、读MOS晶体管102、写字线(Write Word Line，WWL)105、读字线(Read Word Line，RWL)106、写位线(Write Bit Line，WBL)107、读位线(Read Bit Line，RBL)108以及等效寄生电容104(等效寄生电容不是作为一个独立器件而存在的，图中只是示意性地单独图示出)。其中，写MOS晶体管101的漏区连接于读MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104一端与103连接，另一端接地，因此，MN点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端接RWL；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。通常地，等效寄生电容104为写MOS晶体管101的有源区寄生电容(也即漏区的寄生电容)或读MOS晶体管102的栅电容，也或者是两者的结合。该存储单元基于标准逻辑工艺，其漏电途径有三条：

1、通过选通管101的亚阈值漏电110；

2、存储结点104处的PN结漏电111；

3、通过101和102的栅氧的漏电112。

根据文献分析和器件仿真，其中亚阈值漏电110和PN结漏电111是漏电流的主要组成部分。该单元存在的问题是漏电比较严重，数据保持时间太短，在65nm下采用标准逻辑工艺只有10us左右的数据保持时间，从而刷新频率很高，功耗增大。

如图2所示，2T Gain Cell eDRAM单元的版图。其中201代表写入管101的有源区，202代表写入管的栅极，205代表读取管102的有源区，206代表读取管的栅极，由读取管的栅极206和写入管的漏区203通过金属线207连接共同构成存储结点204。存储结点204处电容的大小和漏电流共同决定该存储单元的数据存储时间的长短，从而决定了刷新频率的快慢和功耗的大小。而这样的以MOS管有源区电容和栅电容构成的存储电容是相当小的，所以其数据保持时间较短，刷新频率要求较高。

增益型eDRAM器件最大的问题是数据保持时间过小(仅为μs量级)，尤其是当器件等比例缩小以后，问题更加突出，原因如下：

为了降低亚阈值漏电110，需增大衬底掺杂浓度，但是较大的衬底掺杂提高了存储节点104附近的电场强度，PN结漏电111随之增加，成为漏电流的主要组成部分，而104附近的高电场也可能加剧隧穿效应，引起另外的隧穿电流，因此总的漏电流并没有减小，反而有所增大；

本发明是65nm及以下节点挥发随机存储器(特别是嵌入式存储器)的一种解决方案，可以明显改善器件的数据保持特性。

发明内容

有鉴于此，本发明提供一种65nm及以下节点挥发随机存储器(特别是嵌入式存储器)的一种解决方案，可以明显改善器件的数据保持特性。

为了达到上述目的，本发明提供一种增益eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、写位线、读字线、读位线，读MOS管的栅极和写MOS管的漏区通过金属线连接共同构成存储结点，写MOS管、读MOS管分别具有栅极介质，其特征在于，写MOS管、读MOS管具有沟槽沟道，写MOS管、读MOS管的栅极介质位于硅衬底沟槽中，栅极为凸面圆柱状。

优选的，读MOS晶体管和写MOS晶体管的结构包括：N阱杂质掺杂区域，定义于半导体基底中；有源区域，由沟槽绝缘区域隔离定义；栅极沟槽，设于N阱杂质掺杂区域中，呈凸面圆柱状，沟槽底部具有下凸的曲面轮廓；栅极，设于栅极沟槽中；以及正常的源漏结构。

为了达到上述目的，本发明还提供一种一种增益eDRAM存储器，其特征在于，包括：增益单元eDRAM阵列，其包括按行和列的形式排列的多个权利要求1至3任一所述的增益eDRAM单元；行译码器；列译码器；灵敏放大器；字线驱动模块；位线驱动模块；逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。

附图说明

附图1为现有技术Intel的2T Gain Cell eDRAM单元；

附图2为现有技术Intel的2T Gain Cell eDRAM单元的版图；

附图3(a)为根据本发明一个实施例存储单元的版图；

附图3(b)为根据本发明一个实施例存储单元沿着AA’和BB’两个方向的剖面图；

附图4(a)为根据本发明另一个实施例存储单元的版图；

附图4(b)为根据本发明另一个实施例存储单元沿着AA’和BB’两个方向的剖面图；

附图5为本发明eDRAM存储器结构示意图；

附图6为本发明eDRAM存储器结构再一个实施例沟槽沟道结构。

具体实施方式

参考附图3，为根据本发明一个实施例存储单元的版图及其剖面图。该实施例的eDRAM单元300同样为图1所示的包括写MOS晶体管、读MOS晶体管、写字线、写位线、读字线和读字线的结构，因此，eDRAM单元300的电路结构示意图与图1所示的eDRAM单元的电路结构示意图相同，写MOS晶体管、读MOS晶体管、写字线、写位线、读字线和读字线之间的连接关系以及所实现的功能也相同，在此不再作赘述。

具体地，301代表写入MOS管101的源区，302代表写入MOS管的栅极，305代表读取MOS管102的有源区，306代表读取MOS管的栅极，由读取MOS管的栅极306和写入MOS管的漏区303通过金属线307连接共同构成存储结点304。308、309分别为写入MOS管101、读取MOS管102的栅极介质。写入MOS管、读取MOS管均为PMOS，如图3(b)，包含有：N阱杂质掺杂区域313，定义于半导体基底中；有源区域305，由沟槽绝缘区域312隔离定义；栅极沟槽310、311，设于N阱杂质掺杂区域313中，呈凸面圆柱状，沟槽底部具有下凸的曲面轮廓，圆柱的高(垂直侧壁部分的深度)为h1、h2，圆柱底部曲面下凸的深度表示为r1、r2，一般而言，h1≥r1，h2≥r2。栅极302、306，设于栅极沟槽中；栅极氧化层308、309，设于栅极沟槽之上，介于N型杂质掺杂区域313与栅极之间，为高介电常数材料(如氧化铪)；正常的源漏掺杂结构。

这里提供的一种改善增益eDRAM 2T gaincell器件的有效方法，与平面管相比，写入管的沟槽沟道增大了晶体管的有效沟道长度(effect channel length)，使得器件在等比例缩小的同时保持一定的栅长，短沟道效应得到有效抑制，亚阈值电流110减小，因此衬底的掺杂浓度不必太高，存储节点附近电场强度有效降低，PN结漏电111也随之减小。这样总的漏电流能够有效减小，减少的程度与沟道的几何形状、深度(h1，r1，h2，r2)有关，如果不考虑工艺的难度，h1，r1，h2，r2越大，漏电流就越小，在工艺允许的范围内，漏电流可以降低至少一个数量级，数据保持时间因此增大。读取管栅极电容主要用来存储电荷(正常情况下栅极电容大约是总存储电容的50％～70％)，沟道/栅极沟槽将二维电容扩展为三维电容器，电容面积显著增大，总的存储电容增大，也可以改善存储器件的数据保持特性，增大的程度也与沟槽沟道的几何尺寸有关。另外，读取管的亚阈值漏电也将减小，这有利于提高读出信号的信噪比，增强抗干扰能力。使用本发明，可以使得增益eDRAM单元的数据保持时间得到至少一个数量级的明显提高。特别适用于65nm及以下技术节点低功耗、高性能嵌入式随机存储应用。

附图4(a)为根据本发明另一个实施例存储单元的版图；附图4(b)为根据本发明另一个实施例存储单元沿着AA’和BB’两个方向的剖面图。以32nm工艺节点为例，存储器件如图400。32nm逻辑器件采用High k Metal Gate技术，铪基栅介质。为了制造沟槽沟道器件，并分别优化写入管和读取管不同的沟槽形状，版图上增加两块特殊的掩膜板410和411。其中：402和406为金属栅，408、409为高介电常数的栅介质，其他介绍同附图3。

附图5为本发明eDRAM存储器结构示意图。该增益单元eDRAM存储器包括增益单元阵列，增益单元阵列是由增益单元eDRAM单元按行和列的形式排列而成，其中，增益单元eDRAM单元是以上图3或者图4实施例的增益单元eDRAM单元。字线和位线交叉排列，增益单元置于交叉排列点。该增益单元eDRAM存储器还包括行译码器、列译码器、灵敏放大器、字线驱动模块、位线驱动模块、逻辑控制模块。逻辑控制模块的功能是控制字线驱动模块和位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。其中选中行选中列的位线电压变化可通过灵敏放大器分辨，并与Vref(参考电压)比较，得到读出数据。行地址数输入行译码器，用于选中阵列中的WWL和RWL，列地址输入列译码器。

尽管示出和描述了本发明的优选实施例，对本领域技术人员显而易见的是在其更宽的方面不脱离本发明的情况下可以作出很多变化和修改。本发明包括SOI衬底，以及FinFET、环栅等所有先进的结构；可能有许多工艺和版图实现方案；可能有多种改进的沟道沟槽形状或结构，用来进一步增大存储电容或减小漏电流，如图6所示。

Claims

1.一种增益eDRAM存储单元结构，包括读MOS管、写MOS管、写字线、写位线、读字线、读位线，读MOS管的栅极和写MOS管的漏区通过金属线连接共同构成存储结点，写MOS管、读MOS管分别具有栅极介质，其特征在于，所述的读MOS管和写MOS管的结构包括：N阱杂质掺杂区域，定义于半导体基底中；有源区域，由沟槽绝缘区域隔离定义；栅极沟槽，设于N阱杂质掺杂区域中，呈凸面圆柱状，沟槽底部具有下凸的曲面轮廓，栅极，设于栅极沟槽中；以及正常的源漏掺杂结构；写MOS管的沟槽沟道增大了晶体管的有效沟道长度，读MOS管沟槽沟道增大了栅极寄生电容，将栅极电由二维扩展为三维结构。

2.如权利要求1所述的增益eDRAM存储单元结构，其特征在于，写MOS管的沟槽沟道增大了晶体管的有效沟道长度。

3.如权利要求1所述的增益eDRAM存储单元结构，其特征在于，读MOS管沟槽沟道增大了栅极寄生电容，将栅极电容由二维扩展为三维结构。

4.如权利要求1所述的增益eDRAM存储单元结构，其特征在于，读MOS管和写MOS管具有正常的源漏结构，栅极位于N阱杂质掺杂区域中向下凸的沟槽之中，沟槽呈圆柱状，沟槽底部具有下凸的曲面轮廓。

5.如权利要求1所述的增益eDRAM存储单元结构，其特征在于，栅极介质为高介电常数栅介质。

6.如权利要求1所述的增益eDRAM存储单元结构，其特征在于，栅极介质为铪基高介电常数栅介质。

7.一种增益eDRAM存储器，包括：

行译码器；

列译码器；

灵敏放大器；

字线驱动模块；

位线驱动模块；

逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序；

其特征在于，还包括：

增益单元eDRAM阵列，其包括按行和列的形式排列的多个权利要求1至6任一所述的增益eDRAM存储单元结构。