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KR20080010600A - 비휘발성 메모리 소자 - Google Patents

비휘발성 메모리 소자 Download PDF

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KR20080010600A
KR20080010600A KR1020060070826A KR20060070826A KR20080010600A KR 20080010600 A KR20080010600 A KR 20080010600A KR 1020060070826 A KR1020060070826 A KR 1020060070826A KR 20060070826 A KR20060070826 A KR 20060070826A KR 20080010600 A KR20080010600 A KR 20080010600A
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유현기
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삼성전자주식회사
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Abstract

본 발명은 비휘발성 메모리 소자를 제공한다. 이 소자는 활성영역을 한정하는 소자분리막, 활성영역의 상부를 가로지르고 부유 게이트와 제어 게이트 전극을 포함하는 센싱라인, 센싱라인과 이격되어 활성영역의 상부를 가로지르는 워드라인을 포함한다. 워드라인 하부의 활성영역은 센싱라인 하부의 활성영역보다 폭이 넓은 영역을 포함한다.
eeprom, 부유 게이트, 활성영역

Description

비휘발성 메모리 소자{NON-VOLATILE MEMORY DEVICE}
도 1는 일반적 이이피롬의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 이이피롬의 평면도이다.
도 3는 도 1의 I-I′를 따라 취해진 단면도이다.
도 4는 도 1의 Ⅱ-Ⅱ′를 따라 취해진 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 이이피롬의 평면도이다.
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는, 이이피롬(EEPROM)에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 중단될지라도, 저장된 데이타들이 소멸되지 않는 특성을 갖는다. 비휘발성 메모리 소자는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM) 등으로 구분될 수 있다. EEPROM 중에서 특히, FLOTOX(floating gate tunneling oxide) 형의 메모리 소자는 2개의 트랜지스터, 즉, 셀을 선택하기 위한 선택 트랜지스터(Selection Transistor)와, 데이터를 저장하는 메모리 트랜지스터(Memory transistor)가 단위 메모리 셀을 구성한다.
도 1는 일반적 이이피롬의 평면도이다.
도 1을 참조하면, 반도체 기판(1, 이하 기판이라고 함)에 활성영역(3)을 한정하는 소자분리막(2)들이 배치된다. 상기 활성영역(3)은 소정의 폭을 가지며 일정한 피치로 배치된다. 상기 기판(1)의 활성영역(3) 상에 게이트 절연막(미도시)이 형성된다. 상기 활성영역(3) 내에 소정간격으로 이격된 소오스 영역(3s), 부유확산 영역(3f), 드레인 영역(3d)이 형성된다.
상기 소오스 영역(3s)과 상기 부유확산 영역(3f) 사이에 워드라인(WL)이 배치되어 활성영역(3)의 상부를 가로지르고, 상기 부유확산 영역(3f)과 상기 드레인 영역(3d) 사이에 센싱라인(SL)이 배치되어 활성영역(3)의 상부를 가로지른다.
상기 센싱라인(SL)은 부유 게이트(4s)와 제어 게이트 전극(5s)으로 구성된다. 상기 부유 게이트(4s)는 상기 게이트 절연막 상에 배치된다. 상기 제어 게이트 전극(24s)은 상기 부유 게이트(22s) 상에 형성되어 활성영역(3)을 가로지른다. 상기 부유 게이트(4s)와 상기 제어 게이트 전극(5s) 사이에 게이트간 유전막(inter-gate dielectric)(미도시)이 개재된다.
상기 워드라인(WL)은 하부 게이트 전극(4w)과 상부 게이트 전극(5w)으로 구성될 수 있고 기판(1) 상의 임의의 부분에서 전기적으로 연결될 수 있다.
이이피롬의 용량이 증가함에 따라 단위 메모리 셀의 크기가 축소된다. 이에따라, 단위 메모리 셀의 활성영역의 폭이 감소되고 있다. 즉, 메모리 트랜지터의 채널 영역의 폭이 감소된다. 그 결과, 상기 이이피롬 메모리 셀의 턴온 전류량이 급격히 감소될 수 있다. 이로 인하여, 이이피롬 메모리 셀의 센싱 마진이 감소될 수 있다. 센싱 마진을 확보하기 위해서, 이이피롬 메모리 셀 소자의 동작 전압을 높일 수 있다. 이러한 동작 전압의 증가로 인하여 소자의 소비전력이 증가되어 이이피롬의 성능이 열화된다.
본 발명이 이루고자 하는 기술적 과제는 턴온 전류량을 증가시킬 수 있는 비휘발성 메모리 소자를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 반도체 소자를 제공한다. 이 소자는 활성영역을 한정하는 소자분리막; 상기 활성영역의 상부를 가로지르고 부유 게이트와 제어 게이트 전극을 포함하는 센싱라인; 및 상기 센싱라인과 이격되어 상기 활성영역의 상부를 가로지르는 워드라인을 포함한다. 상기 소자분리막들사이의 거리를 활성영역의 폭이라 정의할 때, 상기 워드라인 하부의 활성영역은 상기 센싱라인 하부의 활성영역보다 폭이 넓은 영역을 포함한다.
본 발명의 일 실시예에서, 상기 워드라인 하부의 활성영역의 폭은 상기 센싱라인으로부터 멀어질수록 증가하거나, 또는 감소할 수 있다.
본 발명의 다른 실시예에서, 상기 워드라인 하부의 활성영역은 상기 워드라인과 평행하게 분할된 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역 및 상기 제2 영역 중 상기 센싱라인에 가까운 영역의 활성영역 폭이 넓거나 상기 센싱라인으로부터 먼 영역의 활성영역 폭이 넓을 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 이이피롬의 평면도이다. 도 3는 도 2의 I-I′를 따라 취해진 단면도이다. 도 4는 도 2의 Ⅱ-Ⅱ′를 따라 취해진 단면도이다.
도 2 내지 도 4를 참조하면, 반도체 기판(10, 이하 기판이라고 함)에 활성영역(26)을 한정하는 소자분리막(12)들이 배치된다. 상기 기판(10)의 활성영역(26) 상에 게이트 절연막(14)이 형성된다. 상기 게이트 절연막(14)은 우수한 특성의 실리콘 산화막, 예컨대, 열산화막으로 이루어질 수 있다. 상기 활성영역(26) 내에 소정간격으로 이격된 소오스 영역(26s), 부유확산 영역(26f), 드레인 영역(26d)이 형성된다.
상기 소오스 영역(26s)과 상기 부유확산 영역(26f) 사이에 워드라인(WL)이 배치되어 활성영역(26)의 상부를 가로지르고, 상기 부유확산 영역(26f)과 상기 드 레인 영역(26d) 사이에 센싱라인(SL)이 배치되어 활성영역(26)의 상부를 가로지른다. 상기 센싱라인(SL)은 부유 게이트(22s)와 제어 게이트 전극(24s)으로 구성된다.
상기 부유 게이트(22s)는 상기 게이트 절연막(14) 상에 배치된다. 상기 부유 게이트(22s)는 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 제어 게이트 전극(24s)은 상기 부유 게이트(22s) 상에 형성되어 활성영역(26)을 가로지른다. 상기 제어 게이트 전극(24s)은 도전막으로 형성될 수 있다. 예컨대, 도핑된 폴리실리콘, 금속실리사이드, 도전성 금속질화물, 금속 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다. 바람직하게는, 상기 제어 게이트 전극(24s)은 도핑된 폴리실리콘, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 질화티타늄, 질화탄탈늄, 텅스텐, 몰리브덴 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다.
상기 부유 게이트(22s)와 상기 제어 게이트 전극(24s) 사이에 게이트간 유전막(inter-gate dielectric)(16)이 개재된다. 상기 게이트간 유전막(16)은 ONO(Oxide-Nitride-Oxide)막으로 형성될 수 있다. 이와는 달리, 상기 게이트간 유전막(16)은 ONO막에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 알루미늄산화막 또는 하프늄산화막등의 금속산화막을 포함할 수 있다.
상기 워드라인(WL)은 하부 게이트 전극(22w)과 상부 게이트 전극(24w)으로 구성되고 기판(10) 상의 임의의 부분에서 전기적으로 연결된다. 상기 하부 게이트 전극(22w) 및 상부 게이트 전극(24w)은 도전막으로 형성될 수 있다. 예컨대, 도핑 된 폴리실리콘, 금속실리사이드, 도전성 금속질화물, 금속 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다. 바람직하게는, 상기 하부 게이트 전극(22w) 및 상부 게이트 전극(24w)은 도핑된 폴리실리콘, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 질화티타늄, 질화탄탈늄, 텅스텐, 몰리브덴 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다.
상기 워드라인(WL) 하부의 소자분리막(12)들 사이의 활성영역(26)은 도시된 것처럼, 폭(W1)부터 폭(W2)로 점진적으로 넓어지는 구조로 배치된다. 즉, 상기 워드라인(WL) 하부의 활성영역(26)은 상기 센싱라인(SL)에서 멀어질수록 상기 센싱라인(SL) 하부의 활성영역(26)의 폭보다 점진적으로 폭이 넓어진다. 다시 기술하면, 상기 부유 확산 영역(26f)으로부터 상기 소스 영역(26s)으로 향할수록 점진적으로 상기 워드라인(WL) 하부의 활성영역(26)의 폭이 넓어진다. 이와 달리, 일 실시예의 변형예로, 상기 워드라인(WL) 하부의 활성영역(26)은 상기 센싱라인에서 가까워질수록 상기 센싱라인(SL) 하부의 활성영역(26)의 폭보다 점진적으로 폭이 넓어질 수도 있다.
일반적으로 비휘발성 기억 장치의 셀 어레이 영역에서, 상기 활성영역은 소정의 폭을 가지며 일정한 피치로 배치된다. 따라서, 메모리 트랜지스터의 채널 폭은 채널 전체에 걸쳐 일정하며 선택 트랜지스터의 채널 폭과 동일하게 형성된다. 그러나, 도시된 것과 같이 본 발명의 일 실시예에서, 워드라인(WL) 하부의 활성영역(26)은 점진적으로 폭이 커지도록 형성된다. 따라서, 워드라인(WL) 하부의 활성영역(26)은 센싱라인(SL) 하부의 활성영역(26)보다 폭이 넓은 영역을 포함하고, 메 모리 트랜지스터의 유효한 채널 폭이 증가한다. 그 결과, 동일한 전압 조건에서 메모리 트랜지스터의 구동 전류가 증가되어 트랜지스터의 성능이 향상될 수 있다.
상기 센싱라인(SL)과 상기 워드라인(WL)이 형성된 기판(10)의 전면에 층간절연막(28)이 형성된다. 상기 층간절연막(28)을 관통하여 상기 드레인 영역(26d)에 연결된 비트라인 콘택(30)이 층간절연막상에 배치된 비트라인(BL)을 드레인 영역(26d)에 전기적으로 연결한다.
도 5는 본 발명의 다른 실시예에 따른 이이피롬의 평면도이다.
도 5를 참조하면, 반도체 기판(10, 이하 기판이라고 함)에 활성영역(26)을 한정하는 소자분리막(12)들이 배치된다. 상기 기판(10)의 활성영역(26) 상에 게이트 절연막(14)이 형성된다. 상기 게이트 절연막(14)은 우수한 특성의 실리콘 산화막, 예컨대, 열산화막으로 이루어질 수 있다. 상기 활성영역(26) 내에 소정간격으로 이격된 소오스 영역(26s), 부유확산 영역(26f), 드레인 영역(26d)이 형성된다.
상기 소오스 영역(26s)과 상기 부유확산 영역(26f) 사이에 워드라인(WL)이 배치되어 활성영역(26)의 상부를 가로지르고, 상기 부유확산 영역(26f)과 상기 드레인 영역(26d) 사이에 센싱라인(SL)이 배치되어 활성영역(26)의 상부를 가로지른다. 상기 센싱라인(SL)은 부유 게이트(22s)와 제어 게이트 전극(24s)으로 구성된다.
상기 부유 게이트(22s)는 상기 게이트 절연막(14) 상에 배치된다. 상기 부유 게이트(22s)는 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 제어 게이트 전극(24s)은 상기 부유 게이트(22s) 상에 형성되어 활성영역(26)을 가로지른다. 상기 제어 게이트 전극(24s)은 도전막으로 형성될 수 있다. 예컨대, 도핑된 폴리실리콘, 금속실리사이드, 도전성 금속질화물, 금속 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다. 바람직하게는, 상기 제어 게이트 전극(24s)은 도핑된 폴리실리콘, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 질화티타늄, 질화탄탈늄, 텅스텐, 몰리브덴 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다.
상기 부유 게이트(22s)와 상기 제어 게이트 전극(24s) 사이에 게이트간 유전막(inter-gate dielectric)(16)이 개재된다. 상기 게이트간 유전막(16)은 ONO(Oxide-Nitride-Oxide)막으로 형성될 수 있다. 이와는 달리, 상기 게이트간 유전막(16)은 ONO막에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 알루미늄산화막 또는 하프늄산화막등의 금속산화막으로 형성될 수 있다.
상기 워드라인(WL)은 하부 게이트 전극(22w)과 상부 게이트 전극(24w)으로 구성되고 기판(10) 상의 임의의 부분에서 전기적으로 연결된다. 상기 하부 게이트 전극(22w) 및 상부 게이트 전극(24w)은 도전막으로 형성될 수 있다. 예컨대, 도핑된 폴리실리콘, 금속실리사이드, 도전성 금속질화물, 금속 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다. 바람직하게는, 상기 하부 게이트 전극(22w) 및 상부 게이트 전극(24w)은 도핑된 폴리실리콘, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 질화티타늄, 질화탄탈늄, 텅스텐, 몰리브덴 중에 선택된 하나의 단일막 혹은 이들의 조합막으로 형성될 수 있다.
상기 워드라인(WL) 하부의 소자분리막(12)들 사이의 활성영역(26)은 상기 워 드라인(WL) 하부의 활성영역(26)은 상기 워드라인(WL)과 평행하게 분할된 제1 역 및 제2 영역을 포함하고, 도시된 것 처럼, 상기 제1 영역(A) 및 상기 제2 영역(B) 중 상기 센싱라인(SL)에 먼 부분의 활성영역(26)의 폭이 넓다. 다시 기술하면, 상기 부유 확산 영역(26f)부근의 제1 영역(A)보다 상기 소오스영역(26s) 부근의 제2 영역(B)의 활성영역(26)의 폭이 넓다. 상기 제1 영역(A)은 상기 센싱라인(SL) 하부의 활성영역(26)의 폭과 동일하다. 이와 달리, 다른 실시예의 변형예로 상기 워드라인(WL) 하부의 활성영역(26)은 상기 워드라인(WL)과 평행하게 분할된 제1 역 및 제2 영역(B)을 포함하고, 상기 제1 영역(A) 및 상기 제2 영역(B) 중 상기 센싱라인(SL)으로부터 가까운 부분의 활성영역(26) 폭이 넓을 수 있다.
본 발명의 제1 실시예와 마찬가지로, 워드라인(WL) 하부의 활성영역(26)은 센싱라인(SL) 하부의 활성영역(26)보다 폭이 넓은 영역을 포함하고, 메모리 트랜지스터의 유효한 채널 폭이 증가한다. 그 결과, 동일한 전압 조건에서 메모리 트랜지스터의 구동 전류가 증가되어 트랜지스터의 성능이 향상될 수 있다.
상기 센싱라인(SL)과 상기 워드라인(WL)이 형성된 기판(10)의 전면에 층간절연막(28)이 형성된다. 상기 층간절연막(28)을 관통하여 상기 드레인 영역(26d)에 연결된 비트라인 콘택(30)이 층간절연막상에 배치된 비트라인(BL)을 드레인 영역(26d)에 전기적으로 연결한다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명 의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 워드라인 하부의 활성영역은 센싱라인 하부의 활성영역의 폭보다 넓은 활성영역의 폭을 포함하도록 형성된다. 이에 따라, 메모리 트랜지스터의 유효한 채널영역의 폭이 증가된다. 그 결과, 메모리 트랜지스터의 구동 전류가 증가되어 트랜지스터의 성능이 향상될 수 있다.
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Claims (5)

  1. 활성영역을 한정하는 소자분리막;
    상기 활성영역의 상부를 가로지르고 부유 게이트와 제어 게이트 전극을 포함하는 센싱라인;
    상기 센싱라인과 이격되어 상기 활성영역의 상부를 가로지르는 워드라인을 포함하되,
    상기 워드라인 하부의 활성영역은 상기 센싱라인 하부의 활성영역보다 폭이 넓은 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 워드라인 하부의 활성영역은,
    상기 센싱라인에서 멀어질수록 폭이 넓어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 워드라인 하부의 활성영역은,
    상기 센싱라인에서 가까워질수록 폭이 넓어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1항에 있어서,
    상기 워드라인 하부의 활성영역은,
    상기 워드라인과 평행하게 분할된 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역 및 상기 제2 영역 중 상기 센싱라인에 먼 영역의 활성영역 폭이 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 워드라인 하부의 활성영역은 상기 워드라인과 평행하게 분할된 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역 및 상기 제2 영역 중 상기 센싱라인으로부터 가까운 영역의 활성영역 폭이 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060727

PG1501 Laying open of application
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WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid