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KR20040083525A - 반도체 메모리 장치와 이를 포함하는 회로 및 전자 장치,반도체 메모리 장치에 내고장성을 제공하는 방법 - Google Patents

반도체 메모리 장치와 이를 포함하는 회로 및 전자 장치,반도체 메모리 장치에 내고장성을 제공하는 방법 Download PDF

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KR20040083525A
KR20040083525A KR10-2004-7012777A KR20047012777A KR20040083525A KR 20040083525 A KR20040083525 A KR 20040083525A KR 20047012777 A KR20047012777 A KR 20047012777A KR 20040083525 A KR20040083525 A KR 20040083525A
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KR
South Korea
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memory
storage cell
cell
memory storage
defective
Prior art date
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KR10-2004-7012777A
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Inventor
호에니그슈미트하인츠
비에흐만하인리히
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Abstract

임의의 결함있는 메모리 저장 셀이 없는 반도체 메모리 장치를 제조하는 것은 어렵다. 하나의 해결책은 장치에 대해 필요한 것보다 많은 저장 셀을 생성하는 것이고 결함있는 저장 셀은 여분의 저장 셀로 교체되는 것이다. 이 해결책에서는 교체 저장 셀과 함께 결함있는 저장 셀의 어드레스가 메모리에 저장되어야 한다. 본 발명은 비 휘발성 메모리 셀, 특히 자기저항 랜덤 액세스 메모리(MRAM) 셀을 사용하여 어드레스를 저장한다. 비 휘발성 메모리 셀은 현재 사용되는 레이저 퓨즈를 효과적으로 교체할 수 있고 장치 제조 동안 레이저 퓨즈 버닝이 필요없는 장점도 제공한다.

Description

반도체 메모리 장치와 이를 포함하는 회로 및 전자 장치, 반도체 메모리 장치에 내고장성을 제공하는 방법{FUSE CONCEPT AND METHOD OF OPERATION}
집적 회로가 보다 복잡해지고 조밀해질수록, 집적 장치에서 발생하는 장애 또는 고장의 확률은 증가하는데, 그 이유는 흔히 집적 회로 상의 장치의 수가 증가하기 때문이다. 이것은 동적 랜덤 액세스 메모리(DRAM), 정적 RAM(SRAM), 자기저항 RAM(MRAM) 등과 같은 메모리 저장 장치가 가지고 있는 두드러진 문제점인데, 그 이유는 메모리 저장 장치는 매우 조밀하게 실장되려하기 때문이다. 증가하는 고장 확률을 다루는데 공통적으로 사용되는 기법은 집적 회로 상에 여분의 소자(redundant elements)를 포함하는 것이다. 예를 들어, 메모리 저장 장치는 결함있는 세그먼트 및 어레이 대신에 사용될 수 있는 저장 셀의 부가적인 세그먼트 및 어레이를 포함할 수 있다.
여분의 메모리 세그먼트 및 어레이를 사용하는 하나의 방법은 레이저 퓨즈를사용하여 결함있는 메모리 저장 셀의 메모리 어드레스를 저장하는 것이다. 결함있는 메모리 저장 셀을 액세스하는 경우, 회로는 결함이 없는 여분의 저장 셀로 액세스를 리다이렉팅한다. 그러나, 레이저 퓨즈의 사용은 메모리 저장 장치의 메모리 저장 셀이 스캐닝되고 결함있는 저장 셀은 마킹되고 그들의 위치가 레이저 퓨즈로 기록(끊어짐(blown))되는 부가적인 단계를 필요로 한다. 이 부가적인 제조 단계는 시간 및 돈 모두와 관련된 대가를 저장 장치에 부가한다.
또한, 제조 공정 동안 그리고 실장 이전에 레이저 퓨즈가 기록되기 때문에, 레이저 퓨즈는 집적 회로가 실장된 이후에는 업데이트될 수 없다. 따라서, 부가적인 메모리 저장 셀이 사용 동안 결함있게 되는 경우, 그들의 어드레스는 기록(레이저 퓨즈에 저장)될 수 없어 여분의 저장 셀은 그들의 위치를 취급할 수 없어, 메모리 저장 장치는 사용할 수 없게 된다.
그러므로, 결함있는 메모리 저장 셀과 관련된 정보를 저장하는데 사용될 수 있고 또한 저장 장치가 사용된 이후에 결함있는 메모리 저장 셀과 관련된 정보를 업데이트할 수 있는 능력을 제공하는 방법 및 장치에 대한 필요성이 제기되었다.
본 발명은 일반적으로 집적회로에 관한 것으로, 구체적으로 메모리 저장 장치에서 퓨즈 소자 대신에 비 휘발성 메모리 셀을 사용하는 것에 관한 것이다.
위에서 설명한 본 발명의 특징은 첨부한 도면과 관련하여 후속하는 설명을 고려함으로써 보다 분명히 이해될 것이다.
도 1은 여분의 저장 공간으로부터의 메모리 저장 셀을 이용하여 결함있는 메모리 저장 셀을 교체하는 것을 지원하는 여분의 메모리 공간 및 기능적 로직을 특징으로 하는 종래의 반도체 메모리 회로를 도시하는 도면,
도 2a는 본 발명의 바람직한 실시예에 따라 이진 값을 저장하는 교차점 어레이 아키텍쳐에 배열된 브리지 구성으로 배열된 네 개의 MRAM 저장 셀을 도시하는 도면,
도 2b는 본 발명의 바람직한 실시예에 따라 이진 값을 저장하는데 사용되는 MRAM FET 아키텍쳐에 배열된 브리지 구성으로 배열된 네 개의 MRAM 저장 셀을 도시하는 도면,
도 3은 본 발명의 바람직한 실시예에 따라 두 개의 전압 분할기로서 디스플레이된 도 2로부터의 네 개의 MRAM 저장 셀을 도시하는 도면,
도 4a 및 도 4b는 본 발명의 바람직한 실시예에 따라 이진 값을 저장하는데 사용되는 교차점 어레이 아키텍쳐에 배열된 브리지 형식으로 배열된 두 개 및 하나의 MRAM 저장 셀을 도시하는 도면,
도 4c 및 도 4d는 본 발명의 바람직한 실시예에 따라 이진 값을 저장하는데 사용되는 MRAM FET 아키텍쳐에 배열된 브리지 형식으로 배열된 두 개 및 하나의 MRAM 저장 셀을 도시하는 도면,
도 5는 본 발명의 바람직한 실시예에 따라 비 휘발성 메모리에 저장된 데이터 비트 그룹을 보호하는데 사용되는 에러 코딩 코드 어레이를 도시하는 도면,
도 6은 본 발명의 바람직한 실시예에 따라 결함있는 메모리 셀을 결정하고 그들의 어드레스를 비 휘발성 메모리 부가하는 알고리즘을 도시하는 도면.
일 관점에서, 본 발명은, 논리적 데이터값을 저장 셀에 저장하는 제 1 메모리와, 메모리 장치에 제공된 어드레스 비트를 디코딩하여 저장 셀을 선택하는 회로를 포함하는, 제 1 메모리에 결합된 어드레스 디코더와, 결함있는 메모리 저장 셀 및 각각의 결함있는 메모리 저장 셀에 대한 여분의 메모리 저장 셀의 어드레스 리스트를 저장하는 비 휘발성 메모리로 구성된 제 2 메모리를 포함하는, 어드레스 디코더에 결합된 여분의 제어기와, 대체 메모리 저장 셀의 어드레스 비트를 디코딩하여 여분의 메모리의 여분의 메모리 저장 셀을 선택하는 회로를 포함하는, 여분의 제어기에 결합된 여분의 어드레스 디코더, 및 여분의 메모리 저장 셀을 포함하는, 여분의 어드레스 디코더에 결합된 여분의 메모리를 포함하는 반도체 메모리 장치를 제공한다.
또 다른 관점에서, 본 발명은 반도체 메모리 장치에 내고장성(fault tolerance)을 제공하는 방법을 제공하는데, 이 방법은 메모리 저장 셀을 고장에 대해 테스트하는 단계와, 결함있는 메모리 저장 셀을 결정하는 단계와, 결함있는 메모리 저장 셀을 비 휘발성 메모리에 저장하는 단계, 및 여분의 메모리 저장 셀을 결함있는 메모리 저장 셀에 연관시키는(associating) 단계를 포함한다.
본 발명은 다수의 장점을 제공한다. 예를 들어, 본 발명의 바람직한 실시예를 사용하면 메모리 저장 장치가 실장되고 이미 사용 중인 후에도 비 휘발성 메모리에 저장된 정보를 업데이트할 수 있다. 이것은 또한 새로운 결함있는 메모리 셀 어드레스를 결함있는 메모리 셀 어드레스 리스트에 부가할 수 있고 메모리 저장 장치를 연속적으로 사용할 수 있도록 해주는데 그렇지 않으면 이 메모리 저장 장치는 폐기될 수 있다. 결함있는 메모리 셀 어드레스 리스트를 업데이트할 수 있는 이 능력은 새로운 결함있는 메모리 셀을 주기적으로 체크할 수 있고 임의의 새로운 결함있는 메모리 셀을 결함있는 메모리 셀의 리스트에 부가할 수 있다.
또한, 본 발명의 바람직한 실시예를 사용하면 정보를 저장함에 있어 레이저퓨즈를 사용하는 것과 비교하여 보다 큰 정보 밀도를 제공할 수 있는데, 그 이유는 레이저 퓨즈에 비교해 볼 때 비 휘발성 메모리 셀의 크기가 보다 작기 때문이다. 보다 큰 정보 밀도를 통해 동일한 양의 어드레스 정보를 저장하기 위해 필요한 발자국(footprint)을 보다 작게 할 수 있다.
또한, 본 발명의 바람직한 실시예를 사용하면 제조 비용을 절약할 수 있는데, 그 이유는 제조 공정 동안 레이저 퓨즈를 버닝(burn)하기 위한 부가적인 단계는 필요하지 않기 때문이다. 사실, 본 발명의 바람직한 실시예를 사용하면 메모리 저장 장치의 완벽한 제조 및 실장이 이루어질 수 있고 그런 다음 이 후에 저장 장치를 테스트할 수 있다.
또한, 본 발명의 바람직한 실시예를 사용하면 교차점 어레이 아키텍쳐 또는 MRAM FET 아키텍쳐를 선택할 수 있어, 사용자는 현재 사용되고 있고 임의의 하나의 특정 장치 아키텍쳐로 변경할 필요없이 현존하는 어떠한 장치 아키텍쳐라도 사용할 수 있다.
다양한 실시예의 구현 및 사용이 이하에서 자세히 설명된다. 그러나, 본 발명은 넓고 다양한 특정 컨텍스트로 구현될 수 있는 다수의 적용가능한 창조적 개념을 제공한다. 설명되는 특정 실시예는 단지 본 발명을 구현하는 특정 방식을 예시할 뿐, 본 발명의 범주를 제한하지 않는다.
논리적 정보가 메모리 저장 장치에 어떻게 저장되는 것과는 상관없이, 전압 또는 자성을 통해 그들은 매우 조밀하게 실장되려 한다. 이 조밀한 실장은 크기가 일정하게 감소하는 저장 장치에 항상 증가하는 양의 정보 저장을 허용한다.
단일 저장 장치의 저장 셀의 수가 증가할수록, 저장 장치의 하나 또는 그 이상의 저장 셀의 고장 확률도 증가한다. 단일 저장 장치에 점점 더 많은 저장 셀을 사용하면, 결함이 없는 저장 셀을 구비한 저장 장치를 발견할 확률은 점진적으로 0에 접근한다. 그 결과, 메모리 저장 장치에 대한 수율을 증가시키는 방법 및 장치가 개발되었다. 하나의 방법은 필요한 것보다 많은 메모리 저장 셀을 포함하고 그런 다음 결함있는 저장 셀을 부가적인 저장 셀로 대체하는 것이다. 혹자는 단일 결함있는 저장 셀을 또 다른 저장 셀로 대체하는 것에 관하여 얘기하지만, 결함있는 저장 셀을 포함하는 저장 셀의 전체 세그먼트 또는 어레이를 또 다른 저장 셀의 세그먼트 또는 어레이로 대체하는 것이 일반적이다.
위에서 설명한 방법을 사용하여, 결함있는 것으로 간주되는 메모리 저장 셀의 어드레스가 저장되고 일반적으로 여분의 메모리로서 지칭되는 메모리 저장 셀의 부가적인 세트로부터 결함없는 메모리 저장 셀이 그들의 위치에 사용된다. 결함있는 메모리 저장 셀이 액세스될 때마다(판독 또는 기록), 결함있는 메모리 저장 셀의 어드레스는 주목되고(note) 기록 또는 판독 액세스는 대체 메모리 저장 셀로 리다이렉팅된다.
결함있는 메모리 저장 셀의 어드레스는 정상 동작 동안 전형적으로 사용되는 전류보다 큰 전류 또는 레이저에 의해 끊어지는 퓨즈의 층(a bank of fuses)에 전형적으로 유지된다. 결함있는 저장 셀의 어드레스는 대개 메모리 저장 장치가 제조된 후 이 저장 장치가 기능적 테스팅을 거칠 때 결정된다. 이것은 전형적으로 저장 장치를 그것의 최종 실장에 배치하기 전에 이루어진다. 개개의 메모리 저장 셀의 기능성은 테스트되고 결함있는 메모리 저장 셀의 어드레스는 퓨즈 층에 기록된다. 결함있는 저장 셀 각각에 대한 대체 저장 셀의 어드레스는 결함있는 저장 셀의 어드레스와 나란히 기록된다. 퓨즈가 레이저에 의하여 끊어지는 종류인 경우, 레이저를 사용하여 퓨즈를 버닝한다. 퓨즈가 전류에 의해 끊어지는 경우, 적절한 값의 전류가 사용된다. 테스팅이 완료된 후, 메모리 저장 장치는 실장되고, 전형적으로 퓨즈 층에 대해 더 이상의 업데이트는 가능하지 않다.
이제 도 1을 참조하면, 여분의 메모리 저장 공간으로부터의 여분의 메모리 저장 셀을 이용하여 결함있는 메모리 저장 셀을 대체하기 위한 여분의 메모리 공간 및 필요한 기능 로직을 특징으로 하는 종래의 반도체 메모리 회로(100)를 디스플레이한다. 반도체 메모리 회로(100)는 어드레스 버퍼(115), 행 디코더(120), 열 디코더(125), 메모리 어레이(130), 출력 버퍼(135), 여분의 제어기(140), 여분의 행 디코더(145) 및 여분의 메모리(150)를 포함한다.
n-비트 메모리 어드레스는 어드레스 버스(110)를 통해 어드레스 버 퍼(115)에 인가된다. n-비트 어드레스의 일부분은 행 디코더(120)에 인가되고 나머지는 열 디코더(125)에 인가된다. 행 디코더(120) 및 열 디코더(125)는 어드레스 비트를 디코딩하고 행 및 열 어드레스를 메모리 어레이(130)에 지정한다. 지정된 어드레스에 저장된 데이터값은 메모리 어레이(130)로부터 판독되고 출력 버퍼(135)에 전달된다. 유사한 동작이 사용되어 데이터값을 지정된 메모리 어드레스에 기록한다.
여분의 제어기(140)는 결함있는 메모리 저장 셀의 어드레스를 메모리 어레이(130)에 저장하는 메모리 회로(도시되어 있지 않음)와, 입력 어드레스와 메모리 회로에 저장된 결함있는 메모리 저장 셀의 어드레스를 비교하는 비교 회로(도시되어 있지 않음)와, 메모리 회로의 퓨즈 상태를 검출하는 검출 회로(도시되어 있지 않음)를 포함한다. 비교 회로는 어드레스 버퍼(115)를 통해 어드레스 비트를 공급받고 행 디코더(120)를 디스에이블링하고 어드레스 버퍼(115)로부터의 어드레스가 메모리 회로에 저장된 결함있는 메모리 저장 셀의 어드레스와 일치하는 경우 여분의 행 디코더(145)를 인에이블링하는 디스에이블 신호를 생성한다. 그러므로, 어드레스가 결함있는 메모리 저장 셀을 지정하는 경우, 여분의 메모리(150)로부터의 메모리 저장 셀은 메모리 어레이(130)에서 결함있는 메모리 저장 셀 대신에 액세스된다.
여분의 제어기(140)로부터의 메모리 회로는 메모리 어레이(130)에서 결함있는 메모리 저장 셀의 어드레스를 저장하는데 사용된다. 메모리 회로는 퓨즈를 사용하여 어드레스 정보를 유지한다. 메모리 저장 장치에 대한 제조 공정의 테스팅 단계 동안, 결함있는 메모리 저장 셀은 검출되었고 그들의 어드레스는 메모리 회로에 저장되었다. 앞서 설명한 바와 같이, 메모리 회로의 퓨즈는 끊기 위해 높은 에너지 레이저를 필요로 하는 레이저 퓨즈일 수 있고 또는 그들은 끊기 위해 높은 전류를 사용하는 전기적 퓨즈일 수 있다.
결함있는 메모리 저장 셀의 메모리 어드레스를 저장하는데 퓨즈를 사용하는 것의 단점은 퓨즈가 정상적으로 업데이트될 수 없다는 것인데, 이는 부가적인 메모리 저장 셀이 정상 사용 동안 결함을 갖게 되는 경우, 결함있는 메모리 저장 셀에 대한 최근까지의 리스트는 얻을 수 없다는 것을 의미한다. 이는 저장 장치 등에 결합되어 퓨즈를 끊기 위해 필요한 레이저 및 레이저 전원과 같은 특정 설비가 필요하기 때문이다. 이러한 설비는 대개 그들을 끊도록 하기 위해 퓨즈로의 직접적인 액세스를 요구한다. 집적 회로가 그것의 실장에 일단 놓이게 되면 퓨즈로의 직접적인 액세스는 전형적으로 손실된다.
결함있는 메모리 저장 셀의 메모리 어드레스를 저장하는데 퓨즈를 사용하는 대신에 비휘발성 메모리를 사용할 수 있다. 비휘발성 메모리는 플래시 프로그램가능 메모리, 소거 및 프로그램가능 판독 전용 메모리(EPROM), 전기적 소거 및 프로그램가능 판독 전용 메모리(EEPROM), 저항성 메모리, 자기저항 랜덤 액세스 메모리(MRAM) 등을 포함하나 여기에 제한되는 것은 아니다. 퓨즈를 사용하는 것 보다 비휘발성 메모리를 사용하면 기존의 메모리 저장 장치내로 쉽게 집적될 수 있다. 예를 들어, 비휘발성 메모리 블록을 포함하는 여분의 제어기(140)로부터의 메모리 회로와 같은 메모리 회로는 퓨즈 블록을 포함하는 메모리 회로를 대신해 사용될 수 있다. 이하의 설명은 MRAM 메모리 장치를 포함하나, 다른 유형의 비휘발성 메모리가 MRAM 대신에 사용될 수 있다. 그러므로, 본 발명은 MRAM 메모리 장치에 제한되는 것으로 해석되어서는 안된다.
MRAM 반도체 메모리 장치는 종래의 반도체 기법과 자기학을 결합한 스핀 전자기학을 사용한다. 이진수 "1" 및 "0"의 존재를 나타내기 위해 전하를 사용하기 보다는, 전자의 스핀이 사용된다. 이러한 스핀 전자 장치의 예는 상이한 금속 층에 서로 수직으로 배치된 도전성 라인을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 저장 장치이다. 도전성 라인이 교차하는 위치는 교차점으로 알려져 있다. 수직인 도전성 라인 사이에 자기 스택이 존재한다. 자기 스택은 교차점에 배치되고, 도전성 라인 사이에 샌드위치된다.
도전성 라인 중 하나를 통해 흐르는 전류는 도전성 라인 주변에 자장을 유도한다. 유도된 자장은 자기 스택에서 자기 쌍극의 얼라이언먼트(또는 배향)를 정렬(또는 배향)할 수 있다. 오른손 법칙은 특정 방향으로 흐르는 전류에 의해 유도된 자장의 방향을 결정하는 방법이다. 오른손 법칙은 본 발명의 당업자라면 잘 이해된다.
다른 도전성 라인을 통해 흐르는 다른 전류는 또 다른 자장을 야기하고 자장 스택에서 자장의 극성을 재정렬할 수 있다. "0" 또는 "1"로 표현되는 이진 정보는 자기 스택에 자기 쌍극의 상이한 얼라이언먼트로서 저장된다. 양 도전성 라인을 통해 흐르는 전류는 특정 자기 스택을 선택적으로 프로그램하도록 요구된다.
자기 스택의 자기 쌍극의 얼라이언먼트는 자기 스택의 전기적 저항을 변화시킨다. 예를 들어, 이진수 "0"이 자기 스택에 저장된 경우, 자기 스택의 저항은 이진수 "1"이 자기 스택에 저장된 경우의 동일한 자기 스택의 저항과는 다를 것이다. 그것은 검출되고 그 내부에 저장된 논리값을 결정하는 자기 스택의 저항이다.
도 2a를 참조하면, 본 발명의 바람직한 실시예에 따라 퓨즈 대체용으로서 사용되는, 단일 비트 정보를 저장하는데 사용되는 교차점 어레이 아키텍쳐에 정렬된 MRAM 메모리 저장 셀(200)의 구성을 도시한다. MRAM 메모리 저장 셀(200)의 구성은 교차점 어레이 아키텍쳐에 배열된 네 개의 개별 MRAM 메모리 저장 셀을 포함한다. 교차점 어레이 아키텍쳐는 MRAM 메모리 저장 셀을 배열하는데 사용되는 몇몇 표준 아키텍쳐 중 하나이고 본 발명의 당업자에게 잘 이해된다.
각 MRAM 메모리 저장 셀은 저장 셀의 각 종단에서 두 개의 도전성 라인에 결합된다. 예를 들어, MRAM 메모리 저장 셀(202)은 하나의 종단에서 도전성 라인 "LA"(210)에 결합되고 또 다른 종단에서 도전성 라인 "LC"(214)에 결합된다. 네 개의 MRAM 메모리 저장 셀(202, 204, 206 및 208)은 네 개의 도전성 라인, 즉 "LA"(210), "LB"(212), "LC"(214) 및 "LD"(216)에 결합된다. 이 도전성 라인은 모두 사용되어 MRAM 메모리 저장 셀을 프로그래밍하고 MRAM 메모리 저장 셀에 저장된 값을 판독한다. MRAM 메모리 저장 셀은 MRAM 메모리 저장 셀에 터널산화물 층(도시되어 있지 않음)의 파괴(breaking)를 야기하는 기록 전압을 인가함으로써도 기록될 수 있다. 이것은 공통적으로 전압의 오버드라이빙으로서 지칭된다.
본 발명의 바람직한 실시예를 따르면, MRAM 저장 셀은 후속하는 방법으로 프로그래밍되어 하나의 상태를 나타내는데, 즉 MRAM 저장 셀(202)은 이진값 "0"을 유지하도록 프로그래밍되고, MRAM 저장 셀(204)은 이진값 "1"을 유지하도록 프로그래밍되며, MRAM 저장 셀(206)은 이진값 "1"을 유지하도록 프로그래밍되고, MRAM 저장 셀(208)은 이진값 "0"을 유지하도록 프로그래밍된다. 그와 다른 상태를 나타내기 위해, MRAM 메모리 저장 셀은 상보적인 값으로 프로그래밍되는데, 즉 MRAM 저장 셀(202)은 "1"을 유지하고, MRAM 저장 셀(204)은 "0"을 유지하며, MRAM 저장 셀(206)은 "0"을 유지하고, MRAM 저장 셀(208)은 "1"을 유지한다. 위에서 설명한 개개의 MRAM 저장 셀로 프로그래밍된 값은 바람직한 값 세트이나, 다른 조합의 값도 가능하며 동일하게 동작한다.
교차점 어레이의 MRAM 메모리 저장 셀의 특정 배열은 판독 전압이 도전성 라인 "LC"(214) 및 "LD"(216)를 통해 인가되는 경우 두 개의 전압 분할기를 생성한다. 이 배열은 보통 브리지 구성으로 지칭된다. 브리지 구성은 바람직한데 그 이유는 이 구성에 의해 보다 높은 신호 값이 생성되기 때문이다. MRAM 메모리 저장 셀에 저장된 값은 간단한 동적 랜덤 액세스 메모리(DRAM) 래치 유형 감지 증폭기에 의해 검출될 수 있다. 감지 증폭기가 사용되어 메모리 저장 셀에 저장된 논리 값을 검출하며 본 발명의 당업자에 의해 잘 이해된다. 본 발명의 바람직한 실시예에 따르면, MRAM 저장 셀에 저장된 값을 검출하기 위해 사용되는 인가된 전압은 대략 단일 MRAM 셀의 항복 전압의 두 배이다.
도 2a에 설명한 교차점 어레이 아키텍쳐는 MRAM 메모리 장치에 대해 널리 사용되는 두 개의 아키텍쳐 중 하나이다. 제 2 아키텍쳐는 주로 MRAM FET(전계 효과트랜지스터) 아키텍쳐로서 지칭된다. MRAM FET 아키텍쳐는 MRAM 저장 셀과 FET를 제어하는데 하는데 사용되는 제 2 도전성 라인 사이에 제공되는 FET를 제외하고서는 교차점 어레이 아키텍쳐와 유사하다. FET는 바람직하게 n형 FET이다. 따라서, 기본적인 MRAM FET 유닛은 제 2 도전성 라인 및 전압 공급부에 결합된 FET에 결합된 MRAM 저장 셀에 결합된 제 1 도전성 라인을 포함한다.
이제 도 2b를 참조하면, 본 발명의 바람직한 실시예에 따라 퓨즈 대체용으로 사용되는 단일 비트의 정보를 저장하는데 사용되는 MRAM FET 아키텍쳐에 배열된 MRAM 메모리 저장 셀(250)의 구성을 도시한다. 이 MRAM 메모리 저장 셀(250)의 구성은 MRAM FET 아키텍쳐에 배열된 네 개의 개별 MRAM 메모리 저장 셀(252, 254, 256 및 258)을 포함한다. 각 MRAM 메모리 저장 셀은 단일 도전성 라인 및 FET에 결합되는데, 도전성 라인은 메모리 저장 셀의 한 종단에 결합되고 FET는 다른 종단에 결합된다. 예를 들어, MRAM 메모리 저장 셀(252)은 하나의 종단에서의 도전성 라인 "LC"(260)과 FET(265)에 결합된다. FET(265)는 다음으로 제 2 도전성 라인에 결합된다. FET(265)는 아키텍쳐에 대한 전압 공급부인 "VDD"에도 결합된다. FET를 제외하면, 본 발명의 MRAM FET 배열은 교차점 어레이 배열과 유사하다.
이제 도 3을 참조하면, 본 발명의 바람직한 실시예에 따라 판독 전압이 도전성 라인 "LC"(214) 및 "LD"(216)을 통해 인가되는 경우 MRAM 메모리 저장 셀의 구조체로부터 생성된 두 개의 전압 분할기를 도시한다. MRAM 메모리 저장 셀의 실제 구조는 판독 전압이 인가되는 경우 변경되지 않으며 도 3은 전압 분할기를 보다 쉽게 관찰하고 분석하도록 한 MRAM 메모리 저장 셀의 논리적 재배열이라는 것을 유의해라.
본 발명의 바람직한 실시예에 따르면, 정지 전압에 대략 2배한 판독 전압(2*Veq)이 도전성 라인 "LC"(214)에 인가되고 접지 전압은 도전성 라인 "LD"(216)에 인가된다. 이 전압 강하는 두 개의 전압 분할기를 생성하고 도전성 라인 "LA"(210) 및 "LB"(212)이 사용되어 MRAM 메모리 저장 셀에 저장된 값을 판독할 수 있다.
본 발명의 바람직한 실시예에 따라, 전압은 감지 증폭기에서 검출될 수 있다. 이 전압은 MRAM 메모리 저장 셀에서 저항의 변화(k)에 비례한다. 앞서 설명한 바와 같이, MRAM 메모리 저장 셀의 저항은 그들의 자기 쌍극의 얼라이언먼트에 따라 달라진다. 감지 증폭기에서의 전압은, Vsig=2*Veq*k/(2+k)로 표현될 수 있는데, Veq는 정지 전압이고 k는 MRAM 메모리 저장 셀의 저항의 변화이다.
단일 퓨즈의 상태를 나타내기 위해 바람직한 MRAM 메모리 저장 셀의 수는 네개인데 그 이유는 네 개의 저장 셀을 사용하면 네 개의 저장 셀보다 적게 사용하는 배열과 비교해 볼 때 배열에 의해 표현되는 데이터를 검출할 때 사용될 판독 전압 마진, 즉 더 큰 Vsig 세기를 제공하기 때문이다. 네 개 이상의 저장 셀을 갖는 배열도 가능하나, 이는 판독 전압 마진을 크게 증가시키지 않으며 증가된 크기는 퓨즈 대신에 비 휘발성 메모리를 사용함으로써 얻어진 크기에 대한 효율성을 감소시킨다. 그러나, 네 개 이외의 수의 MRAM 메모리 저장 셀을 갖는 배열도 가능하다.
이제 도 4a를 참조하면, 본 발명의 바람직한 실시예에 따라 퓨즈 대체용으로 사용되는 단일 비트의 정보를 저장하는데 사용되는 교차점 어레이 아키텍쳐에 배열된 MRAM 메모리 저장 셀(400)의 구성을 도시한다. 이 MRAM 메모리 저장 셀의 구성은 세 개의 도전성 라인 "LA"(406), "LC"(408) 및 "LD"(410)를 구비한 교차점 어레이 아키텍쳐에 배열된 두 개의 개별 MRAM 메모리 저장 셀(402 및 404)을 포함한다. 이 구성(400)은 본질적으로 도 2에서 설명한 구성(200)의 절반인 것을 유의하자.
본 발명의 바람직한 실시예에 따라, 하나의 가능한 퓨즈 상태를 표현하기 위해, MRAM 저장 셀(402)은 "0"의 값을 유지하도록 프로그래밍되고 MRAM 저장 셀(404)은 "1"의 값을 유지하도록 프로그램된다. 다른 가능한 퓨즈 상태를 나타내기 위해, MRAM 저장 셀(402)은 "1"을 유지하고 MRAM 저장 셀(404)은 "0"을 유지한다. 위에서 설명한 개별 MRAM 저장 셀로 프로그래밍된 값은 바람직한 값 세트이나, 다른 값의 조합도 가능하며 동일하게 동작한다.
교차점 어레이의 MRAM 메모리 저장 셀의 특정 배열은 판독 전압이 도전성 라인 "LC"(408) 및 "LD"(410)를 통해 인가되는 경우 두 개의 전압 분할기를 생성한다. MRAM 메모리 저장 셀에 저장된 값은 간단한 동적 랜덤 액세스 메모리(DRAM) 래치 유형 감지 증폭기에 의해 검출될 수 있다. 이와 달리, 부가적인 MRAM 셀이 MRAM 셀(402 및 404)과 연계하여 기준 셀(소자)로서 사용되어 위에서 설명한 브리지 구성을 구성한다. 기준 셀은 데이터를 실제로 저장하는데 사용되지 않고 브리지의 구성에서만 사용된다.
이제 도 4b를 참조하면, 본 발명의 일 실시예에 따라 퓨즈의 대체용으로 사용되는 단일 비트의 정보를 저장하는데 사용되는 교차점 어레이 아키텍쳐에 배열된 단일 MRAM 메모리 저장 셀(450)의 구성을 예시한다. 단일 MRAM 메모리 저장 셀(450)의 구성은 두 개의 도전성 라인 "LA"(454) 및 "LC"(456)을 갖는 개별 MRAM 메모리 저장 셀(452)을 포함한다. 이 구성(450)은 본질적으로 도 4a에 설명한 구성(400)의 절반이다.
본 발명의 바람직한 실시예에 따라, 하나의 가능한 퓨즈 상태를 표현하기 위해, MRAM 저장 셀(452)은 "0"의 값을 유지하도록 프로그래밍된다. 다른 가능한 퓨즈 상태를 표현하기 위해, MRAM 저장 셀(452)은 "1"을 유지한다. 위에서 설명한 개별 MRAM 저장 셀에 프로그래밍된 값은 바람직한 값 세트이나, 퓨즈 상태를 나타내는데 사용된 값을 역전시킬 수 있고 본 발명은 동일하게 동작한다. MRAM 셀(452)에 저장된 값은 그들이 정상적 메모리 셀로서 사용되는 경우 MRAM 셀에 저장된 값을 검출하는 표준 기법을 사용하여 검출될 수 있다. 이와 달리, 부가적인 MRAM 셀이 MRAM 셀(452)과 연계하여 기준 셀(소자)로서 사용되어 위에서 설명한 브리지 구성을 구성한다. 이 기준 셀은 실제로 데이터를 저장하는데 사용되지 않고 브리지 구성에만 사용된다.
이제 도 4c 및 도 4d를 참조하면, 본 발명의 바람직한 실시예에 따라 퓨즈 대체용으로 사용되는 단일 비트 정보를 저장하는데 사용되는 MRAM FET 아키텍쳐에 배열된 두 개의 메모리 저장 셀(470) 및 하나의 MRAM 메모리 저장 셀(490)의 구성을 예시한다. 도 4c 및 도 4d는 제각각 도 4a 및 도 4b와 유사하고 본질적으로 교차점 어레이 아키텍쳐보다는 MRAM FET 아키텍쳐를 사용하여 동일한 회로를 나타낸다.
퓨즈 대체용으로 사용되는 비휘발성 메모리 셀은 메모리 저장 장치의 나머지메모리와 같이 그 자체가 메모리 저장 셀이다. 그러므로, 그들 또한 결함을 가질 수 있다. 그 결과, 비 휘발성 메모리 셀의 결함을 검출하기 위해, 비 휘발성 메모리 셀은 에러 검출 코드 또는 에러 교정 코드에 의해 보호될 수 있다. 에러 검출 코드는 에러의 존재를 검출할 수 있고 에러 교정 코드는 에러를 검출 및 교정 모두를 할 수 있다(세트 범위 내에서). 에러 교정 코드가 사용되는 경우, 결함있는 비트의 수가 교정가능한 에러의 수를 초과하지 않는 한, 비 휘발성 메모리의 결함있는 블록은 계속 사용될 수 있다. 에러 검출 및 에러 교정 코드는 본 발명의 당업자에게 잘 알려져 있다.
이제 도 5를 참조하면, 본 발명의 바람직한 실시예에 따라 비 휘발성 메모리에 저장된 데이터 비트 그룹을 보호하는데 사용되는 에러 교정 코드 어레이(500)를 도시한다. 본 발명의 바람직한 실시예에 따르면, 바람직한 에러 교정 코드는 해밍 코드로서 알려져 있다. 그러나, 해밍 코드를 대신해 사용될 수 있는 다수의 다른 에러 교정 코드가 있고 이들 중 어느 거라도 본 발명의 임의의 기능성 손실 없이 사용될 수 있다.
회로(500)는 해밍 코드(15,11)의 구현을 디스플레이한다. 이것은 15개의 코딩된 비트가 사용되어 11개의 데이터 비트를 보호한다는 것을 의미한다. 이것은 11개의 데이터 비트가 코딩되는 경우 15개의 비트로 코딩된다는 것을 의미한다. 네 개의 부가적인 비트는 11개의 데이터 비트를 보호하는데 필요한 코딩 정보를 제공한다. 본 발명의 바람직한 실시예에 따라, 15개의 코딩된 비트 각각은 도 2, 4a 및 4b에서 설명한 것과 유사한 MRAM 메모리 저장 셀의 구성에 저장된다. 예를 들어, 코딩된 비트 수(15)는 구조체(510)에 저장되되 나머지 14개의 코딩 비트는 나머지 구조체에 저장된다.
일련의 XOR(exclusive-or) 블록, 예를 들어 XOR 블록(515)은 코딩된 비트를 테스트하는데 사용되는 디코딩 동작을 구현한다. XOR 블록의 구체적인 배열은 사용되는 특정 해밍 코드에 따라 달라지고 도 5에 디스플레이된 배열은 특히 해밍 코드(15,11)에 관한 것이다. 일련의 결과 비트(S0 520, S1 525, S2 530 및 S3 535)는 디코딩 동작의 결과를 제공한다. 모든 결과 비트가 0인 경우, 코딩된 비트는 결함이 없다. 하나 또는 그 이상의 결과 비트가 1인 경우, 하나 또는 그 이상의 코딩된 비트는 결함이 있다. 실제 디코딩 동작 및 어느 코딩된 비트(들)가 결함이 있는지의 결정은 본 발명의 범주를 벗어난다.
결함있는 메모리 셀의 어드레스는 비 휘발성 메모리에 저장되기 때문에, 제조하는 중에 발생한 결함있는 메모리 셀 어드레스를 테스팅한 퓨즈로 버닝하는 부가적인 단계는 필요하지 않다.
본 발명의 바람직한 실시예에 따라, 규칙적인 간격 또는 각 시스템 가동시 모든 메모리 저장 셀을 테스트하여 결함있는 메모리 저장 셀을 발견 및 마킹할 수 있다. 새로운 결함있는 메모리 저장 셀이 검출되는 경우, 메모리 저장 셀의 어드레스는 비 휘발성 메모리에 저장될 수 있다. 이 기법을 사용하여 제공된 장점은 메모리 저장 셀이 시간이 지남에 따라 결함이 발생하는 경우, 결함있는 메모리 저장 셀은 전체 메모리 저장 장치의 교체를 요구하기 보다는 여분의 메모리 저장 셀로 대체될 수 있다는 것이다.
이제 도 6을 참조하면, 흐름도는 본 발명의 바람직한 실시예에 따라 결함있는 메모리 셀을 검출하고 결함있는 메모리 셀의 리스트를 업데이트하는 알고리즘(600)을 예시한다. 본 발명의 바람직한 실시예에 따르면, 알고리즘(600)은 메모리 저장 장치를 포함하는 전자 장치의 프로세싱 소자에 대해 실행된다. 전자 장치는 사전지정된 수의 동작 시간 또는 소정의 파워 싸이클 이후 알고리즘(600)을 주기적으로 수행하도록 구성될 수 있다.
전자 장치는 메모리 저장 장치의 모든 메모리 셀을 스캔함으로써 시작된다(블록(605)). 메모리를 테스트하는 다수의 가능한 방법이 있는데, 즉 특정 값을 각 메모리 셀에 기록하고 그 값을 다시 판독하여 결과를 비교하는 것, 즉 워킹 원 테스트(walking one test), 워킹 제로 테스트 등이 있다. 모든 메모리 셀을 스캐닝한 후, 결함있는 셀은 마킹되고(블록(610)) 이 결함있는 셀은 저장 장치에 이미 제공된 결함있는 셀 리스트에 비교된다(블록(615)).
임의의 새로운 결함있는 셀이 있는 경우, 이 새로운 결함있는 셀의 어드레스는 비 휘발성 메모리에 저장된 결함있는 셀의 리스트에 부가된다(블록(620)). 새로운 결함있는 셀이 결함있는 셀 리스트에 부가된 후, 교체가 이루어져야 한다(블록(625)). 이 프로세스의 일부분은 임의의 비할당된 교체 메모리가 존재하는지를 결정하기 위해 교체 메모리를 체킹하는 단계를 포함한다(블록(630)). 충분한 교체 메모리가 존재하는 경우, 교체 메모리는 새로운 결함있는 셀에 할당되고 교체 메모리 셀의 어드레스는 결함있는 셀의 리스트에 저장된다(블록(635)). 더 이상의 교체 메모리가 존재하지 않는 경우, 결함있는 셀은 교체될 수 없고 메모리저장 장치는 결함있는 것으로 간주되며(블록(640)), 전자 장치가 사용될 경우 교체가 요구된다.
본 발명은 예시적인 실시예를 참조하여 설명되었지만, 본 설명은 제한적 의미로서 해석되려 하지 않는다. 예시적인 실시예에 대한 다양한 수정 및 조합 및 본 발명의 다른 실시예가 당업자에게 분명해질 것이다. 그러므로, 첨부한 청구항은 임의의 이러한 수정 및 실시예를 포함하려 한다.

Claims (30)

  1. 반도체 메모리 장치에 있어서,
    논리적 데이터값을 저장 셀에 저장하는 제 1 메모리와,
    상기 메모리 장치에 제공된 어드레스 비트를 디코딩하여 저장 셀을 선택하는 회로를 포함하는, 상기 제 1 메모리에 결합된 어드레스 디코더와,
    상기 어드레스에 결합된 여분의 제어기로서, 상기 여분의 제어기는 결함있는 메모리 저장 셀 및 각 결함있는 메모리 저장 셀에 대한 여분의 메모리 저장 셀의 어드레스 리스트를 저장하는 제 2 메모리를 포함하되, 상기 제 2 메모리는 비 휘발성, 저항성 메모리 셀을 포함하는 여분의 제어기와,
    상기 여분의 제어기에 결합된 여분의 어드레스 디코더로서, 상기 여분의 어드레스 디코더는 교체 메모리 저장 셀의 어드레스 비트를 디코딩하여 상기 여분의 메모리의 여분의 메모리 저장 셀을 선택하는 회로는 포함하는 여분의 어드레스 디코더와,
    여분의 메모리 저장 셀을 포함하는, 상기 여분의 어드레스 디코더에 결합된 여분의 메모리
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 여분의 제어기는 상기 어드레스 비트를 결함있는 메모리 저장 셀의 어드레스 리스트에 비교하는 비교기를 더 포함하는 장치.
  3. 제 1 항에 있어서,
    상기 어드레스 비트와 상기 리스트의 결함있는 메모리 셀의 어드레스 사이에 매치가 발생하는 경우, 상기 여분의 제어기는 상기 어드레스 디코더를 디스에이블링하고 상기 여분의 어드레스 디코더는 인에이블링하는 장치.
  4. 제 3 항에 있어서,
    상기 여분의 메모리 저장 셀은 상기 매치가 있는 경우 상기 결함있는 저장 셀의 교체용으로 사용될 수 있는 장치.
  5. 제 1 항에 있어서,
    상기 여분의 메모리 저장 셀은 단일 개별 저장 셀을 포함하는 장치.
  6. 제 1 항에 있어서,
    상기 여분의 메모리 저장 셀은 다수의 개별 저장 셀을 포함하고 상기 다수의 개별 저장 셀은 상기 결함있는 메모리 셀의 상기 데이터를 저장하는데 사용되는 장치.
  7. 제 1 항에 있어서,
    상기 리스트는 결함있는 저장 셀를 포함하는 저장 셀의 전체 세그먼트 및 각 결함있는 세그먼트마다의 교체 저장 셀의 전체 세그먼트에 대한 어드레스를 저장하는 장치.
  8. 제 1 항에 있어서,
    상기 여분의 메모리 및 상기 제 1 메모리는 동일한 유형의 메모리 셀로 구성되는 장치.
  9. 제 1 항에 있어서,
    상기 여분의 메모리 및 상기 제 1 메모리는 상이한 유형의 메모리 셀로 구성되는 장치.
  10. 제 1 항에 있어서,
    상기 저항성 메모리 셀은 자기저항 랜덤 액세스 메모리(MRAM) 셀인 장치.
  11. 제 10 항에 있어서,
    상기 MRAM 셀에 저장된 정보를 검색하는데 래치형 감지 증폭기가 사용되는 장치.
  12. 제 10 항에 있어서,
    상기 MRAM 셀에 저장된 정보를 검색하는데 사용되는 인가된 전압은 대략 단일 MRAM 셀의 항복 전압의 두 배인 장치.
  13. 제 10 항에 있어서,
    상기 MRAM 셀은 교차점 어레이 아키텍쳐에 배열되는 장치.
  14. 제 10 항에 있어서,
    상기 MRAM 셀은 MRAM FET 아키텍쳐에 배열되는 장치.
  15. 제 10 항에 있어서,
    상기 MRAM 셀에 저장된 정보를 기록하는데 사용되는 전압은 상기 MRAM 셀의 터널산화물 층을 돌파하기에 충분한 장치.
  16. 제 10 항에 있어서,
    상기 MRAM 셀은 브리지 구성으로 구현되는 장치.
  17. 제 16 항에 있어서,
    상기 브리지 구성은 네 개의 개별 MRAM 셀을 포함하는 장치.
  18. 제 17 항에 있어서,
    상기 브리지 구성은 두 개의 개별 MRAM 셀을 포함하는 장치.
  19. 제 17 항에 있어서,
    상기 브리지 구성은 하나의 MRAM 셀을 포함하는 장치.
  20. 제 1 항에 있어서,
    상기 리스트에 저장된 각 어드레스는 에러 교정 코드를 사용하여 코딩되는 장치.
  21. 제 20 항에 있어서,
    상기 에러 교정 코드는 해밍 코드인 장치.
  22. 제 1 항에 있어서,
    상기 비 휘발성 메모리 셀은 상기 반도체 메모리 장치의 정상적 동작 동안 프로그램될 수 있는 장치.
  23. 청구항 1의 반도체 메모리 장치를 포함하는 회로.
  24. 청구항 1의 반도체 메모리 장치를 포함하는 전자 장치.
  25. 반도체 메모리 장치에 내고장성을 제공하는 방법에 있어서,
    결함에 대해 메모리 저장 셀을 테스트하는 단계와,
    결함있는 메모리 저장 셀을 결정하는 단계와,
    결함있는 메모리 저장 셀을 비 휘발성 메모리에 저장하는 단계와,
    여분의 메모리 저장 셀을 상기 결함있는 메모리 저장 셀에 연관시키는 단계
    를 포함하는 방법.
  26. 제 25 항에 있어서,
    상기 테스트 단계는 상기 장치의 상기 메모리 저장 셀의 스캔 테스팅을 수행하는 단계를 포함하는 방법.
  27. 제 25 항에 있어서,
    상기 결정 단계는 상기 테스트 단계를 실패한 상기 메모리 저장 셀을 마킹하는 단계를 포함하는 방법.
  28. 제 25 항에 있어서,
    상기 저장 단계는,
    상기 결함있는 메모리 저장 셀의 메모리 어드레스를 결함있는 메모리 저장 셀 리스트의 콘텐츠와 비교하는 단계와,
    상기 리스트에 대해 새로운 상기 메모리 어드레스를 상기 리스트에 저장하는 단계
    를 포함하는 방법.
  29. 제 25 항에 있어서,
    상기 비 휘발성 메모리 내의 리스트는 결함있는 교체 메모리 저장 셀의 어드레스를 포함하고, 상기 연관 단계는
    상기 리스트에 대해 새로운 상기 결함있는 메모리 저장 셀에 대한 여분의 메모리 저장 셀을 발견하는 단계와,
    상기 리스트에 대해 새로운 상기 결함있는 메모리 저장 셀의 어드레스와 함께 상기 여분의 메모리 저장 셀의 어드레스를 저장하는 단계
    를 포함하는 방법.
  30. 제 29 항에 있어서,
    상기 연관 단계는 상기 리스트에 대한 새로운 상기 결함있는 메모리 저장 셀 모두에 대해 교체 메모리 저장 셀이 불충분한 경우 상기 반도체 메모리 장치 결함을 마킹하는 단계를 더 포함하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924639B2 (en) 2007-02-16 2011-04-12 Samsung Electronics Co., Ltd. Nonvolatile memory device using resistance material
KR20180138216A (ko) * 2016-06-15 2018-12-28 마이크론 테크놀로지, 인크. 공유 에러 검출 및 정정 메모리
KR20200010720A (ko) * 2018-07-23 2020-01-31 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7036068B2 (en) * 2001-07-25 2006-04-25 Hewlett-Packard Development Company, L.P. Error correction coding and decoding in a solid-state storage device
US20030023922A1 (en) * 2001-07-25 2003-01-30 Davis James A. Fault tolerant magnetoresistive solid-state storage device
US6981196B2 (en) * 2001-07-25 2005-12-27 Hewlett-Packard Development Company, L.P. Data storage method for use in a magnetoresistive solid-state storage device
US20030172339A1 (en) * 2002-03-08 2003-09-11 Davis James Andrew Method for error correction decoding in a magnetoresistive solid-state storage device
US6973604B2 (en) * 2002-03-08 2005-12-06 Hewlett-Packard Development Company, L.P. Allocation of sparing resources in a magnetoresistive solid-state storage device
JP2004023062A (ja) * 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
US7062695B2 (en) * 2003-05-23 2006-06-13 Lsi Logic Corporation Memory implementation for handling integrated circuit fabrication faults
US7068533B2 (en) * 2004-09-30 2006-06-27 Infineon Technologies Ag Resistive memory cell configuration and method for sensing resistance values
US20060245230A1 (en) * 2005-04-29 2006-11-02 Ambroggi Luca D Memory module and method for operating a memory module
KR100716667B1 (ko) * 2005-04-29 2007-05-09 주식회사 하이닉스반도체 반도체 기억 소자의 리던던시 회로
US7761773B2 (en) * 2005-06-30 2010-07-20 Sigmatel, Inc. Semiconductor device including a unique identifier and error correction code
US7973349B2 (en) 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US7859034B2 (en) * 2005-09-20 2010-12-28 Grandis Inc. Magnetic devices having oxide antiferromagnetic layer next to free ferromagnetic layer
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
US7362644B2 (en) * 2005-12-20 2008-04-22 Magic Technologies, Inc. Configurable MRAM and method of configuration
KR100909902B1 (ko) * 2007-04-27 2009-07-30 삼성전자주식회사 플래쉬 메모리 장치 및 플래쉬 메모리 시스템
US7957179B2 (en) * 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
US7760538B1 (en) * 2008-03-04 2010-07-20 Xilinx, Inc. Non-volatile SRAM cell
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
CN101510445B (zh) * 2009-03-19 2012-11-21 无锡中星微电子有限公司 存储器坏块表的保存方法以及装置
EP2502234B1 (en) * 2009-11-20 2019-01-09 Rambus Inc. Bit-replacement technique for dram error correction
US8547736B2 (en) * 2010-08-03 2013-10-01 Qualcomm Incorporated Generating a non-reversible state at a bitcell having a first magnetic tunnel junction and a second magnetic tunnel junction
US8848422B2 (en) 2011-04-25 2014-09-30 Panasonic Corporation Variable resistance nonvolatile memory device and driving method thereof
US8638596B2 (en) 2011-07-25 2014-01-28 Qualcomm Incorporated Non-volatile memory saving cell information in a non-volatile memory array
KR20130021760A (ko) 2011-08-23 2013-03-06 삼성전자주식회사 자기터널접합 브레이크 다운을 이용한 안티퓨즈 회로, 및 이를 포함하는 반도체 장치
KR101938210B1 (ko) 2012-04-18 2019-01-15 삼성전자주식회사 낸드 플래시 메모리, 가변 저항 메모리 및 컨트롤러를 포함하는 메모리 시스템의 동작 방법
US9734921B2 (en) 2012-11-06 2017-08-15 Rambus Inc. Memory repair using external tags
KR20160062809A (ko) * 2014-11-25 2016-06-03 삼성전자주식회사 재쓰기를 이용하여 로우 비트 에러 레이트를 개선하는 메모리 시스템 및 그에 따른 재쓰기 방법
DE102016112765B4 (de) 2016-07-12 2024-04-25 Infineon Technologies Ag Magnetspeicherbauelement und Verfahren zum Betreiben desselben
CN110895645B (zh) * 2018-09-12 2022-04-19 长鑫存储技术有限公司 目标修正码确定方法、装置、电子设备及存储介质
EP3964941B1 (en) 2020-04-01 2024-02-28 Changxin Memory Technologies, Inc. Read-write method and memory device
CN113495672B (zh) 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
EP3985494B1 (en) 2020-04-01 2024-01-17 Changxin Memory Technologies, Inc. Read-write method and memory device
CN113495671B (zh) 2020-04-01 2023-10-17 长鑫存储技术有限公司 读写方法及存储器装置
CN113495674B (zh) 2020-04-01 2023-10-10 长鑫存储技术有限公司 读写方法及存储器装置
EP3936996A4 (en) 2020-04-01 2022-07-06 Changxin Memory Technologies, Inc. READ-WRITE METHOD AND STORAGE DEVICE
EP3964940A4 (en) * 2020-04-01 2022-08-17 Changxin Memory Technologies, Inc. READ/WRITE METHOD AND STORAGE DEVICE
CN113495675B (zh) 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
CN113495677B (zh) * 2020-04-01 2023-10-10 长鑫存储技术有限公司 读写方法及存储器装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
US5179536A (en) * 1989-01-31 1993-01-12 Fujitsu Limited Semiconductor memory device having means for replacing defective memory cells
JP2730375B2 (ja) * 1992-01-31 1998-03-25 日本電気株式会社 半導体メモリ
KR950000275B1 (ko) * 1992-05-06 1995-01-12 삼성전자 주식회사 반도체 메모리 장치의 컬럼 리던던시
DE69326154T2 (de) * 1993-11-30 2000-02-24 Stmicroelectronics S.R.L., Agrate Brianza Integrierte Schaltung für die Programmierung einer Speicherzelle eines nicht flüchtigen Speicherregisters
JP2914171B2 (ja) * 1994-04-25 1999-06-28 松下電器産業株式会社 半導体メモリ装置およびその駆動方法
US5771195A (en) * 1995-12-29 1998-06-23 Sgs-Thomson Microelectronics, Inc. Circuit and method for replacing a defective memory cell with a redundant memory cell
US5758056A (en) * 1996-02-08 1998-05-26 Barr; Robert C. Memory system having defective address identification and replacement
KR100220556B1 (ko) * 1996-10-30 1999-09-15 윤종용 단 펄스 형태의 리던던시 신호를 사용하는 디코더회로
JP2956634B2 (ja) * 1997-01-27 1999-10-04 日本電気株式会社 半導体記憶装置の冗長アドレス選択方式および半導体記憶装置
JP3749789B2 (ja) * 1998-06-08 2006-03-01 株式会社東芝 半導体記憶装置
JP3522116B2 (ja) * 1998-08-04 2004-04-26 富士通株式会社 複数ビットのデータプリフェッチ機能をもつメモリデバイス
US6084807A (en) * 1999-11-08 2000-07-04 Choi; Jin H. Memory device with global redundancy
JP2001210091A (ja) * 1999-11-18 2001-08-03 Toshiba Microelectronics Corp 半導体記憶装置
US6584589B1 (en) * 2000-02-04 2003-06-24 Hewlett-Packard Development Company, L.P. Self-testing of magneto-resistive memory arrays
US6634003B1 (en) * 2000-02-10 2003-10-14 Lsi Logic Corporation Decoding circuit for memories with redundancy
DE60020210D1 (de) * 2000-02-14 2005-06-23 St Microelectronics Srl Nichtflüchtige Speicheranordnung mit konfigurierbarer Zeilenredundanz
JP4345204B2 (ja) * 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100413762B1 (ko) * 2001-07-02 2003-12-31 삼성전자주식회사 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법
US7219271B2 (en) * 2001-12-14 2007-05-15 Sandisk 3D Llc Memory device and method for redundancy/self-repair
US6567300B1 (en) * 2002-02-22 2003-05-20 Infineon Technologies, Ag Narrow contact design for magnetic random access memory (MRAM) arrays
JP3866588B2 (ja) * 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924639B2 (en) 2007-02-16 2011-04-12 Samsung Electronics Co., Ltd. Nonvolatile memory device using resistance material
KR20180138216A (ko) * 2016-06-15 2018-12-28 마이크론 테크놀로지, 인크. 공유 에러 검출 및 정정 메모리
KR20200123279A (ko) * 2016-06-15 2020-10-28 마이크론 테크놀로지, 인크. 공유 에러 검출 및 정정 메모리
US11222708B2 (en) 2016-06-15 2022-01-11 Micron Technology, Inc. Shared error detection and correction memory
KR20200010720A (ko) * 2018-07-23 2020-01-31 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법

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