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KR20040050697A - 듀얼 레지스터 구조의 페이지버퍼를 가지는 메모리장치 - Google Patents

듀얼 레지스터 구조의 페이지버퍼를 가지는 메모리장치 Download PDF

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KR20040050697A
KR20040050697A KR1020030010401A KR20030010401A KR20040050697A KR 20040050697 A KR20040050697 A KR 20040050697A KR 1020030010401 A KR1020030010401 A KR 1020030010401A KR 20030010401 A KR20030010401 A KR 20030010401A KR 20040050697 A KR20040050697 A KR 20040050697A
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Abstract

본 발명은 비휘발성메모리의 프로그램에 관한 것으로서, 제1 및 제2데이타레지스터를 각각 가지며 동작가능한 상태로 서로 연결된 제1 및 제2센스앰프와, 상기 제2센스앰프의 데이타를 저장하는 저장회로와, 상기 제2데이타레지스터의 내용을 검사하여 메모리셀이 성공적으로 프로그램되었는지를 확인하는 패스/페일 체크회로, 상기 제2데이타레지스터를 리셋하여 충분하게 프로그램될 때까지 재프로그램이 진행되도록 하는 재저장회로를 포함한다.

Description

듀얼 레지스터 구조의 페이지버퍼를 가지는 메모리장치{MEMORY DEVICES WITH PAGE BUFFER HAVING DUAL REGIATERS AND METHOD OF USING THE SAME}
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 듀얼레지스터 구조의 페이지버퍼를 가지는 플래쉬 메모리장치에 관한 것이다.
최근의 반도체장치들은 휘발성(예컨대, DRAM 또는 SRAM)이든 비휘발성(예컨대, 플래쉬메모리들)이든 간에 고집적화 및 대용량화되고 있으며 고속으로 동작하는 시스템을 지원하도록 설계되고 있다.
플래쉬메모리장치는 일반적으로 노아형(NOR-type)과 낸드형(NAND-type)으로 구분된다. 노아형 플래쉬메모리가 소량의 정보를 비순차적으로 고속으로 독출하는데 사용되는 반면에, 낸드형 플래쉬메모리는 정보를 순차적으로 독출하는데 주로 사용된다.
플래쉬메모리에서 데이타를 저장하는 메모리셀들은 셀트랜지스터를 포함하고 있으며, 각각의 셀트랜지스터는 컨트롤게이트와 플로팅게이트를 가진다. 플래쉬메모리는 절연막을 통한 터널링현상을 이용하여 정보를 저장하기 때문에 정보저장에 있어서 다소의 시간을 필요로 한다.
다량의 데이타를 짧은 시간에 저장하기 위하여, 낸드형 플래쉬메모리는 페이지버퍼 회로로 칭하여지는 레지스터를 이용한다. 외부에서 공급된 다량의 데이타는 일단 레지스터들에 저장된 다음 해당하는 메모리셀들에 저장된다.
통상의 낸드형 플래쉬메모리에서는 한 페이지분의 데이타가 512 바이트(Bytes)를 넘지 않는다. 낸드형 플래쉬메모리에서 프로그램시간(또는 정보저장시간)이 20 ~ 500 ㎲이고 1 바이트의 데이타가 외부로부터 100 ns이내에 페이지버퍼 회로에 로딩(loading)된다고 가정하면, 512 바이트의 한 페이지 데이타는 대략 50 ns내에 페이지버퍼 회로에 저장될 것이다.
도 1은 종래의 페이지버퍼 회로의 일례로서 미합중국 등록특허 5,831,900의Fig.7에 개시되어 있다.
도 1의 회로는 페이지버퍼들 20-i가 주변회로들에 의해 리셋된 후에 데이타라인 IO로부터 데이타가 래치 30에 로딩됨을 보여준다. 래치에 로딩된 데이타는 프로그램 명령신호에 의해 트랜지스터 Q4를 통하여 메모리셀들 2-1, 2-2, 2-3에 프로그램된다. 이러한 프로그램과정은 낸드 플래쉬메모리들에서 통상적으로 진행된다.
그러나, 그와 같은 프로그램과정은 한계가 있다. 만일 데이타가 래치 30에 로딩될 것이라면, 이전에 로딩된 데이타에 대한 프로그램이 이전의 프로그램 싸이클에서 종료될 때까지 기다려야 한다. 래치 30에 데이타가 바이트 단위(예컨대, 8 비트)로 로딩되기 때문에, 실제로 2한 페이지에 해당하는 2048 바이트를 로딩하는데는 상당한 시간이 소요된다. 이는, 레지스터의 정보가 해당하는 메모리셀들에 저장되기까지 래치 30이 데이타를 저장하고 있어야 하기 때문이다.
종래기술에 있어서의 다른 문제점은 카피백(copy-back) 동작에 있다. 카피 동작은 때때로 첫번째 페이지부터 두번째 페이지로 진행되어야 할 때가 있다. 첫번째 페이지의 메모리셀 데이타가 트랜지스터 Q7을 통하여 래치회로 30에 저장된 후에 카피 동작을 수행하기를 원한다면, 래치된 데이타는 트랜지스터 Q4를 통하여 두번째 페이지에 프로그램된다. 이 경우에, 두번째 페이지에 카피된 프로그램 데이타는 래치회로로 인해 반전된다. 즉, "1"은 "0"으로, "0"은 "1"로 반전된다. 이와같은 문제점을 종래에는 메모리셀어레이에 플래그(flag) 셀들을 제공하여 데이타가 반전되었는지 아닌지에 따라 그 값을 갱신함으로써 해결한다.
도 2는 종래기술의 카피백 동작에서의 전술한 문제점의 일례를 보여 준다. 도 2는 미합중국 특허 5,996,041의 Fig.8 및 Fig.9에 개시된 것이다.
도 2에서, 메모리셀어레이내의 첫번째 페이지에 속한 데이타는 페이지버퍼에 로딩된 후, 그 데이타는 다른 페이지에 카피된다. 우측의 비트는 플래그셀로서, 데이타가 반전되어 있음을 표시한다.
도 2의 종래기술은 메모리장치의 크기에 따른 한계가 있다. 예를 들면, 페이지버퍼 회로가 2048 바이트의 정보를 일시에 저장할 수 있다고 가정하면, 100 ns의 주기로 1 바이트의 정보가 상기 페이지버퍼 회로에 로딩되는 동안 2048 바이트가 모두 로딩되는데에는 총 200 ㎲의 시간이 소요된다. 그러므로, 로딩시간이 200 ~ 500 ㎲을 필요로 하는 정보저장시간(또는 프로그램시간)과 거의 동일하게 된다. 따라서, 낸드형 플래쉬메모리의 정보저장 특성이 상기 로딩시간으로 인해 심각한 영향을 받는다.
낸드형 플래쉬메모리의 집적도가 증가함에 따라 데이타는 더욱 더 큰 용량으로 처리되기 때문에, 정보저장특성의 쇠퇴없이 데이타를 처리하는 것이 필요하다.
본 출원의 모출원에 개시된 구성을 보인 도 22 및 도 23을 참조하면, 페이지버퍼는 래치들로 된 두개의 레지스터들을 포함한다. 제1레지스터는 제1래치 LATCH1를 가지며 제2레지스터는 제2래치 LATCH2를 가진다. 이러한 구조에 관하여는 미합중국 모출원 No. 10/013191에 상세하게 설명되어 있다. 도 22 및 도 23에 보인 바와 같이, 프로그램될 데이타는 도 23의 프로그램단계 F1동안 데이타라인을 통하여 LATCH1의 노드 N4에 로딩된다. 그 다음, 데이타는 프로그램단계 F2동안 노드 N4로부터 LATCH2의 노드 N3로 전송된다. 노드 N3에서의 데이타상태에 따라서, 데이타는 프로그램단계 F3동안 메모리셀어레이의 제1페이지에 프로그램된다. 노드 N3의 데이타가 "0"(접지레벨로서 프로그램상태임을 의미함)이면, 해당하는 메모리셀들은 프로그램된다. 반대로, 노드 N3의 데이타가 "1"(Vcc레벨로서 프로그램금지상태임을 의미함)이면, 해당하는 메모리셀들은 프로그램되지 않는다. 여기서, 일련의 메모리셀들을 포함하는 하나의 페이지는 하나의 워드라인에 의하여 제어됨을 이해하여야 한다.
프로그램 후, 한 페이지의 메모리셀들이 성공적으로 프로그램되었는지를 검사한다. 이러한 검사과정은 도 23의 단계 F4에서 진행되며 "프로그램 검증독출"이라고 칭한다. 프로그램 검증독출과정에서, 프로그램되어야 할 메모리셀이 프로그램되지 않았다면, 노드 N3의 상태는 "0"으로 리셋되고, 프로그램되어야 할 메모리셀이 프로그램되었다면 노드 N3의 상태는 "1"로 리셋된다. 프로그램되지 못한 메모리셀들은 전술한 프로그램과정을 따라 다시 프로그램될 것이다.
만일 모든 메모리셀들이 성공적으로 프로그램되었다면 노드 N3는 단계 F5에서 "1"로 리셋되어, 제1페이지에 대한 프로그램이 종료된다.
제1페이지에 대한 프로그램이 진행되는 동안, 제2페이지의 데이타는 LATCH1의 노드 N4에 동시에 로딩된다. 그 결과, 2개의 동작이 주어진 페이지에 대하여 동시에 수행된다.
한편, 미합중국 특허 6,031,760 (Semiconductor Memory device and Method of Programming the Same)의 Fig.5에서는, 전형적인 통상적인 형태인 싱글 래치 메모리장치로서, 단일 센스 앰프가 하나의 래치회로만을 갖고 있다.
본 발명은 신뢰성있는 프로그램기능을 가진 비휘발성 메모리장치를 제공함에 있다.
본 발명은 또한 프로그램되지 않은 메모리셀이 프로그램된 것으로 오인되는 문제를 해결하는 비휘발성 메모리장치를 제공함에 있다.
본 발명은 또한 프로그램시에 데이타로딩시간을 단축할 수 있는 비휘발성 메모리장치를 제공함에 있다.
본 발명은 또한 프로그램상태로 잘못 인식된 메모리셀이 존재하더라도 이를 재프로그램할 수 있는 비휘발성 메모리장치를 제공함에 있다.
도 1은 종래의 페이지버퍼를 가지는 메모리장치에 관한 도면이다.
도 2는 종래기술에서 데이타를 반전시키기 위한 플래그비트를 사용하는 카피백 동작을 보여 주는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체메모리장치의 블럭도이다.
도 4는 도 3의 메모리장치의 메모리셀어레이의 구성을 보여주는 도면이다.
도 5는 도 3의 메모리장치에서 Y-게이트회로와 페이지레지스터의 구성을 보여주는 회로도이다.
도 6은 본 발명의 실시예에 따른 프로그램과정을 보여주는 흐름도이다.
도 7은 도 6의 프로그램과정을 수행하는데 사용되는 신호들의 타이밍도이다.
도 8은 도 7의 신호들이 인가되는 동안 도 5의 회로에서의 데이타 흐름을 보여주는 도면이다.
도 9는 도 3의 메모리장치에서 독출동작을 수행하는데 사용되는 신호들의 타이밍도이다.
도 10은 도 9의 신호들이 인가되는 동안 도 5의 회로에서의 데이타 흐름을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 카피백 동작을 보여주는 흐름도이다.
도 12는 도 3의 메모리장치에서 본 발명의 실시예에 따른 카피백 동작을 수행하는데 사용되는 신호들의 타이밍도이다.
도 13은 도 12의 제1부분에 해당하는 신호들에 의해 페이지버퍼로부터 메모리셀들로 데이타가 전송되는 양상을 보여주는 도면이다.
도 14는 도 12의 재2부분에 해당하는 신호들에 의해 페이지버퍼로부터 메모리셀들로 데이타가 전송되는 양상을 보여주는 도면이다.
도 15는 본 발명의 실시예에 따른 소거동작을 보여주는 흐름도이다.
도 16은 도 3의 메모리장치에서 소거동작을 수행하는데 사용되는 신호들의 타이밍도이다.
도 17은 도 16의 신호들이 인가되는 동안 도 5의 회로에서의 데이타 흐름을 보여주는 도면이다.
도 18은 메모리장치의 저장용량에 따른 메모리구성을 비교하여 보여주는 도면이다.
도 19는 메모리장치의 설계 사양에 따른 메모리구성을 보여주는 표이다.
도 20은 하나의 메모리블럭에 해당하는 구성 상태를 보여주는 블럭도이다.
도 21은 보다 큰 용량을 수용하기 위하여 본 발명에 따라 데이타가 로딩되는 과정을 보여주는 도면이다.
도 22는 본원의 모출원에 개시된 듀얼 레지스터 메모리장치의 구성을 보여주는 회로도이다.
도 23은 본원의 모출원에 상세된 듀얼 레지스터 메모리장치의 프로그램과정을 보여주는 흐름도이다.
도 24는 본 발명에서 문제시하는 통상의 메모리장치의 양태를 보여주는 회로도이다.
도 25는 본 발명에서 문제시하는 메모리셀 드레쉬홀드 전압의 산포를 보여주는 그래프이다.
도 26은 본 발명의 실시예에 따라 개량된 듀얼 레지스터 메모리장치의 구성을 보여주는 회로도이다.
도 27은 본 발명에 따른 듀얼 레지스터 메모리장치의 프로그램과정을 보여주는 흐름도이다.
도 28은 본 발명에 따른 프로그램에 사용되는 신호들의 타이밍도이다.
도 29는 본 발명에 의해 개선된 메모리셀 드레쉬홀드 전압의 산포를 보여주는 그래프이다.
본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.
이하, 본 발명의 실시예에 관하여 첨부된 도면들을 참조하여 상세하게 설명한다.
도 3을 참조하면, 본 발명에 의한 메모리장치 100은 낸드 플래쉬 메모리로서, 데이타를 저장하는 메모리셀들의 어레이 110, 페이지레지스터/센스 앰프(S/A) 블럭 120, 그리고 메모리셀들의 그룹에 저장된 데이타를 전송하기 위한 Y-게이트 회로 130을 가진다. 페이지레지스터/센스앰프 블럭 120은 메모리셀어레이 110과 Y-게이트 회로 130사이에 연결된다.
페이지레지스터/센스앰프 블럭 120은 페이지버퍼 122를 포함한다. 페이지버퍼 122는 본 발명에 따른 듀얼레지스터들을 포함하며, 이에 관하여는 상세하게 후술할 것이다.
메모리장치 100은 또한, 데이타, 어드레스 및 커맨드 신호들을 처리하기 위하여, X-버퍼 래치들 및 디코더들, Y-버퍼 래치들과 디코더들, 커맨드 레지스터, 제어로직 및 고전압 발생기, 그리고 글로우벌 버퍼들을 포함한다.
도 4는 메모리셀어레이 110의 구성을 예시적으로 보여 준다. 다수개의 비트라인들에서 BLe는 짝수번째의 비트라인들을 나타내고 BLo는 홀수번째의 비트라인들을 나타낸다. 다수개의 메모리셀들 M1~Mm은 각 비트라인에 연결된다.
메모리셀들(예컨대, M1)의 그룹은 하나의 워드라인(예컨대. WL1)에 의해 제어되며, 하나의 페이지를 형성한다.
도 5를 참조하면, Y-게이트 회로 130은 페이지레지스터/센스앰프 블럭 120과 데이타라인 131사이에 연결되며, 데이타라인 131은 8비트의 데이타 D0~D7을 전송할 수 있도록 구성된다.
Y-게이트 회로 130은 신호들 YA 및 YB에 의해 제어되는 2개의 엔모오스트랜지스터들 132 및 133으로 구성된다. 신호들 YA 및 YB는 컬럼어드레스 정보에 의해 생성된다.
페이지레지스터/센스앰프 블럭 120은 센스노드 E를 포함하는 센스라인 125를 가지는 페이지버퍼 122를 포함한다. 하나 또는 그 이상의 비트라인들은 노드 E에서 페이지버퍼 122에 연결된다. 도 5의 예에서는, 2개의 비트라인들 BLe 및 BLo가 노드 E에 연결된다.
트랜지스터 141의 소오스는 대응하는 비트라인 BLe에 연결되고 드레인은 신호 VIRPWR을 제공하는 노드에 연결되며, 게이트는 게이트제어신호 VBLe에 연결된다.
트랜지스터 142의 소오스는 대응하는 비트라인 BLo에 연결되고 드레인은 신호 VIRPWR을 제공하는 노드에 연결되며, 게이트는 게이트제어신호 VBLo에 연결된다.
신호 VIRPWR을 제공하는 상기 노드는 제1 및 제2공급전압 중 어느 하나의 전압으로 충전된다. 따라서, 트랜지스터들 141 및 142는 게이트제어신호들 VBLe 및 VBLo에 각각 응답하여 비트라인들 BLe 및 BLo에 상기 제1 또는 제2공급전압을 인가한다.
엔모오스트랜지스터 143은 신호 BLSHFe에 응답하여 비트라인 BLe를 노드 E에 연결하며, 엔모오스트랜지스터 144는 신호 BLSHFo에 응담하여 비트라인 BLo를 노드 E에 연결한다.
페이지버퍼 122는 센스라인 125상의 노드 E를 통하여 비트라인들 BLe 및 BLo에 연결된다. 피모오스트랜지스터 148은 독출동작동안 센스라인 125를 통하여 비트라인들 BLe 및 BLo에 전류를 공급한다. 피모오스트랜지스터 148은 전원공급전압과 상기 센스라인사이에 연결된 상태에서 제어신호 PLOAD에 따라 턴온 또는 턴오프된다.
여기서, 페이지버퍼 122는 2개의 레지스터들 150 및 170을 가지며 이는 종래의 단일 레지스터 구성과는 구별됨에 주목하여야 한다. 상기 2개의 레지스터들은 센스라인 125에 연결된다.
제2레지스터 150은 메인레지스터로 작용한다. 메인레지스터 150은 2개의 엔모오스트랜지스터들 151 및 152, 2개의 인버터들 153 및 154, 그리고 피모오스트랜지스터 155를 포함한다. 데이타는 인버터들 153 및 154로 구성된 메인래치 156에 저장된다. 피모오스트랜지스터 155는 메인래치 156을 위한 프리차아지회로를 형성한다.
제1레지스터 170은 보조레지스터로 작용한다. 보조레지스터 170은 2개의 엔모오스트랜지스터들 171 및 172, 2개의 인버터들 173 및 174, 그리고 피모오스트랜지스터 175를 포함한다. 데이타는 인버터들 173 및 174로 구성된 메인래치 176에 저장된다. 피모오스트랜지스터 175는 메인래치 176을 위한 프리차아지회로를 형성한다.
본 발명에 따른 페이지버퍼의 듀얼레지스터(2개의 레지스터들 150 및 170으로 구성된) 구조는 페이지버퍼의 성능을 향상시키는 등 기능적으로 종래의 것에 비해 많은 장점들을 제공한다.
도 5의 회로에서 다른 부가적인 구성들은 2개의 페이지버퍼 레지스터들 150 및 170과 메모리셀어레이 110 및 Y-게이트회로 130 사이의 데이타 전송을 수행하고 제어하기 위함이다.
제어신호 PDUMP에 의해 제어되는 엔모오스트랜지스터 181이 턴온되면 보조레지스터 170과 메인레지스터 150사이에 데이타 전송이 이루어지고, 턴오프되면 보조레지스터 170과 메인레지스터 150은 전기적으로 분리된다. 이러한 데이타전송은 센스라인 125를 통하여 이루어 진다. 엔모오스트랜지스터 181은 분리스위치로 작용한다.
엔모오스트랜지스터들 182 및 183은 보조레지스터 170에 정보를 저장하기 위하여 제공되는 것으로서, 외부에서 인가되는 신호들 DI 및 nDI에 각각 응답한다.
엔모오스트랜지스터 184는, 프로그램될 정보가 메인레지스터 150으로부터 선택된 비트라인에 전송된 때에, 메인레지스터 150을 비트라인들 BLe 및 BLo 중 어느 하나에 또는 어느 하나로부터 연결하거나 전기적으로 분리시킨다.
제어신호 PBDO에 의해 제어되는 엔모오스트랜지스터 185는 상기 선택된 비트라인으로부터 읽혀진 데이타를 선택된 시간동안 페이지버퍼 122의 외부로 출력한다.
트랜지스터 186은 프로그램상태를 검사하기 위한 것으로서 메인레지스터 150의 노드 B에 프로그램 페일/패스 정보를 제공한다.
이하, 본 발명에 따른 동작들에 관하여 설명한다.
먼저, 도 6 내지 도 8 그리고 도 4를 참조하여, 메모리장치의 외부로부터의 데이타가 메모리장치의 내부로 입력되는 프로그램 동작을 설명한다.
도 6의 흐름도에서 진행되는 동작은 도 3의 회로 100에 의해 수행된다.
단계 610에서는, 외부로부터 제1데이타가 Y-게이트회로 130을 통과한 다음 페이비버퍼 122로 전송된다. 이때의 데이타는 단일 데이타비트 또는 복수의 데이타비트들이거나 한 페이지 분량의 데이타이다.
그 다음, 단계 620에서는, 단계 610에서 입력된 데이타는 페이지버퍼의 제1레지스터(예컨대, 보조레지스터 170)에 저장된다.
그 다음, 단계 630에서는, 스위치(예컨대, 엔모오스트랜지스터 181)가 턴온되어 제1레지스터와 제2레지스터(예컨대, 메인레지스터 150)를 연결한다.
단계 640에서는, 상기 제1레지스터에 저장된 상기 제1데이타가 상기 제2레지스터에 저장된다.
단계 650에서는, 상기 스위치에 의해 상기 제1레지스터가 상기 제2레지스터로부터 전기적으로 분리된다.
단계 660에서는, 상기 제1레지스터에 저장된 상기 제1데이타가 메모리셀어레이에 저장된다. 이러한 과정을 프로그램이라고 한다. 이와 동시에, 외부로부터 제2데이타가 상기 제1레지스터에 저장된다. 그러므로, 정보저장 동작은 로딩시간의 증가없이 진행될 수 있다.
도 3의 실시예에서는, 단계 660의 동시적인 동작(제1데이타의 프로그램과 제2데이타의 로딩)이 상기 제1레지스터와 제2레지스터를 전기적으로 분리함에 의해 가능하다. 그러나, 다른 방법도 또한 가능하다.
도 7 및 도 8을 참조하여, 본 발명의 프로그램 동작에 관하여 더욱 상세하게 설명한다. 도 7은 도 5의 회로에 인가되는 커맨드신호들을 보여 준다. 도 7의 타이밍도에서는, 시간경과를 따라 9개의 동작구간들로 구분되어 있다.
도 8은 도 7의 커맨드신호들을 인가함에 의해 도 5의 회로에서의 데이타 전송양태를 보여 준다. 도 8은 도 7과 함께 참조되며, 도 7의 시간적인 동작구간들에 준하여 설명될 것이다.
먼저, 제1단계(시간구간 ①)에서, 데이타라인 131은 접지전압으로 설정되고트랜지스터 175는 PBSET에 의하여 턴온된다. 이러한 동작은 첫번째 페이지를 세팅하는 동작으로 잘 알려져 있다.
그 후(시간구간 ②), 보조래치 176의 노드 D는 하이 상태로 되고 엔모오스트랜지스터들 132 및 133은 턴온된다. 이에 따라, 데이타라인상의 데이타 "0" 또는 "1"은 신호들 DI 및 nDI의 인가에 의해 보조래치 176에 저장된다. 이 동작은 전술한 단계 610에 해당하는 과정으로서, 첫번째 페이지에 대한 데이타로딩 과정이다.
그 다음(시간구간 ③), 보조래치 176에 저장된 데이타는 제어신호 PDUMP가 하이 상태로 됨에 의해 보조레지스터 170으로부터 센스라인 125로 전송된다. 데이타가 메인레지스터 150으로 전송되기 전에, 센스라인 125와 래치 156의 노드 A는 트랜지스터들 148 및 155에 의해 각각 프리차아지된다.
그 후(시간구간 ④), 상기 신호들은 0V로 되고 고전압 HV가 구동된다.
그러면(시간구간 ⑤), 비트라인들 BLe 및 BLo 중에서 해당하는 비트라인이 프리차아지됨에 의하여 셋엎된다.
시간구간들 ⑥ 및 ⑦에서는, 전술한 단계 660에 해당하는 2개의 동작이 동시에 진행된다. 프로그램될 데이타는 신호 BLSLT에 의해 메인레지스터 150으로부터 선택된 비트라인 BLe로 전송된 다음 해당하는 메모리셀로 전달된다. 또한, 이와 동시에, 프로그램될 다음 데이타가 메모리장치의 외부로부터 입력되어 보조레지스터 170에 저장(또는 로딩)된다.
통상적으로, 프로그램동작이 페이단위로 진행되는 반면에 데이타로딩 동작은 바이트단위로 진행된다. 프로그램이라 함은 메인레지스터 150으로부터 메모리셀어레이 110의 메모리셀들로 데이타가 전송되는 동작을 의미하며, 데이타로딩이라 함은 데이타라인으로부터 보조레지스터 170으로 데이타가 전송되는 동작을 의미한다. 또한, 전술한 바와 같이, 페이지단위라 함은 하나의 워드라인에 연결되고 제어되는 복수개의 메모리셀들을 의미한다.
이와 같이, 2개의 동작이 동시에 수행되기 때문에, 큰 용량의 데이타이더라도 데이타로딩 특성이 유지된다. 페이지버퍼회로에 보조레지스터 170을 구비하는 것은 페이비버퍼회로의 크기를 크게 증가시키지 않는다.
다음으로, 시간구간 ⑧에서는 독출동작이 수행되고, 시간구간 ⑨에서는 비트라인들이 다음의 로딩/프로그랜동작을 위하여 다시 프리차아지된다.
도 9 및 도 10을 참조하여, 도 3의 장치에서 수행되는 독출동작에 관하여 상세하게 설명한다. 여기서는, 메모리셀어레이 110의 메모리셀들 중 하나의 메모리셀들로부터 데이타가 독출되고 독출될 메모리셀들의 게이트제어신호들이 적정한 전압으로 워드라인들에 인가된다고 가정한다.
도 9는 도 5의 회로에 인가되는 커맨드신호들의 동작타이밍을 보여 준다. 시간경과에 따라 6개의 구간들로 나뉘어 진다.
도 10은 도 9의 커맨드신호들을 인가함에 의해 도 5의 회로에서의 데이타 전송양태를 보여 준다. 도 10은 도 9와 함께 참조되며, 도 9의 시간적인 동작구간들에 준하여 설명될 것이다.
독출동작은 보조레지스터 170을 바이패싱(bypassing)하고 메인레비스터 150을 직접 통하여 수행된다. 즉, 보조레지스터 170은 독출동작에는 참여하지 않으며전술한 자와 같이 프로그램과 데이타로딩동작에만 관계한다.
안정적인 독출동작을 수행하기 위하여, 비트라인들 BLe 및 BLo는 0V의 신호 VIRPWR와 하이 상태의 제어신호들 VBLe 및 VBLo에 의해 엔모오스트랜지스터들 141 및 142를 통하여 일단 방전된다(시간구간 ①).
이와 동시에, 신호 PBRST가 하이상태에서 로우상태로 천이됨에 따라 메인레지스터 150(또는 인버터 153의 입력)의 상태는 소정의 상태(즉, 하이상태)로 설정된다.
그후, 신호 PLOAD가 로우상태로 되면 피모오스 로드트랜지스터 148은 턴온된다. 엔모오스트랜지스터 143의 제어신호 BLSHF는 비트라인 프리차아지전압과 엔모오스트랜지스터 143의 드레쉬홀드전압을 합한 전압을 가진다. 비트라인 BLe를 프리차아지한 후에, 신호 BLSHF는 접지전압에 해당하는 로우상태로 된다(시간구간 ②).
비트라인의 프리차아지전압은 선택된 메모리셀의 상태에 따라 달라진다. 예를 들면, 선택된 메모리셀이 오프셀(off-cell)인 경우에는 비트라인의 프리차아지전압이 그대로 유지된다. 이와는 달리, 선택된 메모리셀이 온셀(on-cell)인 경우에는 비트라인의 프리차아지전압이 낮아진다(시간구간 ③).
신호 BLSHF가 상기 프리차아지전압과 이전의 BLSHF 신호레벨사이의 전압으로 바뀌게 되면, 센스라인 125의 전압은 선택된 메모리셀리 오프셀인 때에 턴오프됨에 의해 전원공급전압의 레벨로 유지된다. 그러나, 그렇지 않은 경우에는, 센스라인 125의 전압은 비트라인 BLe의 전압을 따라 낮아진다(또는 비트라인 BLe과 동기되어낮아진다). 신호 BLe가 로우상태로 되는 중간시점에서, 신호 PLOAD는 전원공급전압의 레벨로 전환된다.
이후에, 엔모오스트랜지스터 152의 게이트제어신호 PBLCHM는 전원공급전압의 레벨인 하이상태로 되고, 엔모오스트랜지스터 151은 센스라인의 상태에 따라 턴온 또는 턴오프된다. 그 결과, 센스라인 125의 상태는 메인레지스터 150에 저장된다(시간구간 ④).
그러면, 메인레지스터 150에 저장된 데이타는 제어신호 PBDO 및 Y-게이트회로 130의 제어에 의해 엔모오스트랜지스터 185를 통하여 데이타라인으로 전송된다(시간구간 ⑥).
본 발명에 따른 카피백 동작을 설명한다. 카피백 동작은 독출동작이 수행되는 동안 첫번째 어드레스에 해당하는 첫번째 페이지로부터 두번째 어드레스에 해당하는 두번째 페이지로 데이타를 복사하는 페이지카피 동작이다.
도 11의 흐름도 1100은 본 발명의 실시예에 따른 카피백 동작의 과정을 보여 주며, 도 3의 장치 100에서 수행된다.
도 11의 단계 1110에서는, 첫번째 메모리셀의 데이타가 페이지버퍼의 제1레지스터(즉, 보조레지스터 170)에 저장된다. 이 동작은 보조레지스터 170과 메인레지스터 150사이에서 독출된 데이타를 전송함에 의해 이루어 진다. 독출동작에 관하여는 전술한 바 있다.
단계 1120에서는, 상기 제1레지스터에 저장된 데이타가 페이지버퍼의 제2레지스터(즉, 메인레지스터 150)에 저장된다. 이 동작은 보조레지스터 170과 메인레지스터 150사이에서 독출된 데이타를 전송함에 의해 이루어 진다. 그러한 데이타전송은 상기 제1레지스터를 상기 제2레지스터에 연결하는 스위치를 선택적으로 동작시킴에 의해 진행된다.
단계 1130에서는, 상기 제2레지스터에 저장된 데이타가 메모리셀어레이의 두번째 메모리셀에 저장(즉, 프로그램)된다.
도 12 및 도 14를 참조하여, 도 3에 보인 장치에서 수행되는 카피백 동작에 관하여 더욱 상세하게 설명한다. 여기서, 메모리셀어레이 110의 메모셀들로부터 독출된 다음 다른 메모리셀들로 복사되는 것으로 가정한다.
도 12는 도 5의 회로에 인가되는 커맨드신호들의 동작타이밍을 보여 준다. 도 12에서는 시간경과에 따라 11개의 구간들로 구분된다.
먼저, 메모리셀들로부터 데이타가 독출된 다음 페이지버퍼로 전송된다. 처음 4개의 시간구간들 ① ~ ④에서 신호들의 상태는, 메인레지스터 150 대신에 보조레지스터 170으로 읽혀진다는 것을 제외하고는, 도 10에 보인 것과 실질적으로 동일하다.
도 13에서는 페이지버퍼로 데이타가 읽혀지는 상태를 보여 준다. 비어있는 부분은 도 2의 종래기술에서 저장된 데이타의 논리상태를 표시하기 위하여 부가적인 지시비트가 필요하였던 부분이다.
다시 도 12를 참조하면, 시간구간들 ⑤ 및 ⑥에 걸쳐 보조레지스터 170으로부터 메인레지스터 150으로 데이타가 전송된다.
그 다음, 데이타는 시간구간 ⑦ ~ ⑪ 동안 메인레지스터 150으로부터 메모리셀어레이의 다른 메모리셀들로 프로그램된다. 시간구간 ⑤ ~ ⑪에 걸쳐 신호들의 동작상태는 도 8과 실질적으로 동일하다.
도 14에서는 재프로그램되는 데이타의 상태를 보여준다. 여기서, 데이타가 원래의 메모리셀들에 저장되었던 상태로부터 반전되지 않고 다른 메모리셀들에 저장됨을 이해할 수 있다. 따라서, 도 2의 종래기술에서처럼 지시비트가 필요없기 때문에 메모리공간을 절약할 수 있다.
본 발명에 따른 소거동작을 설명한다. 통상적으로 소거는 메모리셀들에 저장된 데이타를 일괄적으로 덤프(dump)시키는 동작이다. 플래쉬메모리의 소거시에는, 메모리셀들에 고전압이 인가됨에 의해 드레쉬홀드전압은 -1V에서 -3V사이의 값으로 설정되며, 레지스터의 데이타가 덤프된다.
도 15의 흐름도 1500은 본 발명의 다른 실시예에 따라 소거 후에 검증 독출동작의 과정을 보여 준다. 흐름도 1500의 과정은 도 3의 장치에서 수행된다.
단계 1510에서, 첫번째 메모리셀의 데이타는 페이지버퍼의 제1레지스터(즉, 보조레지스터 170)를 통하여 덤프된다.
단계 1520에서, 페이지버퍼회로의 상기 제1레지스터의 데이타는 제2레지스터(즉, 메인레지스터 150)를 통하여 덤프된다.
단계 1530에서는, 상기 제1레지스터에 저장된 데이타에 대하여 트랜지스터 186에 의한 메모리셀 상태의 패스/페일 체크가 진행된다.
도 16 및 17을 참조하여 도 3의 장치에서 진행되는 소거방법을 이하 설명한다. 도 16의 타이밍도는 도 5의 회로에 인가되는 커맨드신호들의 상태를 보여주며, 시간경과에 따라 7개의 구간으로 구분된다.
도 17은 도 16의 커맨드신호들이 인가됨에 의해 도 5의 회로에서 데이타가 소거되는 양태를 보여 준다. 도 17은 도 16에 표시된 시간구간들에 관한 참조부호를 동일하게 사용하면서 도 16과 연관하여 설명된다.
시간구간들 ① 및 ②에서는, 소거실행 커맨드가 수신된다. 시간구간 ③에서는, 비트라인들 BLe 및 BLo가 방전되어 접지전압으로 된다. 시간구간 ④에서는, 검증독출(verify read) 동작이 첫번째 셀에 대하여 진행된다. 시간구간 ⑤에서는, 두번째 셀에 대하여 검증독출 동작이 진행된다.
시간구간 ⑥에서는, 데이타가 제1레지스터를 통하여 덤프된다. 이때의 데이타는 메모리셀의 데이타와 메인레지스터 150 및 보조레지스터 170으로부터의 데이타를 포함한다. 시간구간 ⑦에서는, 연결 논리합(wired OR) 연산이 진행되어 메인레지스터 150의 노드 B의 데이타가 덤프된다.
본 발명에서는, 페이지 크기가 증가하더라도 프로그램시간(또는 정보증가시간)이 미소하게 늘어나거나 전혀 증가하지 않는다는 이점이 있다. 페이지버퍼회로에 데이타를 로딩하는 시간은 증가된 페이지크기에 비례하여 증가한다.
도 18, 도 19, 도 20 및 도 21에서는, 대용량의 데이타를 본 발명에 따라 효율적으로 처리하는 실례를 보여 준다.
도 18은 두가지의 메모리장치 A 및 B를 예로 들어 메모리의 용량을 산정하는 방식을 보여 준다.
도 18에서 입체형의 박스(box)는 메모리장치의 총 용량을 나타내며, 메모리블럭들이 적층되어 있는 것으로 여기면 된다. 또한, 각 메모리블럭은 페이지들이 적층되어 구성되는 것으로 이해하면 된다. 각 페이지(또는 각 메모리블럭)는 1 바이트(byte; 1B)의 데이타폭을 가지며, 여기서 1 바이트는 8 비트 (예컨대, I/O0 ~ I/O7)에 해당한다.
메모리장치 A의 경우에서는, 한 페이지는 529B(512+16)의 데이타길이로 되어 있다. 각 메모리블럭이 32개의 페이지들로 구성되어 있다고 가정하면, 2048개의 메모리블럭들은 256Mbit의 메모리용량을 형성한다.
메모리장치 B의 경우에서는(본 발명의 실시예에 적용가능한 경우임), 한 페이지는 2112B(2048+64)의 데이타길이로 되어 있다. 각 메모리블럭이 64의 페이지들로 구성되어 있다고 가정하면, 1024개의 메모리블럭들은 1Gbit의 메모리용량을 형성한다.
도 19는 도 18에 보인 메모리장치들을 포함하여 다양한 방식으로 메모리장치들을 구성할 수 있음을 보여 준다.
도 20은 32개의 페이지들(도 18의 메모리장치 A의 경우)로 된 메모리블럭을 64개의 페이지들(도 18의 메모리장치 B의 경우)메모리블럭의 구조로 변환시키기 위하여 페이지들을 연이어 홀수와 짝수로 구분하여 설계하는 방식을 보여 준다.
본 발명의 구조에 의하면, 종래의 경우보다 데이타로딩시간이 더 단축될 수 있다. 이에 관하여, 정량적인 예를 들어 설명한다. 먼저, 아래와 같이 가정한다:
T1 = 1B의 로딩시간 = 0.1㎲
F2 = 1 페이지 (528B 또는 2112B)
T3 = 프로그램시간 = 200㎲
F4 = 1 메모리블럭 (여기서는 32개 페이지들로 구성됨)
그러면, 종래의 메모리장치에서 데이타로딩과 프로그램이 연속적으로 반복되면서 소요되는 시간은 다음과 같이 요약할 수 있다.
총 시간(종래기술) = [(T1 ×F2) + T3] ×F4식 1
식 1에 의하면, 528B의 메모리장치에서는 총 8,089.6㎲가 소요되고 2112B의 메모리장치에서는 총 13,158.4㎲가 소요되는 것으로 산출된다. 따라서, 짧은 시간내에 페이지버퍼들내에 대용량의 정보를 저장하는 것이 불가능하다. 즉, 정보저장 성능이 떨어지는 문제가 있다.
도 21을 참조하면, 본 발명에 의해 데이타가 종래기술에 비해 더욱 효율적으로 로딩되고 프로그램됨을 이해할 수 있다. 본 발명에 따르면, 총 시간은 다음과 가팅 정리된다.
총시간(본 발명) = (T1 ×F2) + (T3 ×F4)식 2
식 2에 의하면, 한 페이지의 크기가 2112B인 메모리장치에서는 총 6611.2㎲가 소요되며, 식 1에 의한 종래의 경우에 비하여 절반 정도에 해당한다. 이는 대용량(예컨대, 2048B 이상)의 페이지버퍼회로를 사용할 수 있음을 의미한다.
도 24 내지 도 29는 본 발명의 다른 실시예를 보여 준다.
도 24는 낸드향 플래쉬메모리장치의 메모리셀어레이 100를 보여 준다. 메모리셀어레이는 복수개의 메모리셀들로 된 복수개의 스트링들로 구성된다. 각 스트링은 각 비트라인에 연결된다. 스트링들은 공통 소오스라인 CSL에 병렬로 연결된다. 공통소오스라인 CSL은 접지전압에 연결된다.
낸드형 플래쉬메모리장치에 있어서, 하나의 워드라인에 연결된 모든 메모리셀들은 동시에 프로그램된다. 즉, 워드라인 WL1이 활성화되면 모든 메모리셀들 MC0가 비트라인의 상태에 따라 프로그램된다. 비트라인이 "0"이면 프로그램이 진행되고, 비트라인이 "1"이면 프로그램이 진행되지 않는다.
프로그램 이후의 프로그램검증과정에서는, 메모리셀들의 상태가 데이타 노드(도 26의 래치 2의 N3)에 래치된다.
비트라인의 상태가 "0"일 때, 모든 메모리셀들은 첫번째 프로그램단계에서 프로그램되지 않는다.
통상적으로, 메모리셀들은 몇번의 프로그램단계를 거친 후에 성공적으로 프로그램된다. 반도체제조공정의 변화 등으로 인해 메모리셀들의 결합비(coupling ratio)가 서로 다르기 때문에, 해당하는 비트라인이 "0"이더라도 프로그램되어야 할 모든 메모리셀들이 한번의 프로그램싸이클 또는 단계에서 필요한 만큼 프로그램되지 않는다. 일반적으로 프로그램을 시작하기 전에 모든 메모리셀들에 대한 소거를 행하고, 그에 따라 메모리셀들의 드레쉬홀드전압은 음의 값을 가진다. 여러번의 프로그램단계들을 진행한 후에는 모든 메모리셀들의 드레쉬홀드전압이 검증전압 이상의 양의 값으로 된다. 복수개의 메모리셀들을 포함하는 하나의 페이지에 있어서, 척번째 페이지에 대한 프로그램이 종료되면, 프로그램 검증기간동안 메모리셀들의 드레쉬홀드전압이 검증전압보다 낮은지를 판별한다. 검증전압에 관하여는 도 25에 표시되어 있다. 메모리셀들의 일부는 성공적으로 프로그램되었지만("0"), 대부분의 메모리셀들의 드레쉬홀드전압들은 전술한 원인으로 인해 검증전압보다 낮은 레벨에 위치하는 것이 보통이다.
도 24를 참조하면, 프로그램 검증기간동안, 공통소오스라인 CSL의 전압은 저항들 R0, R1, R2,..,Rm과 전류 Ic0, Ic1,..,Icm에 의해 증가한다(V=IR). R0 ~ Rm은 공통소오스라인에 상존하는 기생저항들을 나타내며, Ic0 ~ Icm은 비트라인들로부터 공통소오스라인으로 흘러드는 전류성분들을 나타낸다. 이러한 전류들은 소거된 상태 도는 충분히 프로그램되지 못한 메모리셀들을 통하여 흐른다.
결과적으로, 공통소오스라인 CSL의 전압은 스트링들을 통하여 흐르는 전류들로 인해 증가하며, 전압레벨의 유동은 CSL 노이즈에 기인한다.
이와 같은 현상은 메모리장치의 상태로 인해 첫번째 프로그램단계 이후에 쉽게 나타난다. 그러나 프로그램단계들이 여러 번 지난 후에는, 메모리셀들을 통하여 흐르는 전류량이 미미해지기 때문에 공통소오스라인의 전압 상승 또는 노이즈 등은 최소화된다.
도 25를 참조하면, CSL 노이즈 때문에, 프로그램검증 동안에 메모리셀의 드레쉬홀드전압이 실제로 검증전압보다 낮음에도 불구하고 래치2는 노드 N3을 프로그램된 상태 "1"로 세트시킨다. 그 결과, 충분히 프로그램되지 못한 메모리셀이 성공적으로 프로그램된 셀인 것으로 오인된다.
예를 들면, 첫번째 프로그램 후에 메모리셀 MC0의 드레쉬홀드전압이 0.3V라면, CSL의 전압은 노이즈로 인해 0.7V로 되고 메모리셀 MC0의 드레쉬홀드전압은 그로그램검증 과정에서 0.7V로 된다.
만일 검증전압이 0.7V이면, 해당하는 메모리셀은 프로그램된 것으로 페이지버퍼에서 인식된다. 따라서, 래치2의 노드 N3은 "1"로 된다.
즉, 메모리셀(도 24의 MC0)이 충분히 프로그램되지 않았음에도 불구하고, 래치2의 노드 N3이 하이상태 "1"로 된다는 것이다. 만일 메모리셀이 두번째 단계에서 프로그램되었더라도, 래치2의 노드 N3이 "1"의 상태를 유지하고 있기 때문에 메모리셀 MC0의 드레쉬홀드전압은 0.3V에서 변하지 않는다.
본 발명은 이와 같은 문제를 해결코자 하는 것이다.
본 발명은 또한 프로그램되지 않아야 할 메모리셀들을 프로그램금지상태로 두고 프로그램되어야 할 메모리셀들이 프로그램되지 않았는데 프로그램검증과정에서 프로그램된 것으로 잘못 인식되더라도 재프로그램될 수 있도록 한다.
도 26은 본 발명에 따른 회로 구조를 보여 준다. 도 26에서는, 본원의 모출원이 되는 미합중국 특허출원 No.10/013191의 실시예들에는 개시되지 않은 저장회로와 재저장회로가 포함되어 있다.
도 26과 도 27을 참조하여 본 발명에 따른 실시예를 설명한다.
도 26에서, 페이지버퍼는 제1센스앰프 1, 제2센스앰프 2, 패스/페일 체크회로, 저장회로 및 재저장회로를 포함한다. 센스앰프 1 또는 2는 상기 모출원에서의 레지스터에 해당한다.
도 27의 단계 F1에서, 프로그램될 데이타와 프로그램금지될 데이타가 데이타 레지스터인 래치1의 노드 N4에 로딩된다. 프로그램될 데이타는 "0"(GND)이며, 프로그램금지될 데이타는 "1"(VDD)이다.
단계 F2에서, 데이타 "0" 및 "1"은 노드 N_DATA로 덤프된다. 단계 F2전에, 노드 N_DATA는 신호 PRE에 의해 VDD 레벨로 프리차아지 된다.
단계 F3에서, 노드 N4의 데이타는 트랜지스터 TR12를 통하여 다른 데이타레지스터인 래치2의 노드 N3으로 덤프된다. 노드 N3에서의 데이타의 위상은 노드 N4의 데이타 위상과 동일하며 저장회로의 노드 N_DATA에서의 데이타위상과는 반대이다.
단계 F4에서, 래치2의 노드 N3의 상태에 따라 메모리셀들이 프로그램된다. 노드 N3의 상태가 "0"이면 메모리셀들이 프로그램되고, 노드 N3의 상태가 "1"이면 메모리셀들은 프로그램되지 않는다. 프로그램상태라 함은 메모리셀들의 드레쉬홀드전압들이 검증전압보다 높은 레벨로 됨을 의미하며, 검증전압은 프로그램된 메모리셀들의 드레쉬홀드전압과 소거된 메모리셀들의 드레쉬홀드전압의 사이에 위치한다.
단계 F5에서, 노드 N3의 데이타가 저장회로의 상태에 따라 재저장된다. 노드 N_DATA의 상태가 "1"이면 노드 N3이 "0"으로 리셋되고, 노드 N_DATA의 상태가"0"이면 노드 N3은 현재의 데이타를 유지한다.
단계 F6에서는 프로그램검증 독출이 수행된다. 첫번째 프로그램검증독출 단계에서는, 충분히 프로그램되지 못한 메모리셀이 래치2에서 프로그램된 상태로 표시된다. 그러나, 그 메모리셀은 몇번의 프로그램단계 후에 CSL 노이즈로 인해 프로그램되지 않은 것으로 표시된다. 노드 N3이 저장회로의 상태에 따라 "0"으로 리셋되어 있기 때문에, 불충분하게 프로그램된 메모리셀은 다음의 프로그램단계에서 프로그램된다.
단계 F7에서, 래치2의 노드 N3의 상태는 패스/페일 체크회로에 의하여 패스/페일 체크된다. 노드 N3의 상태가 "1"로 바뀌면 프로그램동작은 종료된다. 그렇지 않으면, 단계 F4로 다시 복귀한다.
도 28은 본 발명에 따른 프로그램 및 검증방법을 보이는 타이밍도이다. 단계 F1에서 F7에 걸쳐 진행된다. 관련되는 제어신호들은 X-디코더 신호 SSL, W/L(선택), W/L(비선택), GSL 및 공통소오스라인 신호 CSL이다. 또한 페이지버퍼에 관련된 신호들은 전원전압 VIRPWR, 짝수번 비트라인전압 VBLe, 홀수번 비트라인전압 VBLo, 짝수번 비트라인 쉬프트전압 BLSHFe, 홀수번 비트라인 쉬프트전압 BLSHFo, 게이트제어신호 PBLCHM, PBLCHC, PLOAD, PBset, PDUMP1, 선택된 비트라인 신호 BLSLT, 입력데이타 DI, 반전된 입력데이타 nDI, 프리차아지신호 PRE, RESET 및 PDUMP2이다. 이러한 신호들에 대하여는 모출원에 개시된 사항들로부터 대부분 통상적으로 이해될 수 있을 것이다.
도 28에 보인 바와 같이, PDUMP2(구간 F2)가 PDUMP1(구간 F3)보다 선행함으로써, 전술한 바와 같이 단계 F4로 복귀하여 재프로그램이 필요한 경우에 래치2의 노드 N3의 이전상태가 노드 N3에 일시적으로 재저장된다.
아래의 표 1은 본 발명에 따른 메모리장치에서긔 프로그램과 검증을 위하여 사용되는 전압들을 나타낸다.
[표 1]
WL (선택) WL (비선택) BL (프로그램) BL (금지)
프로그램 18 V 12 V 0 V Vcc
검증 1 V 4.5 V 0.8 V 0.8 V
프로그램과정에서 워드라인의 전압은 프로그램과 검증이 반복되면서 다음과 같이 단계적으로 증가된다.
15.5V -> 검증 -> 16V -> 검증 -> 16.5V -> ...
본 발명의 실시예에 의하면, 프로그램과정에서 워드라인 전압은 최대로 12단계에 걸쳐 증가하며, 매 단계마다 0.5V씩 증가한다. 워드라인전압이 증가하는 최대 단계수와 증가량은 선택적으로 변경이 가능하다. 통상적으로 프로그램은 5 또는 6단계에서 완료되므로 최대 단계수까지 진행되지 않는다.
마지막으로, 도 29는 본 발명에 따른 프로그램을 진행한 후에 설정되는 메모리셀들의 드레쉬홀드전압 산포를 보이는 그래프이다. 도 25의 경우와 비교하면, 도 29에서는 메모리셀들의 드레쉬홀드전압을 검증전압보다 높은 영역으로 만듦에 따라 성공적으로 프로그램된 비트수가 효과적으로 증가하였음을 알 수 있다. 즉,검증전압과 "0"으로 프로그램된 비트들간의 오버랩이 존재하지 않는다.
상술한 실시예에서 보인 본 발명의 수단 또는 방법에 준하여 본 발명의 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위내에서 본 발명의 변형 및 응용이 가능하다.
상술한 본 발명의 실시예에 의하면, 대용량의 데이타를 프로그램할 때 로딩시간을 줄임으로써 효율적인 프로그램기능을 제공한다.
본 발명은 또한 프로그램되지 않아야 할 메모리셀들을 프로그램금지상태로 두고 프로그램되어야 할 메모리셀들이 프로그램되지 않았는데 프로그램검증과정에서 프로그램된 것으로 잘못 인식되더라도 재프로그램될 수 있도록 한다.

Claims (19)

  1. 비휘발성 메모리장치에 있어서:
    데이타를 저장하는 메모리셀들의 어레이:
    상기 메모리셀들의 그룹에 저장될 데이타를 게이팅하는 Y-게이트회로;
    센스노드를 통하여 상기 메모리셀어레이와 상기 Y-게이트회로 사이에 연결되며 제1센스앰프와 제2센스앰프를 포함하는 페이지버퍼; 그리고
    저장신호에 응답하여 상기 제1센스앰프의 데이타를 저장하는 저장회로를 구비하며;
    상기 제1센스앰프가 제1데이타레지스터를 포함하고 상기 제2센스앰프가 제2데이타레지스터를 포함하며, 상기 제2데이타레지스터가 상기 제1데이타레지스터와 함께 상기 센스노드에 동작가능한 상태로 연결됨을 특징으로 하는 비휘발성 메모리장치.
  2. 제1항에 있어서,
    상기 제2센스앰프에 동작가능한 상태로 연결되어, 상기 메모리셀이 성공적으로 프로그램되었는지를 표시하는 신호를 발생하는 패스/페일 체크회로를 더 구비함을 특징으로 하는 비휘발성 메모리장치.
  3. 제1항에 있어서,
    상기 제2센스앰프와 상기 저장회로 사이에 연결되어, 재저장신호에 응답하여 상기 저장회로의 내용에 따라 상기 제2데이타레지스터의 내용을 리셋하는 재저장회로를 더 구비함을 특징으로 하는 비휘발성 메모리장치.
  4. 제1항에 있어서,
    상기 저장회로가:
    상기 저장신호에 의해 구동되는 게이트와, 상기 제1데이타레지스터에 연결된 소오스 또는 드레인을 가지는 제1트랜지스터; 그리고
    상기 저장회로의 출력이 되는 데이타노드에서 상기 제1트랜지스터의 소오스 또는 드레인에 각각 연결되고 기준전압에 연결된 드레인 또는 소오스와, 프리차아지신호에 의해 구동되는 게이트를 가지는 제2트랜지스터를 구비함을 특징으로 하는 비휘발성 메모리장치.
  5. 제2항에 있어서,
    상기 패스/페일 체크회로가, 게이트가 상기 제2데이타레지스터에 연결되고 소오스 또는 드레인이 기준전압과 반전된 체크신호에 연결된 트랜지스터를 구비함을 특징으로 하는 비휘발성 메모리장치.
  6. 제3항에 있어서,
    상기 재저장회로가:
    상기 제2데이타레지스터의 출력에 연결된 드레인 또는 소오스와, 상기 재저장신호에 의해 구동되는 게이트를 가지는 제1트랜지스터; 그리고
    상기 제1트랜지스터의 드레인 또는 소오스와 기준전압에 연결된 드레인 또는 소오스를 가지는 제2트랜지스터를 구비함을 특징으로 하는 비휘발성 메모리장치.
  7. 제1항에 있어서,
    상기 제1데이타레지스터가 제1덤프신호에 의해 구동되는 트랜지스터를 통하여 상기 제2데이타레지스터에 연결되며;
    상기 제2데이타레지스터가 상기 페이지버퍼내에서 메모리셀을 프로그램하는데 사용되며;
    상기 저장회로의 데이타를 프로그램한 후에 상기 제2데이타레지스터가 재저장됨을 특징으로 하는 비휘발성 메모리장치.
  8. 선택된 메모리셀들이 프로그램된 후에 프로그램검증이 행해지며, 상기 메모리셀들 중 하나 또는 그 이상이 성공적으로 프로그램되지 않은 경우에 모든 메모리셀들이 프로그램된 것으로 검증될 때까지 보다 높은 프로그램전압으로 반복적인 프로그램을 수행하는 메모리장치에서의 프로그램장치에 있어서:
    캐쉬 데이타레지스터;
    프로그램을 위하여 상기 캐쉬 데이타레지스터로부터 데이타를 저장하는 메인 데이타레지스터;
    검증을 위하여 상기 캐쉬 데이차레지스터로부터 데이타를 가져오는 저장회로; 그리고
    상기 메인 데이타레지스터의 데이타가 성공적으로 프로그램되었는지를 판별하는 패스/페일 체크회로를 구비함을 특징으로 하는 프로그램장치.
  9. 제8항에 있어서,
    상기 저장회로의 내용에 따라 상기 메인 데이타레지스터를 리셋하는 재저장회를 더 구비함을 특징으로 하는 프로그램장치.
  10. 제8항에 있어서,
    상기 저장회로가:
    상기 저장신호에 의해 구동되는 게이트와, 상기 캐쉬 데이타레지스터의 출력에 연결된 소오스 또는 드레인을 가지는 제1트랜지스터; 그리고
    상기 패스/페일 체크회로가 응답하는 상기 저장회로의 출력이 되는 데이타노드에서 상기 제1트랜지스터의 소오스 또는 드레인에 각각 연결되고 기준전압에 연결된 드레인 또는 소오스와, 프리차아지신호에 의해 구동되는 게이트를 가지는 제2트랜지스터를 구비함을 특징으로 하는 프로그램장치.
  11. 제8항에 있어서,
    상기 패스/페일 체크회로가, 상기 메인 데이타레지스터의 출력에 연결된 게이트와 기준전압과 반전된 체크신호에 연결된 소오스 또는 드레인을 가지는 트랜지스터를 구비함을 특징으로 하는 프로그램장치.
  12. 제9항에 있어서,
    상기 재저장회로가:
    상기 메인 데이타레지스터의 출력에 연결된 드레인 또는 소오스와, 상기 재저장신호에 의해 구동되는 게이트를 가지는 제1트랜지스터; 그리고
    상기 제1트랜지스터의 드레인 또는 소오스와 기준전압에 연결된 드레인 또는 소오스를 가지는 제2트랜지스터를 구비함을 특징으로 하는 프로그램장치.
  13. 제1항에 있어서,
    상기 캐쉬 데이타레지스터의 출력이 제1덤프신호에 의해 구동되는 트랜지스터를 통하여 상기 메인 데이타레지스터에 연결되며;
    상기 메인 데이타레지스터의 출력이 상기 페이지버퍼내에서 메모리셀을 프로그램하는데 사용되며;
    상기 저장회로의 데이타를 프로그램한 후에 상기 메인 데이타레지스터가 재저장됨을 특징으로 하는 프로그램장치.
  14. 비휘발성 메모리장치에 있어서:
    데이타를 저장하는 메모리셀들의 어레이:
    상기 메모리셀들의 그룹에 저장될 데이타를 게이팅하는 Y-게이트회로;
    센스노드를 통하여 상기 메모리셀어레이와 상기 Y-게이트회로 사이에 연결되며, 제1데이타레지스터를 가지는 제1센스앰프와, 상기 제1데이타레지스터와 함께 상기 센스노드에 동작가능한 상태로 연결된 제2데이타레지스터를 포함하는 제2센스앰프를 포함하는 페이지버퍼;
    상기 제1데이타레지스터의 반전 데이타를 수용하는 저장회로;
    상기 제2데이타레지스터와 상기 저장회로 사이에 연결되어, 재저장신호에 응답하여 상기 저장회로의 내용에 따라 상기 제2데이타레지스터의 내용을 리셋하는 재저장회로; 그리고
    상기 제2센스앰프에 연결되어, 메모리셀이 성공적으로 프로그램되었는지를 가리키는 신호를 발생하는 패스/페일 체크회로를 구비함을 특징으로 하는 비휘발성 메모리장치.
  15. 제14항에 있어서,
    상기 패스/페일 체크회로가, 상기 제2데이타레지스터의 출력에 연결된 게이트와 기준전압과 반전된 체크신호에 연결된 소오스 또는 드레인을 가지는 트랜지스터를 구비함을 특징으로 하는 비휘발성 메모리장치.
  16. 비휘발성 메모리장치의 프로그램방법에 있어서:
    제1데이타레지스터에 데이타를 저장하는 단계;
    상기 데이타의 반전된 데이타를 저장회로로 전송하는 단계;
    상기 제1데이타레지스터로부터 제2데이타레지스터로 데이타를 덤프하는 단계;
    상기 제2데이타레지스터에 저장된 상기 데이타에 따라 메모리셀을 프로그램하는 단계;
    상기 메모리셀을 검증하여 상기 메모리셀의 상태를 상기 제2데이타레지스터에 저장하는 단계; 그리고
    패스/페일 체크회로에 의해 상기 제2데이타레지스터를 검사하여 상기 메모리셀이 프로그램되었는지를 확인하는 단계를 구비함을 특징으로 하는 프로그램방법.
  17. 제16항에 있어서:
    상기 프로그램단계 후에, 상기 저장회로의 상기 반전된 데이타에 따라 상기 제2데이타레지스터의 내용을 리셋하는 단계를 더 구비함을 특징으로 하는 프로그램방법.
  18. 제17항에 있어서,
    상기 리셋단계 후에, 상기 제2데이타레지스터의 내용에 따라 상기 메모리셀을 재프로그램하는 단계를 더 구비함을 특징으로 하는 프로그램방법.
  19. 제18항에 있어서,
    상기 재프로그램단계의 전압레벨이 상기 프로그램단계의 전압레벨보다 더 높음을 특징으로 하는 프로그램방법.
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