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WO2006106577A1 - 半導体装置及びその制御方法 - Google Patents

半導体装置及びその制御方法 Download PDF

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Publication number
WO2006106577A1
WO2006106577A1 PCT/JP2005/006310 JP2005006310W WO2006106577A1 WO 2006106577 A1 WO2006106577 A1 WO 2006106577A1 JP 2005006310 W JP2005006310 W JP 2005006310W WO 2006106577 A1 WO2006106577 A1 WO 2006106577A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
latch circuit
memory cell
cell array
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/006310
Other languages
English (en)
French (fr)
Inventor
Masaru Yano
Hideki Arakawa
Mototada Sakashita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spansion Japan Ltd
Spansion LLC
Original Assignee
Spansion Japan Ltd
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Japan Ltd, Spansion LLC filed Critical Spansion Japan Ltd
Priority to JP2007512381A priority Critical patent/JP4896011B2/ja
Priority to PCT/JP2005/006310 priority patent/WO2006106577A1/ja
Priority to US11/394,491 priority patent/US7362620B2/en
Publication of WO2006106577A1 publication Critical patent/WO2006106577A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Definitions

  • the present invention relates to a semiconductor device and a control method thereof.
  • NAND flash memory performs writing and reading in batches in page units (eg, 2kByte).
  • page units eg, 2kByte
  • the page buffer has a latch circuit for latching program data.
  • the memory cell is programmed simultaneously.
  • read data is output serially by the control of external power of the chip (toggling operation of ZRE pin).
  • this mode also has a function to input new write data to the page buffer when the cell data is read to the page buffer, and program the new data overwritten as a result to another page. (Patent Document 1).
  • a conventional NAND flash memory has a power supply to a floating gate that also has polycrystalline silicon power. Inject the load and store the information. Since the control gate is also polycrystalline silicon, it is a polysilicon two-layer process.
  • the memory cell has an array structure in which a plurality of memory cells are connected in series. Writing is performed by FN tunneling by generating a high potential between the cell control gate and the substrate.
  • ONOS semiconductor-oxide-nitride-oxide-semiconductor
  • This is advantageous in terms of cost because it can be realized by a polysilicon single-layer process, and the degree of cell integration can be increased by adopting a virtual ground type array structure.
  • the external interface (IZF) is the same as that of NOR flash memory, and writing is performed by hot electron injection by applying a high voltage to the cell drain and control gate (Patent Document 2).
  • Patent Document 3 and Patent Document 4 have proposed a technique for writing to a memory cell.
  • Patent Document 1 US Patent Publication No. 6, 671, 204
  • Patent Document 2 US Patent Publication 6, 011, 725
  • Patent Document 3 Japanese Published Patent Publication No. 5-298894
  • Patent Document 4 Japanese Patent Publication No. Sho 62-162299
  • Non-Patent Document 1 E. Maayan, et al., A 512 Mb NROM flash data storage memory with 8 MB / s data rate, Feb. 2002, Digest of Technical Papers, pp. 100—101.
  • Non-Patent Document 1 has introduced a flash memory having this SONOS type cell and NAND '1 / F. This discloses SRAM (Static Random Access Memory) for latching data for one page (528 bytes in this case).
  • SRAM Static Random Access Memory
  • flash memory having a SONOS structure cell and normal NOR flash memory writing is performed by hot electron injection, so that the number of bits that can be programmed at one time is larger than that of NAND flash memory. There was a problem that the program was slow because there were few tens of bits.
  • the conventional NAND flash memory can program many cells of 2 kB yte at the same time because of FN tunnel writing, but it has a problem that the circuit occupancy rate is high because it has the page buffer circuit for that. was there.
  • an object of the present invention is to provide a semiconductor device and a method for controlling the semiconductor device that reduce the write time by reducing the circuit area.
  • the present invention provides a nonvolatile memory cell array, a writing / reading circuit that performs writing and reading on the nonvolatile memory cell array, a data input / output circuit, and the writing / reading circuit.
  • a volatile memory cell array including a first latch circuit that is connected to the first latch circuit and holds the first data, and a second latch circuit that is connected to the data input / output circuit and holds the second data. is there.
  • the latch circuit for storing data has an array configuration, the circuit area can be reduced and a cache program or copyback can be realized.
  • the present invention further includes an inverting circuit that inverts the first data in accordance with the number of bits actually written in the first data at the time of writing. According to the present invention, since the number of bits that are actually programmed can be suppressed to a predetermined number or less, a NAND 'IZF that can shorten the writing time can be realized. In addition, the circuit surface tip can be reduced.
  • the present invention further includes a control circuit that controls to load the second data into the second latch circuit while writing the first data into the nonvolatile memory cell array. Thereby, a cache program can be realized.
  • the present invention provides a control circuit for controlling the read data read from the nonvolatile memory cell array power to be written in another area of the nonvolatile memory cell array using the first latch circuit and the second latch circuit. In addition. Thereby, copy back can be realized.
  • the present invention uses the first latch circuit and the second latch circuit to overwrite the read data read from the nonvolatile memory cell array force with the write data to which an external force is input, and And a control circuit for controlling to write the data to the nonvolatile memory cell array. As a result, overwriteable copyback can be realized.
  • the present invention provides a detection circuit that detects the number of bits actually written in the first data during writing, a comparison circuit that compares the number of bits detected by the detection circuit with a predetermined number of bits, And an output circuit for outputting a flag indicating whether to invert the first data in accordance with a comparison result of the comparison circuit.
  • the nonvolatile memory cell array stores a flag indicating whether or not the first data is inverted and written according to the number of bits actually written in the first data.
  • the present invention provides the nonvolatile memory cell array power according to a flag indicating whether or not the first data is inverted and written according to the number of bits actually written in the first data at the time of reading. It further includes an inverting circuit for inverting the read data.
  • the volatile memory cell array further includes a sense amplifier circuit that precharges the bit lines in the first latch circuit.
  • the volatile memory cell array further includes a sense amplifier circuit that precharges the bit lines in the second latch circuit.
  • the present invention further includes a decoder for the volatile memory cell array.
  • the volatile memory cell array further includes switch means for controlling data transfer between the first latch circuit and the second latch circuit.
  • the transfer destination first or second latch circuit Prior to data transfer between the first latch circuit and the second latch circuit, the transfer destination first or second latch circuit is reset to a predetermined state.
  • the volatile memory array has one page each of the first latch circuit and the second latch circuit.
  • the volatile memory cell array stores a flag indicating whether or not the first data is inverted and written according to the number of bits actually written in the first data at the time of writing. including.
  • the volatile memory is SRAM.
  • the nonvolatile memory cell array includes SONOS type cells.
  • the non-volatile memory cell array includes a cell for writing by a hot electron injection phenomenon. This makes it possible to use the hot electron injection phenomenon at once. Even with a memory with a small number of bits that can be programmed, the write time can be shortened.
  • the first data is loaded into the first latch circuit in the volatile memory cell array, and the number of bits in the first data to be actually written depends on the number of bits.
  • a semiconductor including: a step of inverting the data of 1; a step of writing the inverted write data into a nonvolatile memory cell array; and a step of loading second data into a second latch circuit in the volatile memory cell array This is a method for controlling the apparatus.
  • the latch circuit for storing data has an array configuration, the circuit area can be reduced and a cache program or copyback can be realized.
  • the method for controlling a semiconductor device of the present invention further includes a step of inverting the first data in accordance with the number of bits actually written in the first data at the time of writing. According to the present invention, since the number of bits that are actually programmed can be suppressed to a predetermined number or less, NAND'IZF that can shorten the writing time can be realized. Also, cut down the tip of the circuit surface.
  • the second data is loaded into the second latch circuit.
  • a cache program can be realized.
  • the method for controlling a semiconductor device according to the present invention uses the first latch circuit and the second latch circuit to read the read data read from the nonvolatile memory cell array into another area of the nonvolatile memory cell array. The method further includes writing. As a result, copy back can be realized.
  • the method for controlling a semiconductor device of the present invention uses the first latch circuit and the first latch circuit to read the read data read from the nonvolatile memory cell array according to the write data input from the outside.
  • the method further includes overwriting and writing the overwritten data into the nonvolatile memory cell array.
  • an overwritable copy back can be realized.
  • the method for controlling a semiconductor device according to the present invention includes a step of dividing the first data, a step of detecting the number of bits actually written in the divided data, and the number of detected bits. And outputting a flag indicating whether to invert the first data.
  • a method for controlling a semiconductor device comprising: The method further includes the step of inverting the data.
  • FIG. 1 is a block diagram of a flash memory.
  • FIG. 2 is a block diagram related to the present invention.
  • FIG. 3 is a diagram showing a cache latch circuit 41 and a main latch circuit 42 in the SRAM array 40.
  • FIG. 4 is a diagram showing a 1-bit circuit block in the WR sense amplifier block 30.
  • FIG. 5 is a diagram showing a WR latch circuit 31.
  • FIG. 6 is a diagram showing a circuit configuration of a DM bit line charge block 50.
  • FIG. 7 is a sense amplifier circuit diagram of a cache latch circuit of a DC bit line charge block 60.
  • FIG. 8 is a diagram showing an IO—S A (15: 0) circuit 80.
  • FIG. 9 is a diagram showing a bit detector 90.
  • FIG. 10 shows operations of the cache latch circuit 41 and the main latch circuit 42.
  • FIG. 11 shows operations of the cache latch circuit 41 and the main latch circuit 42. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of a flash memory.
  • the flash memory 1 includes a memory cell array 2, a state machine 'high voltage generation circuit 3, a command register 4, an address register' decoder 5, a global buffer 6, an X decoder 7, and a data register 'sense amplifier 8 Cache register 9, Y decoder 10, I / O buffer 'latch circuit 11 and input / output driver 12.
  • the memory cell array 2 includes a plurality of word lines WL and a plurality of videos arranged in a matrix.
  • a rewritable nonvolatile memory cell is provided along the wiring line BL.
  • a memory cell is a cell that performs writing by hot electron injection.
  • a SONOS type cell is used as a nonvolatile memory cell.
  • the state machine 3 controls the operation of each circuit in the device in response to each control signal.
  • the high voltage generation circuit 3 generates a high voltage used inside the device.
  • the high voltage used inside the device includes a high voltage for data writing, a high voltage for data erasure, a high voltage for data reading, and a sufficient Z write to the memory cell during data erase. High voltage for verification used to check whether or not
  • the command register 4 is for temporarily storing operation commands input through the global buffer 6.
  • the address register and decoder 5 are for temporarily storing the input address signal.
  • the data register 'sense amplifier 8 corresponds to a WR sense amplifier block 30 and a SRAM array 40 shown in FIG.
  • the cache register 9 corresponds to the SRAM array 40 described later.
  • the Y decoder 10 corresponds to Y-sel 72 described later.
  • the I / O buffer 'latch circuit 11 1 controls various signals or data corresponding to the IZO terminal.
  • the input / output driver 12 controls data to be output to the outside and data to be input to the inside.
  • FIG. 2 is a block diagram relating to the present invention.
  • the core array 2 includes a normal memory area (Regular), a reference memory area (Ref), a spare area (Spare), and an indicator bit area (IB: Indicator Bit) as an area for one page.
  • the indicator bit is a flag indicating whether or not the first data is reversed and written according to the number of bits actually written in the first data at the time of writing.
  • the reference memory area includes a cell that generates a comparison current at the time of sensing.
  • the spare area includes cells for storing file management data. A block consisting of several pages constitutes an erase unit, and a plurality of such blocks are formed (not shown).
  • Y-sel-Core 20 is a circuit that is connected to core array 2 via a bit line and selects a predetermined bit unit of one page data.
  • the predetermined bit unit is, for example, 536 bits, and this is called an internal access window.
  • 536 bits is a normal memory area 512 bits, 4 bits in the indicator bit area, 16 bits in the spare area, and 4 bits in the reference area.
  • the WR sense amplifier block 30 includes a write / read circuit for writing to and reading from the memory cell array 2, and is connected to the wiring DATAB. It is a sense amplifier used for reading data, and latches data when programming. It includes circuits such as the WR buffer that charges the wiring DETAB based on the data latched in the WR latch.
  • the SRAM array 40 is a volatile memory cell array, connected to the WR sense amplifier block 30 and connected to the main latch circuit 42 holding the first data and the IO—SA (15: 0) circuit 80. And a cache latch circuit 41 for holding two data.
  • the cache latch circuit 41 and the main latch circuit 42 have an SRAM cell configuration.
  • a cache latch circuit 41 and a main latch circuit 42 are prepared for one page each and arranged in an array.
  • a normal memory area (Regular), a reference memory area (Ref), a spare area (Spare), and an indicator bit area (IB) are provided corresponding to the core array 2.
  • the SRAM array 40 further includes a DM bit line charge block 50 and a DC bit line charge block 60.
  • X—dec70 and Y—dec7lZY—sel72 are SRAM array 40 decoders.
  • the cache latch circuit 41Z main latch circuit 42 is arranged in the horizontal direction for the internal access window. Select only the external IZO bus width (16 bits) from the cache latch circuit 41 for the internal access window and connect it to SZA (15: 0) 80.
  • DM bit line charge block 50 includes a sense amplifier circuit that precharges the bit line in main latch circuit 42, precharges bit line DM of main latch circuit 42, senses data, This circuit controls data transfer between the WR sense amplifier block 30 and the SRAM array 40.
  • the WR sense amplifier block 30 includes a WR latch circuit 31, a cascode amplifier 32, a differential amplification type sense amplifier 33, and a write amplifier circuit 34, which are data latch circuits for power write and read, which will be described in detail later (FIG. 4). ).
  • the WR sense amplifier block 30 is connected to the DM bit line charge block 50 by the wiring RAMDAT, and is connected to the core array 2 via Y—sel—core 20! /.
  • the bit detector 90 is data on the wiring RAMDAT with "0" (input from the outside).
  • the WR sense amplifier block 30 is controlled based on the result.
  • the DC bit line charge block 60 includes a sense amplifier circuit that precharges and senses the bit line DC of the cache latch circuit 41, and is connected to Y — sel72.
  • the IO_SA (15: 0) circuit 80 is a data input / output circuit that amplifies the data selected by the Y-sel 72 from the cache latch circuit 41 and connects it to the external IZO terminal. Amplify input data and connect to Y-sel72.
  • FIG. 3 is a diagram showing a cache latch circuit 41 and a main latch circuit 42 in the SRAM array 40.
  • the cache latch circuit 41 includes NMOS transistors 411 and 412 and inverters 413 and 414.
  • the main latch circuit 42 includes NMOS transistors 421 and 422 and inverters 423 and 424.
  • the cache latch circuit 41 and the main latch circuit 42 are selected by the word lines WLC and WLM, respectively.
  • the bit line of the cache latch circuit 41 and its complementary bit line are called DC and DCB, and the bit line of the main latch circuit 42 and its complementary bit line are called DM and DMB.
  • DM and DMB bit line of the main latch circuit 42 and its complementary bit line
  • the cache latch circuit 41 and the main latch circuit 42 are connected to each other by a transfer transistor 43.
  • the transfer transistor (switch means) 43 controls data transfer between the cache latch circuit 41 and the main latch circuit 42.
  • Each latch circuit is reset to a predetermined state by the signals RSTM and RSTC.
  • the transfer transistor 43 is configured as an NMOS transistor, and resets the nodes A and B connected to it to High. This reset operation is performed in advance when data is transferred. For example, it is assumed that Low is input from the bit line DM to the node A of the main latch circuit 42 after reset.
  • the set of the cache latch circuit 41 and the main latch circuit 42 is arranged for the internal access window in the horizontal direction and k rows (for example, 32 rows) in the vertical direction to provide a total of one page (2 kbytes)! /
  • both writing and reading are performed in units of one page. Internal operations are divided in units of internal access windows during writing, and data is set in the write amplifier circuit 34 (Fig. 4) described later. Then, a write voltage is applied. The setting to the write amplifier circuit 34 is continuously performed k times (for example, 32 times) for one page of cells. At the time of reading, data sensed in units of internal access windows by a cascode amplifier 32 and a differential amplifier 33, which will be described later, are continuously set in the SRAM array 40 (k times).
  • FIG. 4 is a diagram showing lbit circuit blocks in the WR sense amplifier block 30.
  • the WR sense amplifier block 30 includes a WR latch circuit 31, a cascode amplifier 32, and a differential sense amplifier 33.
  • the WR sense amplifier block 30 is provided for an internal access window, and is connected to a predetermined cell (for example, 536 bits) in one page by Y-sel-core 20.
  • the cell array 2 has a virtual ground structure in which a diffusion layer serving as a source or drain of adjacent cells is shared.
  • the cell array 2 is connected to the cascode amplifier 32 via the wiring DAT AB.
  • the cascode amplifier 32 is a current-voltage conversion circuit that converts cell current into voltage.
  • the differential amplifier 33 is a sense amplifier that compares and amplifies the voltages obtained by converting the normal cell current and the reference cell current by the cascode amplifier 32, respectively.
  • the WR latch circuit 31 is connected to the wiring RAMDAT and latches the sense result at the time of reading and latches the write data at the time of writing.
  • FIG. 5 is a diagram showing the WR latch circuit 31.
  • the WR latch circuit 31 includes inverting circuits 310 and 320, transfer gates 330 and 331 that are electrically connected and separated, NMOS transistors 336 to 340, PMOS transistors 332 to 335, and an inverter 341.
  • the inversion circuit 310 is a circuit that inverts the data read from the memory cell array 2 according to the indicator bit at the time of reading, and includes a transfer gate 311 and a PMOS transistor 312. And an NMOS transistor 313.
  • the output of the sense amplifier circuit is sent from the terminal D Sin— iw, and if the signals INDS—w and INDSB—w are activated by the indicator bit information, the data is inverted.
  • data is set in the latch circuits P DIN and PDINBn—iw.
  • the inverting circuit 320 is a circuit that inverts the first data in accordance with the number of bits actually written in the first data held in the main latch circuit 42 at the time of writing. 321, a PMOS transistor 322, and an NMOS transistor 323.
  • write data is input to the terminal RAMDATn—iw, and when the signals INDC—w and INDCB—w move by the indicator bit information to invert the data, the data is inverted and the latch circuits PDIN, PDINBn — Set data in iw and output from wiring RAMD AT.
  • the wiring RAMDAT is connected to the sense amplifier circuit of the DM bit line charge Z main latch circuit. By activating the signal WTw and the signal WTBw, the signal is connected to the wiring RAMDAT and sent to the SRAM array 40 from there.
  • the node PDINB controls the write amplifier circuit 34, activates the write amplifier circuit 34 in accordance with the latch data, and applies a write voltage to the drain of the cell. For example, a state in which High is latched at the node P DINB is a state in which writing is performed, and a high voltage is output from the write amplifier circuit 34 to the wiring DATAB, and the cell is programmed by hot electron injection.
  • sense data is input to the node PDINB via the wiring DSI. If the cell is successfully programmed to "0", it is latched into the high verify data power PDIN. When the data of all the cells to be written is successfully written to "0", the latch is inverted from all nodes PDINB to High to Low. Node MATCHP will then go high, verify will pass, and the program will end.
  • MATCHP is a node pulled up to VCC, and there are multiple N-channel transistors connected by WiredOR. Signals such as INDS and INDC will be described later.
  • FIG. 6 is a diagram showing a circuit configuration of the DM bit line charge block 50.
  • the DB bit line charge block 50 is connected to a differential sense amplifier 33 as shown in FIG.
  • the power to send data to the SRAM array 40 conversely, the transfer control function to send the data from the SRAM array 40 to the write amplifier circuit 34, the sense data amplification function by the differential sense amplifier 33, and the data from the main latch circuit 42 It has a function to operate (that is, a sense amplifier of the main latch circuit)!
  • the DM bit line charge block 50 includes NMOS transistors 501 to 506, PMOS transistors 507 to 512, and inverters 513 and 514.
  • the left half is a sense amplifier of the main latch circuit 42 of the SRAM array 40. Prior to sensing, the bit line of the main latch circuit 42 is precharged.
  • the write data held in the main latch circuit 42 of the SRAM array 40 is output to the wiring RAMDAT via the DM bit line charge block 50 for each internal access unit, and the write data is shown in FIG. Latched to node PDINB of WR latch circuit 31.
  • the bit line is precharged by the signal RDMB, the nodes DM and DMB are set to VCC, the signal WTP is set to High, and the bit line DM and the main latch circuit 42 are set by the sense data input from the node RAMDAT.
  • DMB is driven and data is set in the main latch circuit 42 of the SRAM array 40.
  • the signals NRSTN and PRSTM are signals for forcibly resetting the data in the SRAM array 40.
  • FIG. 7 is a sense amplifier circuit diagram of the cache latch circuit of the DC bit line charge block 60.
  • the sense amplifier circuit 61 of the DC bit line charge block 60 includes NMOS transistors 601 and 602 and PMOS transistors 603 to 606.
  • Bit line is precharged by signal R DCRB. This is a signal for forcibly resetting the data in the SRA M array 40 by the signals NRSTC and PRSTC.
  • R DCRB This is a signal for forcibly resetting the data in the SRA M array 40 by the signals NRSTC and PRSTC.
  • the write data input from the outside through the Y-sel 72 is amplified and sent to the cache latch circuit 41.
  • the data of the cache latch circuit 41 is amplified and sent to the outside via the Y-se 172.
  • the data transfer path through the cache latch circuit 41 and the main latch circuit 42 is set such that data from the outside is set in the cache latch circuit 41 and transferred from the cache latch circuit 41 to the main latch circuit 42.
  • the data of the core is set in the main latch circuit 42 and transferred from the main latch circuit 42 to the cache latch circuit 41. It is a serial type that is transferred and output to the outside.
  • the circuit scale can be made smaller than a circuit using a multi-value page buffer of 1.
  • FIG. 8 is a diagram showing the IO_SA (15: 0) circuit 80.
  • the IO_SA (15: 0) circuit 80 includes PMOS transistors 801 to 804, NMOS transistors 805 to 808, and inverters 809 and 810.
  • the data appearing at the nodes Sn and SBn are amplified and output to the outside from the node DSIn via the inverter.
  • the signal WTM is set to High, and the nodes Sn and SBn are driven by the write data input from the node DICn.
  • FIG. 9 is a diagram showing the bit detector 90.
  • the bit detector 90 is detected by the MUX 91, the adder 92 that detects the number of bits actually written in the first data held in the cache latch circuit 42 at the time of writing, and the adder 92 detects A comparison unit 93 that compares the number of bits with a predetermined number of bits and an output unit 94 that outputs a flag indicating whether to invert the first data according to the comparison result of the comparison unit 93 are included.
  • the bit detector 90 is a circuit for detecting the number of “0” data on the RAMDAT corresponding to regular data (512 bits) for the normal memory area in the internal access window.
  • the write voltage is applied, for example, the internal access window is divided into 4 parts (128 bits as regular data), 1 bit as indicator bits, 4 bits as spare data, and 1 bit as reference data. 134 bits are executed as one internal write window.
  • the number of write data in regular data is more than 64W
  • all 128-bit signals are written to the core after inversion, and the indicator Bit IB is flagged and written simultaneously.
  • the inversion and non-inversion operations are not performed on the spare data, but the same write operation may be executed using all data as the calculation target of the bit detector 90.
  • the 58 data "1" in the remaining wiring RAMDAT is similarly inverted in the WR latch circuit 31, and the node PDINB is set to High, and the corresponding bit is programmed. become.
  • the node PDINB in the WR latch circuit 31 for the indicator bit IB is set to High.
  • cell data in units of internal access windows is sensed and output to the WR sense amplifier block circuit 30 as data DSI.
  • the indicator bit IB is also sensed at the same time.
  • the data DSLIB is High, that is, when writing to the write window, the number of "0" data in regular data exceeds 64, and inverted data is written.
  • the output IDNS of the output section 94 of the bit detector 90 becomes High, and the inverting circuit 310 of the WR latch circuit 31 inverts the sense data appearing in the DSI to obtain the original data (input from the outside). Write data) and output to wiring RAMDAT.
  • the data of the indicator bit IB is Low, INDS is Low, and the DSI data is output to the wiring RAMDAT without being inverted. This is performed sequentially for each of the four divided write windows, and all the data after the inversion processing for one internal access window is output to the wiring RAMDAT.
  • the data appearing on the wiring RAMDAT is transferred to the SRAM array 40, and by performing this 32 times, the setting of read data for one page to the main latch circuit 42 of the SRAM array 40 is completed. in this way
  • the bit detector 90 only needs to be able to detect data for the write window that is not the internal access window.
  • write data for one page from outside IO-SZA (0:15) 80, Y-sel72, and DC bit line charge block 60 are transmitted to wiring DC and serially to cache latch circuit 41 in SRAM array 40 Written.
  • all data is transferred to the main latch circuit 42 via the transfer transistor 43.
  • multiple signals TR may be provided and transferred separately for stabilization of operation.
  • bit detector 90 counts the number of "0" data, and if the number of write data in regular data is more than 64bit, all 128bit signals are written to the core after inversion and flag indicator bit IB. This is written at the same time.
  • the read operation will be described. After sensing as described above, the data set for one page is completed in the main latch circuit 42 through the wiring DM through the control of the bit detector 90. Then, all data is transferred to the cache latch circuit 41 by the transfer transistor 43. Next, the DSI (15: 0) force is also read out through the wiring DC through the DC bit line charge block 60, Y-sel72, and IO-SZA (0:15) 80. This is output serially by a toggle operation by the ZRE control signal every 16 bits.
  • the state machine 3 controls the cache program to load the second data, which is also input from the external force, into the cache latch circuit 41 while the first data held in the main latch circuit 42 is being written to the memory cell array 2 in the cache program. I do. Specifically, while data for one page is input from the outside and data is being written to the cell, the data in the main latch circuit 42 is used, but since the signal TR is low, the cache latch circuit 41 is separated and unused. Therefore, the data load for executing another program can be performed in the cache latch circuit 41 during the process. When loading of the next data is completed in this way and the previous program is completed, the signal TR becomes High and the data is transferred to the main latch circuit 42 and the next program is transferred. The ram starts.
  • FIG. 10 shows operations of the cache latch circuit 41 and the main latch circuit 42.
  • a and B in FIG. 10 correspond to nodes A and B shown in FIG.
  • the cache latch circuit 41 and the main latch circuit 42 are reset (S21).
  • 80h is a program entry command, and then the 1st page address and 1st program data are input sequentially (Sl l, S12).
  • the 1st program data is loaded into the cache latch circuit 41 (S22).
  • the RDZBY force ow busy state
  • the cache latch circuit 41 is reset (S24).
  • FIG. 11 shows operations of the cache latch circuit 41 and the main latch circuit 42.
  • the state machine 3 uses the cache latch circuit 41 and the main latch circuit 42 to overwrite the read data read from the memory cell array 2 with the externally input write data and write the overwritten data to the memory cell array 2. Take control. Specifically, first, a read command 10h and a copy source page address (Source address) are input (S31). The cache latch circuit 41 and the main latch circuit 42 are reset (S41). When the command 35h is subsequently input (S3 2), one page of cells in the source address is read internally and written to the main latch circuit 42 (S42). At this time, as described above, the bit detector 90 is controlled. Data before inversion (inverted, if not inverted) is written into the main latch circuit 42. Subsequently, the data written in the main latch circuit 42 is transferred to the cache latch circuit 41 (S43). The main latch circuit 42 is reset (S44).
  • the state machine 3 uses the cache latch circuit 41 and the main latch circuit 42 to control the read data read from the memory cell array 2 to be written in another area of the memory cell array 2.

Landscapes

  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

　本発明の半導体装置は、不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイに書き込みと読み出しを行う書き込み・読み出し回路と、データ入出力回路と、前記書き込み・読み出し回路に接続され第1のデータを保持する第１のラッチ回路と前記データ入出力回路に接続され第２のデータを保持する第２のラッチ回路とを含む揮発性メモリセルアレイとを含む。さらに、半導体装置は、前記第１の書き込みデータ内のプログラムを行うビット数に応じて、前記第１の書き込みデータを反転する反転回路と、前記第１の書き込みデータを前記不揮発性メモリセルに書き込み中に、前記第２の書き込みデータを前記第２のラッチ回路にラッチするよう制御する制御回路とを含む。書き込み時間を短縮して回路面積の小さい半導体装置を提供できる。

Description

明 細 書
半導体装置及びその制御方法
技術分野
[0001] 本発明は、半導体装置及びその制御方法に関する。
背景技術
[0002] NANDフラッシュメモリは、ページ単位（例： 2kByte)で書き込みと読み出しを一括 で行う。書き込みではその 1ページ分のデータを IZO端子（16ビット幅）からシリアル にページバッファに入力する。ページバッファには、プログラムデータをラッチしてお くためのラッチ回路が 1ページ分用意されており、ページバッファへのデータラッチが 完了すると、当該メモリセルに対し同時にプログラムを行う。読み出しでは、 1ページ 分のメモリセルをデバイス内部で同時に読み出して、一括でページバッファの前記ラ ツチ回路に読み出しデータをラッチする。その後、チップ外部力もの制御（ZREピン のトグル動作）により ΙΖΟ端子力 シリアルに読み出しデータの出力が行われる。
[0003] 近年、高速書き込みのために、キャッシュプログラムモードが提案されて！、る。これ は、ページバッファにラッチされている書き込みデータをメモリセルにプログラムして いる最中に、別途設けられた 1ページ分のキャッシュラッチ回路に外部力も新たな書 き込みデータをロードしておき、先のプログラムが完了するやいなや、その新たな書 き込みデータをプログラムするというものである。よって、データのロード時間を短縮で きる。またさらに、コピーバックモードが提案されている。これは、メモリセルに格納さ れている 1ページ分のデータをページバッファに読み出しておいて、異なるアドレス のページにそのデータを書き込む（コピー）ものである。よって、ページバッファに読 み出したデータを外部に出力せずに、内部において自動でコピー動作を行うために 、動作時間が短縮できる。
[0004] さらにこのモードは、ー且ページバッファにセルデータを読み出した時点で、外部 力 新たな書き込みデータを同ページバッファに入力し、結果上書きされた新データ を別ページにプログラムする機能も有して 、る（特許文献 1)。
[0005] 従来の NANDフラッシュメモリは、多結晶シリコン力もなるフローティングゲートに電 荷を注入して情報を記憶する。コントロールゲートも多結晶シリコンのため、ポリシリコ ン 2層プロセスである。このメモリセルが複数直列に接続されたアレイ構造を有する。 書き込みは、セルのコントロールゲートと基板間に高電位を生成して FNトンネル現象 で行う。
[0006] 近年、フローティングゲートの代わりに窒化膜に電荷をトラップして情報を記憶する ¾ONOS (semiconductor— oxide— nitride— oxide— semiconductor)構造セノレ 使用した フラッシュメモリが登場してきている。これは、ポリシリコン 1層プロセスで実現できるた めコストで有利となっており、また、仮想接地型のアレイ構造をとることでセルの集積 度を高めることができる。外部とのインタフェース (IZF)は NOR型フラッシュメモリと 同じであり、書き込みはセルのドレインとコントロールゲートに高電圧を印加してホット エレクトロン注入現象により行う（特許文献 2)。
[0007] また、高速書き込みのため、入力データの内、データ" 0" (書き込み状態）のビット 数が所定数よりも多い場合、その入力データを反転させたデータと、それを示すフラ グデータをメモリセルに書き込むと ヽぅ技術が、特許文献 3及び特許文献 4に提案さ れている。
[0008] 特許文献 1 :米国特許公報 6, 671, 204号
特許文献 2 :米国特許公報 6, 011, 725号
特許文献 3 :日本国公開特許公報 特開平 5— 298894号
特許文献 4 :日本国公開特許公報 特開昭 62— 162299号
非特許文献 1 : E. Maayan, et al., A 512 Mb NROM flash data storage memory with 8 MB/s data rate, Feb. 2002, Digest of Technical Papers, pp. 100—101.
発明の開示
発明が解決しょうとする課題
[0009] また近年、この SONOS型セルを有し、 NAND '1/Fをもつフラッシュメモリが非特 許文献 1に紹介されている。これには、 1ページ分 (ここでは 528Byte)のデータをラ ツチするための SRAM (Static Random Access Memory)が開示されている。しかし、 その具体的な構成や動作については記載がない。また、キャッシュプログラムゃコピ 一バックにっ 、ても記載がな 、。 [0010] また、 SONOS構造のセルを有するフラッシュメモリや通常の NOR型フラッシュメモ リでは、ホットエレクトロン注入により書き込みを行うため、 NANDフラッシュメモリに比 ベ電流消費量が多ぐ一度にプログラムできるビット数はせ 、ぜ 、数十ビットと少な ヽ ため、プログラムが遅いという問題があった。
[0011] 一方で、従来の NANDフラッシュメモリは FNトンネル書き込みのため、一度に 2kB yteという多くのセルを同時にプログラムできるが、その分のページバッファ回路を有 するため、回路占有率が高いという問題があった。
[0012] そこで、本発明は上記問題点に鑑みてなされたもので、書き込み時間を短縮して回 路面積の小さ!/、半導体装置および半導体装置の制御方法を提供することを目的と する。
課題を解決するための手段
[0013] 上記課題を解決するために、本発明は、不揮発性メモリセルアレイと、前記不揮発 性メモリセルアレイに書き込みと読み出しを行う書き込み ·読み出し回路）と、データ 入出力回路と、前記書き込み ·読み出し回路に接続され第 1のデータを保持する第 1 のラッチ回路と前記データ入出力回路に接続され第 2のデータを保持する第 2のラッ チ回路とを含む揮発性メモリセルアレイとを含む半導体装置である。本発明によれば 、データを格納するラッチ回路をアレイ構成としたことで、回路面積が縮小できるとと もに、キャッシュプログラムまたはコピーバックを実現できる。
[0014] 本発明は、書き込み時、前記第 1のデータの内実際に書き込みを行うビット数に応 じて、該第 1のデータを反転する反転回路をさらに含む。本発明によれば、実際にプ ログラムが行われるビット数を所定数以下に抑えることができるため書き込み時間が 短縮できる NAND' IZFを実現できる。また、回路面先を小さくできる。本発明は、前 記第 1のデータを前記不揮発性メモリセルアレイに書き込み中に、前記第 2のデータ を前記第 2のラッチ回路にロードするよう制御する制御回路をさらに含む。これにより 、キャッシュプログラムを実現できる。本発明は、前記第 1のラッチ回路及び前記第 2 のラッチ回路を用いて、前記不揮発性メモリセルアレイ力 読み出した読み出しデー タを前記不揮発性メモリセルアレイの他の領域に書き込むよう制御する制御回路をさ らに含む。これにより、コピーバックを実現できる。 [0015] 本発明は、前記第 1のラッチ回路及び前記第 2のラッチ回路を用いて、前記不揮発 性メモリセルアレイ力も読み出した読み出しデータを外部力も入力された書き込みデ ータによって上書きし、該上書きしたデータを前記不揮発性メモリセルアレイに書き 込むよう制御する制御回路をさらに含む。これにより、上書き可能なコピーバックを実 現できる。本発明は、書き込み時、前記第 1のデータの内実際に書き込みを行うビッ ト数を検出する検出回路と、前記検出回路が検出したビット数を所定のビット数と比 較する比較回路と、前記比較回路の比較結果に応じて、前記第 1のデータを反転す るかどうかを示すフラグを出力する出力回路とをさらに含む。
[0016] 前記不揮発性メモリセルアレイは、書き込み時、前記第 1のデータの内実際に書き 込み行うビット数に応じて、該第 1のデータを反転して書き込んだ力否かを示すフラグ を格納する領域を含む。本発明は、読み出し時、前記第 1のデータの内実際に書き 込み行うビット数に応じて該第 1のデータを反転して書き込んだか否かを示すフラグ に応じて、前記不揮発性メモリセルアレイ力 読み出したデータを反転する反転回路 をさらに含む。前記揮発性メモリセルアレイは、前記第 1のラッチ回路内のビット線を プリチャージするセンスアンプ回路をさらに含む。
[0017] 前記揮発性メモリセルアレイは、前記第 2のラッチ回路内のビット線をプリチャージ するセンスアンプ回路をさらに含む。本発明は、前記揮発性メモリセルアレイに対す るデコーダをさらに含む。前記揮発性メモリセルアレイは、前記第 1のラッチ回路と前 記第 2のラッチ回路間のデータ転送を制御するスィッチ手段をさらに含む。
[0018] 前記第 1のラッチ回路と前記第 2のラッチ回路間のデータ転送を行う前に、転送先 の前記第 1または前記第 2のラッチ回路を所定の状態にリセットする。前記揮発性メモ リアレイは、前記第 1のラッチ回路及び前記第 2のラッチ回路をそれぞれ 1ページ分 持つ。前記揮発性メモリセルアレイは、書き込み時、前記第 1のデータの内実際に書 き込み行うビット数に応じて、該第 1のデータを反転して書き込んだか否かを示すフラ グを格納する領域を含む。
[0019] 前記揮発性メモリは SRAMである。前記不揮発性メモリセルアレイは、 SONOS型 セルを含む。前記不揮発性メモリセルアレイは、ホットエレクトロン注入現象により書き 込みを行うセルを含む。これにより、ホットエレクトロン注入現象を利用する、一度にプ ログラムできるビット数が少な 、メモリであっても、書き込み時間を短縮できる。
[0020] 本発明は、第 1のデータを揮発性メモリセルアレイ内の第 1のラッチ回路にロードす るステップと、前記第 1のデータ内の実際に書き込みを行うビット数に応じて、前記第 1のデータを反転するステップと、前記反転させた書き込みデータを不揮発性メモリ セルアレイに書き込むステップと、第 2のデータを前記揮発性メモリセルアレイ内の第 2のラッチ回路にロードするステップとを含む半導体装置の制御方法である。本発明 によれば、データを格納するラッチ回路をアレイ構成としたことで、回路面積が縮小 できるとともに、キャッシュプログラムまたはコピーバックを実現できる。
[0021] 本発明の半導体装置の制御方法は、書き込み時、前記第 1のデータの内実際に書 き込みを行うビット数に応じて、該第 1のデータを反転するステップをさらに含む。本 発明によれば、実際にプログラムが行われるビット数を所定数以下に抑えることがで きるため書き込み時間が短縮できる NAND'IZFを実現できる。また、回路面先を小 さくでさる。
[0022] 前記第 1のデータを前記不揮発性メモリセルアレイに書き込み中に、前記第 2のデ ータを前記第 2のラッチ回路にロードする。これにより、キャッシュプログラムを実現で きる。本発明の半導体装置の制御方法は、前記第 1のラッチ回路及び前記第 2のラッ チ回路を用いて、前記不揮発性メモリセルアレイ力 読み出した読み出しデータを前 記不揮発性メモリセルアレイの他の領域に書き込むステップをさらに含む。これにより 、コピーバックを実現できる。
[0023] 本発明の半導体装置の制御方法は、前記第 1のラッチ回路及び前記第のラッチ回 路を用いて、前記不揮発性メモリセルアレイ力 読み出した読み出しデータを外部か ら入力された書き込みデータによって上書きし、該上書きしたデータを前記不揮発性 メモリセルアレイに書き込むステップをさらに含む。これにより、上書き可能なコピーバ ックを実現できる。本発明の半導体装置の制御方法は、前記第 1のデータを分割す るステップと、前記分割したデータの内実際に書き込みを行うビット数を検出するステ ップと、前記検出したビット数に応じて、前記第 1のデータを反転するかどうかを示す フラグを出力するステップとをさらに含む。本発明の半導体装置の制御方法は、前記 プログラムを行うビット数に応じて前記不揮発性メモリセルアレイ力 読み出したデー タを反転するステップをさらに含む。
発明の効果
[0024] 本発明によれば、書き込み時間を短縮して回路面積の小さ!/、半導体装置および半 導体装置の制御方法を提供することができる。
図面の簡単な説明
[0025] [図 1]フラッシュメモリのブロック図である。
[図 2]本発明に関するブロック図である。
[図 3]SRAMアレイ 40内のキャッシュラッチ回路 41とメインラッチ回路 42を示す図で ある。
[図 4]WRセンスアンプブロック 30内の lbit分の回路ブロックを示す図である。
[図 5]WRラッチ回路 31を示す図である。
[図 6]DMビット線チャージブロック 50の回路構成を示す図である。
[図 7]DCビット線チャージブロック 60のキャッシュラッチ回路のセンスアンプ回路図で ある。
[図 8]IO— S A (15 : 0)回路 80を示す図である。
[図 9]ビットディテクタ 90を示す図である。
[図 10]キャッシュラッチ回路 41とメインラッチ回路 42の動作を示したものである。
[図 11]キャッシュラッチ回路 41とメインラッチ回路 42の動作を示したものである。 発明を実施するための最良の形態
[0026] 以下、添付の図面を参照して本発明の実施例を説明する。ここでは、 SONOS型メ モリセルからなる NAND'lZFをもつフラッシュメモリについて説明する。以下、 SON OS型に限らず、例えば FG型のセルアレイでも同じことが言える。
[0027] 図 1は、フラッシュメモリのブロック図である。図 1に示すように、フラッシュメモリ 1は、 メモリセルアレイ 2、ステートマシン'高電圧発生回路 3、コマンドレジスタ 4、アドレスレ ジスタ 'デコーダ 5、グローバルバッファ 6、 Xデコーダ 7、データレジスタ 'センスアンプ 8、キャッシュレジスタ 9、 Yデコーダ 10、 I/Oバッファ 'ラッチ回路 11および入出力ド ライバ 12を備える。
[0028] メモリセルアレイ 2はマトリクス状に配列された複数のワードライン WL及び複数のビ ット線 BLに沿って書換え可能な不揮発性のメモリセルが配設されて 、る。メモリセル はホットエレクトロン注入現象により書き込みを行うセルである。本実施例では不揮発 性メモリセルとして SONOS型セルを用いる。ステートマシン 3は、各制御信号に応答 してデバイス内部の各回路の動作を制御するものである。高電圧発生回路 3は、デ バイス内部で用いられる高電圧を発生するものである。デバイス内部で用いられる高 電圧には、データ書込み用の高電圧、データ消去用の高電圧、データ読み出し用の 高電圧、データ書込み時 Z消去時にメモリセルに対して十分に書き込み Z消去が行 われているかどうかをチェックするのに用いられるベリファイ用の高電圧等が含まれる
[0029] コマンドレジスタ 4は、グローバルバッファ 6を通して入力された動作コマンドを一時 格納しておくためのものである。アドレスレジスタ及びデコーダ 5は、入力されたァドレ ス信号を一時格納しておくためのものである。
[0030] データレジスタ 'センスアンプ 8は、後述する図 2の WRセンスアンプブロック 30、 SR AMアレイ 40に対応する。キャッシュレジスタ 9は、後述する SRAMアレイ 40に対応 する。 Yデコーダ 10は、後述する Y— sel72に対応する。 I/Oバッファ 'ラッチ回路 1 1は、 IZO端子に対応する各種信号又はデータを制御するものである。入出力ドライ バ 12は、外部へ出力するデータ、内部へ入力するデータを制御する。
[0031] 図 2は、本発明に関するブロック図である。コアアレイ 2は、 1ページ分の領域として 、通常メモリ領域 (Regular)、リファレンスメモリ領域 (Ref)、スペア領域（Spare)、ィ ンディケータビット領域（IB： Indicator Bit)を含む。ここで、インディケータビットは、 書き込み時、第 1のデータの内実際に書き込み行うビット数に応じて、第 1のデータを 反転して書き込んだ力否かを示すフラグである。リファレンスメモリ領域はセンス時の 比較電流を生成するセルを含む。スペア領域はファイル管理データなどの格納する セルを含む。これら数ページからなるブロックが消去単位を構成し、このブロックがさ らに複数形成される (不図示)。
[0032] Y—sel— Core20は、ビット線を介してコアアレイ 2に接続され、 1ページデータのう ち所定のビット単位を選択する回路である。ここで、所定ビット単位は例えば 536bit であり、これを内部アクセスウィンドウと呼ぶこと〖こする。 536ビットは、通常メモリ領域 に 512ビット、インディケータビット領域に 4ビット、スペア領域に 16ビット、リファレンス 領域に 4ビットが割り当てられている。 WRセンスアンプブロック 30は、メモリセルァレ ィ 2に書き込みと読み出しを行う書き込み ·読み出し回路を含み、配線 DATABと接 続されており、データを読むときに用いるセンスアンプ、プログラムするときにデータを ラッチしておく WRラッチ、 WRラッチにラッチされたデータをもとに配線 DETABをチ ヤージする WRバッファなどの回路を含む。
[0033] SRAMアレイ 40は、揮発性メモリセルアレイであり、 WRセンスアンプブロック 30に 接続され第 1のデータを保持するメインラッチ回路 42と IO— SA(15 : 0)回路 80に接 続され第 2のデータを保持するキャッシュラッチ回路 41とを含む。キャッシュラッチ回 路 41とメインラッチ回路 42は、 SRAMのセル構成からなる。 SRAMアレイ 40は、キ ャッシユラツチ回路 41とメインラッチ回路 42とがそれぞれ 1ページ分用意され、アレイ 状に配列している。ここにおいても、コアアレイ 2に対応して通常メモリ領域 (Regular )、リファレンスメモリ領域 (Ref)、スペア領域（Spare)、インディケータビット領域 (IB) が設けられる。 SRAMアレイ 40は、 DMビット線チャージブロック 50及び DCビット線 チャージブロック 60をさらに含む。 X— dec70と Y— dec7lZY— sel72は SRAMァ レイ 40のデコーダである。
[0034] キャッシュラッチ回路 41Zメインラッチ回路 42は、横方向に内部アクセスウィンドウ 分並んでいる。内部アクセスウィンドウ分のキャッシュラッチ回路 41のうち外部 IZO バス幅（ 16bit)だけ選択して SZA (15 : 0) 80と接続させる。
[0035] DMビット線チャージブロック 50は、メインラッチ回路 42内のビット線をプリチャージ するセンスアンプ回路を含み、メインラッチ回路 42のビット線 DMをプリチャージ、デ ータをセンスしたりし、また WRセンスアンプブロック 30と SRAMアレイ 40間のデータ 転送を制御する回路である。 WRセンスアンプブロック 30は、詳細は後述する力 ライ ト用とリード用のデータラッチ回路である WRラッチ回路 31、カスコードアンプ 32、差 動増幅型センスアンプ 33、ライトアンプ回路 34を含む（図 4)。 WRセンスアンプブロッ ク 30は、配線 RAMDATによって DMビット線チャージブロック 50に接続され、 Y— s el— core20を介してコアアレイ 2に接続して!/、る。
[0036] ビットディテクタ 90は、配線 RAMDAT上のデータで" 0"のもの（外部から入力され たプログラムデータ）がいくつあるかを数える回路であり、その結果をもとに WRセンス アンプブロック 30を制御する。 DCビット線チャージブロック 60は、キャッシュラッチ回 路 41のビット線 DCをプリチャージしたりセンスしたりするセンスアンプ回路を含み、 Y — sel72に接続している。 IO_SA(15 : 0)回路 80は、データ入出力回路であり、キ ャッシユラツチ回路 41から Y—sel72によって選択されたデータを増幅して外部 IZO 端子に接続したり、逆に、外部 ΙΖΟ端子力 の入力データを増幅して Y— sel72に 接続したりする。
[0037] 次に、各回路の構成を説明する。図 3は、 SRAMアレイ 40内のキャッシュラッチ回 路 41とメインラッチ回路 42を示す図である。図 3に示すように、キャッシュラッチ回路 4 1は、 NMOSトランジスタ 411及び 412、インバータ 413及び 414を含む。メインラッ チ回路 42は、 NMOSトランジスタ 421及び 422、インバータ 423及び 424を含む。キ ャッシユラツチ回路 41とメインラッチ回路 42はそれぞれワード線 WLCと WLMにより 選択される。キャッシュラッチ回路 41のビット線及びその相補ビット線を DC及び DCB 、メインラッチ回路 42のビット線およびその相補ビット線を DM及び DMBと呼ぶことに する。キャッシュラッチ用のワード線 WLCを一本選ぶと横方向に配列して 、る複数の キャッシュラッチ回路 41が同時に選択される。メインラッチ用のワード線 WLMを一本 選ぶと同様に複数のメインラッチ回路 42が同時に選択される。
[0038] キャッシュラッチ回路 41とメインラッチ回路 42は、転送トランジスタ 43によりそれぞ れのラッチ回路間がつながれており、信号 TRが Highになると、一方から他方のラッ チ回路にデータが転送される。転送トランジスタ (スィッチ手段) 43により、キャッシュ ラッチ回路 41とメインラッチ回路 42間のデータ転送を制御する。信号 RSTMと信号 RSTCにより、それぞれのラッチ回路は所定の状態にリセットされる。具体的には、転 送トランジスタ 43は NMOSトランジスタカゝら構成され、それに接続される側のノード A 及び Bを Highにリセットする。データ転送の際は、事前にこのリセット動作が行われる 。例えば、リセットの後、メインラッチ回路 42のノード Aにビット線 DMから Lowが入力 されたとする。その後、信号 TRが Highになると、 Highにリセットされているノード Bは 、 Lowにセットされたノード Aに対してプルダウンし、その電位は Lowに変わる。言い 換えれば、ノード Aのデータがノード Bに転送されたことになる。一方、リセットの後、ノ ード Aに Highが入力されたとする。このときは、ノード Bは元々 Highにリセットされて いるので、転送動作の後もこの Highを保つことになる。キャッシュラッチ回路 41とメイ ンラッチ回路 42のセットは、横方向に内部アクセスウイドウ分配置され、縦方向に k行 (たとえば 32行)配置されて計 1ページ分（2kByte)設けられて！/、る。
[0039] 外部 IZFとしては、書き込み、読み出し共に 1ページ単位で行われる力 内部の動 作としては、書き込み時には内部アクセスウィンドウ単位で分割し、後述するライトァ ンプ回路 34 (図 4)にデータをセットして書き込み電圧を印加する。 1ページ分のセル に対して、ライトアンプ回路 34へのセットは連続的に k回（たとえば 32回)行う。読み 出し時には後述するカスコードアンプ 32及びディファレンシャルアンプ 33によって内 部アクセスウィンドウ単位でセンスされたデータを連続的に（k回） SRAMアレイ 40に セットする。
[0040] 図 4は、 WRセンスアンプブロック 30内の lbit分の回路ブロックを示す図である。図 4に示すように、 WRセンスアンプブロック 30は、 WRラッチ回路 31、カスコードアンプ 32およびディファレンシャルセンスアンプ 33を含む。 WRセンスアンプブロック 30は、 内部アクセスウィンドウ分設けられて、 Y—sel—core20によって 1ページ内の所定の セル（たとえば 536bit)に接続される。セルアレイ 2は隣接するセルのソースまたはド レインとなる拡散層が共有された仮想接地型構造である。セルアレイ 2は、配線 DAT ABを介してカスコードアンプ 32に接続される。カスコードアンプ 32は、セル電流を電 圧に変換する電流電圧変換回路である。ディファレンシャルアンプ 33は、通常セル の電流とリファレンスセルの電流をそれぞれカスコードアンプ 32によって変換された 電圧を比較、増幅するセンスアンプである。 WRラッチ回路 31は、配線 RAMDATに 接続され、リード時にセンス結果をラッチするとともに、書き込み時に書き込みデータ をラッチする。
[0041] 図 5は WRラッチ回路 31を示す図である。 WRラッチ回路 31は、反転回路 310及び 320、電気的に接続.分離するトランスファーゲート 330及び 331、 NMOSトランジス タ 336乃至 340、 PMOSトランジスタ 332乃至 335、インバータ 341を含む。反転回 路 310は、読み出し時、インディケータビットに応じて、メモリセルアレイ 2から読み出 したデータを反転する回路であり、トランスファーゲート 311、 PMOSトランジスタ 312 及び NMOSトランジスタ 313を含む。読み出し時、センスアンプ回路の出力が端子 D Sin— iwから送られてきて、インディケータビットの情報によって、信号 INDS— w及 び INDSB— wが動 ヽてデータを反転する場合にはデータを反転して、ラッチ回路 P DIN, PDINBn— iwにデータをセットする。
[0042] 反転回路 320は、書き込み時、メインラッチ回路 42に保持された第 1のデータの内 実際に書き込みを行うビット数に応じて、第 1のデータを反転する回路であり、トランス ファーゲート 321、 PMOSトランジスタ 322及び NMOSトランジスタ 323を含む。書き 込み時、書き込みデータが端子 RAMDATn—iw力 入力され、インディケ一タビッ トの情報によって信号 INDC— w、 INDCB— wが動いてデータを反転する場合には データを反転し、ラッチ回路 PDIN、 PDINBn— iwにデータをセットし、配線 RAMD ATから出力される。配線 RAMDATは、 DMビット線チャージ Zメインラッチ回路の センスアンプ回路につながって 、る。信号 WTw及び信号 WTBwをアクティブにする ことにより配線 RAMDATにつながり、そこから SRAMアレイ 40に送られる。
[0043] ノード PDINBはライトアンプ回路 34を制御し、ラッチデータに応じてそのライトアン プ回路 34を活性ィ匕し、セルのドレインに書き込み電圧を印加する。例えば、ノード P DINBに Highがラッチされている状態が書き込みを示す状態であり、当該ライトアン プ回路 34から配線 DATABに高電圧を出力させ、ホットエレクトロン注入によりセル にプログラムする。
[0044] そして、書き込み電圧印加後につづいて行われるベリファイにおいて、センスデー タが配線 DSIを介してノード PDINBに入力される。セルが" 0"に正常にプログラムさ れていれば、 Highのべリファイデータ力 PDINにラッチされる。書き込み対象のすべ てのセルのデータが" 0"に正常に書き込まれると、すべてのノード PDINBが Highか ら Lowにラッチが反転する。すると、ノード MATCHPは Highとなり、ベリファイはパス したことを示し、プログラムは終了する。ここで、 MATCHPは VCCにプルアップされ たノードであり、 WiredOR接続された複数の Nチャネルトランジスタがそこに構成され て!、る。 INDS及び INDC等の信号につ!、ては後述する。
[0045] 図 6は、 DMビット線チャージブロック 50の回路構成を示す図である。 DBビット線チ ヤージブロック 50は、図 6に示すように、ディファレンシャルセンスアンプ 33によるセン スデータを SRAMアレイ 40に送る力、逆に SRAMアレイ 40のデータをライトアンプ 回路 34に送るかの転送制御機能と、ディファレンシャルセンスアンプ 33によるセンス データの増幅機能、またメインラッチ回路 42のデータを増幅する機能 (つまりメインラ ツチ回路のセンスアンプ）を有して!/、る。
[0046] この DMビット線チャージブロック 50は、 NMOSトランジスタ 501乃至 506、 PMOS トランジスタ 507乃至 512、インバータ 513及び 514を含む。左半分は SRAMアレイ 40のメインラッチ回路 42のセンスアンプである。センスに先立ち、メインラッチ回路 42 のビット線をプリチャージする構成となって 、る。
[0047] 書き込み時は、 SRAMアレイ 40のメインラッチ回路 42に保持された書き込みデー タが内部アクセス単位毎に DMビット線チャージブロック 50を介して配線 RAMDAT に出力され、書き込みデータは図 5で示した WRラッチ回路 31のノード PDINBにラッ チされる。読み出し時、信号 RDMBによりビット線をプリチャージして、ノード DM、 D MBを VCCにしておき、信号 WTPを Highにして、ノード RAMDATから入力された センスデータによってメインラッチ回路 42のビット線 DM及び DMBを駆動し、 SRAM アレイ 40のメインラッチ回路 42にデータをセットする。信号 NRSTN及び PRSTMは 、 SRAMアレイ 40内のデータを強制的にリセットするための信号である。
[0048] 図 7は DCビット線チャージブロック 60のキャッシュラッチ回路のセンスアンプ回路図 である。図 7に示すように、 DCビット線チャージブロック 60のセンスアンプ回路 61は、 NMOSトランジスタ 601及び 602、 PMOSトランジスタ 603乃至 606を含む。信号 R DCRBによりビット線をプリチャージする。信号 NRSTC及び PRSTCによって SRA Mアレイ 40内のデータを強制的にリセットするための信号である。書き込み時、外部 から Y—sel72を介して入力される書き込みデータを増幅し、キャッシュラッチ回路 41 に送られる。逆に、読み出し時、キャッシュラッチ回路 41のデータを増幅して、 Y— se 172を介して外部に送られる。
[0049] このように、キャッシュラッチ回路 41とメインラッチ回路 42を介するデータの転送経 路は、外部からのデータはキャッシュラッチ回路 41にセットされ、キャッシュラッチ回 路 41からメインラッチ回路 42に転送されてコアに書き込まれ、逆に、コアのデータは メインラッチ回路 42にセットされ、メインラッチ回路 42からキャッシュラッチ回路 41に 転送されて外部に出力されるという、直列型となっている。この構成により、特許文献
1の多値用ページバッファを使う回路よりも回路規模を小さくできる。
[0050] 図 8は IO_SA(15:0)回路 80を示す図である。図 8に示すように、 IO_SA(15:0) 回路 80は、 PMOSトランジスタ 801乃至 804、 NMOSトランジスタ 805乃至 808、ィ ンバータ 809、 810を含む。読み出し時、ノード Sn及び SBnに現れたデータは、増幅 されてインバータを介してノード DSInから外部に出力される。書き込み時、信号 WT Mを Highにして、ノード DICnから入力された書き込みデータによってノード Sn及び SBnを駆動する。
[0051] 図 9はビットディテクタ 90を示す図である。図 9に示すように、ビットディテクタ 90は、 MUX91、書き込み時、キャッシュラッチ回路 42に保持された第 1のデータの内実際 に書き込みを行うビット数を検出する加算器 92、加算器 92が検出したビット数を所定 のビット数と比較する比較部 93及び比較部 93の比較結果に応じて、第 1のデータを 反転するかどうかを示すフラグを出力する出力部 94を含む。ビットディテクタ 90は、 内部アクセスウィンドウ中の、通常メモリ領域に対するレギュラーデータ（512bit)に 対応する RAMDAT上の" 0"データの数を検出する回路である。書き込み電圧の印 加は、消費電流を削減するため、内部アクセスウィンドウをたとえば 4分割し、レギユラ 一データとして 128bit)、インディケータビットとして 1ビット、スペアデータとして 4ビッ ト、リファレンスデータとして 1ビットの計 134ビットを一つの内部書き込みウィンドウとし て実行される。このうち、レギュラーデータにおける書き込みデータ (メインラッチ回路 42に格納されている外部から入力された実データ）の数が 64W り多ければ、 128 bitの信号をすベて反転後にコアに書き込むとともに、インディケータビット IBにフラグ を立ててこれも同時に書き込む。ここでは簡単のため、スペアデータに対してはこの 反転、非反転動作は行わないが、すべてのデータをビットディテクタ 90の計算対象と して、同様の書き込み動作を実行してもよい。
[0052] 例えば、書き込み時、レギュラーデータである 128bitのメインラッチ回路 42中、デ ータ" 0"が 70bit分セットされているとすると、 70本の RAMDATに L ("0")が現れる 。この数を加算器 92が数え、比較部 93において 64より多いかどうかを計算する。こ の例では 64より多いために、比較部 93の出力 INDCは High、 INDCBは Lowとなり 、配線 RAMDATの 70個のデータ" 0"は図 5の WRラッチ回路 31内の反転回路 320 において反転されてノード PDINBに Lowがセットされ、当該ビットに対してはプログ ラムしないことになる。
[0053] 一方、残りの配線 RAMDATの 58個のデータ" 1"は同様に WRラッチ回路 31にお いてデータ反転され、ノード PDINBには Highがセットされ、当該ビットに対してはプ ログラムすることになる。また同時に、インディケータビット IB用の WRラッチ回路 31内 のノード PDINBには Highがセットされる。結果、 WRラッチ回路 31には 58bit ( = 12 8— 64) + lbit分の書き込み状態と、最大で 4ビットのスペアデータ、 1ビットのリファ レンスデータの書き込み状態がセットされたことになる。このように、実際にプログラム が行われるビット数は最大で 69 ( = 64+4+ 1)となるため、書き込み時間、書き込み 電流が削減できる。インディケータビット IBは 1ページ中 4つ設けられている。これは、 書き込みパルスを印加する単位 (書き込みウィンドウ）を 4分割したためである。
[0054] 同様に、読み出し時は、 1ページ分のセルデータのうち、まず、内部アクセスウィン ドウ単位のセルデータがセンスされて、データ DSIとして WRセンスアンプブロック回 路 30に出力される。これは当然ながら、実際にセルに書かれているデータである。こ のとき、インディケータビット IBも同時にセンスされる。 4分割した内の一のインディケ ータビット IBにおいて、そのデータ DSLIBが High、つまり、当該書き込みウィンドウ に書き込みを行ったときに、レギュラーデータにおける" 0"データ数が 64を超えてい て、反転データを書き込んでいることを示す場合、ビットディテクタ 90の出力部 94の 出力 IDNSが Highなり、 WRラッチ回路 31の反転回路 310が DSIに現れているセン スデータを反転して、元のデータ (外部から入力された書き込みデータ）に戻して配 線 RAMDATに出力する。
[0055] もし、インディケータビット IBのデータが Lowであれば、 INDSが Lowとなり、 DSIの データは反転されずにそのまま配線 RAMDATに出力する。これを、 4分割した書き 込みウィンドウ毎に順に行って、一の内部アクセスウィンドウに対する反転処理後の すべてのデータが配線 RAMDATに出力されることになる。配線 RAMDATに現れ たデータは SRAMアレイ 40に転送され、これを 32回行うことで、 SRAMアレイ 40の メインラッチ回路 42への 1ページ分の読み出しデータのセットが完了する。このように 、ビットディテクタ 90は内部アクセスウィンドウ分ではなぐ書き込みウィンドウ分のデ ータを検出できれば良い。
[0056] 次に、書き込み動作について説明する。まず、外部から 1ページ分の書き込みデー タカ IO—SZA (0 : 15) 80、 Y—sel72、 DCビット線チャージブロック 60を介し配線 DCを伝わってシリアルに SRAMアレイ 40内のキャッシュラッチ回路 41に書き込まれ る。次に、転送トランジスタ 43を介してメインラッチ回路 42に全データが転送される。 これは、動作の安定化のために複数の信号 TRを設けて分割して転送させても良 、。
[0057] 次に、内部アクセス単位毎にメインラッチ回路 42がアクセスされ、配線 DMを伝わつ てその分のラッチデータが DMビット線チャージ/メインラッチ回路 42のセンスアンプ 回路から RAMDATに出力される。するとビットディテクタ 90が "0 "データの数を数え 、レギュラーデータにおける書き込みデータの数が 64bitより多ければ、 128bitの信 号をすベて反転後にコアに書き込むとともに、インディケータビット IBにフラグを立て てこれも同時に書き込む。
[0058] 次に、読み出し動作について説明する。前記のようにセンス後、ビットディテクタ 90 の制御を介して配線 DMを伝わってメインラッチ回路 42に 1ページ分のデータセット が完了する。すると、転送トランジスタ 43によってキャッシュラッチ回路 41に全データ が転送される。次に、配線 DCを伝わって DCビット線チャージブロック 60、 Y-sel72 、 IO— SZA(0 : 15) 80を介して DSI (15 : 0)力も外部に読み出される。これは、 16 ビット毎に ZRE制御信号によるトグル動作によりシリアルに出力される。
[0059] 次に、キャッシュプログラムについて説明する。ステートマシン 3は、キャッシュプログ ラムにおいて、メインラッチ回路 42に保持された第 1のデータをメモリセルアレイ 2に 書き込み中に、外部力も入力された第 2のデータをキャッシュラッチ回路 41にロード するよう制御を行う。具体的には、外部から 1ページ分の書き込みデータが入力され てセルに書き込みを行っている間は、メインラッチ回路 42のデータを使用しているが 、信号 TRは Lowのため、キャッシュラッチ回路 41は分離されて未使用状態にある。 よって、その最中に別のプログラムを行うためのデータロードをキャッシュラッチ回路 4 1に行うことができる。このようにして次データのロードが完了し、先のプログラムも完 了すると、信号 TRが Highとなってメインラッチ回路 42にデータ転送され、次のプログ ラムがスタートする。
[0060] 図 10は、キャッシュラッチ回路 41とメインラッチ回路 42の動作を示したものである。
図 10の A及び Bは、図 3に示すノード A及び Bに対応する。プログラムコマンドが入力 されると、キャッシュラッチ回路 41及びメインラッチ回路 42をリセットする（S21)。 80h はプログラムエントリーコマンドで、続いて 1stページアドレスと 1stプログラムデータが シーケンシャルに入力される（Sl l、 S12)。 1stプログラムデータをキャッシュラッチ回 路 41にロードする（S22)。続いて、キャッシュプログラムすることを示す 15hコマンド を入力する。すると RDZBY力 ow (ビジー状態）となり（S 13)、 1stプログラムデータ がキャッシュラッチ回路 41からメインラッチ回路 42に転送される（S23)。キャッシュラ ツチ回路 41をリセットする（S24)。
[0061] RDZBYが Highに戻ると（レディ状態、 S14)、 1stプログラムデータの内部での書 き込みが開始されるとともに、次データ（2ndプログラムデータ）、 2ndページアドレス が入力可能となる（S15、 S16)。キャッシュラッチ回路 41に 2ndプログラムデータを口 ードする（S25)。先の 1stプログラムが終了していれば、メインラッチ回路 42をリセット する（S26)。 RDZBY力 ow (ビジー状態）となり（S17)、 2ndプログラムデータがキ ャッシユラツチ回路 41からメインラッチ回路 42に転送される（S27)。 2ndプログラムが スタートし、キャッシュラッチ回路 41をリセットする（S28)。同様にして、 3rdプログラム 、 4thプログラムを行い、 4thプログラムが最後であれば、 15hの代わりに 10hコマンド を入力して終了する。
[0062] 次にコピーバックについて説明する。図 11は、キャッシュラッチ回路 41とメインラッ チ回路 42の動作を示したものである。ステートマシン 3は、キャッシュラッチ回路 41及 びメインラッチ回路 42を用いて、メモリセルアレイ 2から読み出した読み出しデータを 外部から入力された書き込みデータによって上書きし、該上書きしたデータをメモリセ ルアレイ 2に書き込むよう制御を行う。具体的には、まず、リードコマンド 10hと、コピー 元のページアドレス（Source address)が入力される（S31)。キャッシュラッチ回路 4 1及びメインラッチ回路 42をリセットする（S41)。続けてコマンド 35hを入力すると（S3 2)、 Source addressの 1ページ分のセルが内部で読み出されてメインラッチ回路 4 2に書き込まれる（S42)。このとき、前述のように、ビットディテクタ 90の制御によって 反転前のデータ (反転して 、なければそのまま）がメインラッチ回路 42に書き込まれ る。続けて、メインラッチ回路 42に書き込まれたデータはキャッシュラッチ回路 41に転 送される (S43)。メインラッチ回路 42をリセットする（S44)。
[0063] それまでの期間は RDZBYは Lowであり、すべての転送が終わって RDZBY信号 が Highに戻ると（S33)、コピー先のページアドレス（destination address)を入力 する。このとき、もし、元のデータに変更を加えたいとき（上書き）は、アドレス入力につ づけて外部から上書きデータを入力する（S34)。従ってこのとき、先ほどキャッシュラ ツチ回路 41にセットされたデータに変更を加えるビットがあった場合には、外部から のデータが上書きされる（S45)。それが終了すると、信号 TRを Highにすることで、キ ャッシユラツチ回路 41内のデータがメインラッチ回路 42に転送される（S46)。
[0064] プログラムコマンドの 10hを入力することで（S35)、メインラッチ回路 42から WRラッ チ回路 31にデータを転送し（S47)、新しいページアドレスにプログラム（コピー）が行 われる。元のデータに変更をカ卩えないときは、 destination address入力に続けて プログラムコマンド 10hを入力し、単純なコピープログラムが行われる。
[0065] 上述では上書き可能なコピーバックについて説明した力 上書きを行わないコピー ノ ックを行うこともできる。この場合、ステートマシン 3は、キャッシュラッチ回路 41及び メインラッチ回路 42を用いて、メモリセルアレイ 2から読み出した読み出しデータをメ モリセルアレイ 2の他の領域に書き込むよう制御を行う。
[0066] 以上本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例に 限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において 、種々の変形、変更が可能である。

Claims

請求の範囲
[1] 不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイに書き込みと読み出しを行う書き込み ·読み出し回 路と、
データ入出力回路と、
前記書き込み '読み出し回路に接続され第 1のデータを保持する第 1のラッチ回路 と前記データ入出力回路に接続され第 2のデータを保持する第 2のラッチ回路とを含 む揮発性メモリセルアレイと
を含む半導体装置。
[2] 書き込み時、前記第 1のデータの内実際に書き込みを行うビット数に応じて、該第 1の データを反転する反転回路をさらに含む請求項 1記載の半導体装置。
[3] 前記第 1のデータを前記不揮発性メモリセルアレイに書き込み中に、前記第 2のデー タを前記第 2のラッチ回路にロードするよう制御する制御回路をさらに含む請求項 1 又は請求項 2に記載の半導体装置。
[4] 前記第 1のラッチ回路及び前記第 2のラッチ回路を用いて、前記不揮発性メモリセル アレイ力 読み出した読み出しデータを前記不揮発性メモリセルアレイの他の領域に 書き込むよう制御する制御回路をさらに含む請求項 1又は請求項 2に記載の半導体 装置。
[5] 前記第 1のラッチ回路及び前記第 2のラッチ回路を用いて、前記不揮発性メモリセル アレイ力 読み出した読み出しデータを外部力 入力された書き込みデータによって 上書きし、該上書きしたデータを前記不揮発性メモリセルアレイに書き込むよう制御 する制御回路をさらに含む請求項 1又は請求項 2に記載の半導体装置。
[6] 書き込み時、前記第 1のデータの内実際に書き込みを行うビット数を検出する検出回 路と、
前記検出回路が検出したビット数を所定のビット数と比較する比較回路と、 前記比較回路の比較結果に応じて、前記第 1のデータを反転するかどうかを示すフ ラグを出力する出力回路とをさらに含む請求項 2に記載の半導体装置。
[7] 前記不揮発性メモリセルアレイは、書き込み時、前記第 1のデータの内実際に書き込 み行うビット数に応じて、該第 1のデータを反転して書き込んだ力否かを示すフラグを 格納する領域を含む請求項 2に記載の半導体装置。
[8] 読み出し時、前記第 1のデータの内実際に書き込み行うビット数に応じて該第 1のデ ータを反転して書き込んだカゝ否かを示すフラグに応じて、前記不揮発性メモリセルァ レイカ 読み出したデータを反転する反転回路をさらに含む請求項 2に記載の半導 体装置。
[9] 前記揮発性メモリセルアレイは、前記第 1のラッチ回路内のビット線をプリチャージす るセンスアンプ回路をさらに含む請求項 1に記載の半導体装置。
[10] 前記揮発性メモリセルアレイは、前記第 2のラッチ回路内のビット線をプリチャージす るセンスアンプ回路をさらに含む請求項 1に記載の半導体装置。
[11] 前記揮発性メモリセルアレイに対するデコ一ダをさらに含む請求項 1に記載の半導体 装置。
[12] 前記揮発'性メモリセルアレイは、前記第 1のラッチ回路と前記第 2のラッチ回路間の データ転送を制御するスィッチ手段をさらに含む請求項 1に記載の半導体装置。
[13] 前記第 1のラッチ回路と前記第 2のラッチ回路間のデータ転送を行う前に、転送先の 前記第 1または前記第 2のラッチ回路を所定の状態にリセットする請求項 12記載の半 導体装置。
[14] 前記揮発性メモリアレイは、前記第 1のラッチ回路及び前記第 2のラッチ回路をそれ ぞれ 1ページ分持つ請求項 1に記載の半導体装置。
[15] 前記揮発性メモリセルアレイは、書き込み時、前記第 1のデータの内実際に書き込み 行うビット数に応じて、該第 1のデータを反転して書き込んだ力否かを示すフラグを格 納する領域を含む請求項 2に記載の半導体装置。
[16] 前記揮発性メモリは、 SRAMである請求項 1に記載の半導体装置。
[17] 前記不揮発性メモリセルアレイは、 SONOS型セルを含む請求項 1に記載の半導体 装置。
[18] 前記不揮発性メモリセルアレイは、ホットエレクトロン注入現象により書き込みを行うセ ルを含む請求項 1に記載の半導体装置。
[19] 第 1のデータを揮発性メモリセルアレイ内の第 1のラッチ回路にロードするステップと、 前記第 1のデータ内の実際に書き込みを行うビット数に応じて、前記第 1のデータを 反転するステップと、
前記反転させた書き込みデータを不揮発性メモリセルアレイに書き込むステップと、 第 2のデータを前記揮発性メモリセルアレイ内の第 2のラッチ回路にロードするステ ップと
を含む半導体装置の制御方法。
[20] 書き込み時、前記第 1のデータの内実際に書き込みを行うビット数に応じて、該第 1の データを反転するステップをさらに含む請求項 19記載の半導体装置の制御方法。
[21] 前記第 1のデータを前記不揮発性メモリセルアレイに書き込み中に、前記第 2のデー タを前記第 2のラッチ回路にロードする請求項 19に記載の半導体装置の制御方法。
[22] 前記第 1のラッチ回路及び前記第 2のラッチ回路を用いて、前記不揮発性メモリセル アレイ力 読み出した読み出しデータを前記不揮発性メモリセルアレイの他の領域に 書き込むステップをさらに含む請求項 19に記載の半導体装置の制御方法。
[23] 前記第 1のラッチ回路及び前記第のラッチ回路を用いて、前記不揮発性メモリセルァ レイカ 読み出した読み出しデータを外部力 入力された書き込みデータによって上 書きし、該上書きしたデータを前記不揮発性メモリセルアレイに書き込むステップをさ らに含む請求項 19に記載の半導体装置の制御方法。
[24] 前記第 1のデータを分割するステップと、
前記分割したデータの内実際に書き込みを行うビット数を検出するステップと、 前記検出したビット数に応じて、前記第 1のデータを反転するかどうかを示すフラグ を出力するステップとをさらに含む請求項 19に記載の半導体装置の制御方法。
[25] 前記プログラムを行うビット数に応じて前記不揮発性メモリセルアレイ力 読み出した データを反転するステップをさらに含む請求項 19に記載の半導体装置の制御方法。
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