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KR102813446B1 - 모스 트랜지스터들을 포함하는 집적 회로 소자 - Google Patents

모스 트랜지스터들을 포함하는 집적 회로 소자 Download PDF

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KR102813446B1
KR102813446B1 KR1020200114870A KR20200114870A KR102813446B1 KR 102813446 B1 KR102813446 B1 KR 102813446B1 KR 1020200114870 A KR1020200114870 A KR 1020200114870A KR 20200114870 A KR20200114870 A KR 20200114870A KR 102813446 B1 KR102813446 B1 KR 102813446B1
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integrated circuit
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송진혁
송민건
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삼성전자주식회사
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Abstract

본 발명의 집적 회로 소자는 액티브 영역; 제1 방향으로 상기 액티브 영역의 일측에 위치하는 액티브 커팅 영역을 포함하되, 상기 액티브 커팅 영역은 상기 액티브 영역을 절단하여 상기 액티브 영역을 복수개로 분리하고; 상기 액티브 영역 상에서 상기 제1 방향으로 연장되어 배치되고 소오스 영역및 드레인 영역을 포함하는 핀형 액티브 패턴; 상기 제1 방향으로 서로 떨어져 위치하는 복수개의 게이트 패턴들을 포함하되, 상기 게이트 패턴들은 상기 제1 방향과 수직한 제2 방향으로 상기 액티브 영역 및 상기 핀형 액티브 패턴을 가로질러 연장되어 배치됨과 아울러 상기 액티브 커팅 영역에는 배치되어 있지 않고; 및 상기 액티브 영역의 외측에서 상기 게이트 패턴들과 콘택되는 도전성 분리형 게이트 콘택 영역을 포함하되, 상기 도전성 분리형 게이트 콘택 영역은 상기 게이트 패턴들중 2개의 게이트 패턴들을 서로 전기적으로 연결한다. .

Description

모스 트랜지스터들을 포함하는 집적 회로 소자{integrated circuit device including MOS(metal oxide semiconductor) transistors}
본 발명의 기술적 사상은 집적 회로 소자에 관한 것으로서, 보다 상세하게는 모스 트랜지스터들을 포함하는 집적 회로 소자에 관한 것이다.
집적 회로 소자는 복수개의 모스 트랜지스터들(MOS(Metal-Oxide Semiconductor) transistors)을 포함할 수 있다. 반도체 산업이 발전함에 따라 모스 트랜지스터들을 포함하는 집적 회로 소자는 고집적화, 즉 소형화되고 있다. 고집적화된 집적 회로 소자는 RF(radio frequency) 대역에서 이용될 수 있다. 고집적화된 집적 회로 소자는 고성능 및 고출력이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 모스 트랜지스터들을 포함하는 고성능 및 고출력의 집적 회로 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 액티브 영역; 제1 방향으로 상기 액티브 영역의 일측에 위치하는 액티브 커팅 영역을 포함하되, 상기 액티브 커팅 영역은 상기 액티브 영역을 절단하여 상기 액티브 영역을 복수개로 분리하고; 상기 액티브 영역 상에서 상기 제1 방향으로 연장되어 배치되고 소오스 영역및 드레인 영역을 포함하는 핀형 액티브 패턴; 상기 제1 방향으로 서로 떨어져 위치하는 복수개의 게이트 패턴들을 포함하되, 상기 게이트 패턴들은 상기 제1 방향과 수직한 제2 방향으로 상기 액티브 영역 및 상기 핀형 액티브 패턴을 가로질러 연장되어 배치됨과 아울러 상기 액티브 커팅 영역에는 배치되어 있지 않고; 및 상기 액티브 영역의 외측에서 상기 게이트 패턴들과 콘택되는 도전성 분리형 게이트 콘택 영역을 포함하되, 상기 도전성 분리형 게이트 콘택 영역은 상기 게이트 패턴들중 2개의 게이트 패턴들을 서로 전기적으로 연결한다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 액티브 영역; 상기 액티브 영역 상에서 제1 방향으로 연장되어 배치되고 소오스 영역 및 드레인 영역을 포함하는 핀형 액티브 패턴; 상기 제1 방향으로 서로 떨어져 위치하는 복수개의 게이트 패턴들을 포함하되, 상기 게이트 패턴들은 상기 제1 방향과 수직한 제2 방향으로 상기 액티브 영역 및 상기 핀형 액티브 패턴을 가로질러 연장되어 배치되고; 상기 액티브 영역 및 핀형 액티브 패턴의 주위에 배치되고, 상기 제1 방향으로 상기 게이트 패턴들의 일측에 상기 게이트 패턴과 떨어져서 배치된 게이트 커팅 영역; 상기 액티브 영역의 외측에서 상기 게이트 패턴들과 콘택되고, 상기 제2 방향으로 상기 액티브 영역의 양측에 각각 위치하는 도전성 분리형 게이트 콘택 영역들을 포함하되, 상기 도전성 분리형 게이트 콘택 영역들은 상기 게이트 패턴들중 2개의 게이트 패턴들을 서로 전기적으로 연결하고; 및 상기 제2 방향으로 상기 게이트 패턴들의 양측에 각각 위치하는 절연성 제1 통합 게이트 커팅 영역 및 절연성 제2 통합 게이트 커팅 영역을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 서로 이격되어 배치된 어레이 형태의 복수개의 단위 모스 트랜지스터들을 포함한다. 상기 단위 모스 트랜지스터들 각각은, 액티브 영역; 상기 액티브 영역 상에서 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 떨어져 배치되면서 소오스 영역및 드레인 영역을 포함하는 복수개의 핀형 액티브 패턴들; 상기 제1 방향으로 상기 액티브 영역의 양측에 위치하는 액티브 커팅 영역들; 상기 제2 방향으로 상기 액티브 영역 및 상기 핀형 액티브 패턴들을 가로질러 연장된 복수개의 게이트 패턴들을 포함하고, 상기 게이트 패턴들은 상기 제1 방향으로 서로 이격되어 배치되고; 상기 액티브 영역 및 핀형 액티브 패턴들의 주위에 배치되고, 상기 제1 방향으로 상기 게이트 패턴들의 양측에 상기 게이트 패턴들과 떨어져서 배치된 게이트 커팅 영역들; 및 상기 액티브 영역의 외측에서 상기 복수개의 게이트 패턴들과 콘택되고, 상기 제2 방향으로 상기 액티브 영역의 양측에 위치하는 도전성 분리형 게이트 콘택 영역들을 포함하되, 상기 도전성 분리형 게이트 콘택 영역은 상기 게이트 패턴들중 2개의 게이트 패턴들을 서로 전기적으로 연결한다.
본 발명의 집적 회로 소자는 게이트 패턴이 배치되지 않는 액티브 커팅 영역 및 게이트 패턴과 콘택되는 분리형 게이트 콘택 영역을 포함하는 모스 트랜지스터들을 포함하여 고성능 및 고출력을 얻을 수 있다.
또한, 본 발명의 집적 회로 소자는 액티브 영역 및 핀형 액티브 패턴의 주위에서 게이트 패턴의 일측에 게이트 패턴과 떨어져서 배치된 게이트 커팅 영역을 포함하는 모스 트랜지스터들을 고성능 및 고출력을 얻을 수 있다.
도 1은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 평면도이다.
도 2는 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
도 3은 도 2의 단위 모스 트랜지스터의 확대 레이아웃도이다.
도 4 내지 도 7은 각각 도 3의 단위 모스 트랜지스터의 제1 방향(X 방향) 및 제2 방향(Y 방향)에 따른 단면도들이다.
도 8은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
도 9는 도 8의 단위 모스 트랜지스터의 확대 레이아웃도이다.
도 10은 도 9의 제1 방향(X 방향)에 따른 단면도이다.
도 11은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
도 12는 도 10의 단위 모스 트랜지스터의 확대 레이아웃도이다.
도 13은 도 12의 제1 방향(X 방향)에 따른 단면도이다.
도 14는 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
도 15는 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
도 16은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
도 17은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 게이트 커팅 영역의 적용 유무에 따른 트랜스컨덕턴스를 비교한 그래프이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 게이트 커팅 영역의 적용 유무에 따른 트랜스컨덕턴스를 비교한 그래프이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 파워 게인(power gain)의 주파수 응답 곡선을 도시한 그래프이다.
도 21은 본 발명의 집적 회로 소자를 포함하는 통신 기기를 도시한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
또한, 본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 평면도이다.
구체적으로, 집적 회로 소자(10)는 RF(radio frequency) 대역에서 동작하는 RF 집적 회로 소자일 수 있다. 집적 회로 소자(10)는 복수개의 모스 트랜지스터들(MOS transistors)을 포함할 수 있다. 일부 실시예에서, 모스 트랜지스터들은 N형 모스(N-type MOS) 트랜지스터들, P형 모스(P-type MOS) 트랜지스터들 및 씨모스형(C(Complementary) MOS type) 트랜지스터들중 적어도 하나를 포함할 수 있다. 모스 트랜지스터들은 모스펫들(MOS FETs(field effect transistors)이라고 명명될 수도 있다.
집적 회로 소자(10)는 복수개의 멀티 핑거형(multi-finger type) 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)을 포함할 수 있다. 멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)은 집적 회로 소자(10), 즉 RF 집적 회로 소자의 게이트 저항을 낮추고, 트랜스컨덕턴스(gm, trans-conductance)를 높여 RF 성능(RF performance)을 향상시키기 위해 채용된 것이다. 멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3) 각각은 게이트 핑거(GF1)가 병렬 연결되어 게이트 저항을 낮게하여 RC 지연을 줄여 RF 성능을 높일 수 있다.
멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3) 각각의 채널 폭(channel width)은 액티브 영역(AR)의 폭(Wy), 즉 제2 방향(Y 방향)의 폭(Wy)에 게이트 핑거(GF1)의 개수를 곱하여 얻어질 수 있다. 멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)은 액티브 영역(AR)의 폭(Wy) 및 게이트 핑거(GF)의 개수를 크게 하여 트랜스컨덕턴스를 크게 할 수 있고, 이에 따라 RF 성능을 향상시킬 수 있다.
여기서, 멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)의 구조를 좀더 자세히 설명한다.
멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)은 제2 방향(Y 방향)으로 서로 이격된 제1 멀티 핑거형 모스 트랜지스터(MFTR1), 제2 멀티 핑거형 모스 트랜지스터(MFTR2) 및 제3 멀티 핑거형 모스 트랜지스터(MFTR3)를 포함할 수 있다.
멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3) 각각은 제2 방향(Y 방향)과 수직의 제1 방향(X 방향)으로 서로 이격된 복수개의 액티브 영역들(AR)을 포함할 수 있다. 일부 실시예에서, 액티브 영역들(AR)은 제1 방향(X 방향)으로 이격되지 않고 서로 연결될 수도 있다. 멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3) 각각은 제1 방향(X 방향)으로 이격된 복수개의 모스 트랜지스터들을 포함할 수 있다.
멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3) 각각은 제2 방향(Y 방향)으로 연장되고 제1 방향(X 방향)으로 서로 이격된 복수개의 게이트 핑거들(GF1)을 포함할 수 있다. 게이트 핑거들((GF1)은 게이트 전극 또는 게이트라 명명할 수 있다.
게이트 핑거들(GF1)의 양측에는 각각 제2 방향(Y 방향, 또는 -Y 방향)으로 연장되고 제1 방향(X 방향)으로 이격된 복수개의 소오스 핑거들(SF1) 및 복수개의 드레인 핑거들(DF1)이 위치할 수 있다. 소오스 핑거들(SF1) 및 드레인 핑거들(DF1) 각각은 액티브 영역(AR)에 형성된 소오스 영역(미도시) 및 드레인 영역(미도시)에 전기적으로 연결될 수 있다.
소오스 핑거들(SF1) 모두는 제1 방향(X 방향)으로 연장된 하나의 통합 소오스 핑거(SF2)에 연결되어 있고, 드레인 핑거들(DF1) 모두는 제1 방향(X 방향)으로 연장된 통합 드레인 핑거(DF2)에 연결되어 있다. 통합 소오스 핑거(SF2) 및 통합 드레인 핑거(DF2)는 각각 제2 방향(Y 방향)으로 서로 이격되어 있다.
통합 소오스 핑거(SF2) 및 통합 드레인 핑거(DF2)는 각각 액티브 영역(AR)을 기준으로 제2 방향(Y 방향)으로 대칭적으로 배치되어 있다. 다시 말해, 통합 소오스 핑거(SF2) 및 통합 드레인 핑거(DF2)는 제2 방향(Y 방향)으로 번갈아 배치될 수 있다. 통합 소오스 핑거(SF2) 및 통합 드레인 핑거(DF2)는 각각 소오스 버스(SBU, source bus) 및 드레인 버스(DBU, drain bus)에 연결될 수 있다. 소오스 버스(SBU) 및 드레인 버스(DBU)는 제1 방향(X 방향)으로 서로 대칭적으로 배치되어 있다.
멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3) 각각은 제1 방향(X 방향)으로 복수개의 단위 모스 트랜지스터들(UTR)을 포함할 수 있다. 멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)은 제2 방향(Y 방향)으로 이격된 복수개의 단위 모스 트랜지스터들(UTR)을 포함할 수 있다.
멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)은 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)으로 배치된 어레이형 단위 모스 트랜지스터들(UTR)을 포함할 수 있다. 집적 회로 소자(10)는 어레이형 단위 모스 트랜지스터들(UTR)을 포함하여 고출력을 얻을 수 있다.
편의상 도 1에서는 제1 멀티 핑거형 모스 트랜지스터(MFTR1)에만 하나의 단위 모스 트랜지스터(UTR)를 표시한다. 도 1에서, 단위 모스 트랜지스터(UTR)는 2개의 게이트 핑거들(GF1)의 양측에 2개의 소오스 핑거들(SF1)이 위치하고, 2개의 게이트 핑거들(GF1) 사이에 하나의 드레인 핑거(DF1)가 위치할 수 있다. 일부 실시예에서, 단위 모스 트랜지스터(UTR)는 복수개의 게이트 핑거들(GF1)과, 그에 따른 소오스 핑거들(SF1) 및 드레인 핑거들(DF1)을 포함할 수 있다.
이하에서는 앞서와 같은 멀티 핑거형 모스 트랜지스터들(MFTR1, MFTR2, MFTR3)을 포함하는 집적 회로 소자(10)가 RF(radio frequency) 대역에서 고성능 및 고출력으로 동작하기 위한 최적화된 레이아웃도를 아래에 제시한다.
도 2는 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이고, 도 3은 도 2의 단위 모스 트랜지스터의 확대 레이아웃도이다.
구체적으로, 도 2는 앞서 설명한 도 1의 집적 회로 소자(10)를 구현한 레이아웃도일 수 있다. 도 3은 도 2의 단위 모스 트랜지스터(UTR)를 설명하기 위한 도면일 수 있다. 도 2 및 도 3에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략할 수 있다.
집적 회로 소자(10)는 단위 모스 트랜지스터들(UTR)을 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)으로 이격되어 어레이 형태로 배치할 수 있다. 집적 회로 소자(10)는 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)으로 배치된 어레이형 단위 모스 트랜지스터들(UTR)을 포함할 수 있다.
도 2에서는 편의상 제1 방향(X 방향)으로 이격되어 배치된 단위 모스 트랜지스터들(UTR)만을 도시한다. 단위 모스 트랜지스터(UTR)는 핀형 모스펫 소자(핀펫 트랜지스터 소자)일 수 있다. 이하에서의 설명은 주로 단위 모스 트랜지스터(UTR)를 위주로 설명한다.
집적 회로 소자(10)는 액티브 영역(12, active region), 액티브 커팅 영역(14, active cutting region), 핀형 액티브 패턴(16, fin type active pattern), 게이트 패턴(18, gate pattern), 통합 게이트 커팅 영역(20, combined gate cutting region) 및 분리형 게이트 콘택 영역(22, isolated type gate contact region)을 포함할 수 있다.
액티브 영역(12)은 제1 방향(X 방향)으로 연장되어 배치되어 있다. 액티브 영역(12)은 도 2에 도시한 바와 같이 제1 방향(X 방향)으로 서로 떨어져 배치되어 있다. 액티브 영역(12)은 도 1의 액티브 영역(AR)에 해당할 수 있다.
액티브 영역(12)은 제2 방향(Y 방향)으로 폭(W1)을 가질 수 있다. 액티브 영역(12)의 폭(W1)은 도 1의 액티브 영역(AR)의 폭(Wy)에 해당할 수 있다. 액티브 영역(12)은 제1 방향(X 방향)으로 길이(L1)를 가질 수 있다. 액티브 영역(12)은 실리콘 영역일 수 있다.
액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 일측에 위치할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 액티브 커팅 영역(14a) 및 제2 액티브 커팅 영역(14b)을 포함할 수 있다.
액티브 커팅 영역(14)은 레이아웃에서 액티브 영역(12)이 절단되는 영역일 수있다. 액티브 커팅 영역(14)은 게이트 패턴이 형성되지 않는 영역, 예컨대 절연 영역일 수 있다. 절연 영역은 실리콘 산화층 또는 실리콘 질화층을 포함할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 길이(L2)를 가질수 있다. 액티브 커팅 영역(14)은 제2 방향(Y 방향)으로 폭(W2)을 가질 수 있다. 일부 실시예에서, 액티브 커팅 영역(14)의 폭(W2)은 액티브 영역(12)의 폭(W1)보다 클 수 있다.
핀형 액티브 패턴(16)은 액티브 영역(12) 상에서 제1 방향(X 방향)으로 연장되어 배치될 수 있다. 일부 실시예에서, 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a) 및 제2 핀형 액티브 패턴(16b)을 포함할 수 있다. 핀형 액티브 패턴(16)은 핀 영역일 수 있다. 핀형 액티브 패턴(16)은 실리콘(Si)층일 수 있다.
핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 드레인 영역(DR) 및 제2 소오스 영역(SO2)을 포함할 수 있다. 제1 소오스 영역(SO1), 드레인 영역(DR1) 및 제2 소오스 영역(SO2)은 불순물이 포함된 실리콘층일 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 폭(Wf)을 가질 수 있다.
제1 소오스 영역(SO1) 및 제2 소오스 영역(SO2)에는 도 1에서 설명한 바와 같은 소오스 핑거(SF1)가 전기적으로 연결될 수 있다. 드레인 영역(DR1)에는 도 1에서 설명한 바와 같은 드레인 핑거(DF1)가 연결될 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 영역(12) 및 핀형 액티브 패턴(16)을 가로질러 연장되어 배치되어 있다. 게이트 패턴(18)은 도 2에 도시한 바와 같이 제2 방향(Y 방향)으로 연장되고 제1 방향(X 방향)으로 서로 떨어져 있는 복수개의 도전 패턴들을 포함할 수 있다. 게이트 패턴(18)은 액티브 커팅 영역(14)에 배치되어 있지 않을 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)으로 게이트 길이(Lg)를 가질 수 있다. 게이트 패턴(18)은 도 1의 게이트 핑거(GF1)에 해당할 수 있다. 게이트 패턴((18)은 게이트 전극 또는 게이트라 명명할 수 있다. 게이트 패턴(18)은 도전층, 예컨대 금속층일 수 있다. 일부 실시예에서, 게이트 패턴(18)은 불순물이 도핑된 폴리실리콘층일 수 있다.
게이트 패턴(18)은 액티브 영역(12)의 상부 및 핀형 액티브 패턴(16)의 상부를 가로질러 액티브 영역(12)의 외측으로 연장되어 배치될 수 있다. 일부 실시예에서, 게이트 패턴(18)은 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a) 및 제2 게이트 패턴(18b)을 포함할 수 있다.
통합 게이트 커팅 영역(20)은 제2 방향(Y 방향)으로 게이트 패턴(18)의 양측에 배치될수 있다. 통합 게이트 커팅 영역(20)은 복수개의 게이트 패턴들(18)을 절단하는 영역일 수 있다. 통합 게이트 커팅 영역(20)은 절연 영역, 예컨대 실리콘 산화층 영역, 또는 실리콘 질화층 영역일 수 있다. 통합 게이트 커팅 영역(20)은 제2 방향(Y 방향)으로 이격된 제1 통합 게이트 커팅 영역(20a) 및 제2 통합 게이트 커팅 영역(20b)을 포함할 수 있다.
분리형 게이트 콘택 영역(22)은 액티브 영역(12)의 외측에서 게이트 패턴(18)과 콘택될 수 있다. 분리형 게이트 콘택 영역(22)은 도전 영역일수 있다. 분리형 게이트 콘택 영역(22)은 금속층이나 불순물이 도핑된 실리콘층일 수 있다.
일부 실시예에서, 분리형 게이트 콘택 영역(22)은 제2 방향(Y 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 분리형 게이트 콘택 영역(22a) 및 제2 분리형 게이트 콘택 영역(22b)을 포함할 수 있다. 분리형 게이트 콘택 영역(22)은 제1 방향(X 방향)으로 길이(L3)를 가질수 있다. 분리형 게이트 콘택 영역(22)은 제2 방향(Y 방향)으로 폭(W3)을 가질 수 있다. 분리형 게이트 콘택 영역(22)은 제1 분리형 게이트 콘택 영역(22a) 및 제2 분리형 게이트 콘택 영역(22b) 모두를 콘택할 수 있다.
도 2 및 도 3에 도시한 바와 같이, 일부 실시예에서 집적 회로 소자(10)의 단위 모스 트랜지스터(UTR)는 2개의 게이트 패턴(18) 및 2개의 핀형 액티브 패턴(16)을 포함할 수 있다. 도 3에 도시한 바와 같이 집적 회로 소자(10)를 구성하는 단위 모스 트랜지스터(UTR)는 제1 방향(X 방향)으로 총길이(TL1) 및 제2 방향(Y방향)으로 총폭(TX1)을 가질 수 있다. 총길이(TL1)는 게이트 패턴(18)의 게이트 길이(Lg), 게이트 패턴(18)의 개수, 액티브 영역(12)의 길이(L1), 액티브 커팅 영역(14)의 길이(L2), 및 분리형 게이트 콘택 영역(22)의 길이(L3)에 의해 정해질 수 있다.
일부 실시예에서, 단위 모스 트랜지스터(UTR)의 제1 방향(X 방향)으로 총길이(TL1)는 게이트 패턴(18)의 개수에 의해 정해질 수 있다. 총폭(TX1)은 액티브 영역(12)의 폭(W1), 액티브 커팅 영역(14)의 폭(W2), 및 분리형 게이트 콘택 영역(22)의 폭(W3)에 의해 정해질 수 있다.
일부 실시예에서, 액티브 영역(12)의 폭(W1)은 0.08㎛ 내지 0.35㎛일 수 있다. 일부 실시예에서, 액티브 커팅 영역(14)의 폭(W2)은 0.12㎛ 내지 0.38㎛일 수 있다. 일부 실시예에서, 분리형 게이트 콘택 영역(22)의 폭(W3)은 0.03㎛ 내지 0.07㎛일 수 있다.
일부 실시예에서, 액티브 영역(12)의 길이(L1)는 0.16㎛ 내지 0.24㎛일 수 있다. 일부 실시예에서, 액티브 커팅 영역(14)의 길이(L2)는 0.06㎛ 내지 0.09㎛일 수 있다. 일부 실시예에서, 분리형 게이트 콘택 영역(22)의 길이(L3)는 0.12㎛ 내지 0.22㎛일 수 있다.
일부 실시예에서, 단위 모스 트랜지스터(UTR)의 총길이(TL1)는 0.28㎛ 내지 0.42㎛일 수 있다. 일부 실시예에서, 총폭(TX1)은 0.18㎛ 내지 0.52㎛일 수 있다. 일부 실시예에서, 단위 모스 트랜지스터(UTR)의 면적은 0.05㎛2 내지 0.22㎛2일 수 있다. 앞서 제시한 단위 모스 트랜지스터(UTR)의 크기는 예시적인 것이며 본 발명이 이에 제한되지 않을 수 있다.
이상과 같은 집적 회로 소자(10)는 단위 모스 트랜지스터(UTR)에서 액티브 영역(12)의 일측에 게이트 패턴이 배치되어 있지 않은 액티브 커팅 영역(14)을 포함할 수 있다. 이에 따라, 집적 회로 소자(10)는 단위 트랜지스터(UTR)에서 게이트 패턴들 사이의 기생 저항을 줄일 수 있다.
더하여, 집적 회로 소자(10)는 단위 모스 트랜지스터(UTR)에서 액티브 영역(12)의 외측에서 게이트 패턴(18)과 콘택되는 분리형 게이트 콘택 영역(22)을 포함할 수 있다. 앞서 설명한 바와 같이 분리형 게이트 콘택 영역(22)은 제1 방향(X 방향)의 길이(L3) 및/또는 제2 방향의 폭(W3)을 가질 수 있다.
분리형 게이트 콘택 영역(22)의 길이(L3) 및/또는 폭(W3)은 디자인 룰에 따라 크게 가져갈 수 있다. 이에 따라, 집적 회로 소자(10)의 단위 모스 트랜지스터(UTR)는 게이트 콘택 영역(22)의 기생 저항, 예컨대 콘택 저항을 줄일 수 있다.
이와 같은 집적 회로 소자(10)는 단위 모스 트랜지스터(UTR)에서 다양한 기생 저항을 줄여 RF 성능 지표, 예컨대 차단 주파수(fT) 및 최대 진동 주파수(fMAX)를 향상시켜 고성능을 얻을 수 있다. 아울러서, 이와 같은 집적 회로 소자(10)는 단위 모스 트랜지스터들(UTR)을 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)으로 어레이 형태로 배치하여 고출력을 얻을 수 있다.
도 4 내지 도 7은 각각 도 3의 단위 모스 트랜지스터의 제1 방향(X 방향) 및 제2 방향(Y 방향)에 따른 단면도들이다.
구체적으로, 도 4는 도 3의 X1-X1'에 따른 단면도일 수 있고, 도 5는 도 3의 X2-X2'에 따른 단면도일 수 있다. 도 6은 도 3의 X3-X3'에 따른 단면도일 수 있고, 도 7은 도 3의 Y1-Y1'에 따른 단면도일 수 있다.
집적 회로 소자(10)는 반도체 기판(1) 상에 형성된 액티브 영역(12) 및 소자 분리 영역(5)을 포함할 수 있다. 반도체 기판(1)은 실리콘 기판일 수 있다. 반도체 기판(1) 상에서 액티브 영역(12)을 제외한 영역은 소자 분리 영역(5)일 수 있다. 액티브 영역(12)은 실리콘층을 포함할 수 있다. 소자 분리 영역(5)은 실리콘 산화층 및/또는 실리콘 질화층을 포함할 수 있다.
도 5 및 도 7에 도시한 바와 같이 액티브 영역(12) 상에 핀형 액티브 패턴(16)이 형성될 수 있다. 핀형 액티브 패턴(16)은 도 7에 도시한 바와 같이 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a) 및 제2 핀형 액티브 패턴(16b)을 포함할 수 있다. 핀형 액티브 패턴(16)은 액티브 영역(12)과 동일한 물질로 구성될 수 있다.
도 5에 도시한 바와 같이 핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 드레인 영역(DR) 및 제2 소오스 영역(SO2)을 포함할 수 있다. 제1 소오스 영역(SO1), 드레인 영역(DR) 및 제2 소오스 영역(SO2)은 불순물이 포함된 실리콘층일 수 있다.
도 4, 도 5 및 도 7에 도시한 바와 같이 핀형 액티브 패턴(16) 상에 게이트 패턴(18)이 위치할 수 있다. 게이트 패턴(18)은 도 7에 도시한 바와 같이 핀형 액티브 패턴(16)의 상부 일부를 감싸는 형태로 형성될 수 있다. 게이트 패턴(18)은 도 4, 도 5 및 도 6에 도시한 바와 같이 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a) 및 제2 게이트 패턴(18b)을 포함할 수 있다.
도 4 및 도 5에 도시한 바와 같이 게이트 패턴(18)의 양측에는 액티브 커팅 영역(14)이 위치할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 이격된 제1 액티브 커팅 영역(14a) 및 제2 액티브 커팅 영역(14b)을 포함할 수 있다.
액티브 커팅 영역(14)은 게이트 패턴이 형성되지 않는 영역, 예컨대 절연 영역일 수 있다. 액티브 커팅 영역(14)은 실리콘 산화층 및/또는 실리콘 산화층을 포함할 수 있다. 앞서 설명한 바와 같이 집적 회로 소자(10)는 게이트 패턴(18)이 배치되어 있지 않은 액티브 커팅 영역(14)을 포함하여 게이트 패턴들간의 기생 저항을 줄일 수 있다.
도 6 및 도 7에 도시한 바와 같이, 게이트 패턴(18) 상에는 게이트 패턴(18)과 콘택하는 분리형 게이트 콘택 영역(22)이 위치할 수 있다. 분리형 게이트 콘택 영역(22)은 도 7에 도시한 바와 같이 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 분리형 게이트 콘택 영역(22a) 및 제2 분리형 게이트 콘택 영역(22b)을 포함할 수 있다. 앞서 설명한 바와 같이 집적 회로 소자(10)에서 분리형 게이트 콘택 영역(22)의 제1 방향(X 방향)의 길이(도 3의 L3) 및/또는 제2 방향(Y 방향)의 폭(도 3의 W3)을 다자인 룰에 따라 크게 가져가 기생 저항, 예컨대 콘택 저항을 줄일 수 있다.
도 8은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이고, 도 9는 도 8의 단위 모스 트랜지스터의 확대 레이아웃도이고, 도 10은 도 9의 제1 방향(X 방향)에 따른 단면도이다.
구체적으로, 도 10은 도 9의 X4-X4'에 따른 단면도일 수 있다. 도 8 내지 도 10의 집적 회로 소자(10-1)는 도 2 내지 도 7의 집적 회로 소자(10)와 비교할 때 액티브 커팅 영역(도 2, 도 3, 도 4, 및 도 5의 14) 및 분리형 게이트 콘택 영역(도 2, 도 3, 도 6, 및 도 7의 22)을 포함하지 않고, 게이트 커팅 영역(24)을 포함하는 것을 제외하고는 동일할 수 있다.
도 8 내지 도 10에서, 도 2 내지 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. 도 8 내지 도 10에서, 도 2 내지 도 7에서 설명한 내용은 간단히 설명하거나 생략한다. 집적 회로 소자(10-1)는 단위 모스 트랜지스터들(UTR-1)을 포함할 수 있다. 이하에서의 설명은 주로 단위 모스 트랜지스터(UTR-1)를 위주로 설명한다.
집적 회로 소자(10-1)는 액티브 영역(12), 핀형 액티브 패턴(16, fin type active pattern), 게이트 패턴(18), 통합 게이트 커팅 영역(20) 및 게이트 커팅 영역(24, gate cutting region)을 포함할 수 있다.
액티브 영역(12)은 제1 방향(X 방향)으로 연장되어 배치되어 있다. 액티브 영역(12)은 제2 방향(Y 방향)으로 폭(W1)을 가질 수 있다. 액티브 영역(12)은 제1 방향(X 방향)으로 길이(L1-1)를 가질 수 있다. 도 9의 액티브 영역(12)의 길이(L1-1)는 도 3의 액티브 영역(12)의 길이(L1)보다 클 수 있다.
핀형 액티브 패턴(16)은 액티브 영역(12) 상에서 제1 방향(X 방향)으로 연장되어 배치될 수 있다. 일부 실시예에서, 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a) 및 제2 핀형 액티브 패턴(16b)을 포함할 수 있다.
핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 드레인 영역(DR) 및 제2 소오스 영역(SO2)을 포함할 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 폭(Wf)을 가질 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 영역(12) 및 핀형 액티브 패턴(16)을 가로질러 연장되어 배치되어 있다. 게이트 패턴(18)은 도 10에 도시한 단면 상에서는 반도체 기판(1)의 소자 분리 영역(5) 상에 형성될 수 있다. 게이트 패턴(18)은 제1 방향(X 방향)으로 게이트 길이(Lg)를 가질 수 있다. 게이트 패턴(8)은 도 2 및 도 3의 분리형 게이트 콘택 영역(22) 부분에도 배치되어 있다.
게이트 패턴(18)은 액티브 영역(12)의 상부 및 핀형 액티브 패턴(16)의 상부를 가로질러 액티브 영역(12)의 외측으로 연장되어 배치될 수 있다. 일부 실시예에서, 게이트 패턴(18)은 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a) 및 제2 게이트 패턴(18b)을 포함할 수 있다.
통합 게이트 커팅 영역(20)은 제2 방향(Y 방향)으로 게이트 패턴(18)의 양측에 배치될수 있다. 통합 게이트 커팅 영역(20)은 복수개의 게이트 패턴들(18)을 절단하는 영역일 수 있다. 통합 게이트 커팅 영역(20)은 절연 영역일 수 있다. 통합 게이트 커팅 영역(20)은 제2 방향(Y 방향)으로 이격된 제1 통합 게이트 커팅 영역(20a) 및 제2 통합 게이트 커팅 영역(20b)을 포함할 수 있다.
게이트 커팅 영역(24)은 액티브 영역(12) 및 핀형 액티브 패턴(16)의 주위에 배치될 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 게이트 패턴(18)의 일측에 게이트 패턴(18)과 떨어져서 배치될 수 있다.
게이트 커팅 영역(24)은 제1 방향(X 방향)으로 게이트 패턴(18)의 양측에 게이트 패턴(18)과 거리(SP1, SP2)로 떨어져서 배치될 수 있다. 도 10에 도시한 바와 같이 게이트 커팅 영역(24)은 게이트 패턴(18)과 제1 방향(X 방향)으로 이격되어 있다. 게이트 커팅 영역(24)은 게이트 패턴(18)이 배치되지 않는 영역일 수 있다. 게이트 커팅 영역(24)은 절연 영역일 수 있다. 게이트 커팅 영역(24)은 실리콘 산화층 및/또는 실리콘 질화층을 포함할 수 있다.
게이트 커팅 영역(24)은 액티브 영역(12) 및 핀형 액티브 패턴(16)의 상측에 배치되고 제1 방향(X 방향)으로 게이트 패턴(18)의 양측에 게이트 패턴(18)과 떨어져서 배치된 제1 게이트 커팅 영역(24a) 및 제2 게이트 커팅 영역(24b)을 포함할 수 있다.
게이트 커팅 영역(24)은 액티브 영역(12) 및 핀형 액티브 패턴(16)의 하측에 배치되고 제2 방향(Y 방향)으로 제1 게이트 커팅 영역(24a) 및 제2 게이트 커팅 영역(24b)과 각각 대칭적으로 배치된 제3 게이트 커팅 영역(24c) 및 제4 게이트 커팅 영역(24d)을 포함할 수 있다.
제1 게이트 커팅 영역(24a) 및 제3 게이트 커팅 영역(24c)은 제1 게이트 패턴(18a)과 거리(SP1)만큼 떨어져 배치될 수 있다. 제2 게이트 커팅 영역(24b) 및 제4 게이트 커팅 영역(24d)은 제2 게이트 패턴(18b)과 거리(SP2)만큼 떨어져 배치될 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 길이(L4)를 가질수 있다. 게이트 커팅 영역(24)은 제2 방향(Y 방향)으로 폭(W4)을 가질 수 있다.
게이트 커팅 영역(24)은 단위 모스 트랜지스터(UTR-1)에 스트레스, 예컨대 인장 스트레스를 가할 수 있다. 단위 모스 트랜지스터(UTR-1)에 스트레스를 줄 경우 트랜스컨덕턴스(gm, trans-conductance)를 높일 수 있다.
집적 회로 소자(10-1)의 단위 모스 트랜지스터(UTR)는 2개의 게이트 패턴(18) 및 2개의 핀형 액티브 패턴(16)을 포함할 수 있다. 도 9에 도시한 바와 같이 집적 회로 소자(10-1)를 구성하는 단위 모스 트랜지스터(UTR-1)는 제1 방향(X 방향)으로 총길이(TL1-1) 및 제2 방향(Y방향)으로 총폭(TX1-1)을 가질 수 있다.
총길이(TL1-1)는 게이트 패턴(18)의 게이트 길이(Lg), 게이트 패턴(18)의 개수, 및 게이트 커팅 영역(24)의 길이(L4)에 의해 정해질 수 있다. 총폭(TX1-1)은 액티브 영역(12)의 폭(W1), 게이트 커팅 영역(24)의 폭(W4), 및 게이트 커팅 영역들 사이의 폭에 의해 정해질 수 있다.
일부 실시예에서, 게이트 커팅 영역(24)의 폭(W4)은 0.02㎛ 내지 0.06㎛일 수 있다. 일부 실시예에서, 액티브 영역(12)의 길이(L1-1)는 0.28㎛ 내지 0.42㎛일 수 있다. 일부 실시예에서, 게이트 커팅 영역(24)의 길이(L4)는 0.07㎛ 내지 0.10㎛일 수 있다.
일부 실시예에서, 단위 모스 트랜지스터(UTR-1)의 총길이(TL1-1)는 0.30㎛ 내지 0.44㎛일 수 있다. 일부 실시예에서, 총폭(TX1)은 0.18㎛ 내지 0.52㎛일 수 있다. 일부 실시예에서, 단위 모스 트랜지스터(UTR-1)의 면적은 0.05㎛2 내지 0.23㎛2일 수 있다. 앞서 제시한 단위 모스 트랜지스터(UTR-1)의 크기는 예시적인 것이며 본 발명이 이에 제한되지 않을 수 있다.
이상과 같이 집적 회로 소자(10-1)는 단위 모스 트랜지스터(UTR-1)에서 액티브 영역(12)의 주위에 게이트 패턴이 배치되어 있지 않은 게이트 커팅 영역(24)을 포함할 수 있다. 이에 따라, 집적 회로 소자(10)는 단위 트랜지스터(UTR-1)에 스트레스 효과, 즉 인장 스트레스를 주어 트랜스컨덕턴스(gm, trans-conductance)를 높일 수 있다.
이와 같은 집적 회로 소자(10-1)는 단위 모스 트랜지스터(UTR-1)에서 트랜스컨덕턴스를 높여 RF 성능 지표, 예컨대 차단 주파수(fT) 및 최대 진동 주파수(fMAX)를 향상시켜 고성능을 얻을 수 있다. 아울러서, 이와 같은 집적 회로 소자(10-1)는 단위 모스 트랜지스터들(UTR-1)을 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)으로 어레이 형태로 배치하여 고출력을 얻을 수 있다.
도 11은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이고, 도 12는 도 10의 단위 모스 트랜지스터의 확대 레이아웃도이고, 도 13은 도 12의 제1 방향(X 방향)에 따른 단면도이다.
구체적으로, 도 13은 도 12의 X5-X5'에 따른 단면도일 수 있다. 도 11 내지 도 13의 집적 회로 소자(10-2)는 도 2 내지 도 7의 집적 회로 소자(10) 및 도 8 내지 도 10의 집적 회로 소자(10-1)를 결합한 것을 도시한 것이다. 다시 말해, 도 11 내지 도 13의 집적 회로 소자(10-2)는 도 2 내지 도 7의 집적 회로 소자(10)에 게이트 커팅 영역(24)이 더 포함된 것을 제외하고는 동일할 수 있다.
도 11 내지 도 13에서, 도 2 내지 도 7, 및 도 8 내지 도 10과 동일한 참조번호는 동일한 부재를 나타낸다. 도 11 내지 도 13에서, 도 2 내지 도 7, 및 도 8 내지 도 10에서 설명한 내용은 간단히 설명하거나 생략한다. 집적 회로 소자(10-2)는 단위 모스 트랜지스터들(UTR-2)을 포함할 수 있다. 이하에서의 설명은 주로 단위 모스 트랜지스터(UTR-2)를 위주로 설명한다.
집적 회로 소자(10-2)는 액티브 영역(12), 액티브 커팅 영역(14), 핀형 액티브 패턴(16), 게이트 패턴(18), 통합 게이트 커팅 영역(20), 분리형 게이트 콘택 영역(22) 및 게이트 커팅 영역(24)을 포함할 수 있다.
액티브 영역(12)은 제1 방향(X 방향)으로 연장되어 배치되어 있다. 액티브 영역(12)은 도 11에 도시한 바와 같이 제1 방향(X 방향)으로 서로 떨어져 배치되어 있다. 액티브 영역(12)은 제2 방향(Y 방향)으로 폭(W1)을 가질 수 있다. 액티브 영역(12)은 제1 방향(X 방향)으로 길이(L1)를 가질 수 있다.
액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 일측에 위치할 수 있다. 액티브 커팅 영역(14)은 절연 영역일 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 액티브 커팅 영역(14a) 및 제2 액티브 커팅 영역(14b)을 포함할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 길이(L2)를 가질수 있다. 액티브 커팅 영역(14)은 제2 방향(Y 방향)으로 폭(W2)을 가질 수 있다.
핀형 액티브 패턴(16)은 액티브 영역(12) 상에서 제1 방향(X 방향)으로 연장되어 배치될 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a) 및 제2 핀형 액티브 패턴(16b)을 포함할 수 있다.
핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 드레인 영역(DR) 및 제2 소오스 영역(SO2)을 포함할 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 폭(Wf)을 가질 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 영역(12) 및 핀형 액티브 패턴(16)을 가로질러 연장되어 배치되어 있다. 게이트 패턴(18)은 도 13에 도시한 단면 상에서는 반도체 기판(1)의 소자 분리 영역(5) 상에 형성될 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)으로 게이트 길이(Lg)를 가질 수 있다. 게이트 패턴(18)은 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a) 및 제2 게이트 패턴(18b)을 포함할 수 있다.
통합 게이트 커팅 영역(20)은 제2 방향(Y 방향)으로 게이트 패턴(18)의 양측에 배치될수 있다. 통합 게이트 커팅 영역(20)은 복수개의 게이트 패턴들(18)을 절단하는 영역일 수 있다. 통합 게이트 커팅 영역(20)은 절연 영역일 수 있다. 통합 게이트 커팅 영역(20)은 제2 방향(Y 방향)으로 이격된 제1 통합 게이트 커팅 영역(20a) 및 제2 통합 게이트 커팅 영역(20b)을 포함할 수 있다.
분리형 게이트 콘택 영역(22)은 액티브 영역(12)의 외측에서 게이트 패턴(18)과 콘택될 수 있다. 분리형 게이트 콘택 영역(22)은 도전 영역일수 있다. 분리형 게이트 콘택 영역(22)은 제2 방향(Y 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 분리형 게이트 콘택 영역(22a) 및 제2 분리형 게이트 콘택 영역(22b)을 포함할 수 있다. 분리형 게이트 콘택 영역(22)은 제1 방향(X 방향)으로 길이(L3)를 가질수 있다. 분리형 게이트 콘택 영역(22)은 제2 방향(Y 방향)으로 폭(W3)을 가질 수 있다.
게이트 커팅 영역(24)은 액티브 영역(12) 및 핀형 액티브 패턴(16)의 주위에 배치될 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 게이트 패턴(18)의 일측에 게이트 패턴(18)과 떨어져서 배치될 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 게이트 패턴(18)의 양측에 게이트 패턴(18)과 거리(SP1, SP2)로 떨어져서 배치될 수 있다.
도 10에 도시한 바와 같이 게이트 커팅 영역(24)은 게이트 패턴(18)과 제1 방향(X 방향)으로 이격되어 있다. 게이트 커팅 영역(24)은 게이트 패턴(18)이 배치되지 않는 절연 영역일 수 있다. 게이트 커팅 영역(24)은 제1 게이트 커팅 영역(24a). 제2 게이트 커팅 영역(24b), 제3 게이트 커팅 영역(24c) 및 제4 게이트 커팅 영역(24d)을 포함할 수 있다.
제1 게이트 커팅 영역(24a) 및 제3 게이트 커팅 영역(24c)은 제1 게이트 패턴(18a)과 거리(SP1)만큼 떨어져 배치될 수 있다. 제2 게이트 커팅 영역(24b) 및 제4 게이트 커팅 영역(24d)은 제2 게이트 패턴(18b)과 거리(SP2)만큼 떨어져 배치될 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 길이(L4)를 가질수 있다. 게이트 커팅 영역(24)은 제2 방향(Y 방향)으로 폭(W4)을 가질 수 있다.
집적 회로 소자(10-2)의 단위 모스 트랜지스터(UTR-2)는 2개의 게이트 패턴(18) 및 2개의 핀형 액티브 패턴(16)을 포함할 수 있다. 도 12에 도시한 바와 같이 집적 회로 소자(10-2)를 구성하는 단위 모스 트랜지스터(UTR-2)는 제1 방향(X 방향)으로 총길이(TL1-1) 및 제2 방향(Y방향)으로 총폭(TX1)을 가질 수 있다.
총길이(TL1-1)는 액티브 영역(12)의 길이(L1), 게이트 패턴(18)의 게이트 길이(Lg), 게이트 패턴(18)의 개수, 액티브 커팅 영역(14)의 길이(L2), 및 분리형 게이트 콘택 영역(22)의 길이(L3) 및 게이트 커팅 영역(24)의 길이(L4)에 의해 정해질 수 있다. 총폭(TX1)은 액티브 영역(12)의 폭(W1), 액티브 커팅 영역(14)의 폭(W2), 및 분리형 게이트 콘택 영역(22)의 폭(W3), 및 게이트 커팅 영역(24)의 폭(W4)에 의해 정해질 수 있다.
앞서 설명한 바와 같이 집적 회로 소자(10-2)는 게이트 패턴이 배치되어 있지 않은 액티브 커팅 영역(14)을 포함할 수 있다. 이에 따라, 집적 회로 소자(10)는 단위 트랜지스터(UTR-2)에서 게이트 패턴들 사이의 기생 저항을 줄일 수 있다.
집적 회로 소자(10-2)는 분리형 게이트 콘택 영역(22)의 길이(L3) 및/또는 폭(W3)은 디자인 룰에 따라 크게 가져갈 수 있다. 이에 따라, 집적 회로 소자(10-2)의 단위 모스 트랜지스터(UTR-2)는 게이트 콘택 영역(22)의 기생 저항, 예컨대 콘택 저항을 줄일 수 있다.
더하여, 집적 회로 소자(10-2)는 게이트 커팅 영역(24)이 단위 모스 트랜지스터(UTR-2)에 스트레스, 예컨대 인장 스트레스를 가할 수 있다. 단위 모스 트랜지스터(UTR-2)에 스트레스를 줄 경우 트랜스컨덕턴스(gm, trans-conductance)를 높일 수 있다.
이와 같은 집적 회로 소자(10-2)는 단위 모스 트랜지스터(UTR-2)에서 기생 저항을 줄이거나 트랜스컨덕턴스를 높여 RF 성능 지표, 예컨대 차단 주파수(fT) 및 최대 진동 주파수(fMAX)를 향상시켜 고성능을 얻을 수 있다. 아울러서, 이와 같은 집적 회로 소자(10-2)는 단위 모스 트랜지스터들(UTR-2)을 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)으로 어레이 형태로 배치하여 고출력을 얻을 수 있다.
도 14는 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
구체적으로, 도 14의 집적 회로 소자(10-3)는 도 2 내지 도 7의 집적 회로 소자(10)와 비교할 때 핀형 액티브 패턴(16)의 개수가 다른 것을 제외하고는 동일 할 수 있다. 도 14는 도 3에 대응되는 도면일 수 있다. 도 14에서, 도 2 내지 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. 도 14에서, 도 2 내지 도 7에서 설명한 내용은 간단히 설명하거나 생략한다.
집적 회로 소자(10-3)는 단위 모스 트랜지스터들(UTR-3)을 포함할 수 있다. 이하에서의 설명은 주로 단위 모스 트랜지스터(UTR-3)를 위주로 설명한다. 집적 회로 소자(10-3)는 액티브 영역(12), 액티브 커팅 영역(14). 핀형 액티브 패턴(16), 게이트 패턴(18), 및 분리형 게이트 콘택 영역(22)을 포함할 수 있다.
액티브 영역(12)은 제1 방향(X 방향)으로 연장되어 배치되어 있다. 액티브 영역(12)은 제2 방향(Y 방향)으로 폭(W1)을 가질 수 있다. 액티브 영역(12)은 제1 방향(X 방향)으로 길이(L1)를 가질 수 있다.
액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 일측에 위치할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 액티브 커팅 영역(14a) 및 제2 액티브 커팅 영역(14b)을 포함할 수 있다.
액티브 커팅 영역(14)은 레이아웃에서 액티브 영역(12)이 절단되는 영역일 수 있다. 액티브 커팅 영역(14)은 게이트 패턴이 형성되지 않는 영역, 예컨대 절연 영역일 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 길이(L2)를 가질수 있다. 액티브 커팅 영역(14)은 제2 방향(Y 방향)으로 폭(W2)을 가질 수 있다.
핀형 액티브 패턴(16)은 액티브 영역(12) 상에서 제1 방향(X 방향)으로 연장되어 배치될 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a), 제2 핀형 액티브 패턴(16b), 제3 핀형 액티브 패턴(16c), 및 제4 핀형 액티브 패턴(16d)을 포함할 수 있다. 핀형 액티브 패턴(16)은 핀 영역일 수 있다. 핀형 액티브 패턴(16)은 실리콘(Si)층일 수 있다.
핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 드레인 영역(DR) 및 제2 소오스 영역(SO2)을 포함할 수 있다. 제1 소오스 영역(SO1), 드레인 영역(DR1) 및 제2 소오스 영역(SO2)은 불순물이 포함된 실리콘층일 수 있다.
핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 폭(Wf-1)을 가질 수 있다. 도 14의 핀형 액티브 패턴(16)의 폭(Wf-1)은 도 3의 핀형 액티브 패턴(16)의 폭(Wf)보다 작을 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 영역(12) 및 핀형 액티브 패턴(16)을 가로질러 연장되어 배치되어 있다. 게이트 패턴(18)은 액티브 커팅 영역(14)에 배치되어 있지 않을 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)으로 게이트 길이(Lg)를 가질 수 있다. 게이트 패턴(18)은 액티브 영역(12)의 상부 및 핀형 액티브 패턴(16)의 상부를 가로질러 액티브 영역(12)의 외측으로 연장되어 배치될 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a) 및 제2 게이트 패턴(18b)을 포함할 수 있다. 분리형 게이트 콘택 영역(22)은 액티브 영역(12)의 외측에서 게이트 패턴(18)과 콘택될 수 있다.
집적 회로 소자(10-3)를 구성하는 단위 모스 트랜지스터(UTR-3)는 제1 방향(X 방향)으로 총길이(TL1) 및 제2 방향(Y방향)으로 총폭(TX1)을 가질 수 있다. 분리형 게이트 콘택 영역(22)은 도전 영역일수 있다.
집적 회로 소자(10-3)의 단위 모스 트랜지스터(UTR-3)는 2개의 게이트 패턴(18) 및 4개의 핀형 액티브 패턴(16), 즉 제1 핀형 액티브 패턴(16a), 제2 핀형 액티브 패턴(16b), 제3 핀형 액티브 패턴(16c), 및 제4 핀형 액티브 패턴(16d)을 포함할 수 있다.
이와 같은 집적 회로 소자(10-3)는 RF 성능을 향상시키면서 고출력을 얻을 수 있을 뿐만 아니라 단위 모스 트랜지스터(UTR-3)에 포함되는 개별 트랜지스터를 고집적화시킬 수 있고, 동작 속도 및 설계 자유도를 향상시킬 수 있다.
도 15는 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
구체적으로, 도 15의 집적 회로 소자(10-4)는 도 14의 집적 회로 소자(10-3)와 비교할 때 게이트 커팅 영역(24)이 포함된 것을 제외하고는 동일할 수 있다. 도 15에서, 도 2 내지 도 7, 및 도 14와 동일한 참조번호는 동일한 부재를 나타낸다. 도 15에서, 도 2 내지 도 7, 및 도 14에서 설명한 내용은 간단히 설명하거나 생략한다.
집적 회로 소자(10-4)는 단위 모스 트랜지스터들(UTR-4)을 포함할 수 있다. 이하에서의 설명은 주로 단위 모스 트랜지스터(UTR-4)를 위주로 설명한다. 집적 회로 소자(10-4)는 액티브 영역(12), 액티브 커팅 영역(14). 핀형 액티브 패턴(16), 게이트 패턴(18), 분리형 게이트 콘택 영역(22) 및 게이트 커팅 영역(24)을 포함할 수 있다.
액티브 영역(12)은 제1 방향(X 방향)으로 연장되어 배치되어 있다. 액티브 영역(12)은 제2 방향(Y 방향)으로 폭(W1)을 가질 수 있다. 액티브 영역(12)은 제1 방향(X 방향)으로 길이(L1)를 가질 수 있다.
액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 일측에 위치할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 액티브 커팅 영역(14a) 및 제2 액티브 커팅 영역(14b)을 포함할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 길이(L2)를 가질수 있다. 액티브 커팅 영역(14)은 제2 방향(Y 방향)으로 폭(W2)을 가질 수 있다.
핀형 액티브 패턴(16)은 액티브 영역(12) 상에서 제1 방향(X 방향)으로 연장되어 배치될 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a), 제2 핀형 액티브 패턴(16b), 제3 핀형 액티브 패턴(16c), 및 제4 핀형 액티브 패턴(16d)을 포함할 수 있다. 핀형 액티브 패턴(16)은 핀 영역일 수 있다.
핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 드레인 영역(DR) 및 제2 소오스 영역(SO2)을 포함할 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 폭(Wf-1)을 가질 수 있다. 도 15의 핀형 액티브 패턴(16)의 폭(Wf-1)은 도 3의 핀형 액티브 패턴(16)의 폭(Wf)보다 작을 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 영역(12) 및 핀형 액티브 패턴(16)을 가로질러 연장되어 배치되어 있다. 게이트 패턴(18)은 액티브 커팅 영역(14)에 배치되어 있지 않을 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)으로 게이트 길이(Lg)를 가질 수 있다. 게이트 패턴(18)은 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a) 및 제2 게이트 패턴(18b)을 포함할 수 있다. 분리형 게이트 콘택 영역(22)은 액티브 영역(12)의 외측에서 게이트 패턴(18)과 콘택될 수 있다.
게이트 커팅 영역(24)은 액티브 영역(12) 및 핀형 액티브 패턴(16)의 주위에 배치될 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 게이트 패턴(18)의 일측에 게이트 패턴(18)과 떨어져서 배치될 수 있다. 게이트 커팅 영역(24)은 제1 게이트 커팅 영역(24a), 제2 게이트 커팅 영역(24b), 제3 게이트 커팅 영역(24c) 및 제4 게이트 커팅 영역(24d)을 포함할 수 있다.
게이트 커팅 영역(24)은 제1 방향(X 방향)으로 길이(L4)를 가질수 있다. 게이트 커팅 영역(24)은 제2 방향(Y 방향)으로 폭(W4)을 가질 수 있다. 집적 회로 소자(10-4)를 구성하는 단위 모스 트랜지스터(UTR-4)는 제1 방향(X 방향)으로 총길이(TL1-1) 및 제2 방향(Y방향)으로 총폭(TX1)을 가질 수 있다.
집적 회로 소자(10-4)의 단위 모스 트랜지스터(UTR-4)는 2개의 게이트 패턴(18) 및 4개의 핀형 액티브 패턴(16), 즉 제1 핀형 액티브 패턴(16a), 제2 핀형 액티브 패턴(16b), 제3 핀형 액티브 패턴(16c), 및 제4 핀형 액티브 패턴(16d)을 포함할 수 있다.
이와 같은 집적 회로 소자(10-4)는 RF 성능을 더욱 향상시키면서 고출력을 얻을 수 있을 뿐만 아니라 단위 모스 트랜지스터(UTR-4)에 포함되는 개별 트랜지스터를 고집적화시킬 수 있고, 동작 속도 및 설계 자유도를 향상시킬 수 있다.
도 16은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
구체적으로, 도 16의 집적 회로 소자(10-5)는 도 14의 집적 회로 소자(10-3)와 비교할 때 게이트 패턴(18)의 개수가 다른 것을 제외하고는 동일 할 수 있다. 도 16에서, 도 2 내지 도 7, 및 도 14와 동일한 참조번호는 동일한 부재를 나타낸다. 도 16에서, 도 2 내지 도 7, 및 도 14에서 설명한 내용은 간단히 설명하거나 생략한다.
집적 회로 소자(10-5)는 단위 모스 트랜지스터들(UTR-5)을 포함할 수 있다. 이하에서의 설명은 주로 단위 모스 트랜지스터(UTR-5)를 위주로 설명한다. 집적 회로 소자(10-5)는 액티브 영역(12), 액티브 커팅 영역(14). 핀형 액티브 패턴(16), 게이트 패턴(18), 및 분리형 게이트 콘택 영역(22)을 포함할 수 있다.
액티브 영역(12)은 제1 방향(X 방향)으로 연장되어 배치되어 있다. 액티브 영역(12)은 제2 방향(Y 방향)으로 폭(W1)을 가질 수 있다. 액티브 영역(12)은 제1 방향(X 방향)으로 길이(L1)를 가질 수 있다.
액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 일측에 위치할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 액티브 커팅 영역(14a) 및 제2 액티브 커팅 영역(14b)을 포함할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 길이(L2)를 가질수 있다. 액티브 커팅 영역(14)은 제2 방향(Y 방향)으로 폭(W2)을 가질 수 있다.
핀형 액티브 패턴(16)은 액티브 영역(12) 상에서 제1 방향(X 방향)으로 연장되어 배치될 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a), 제2 핀형 액티브 패턴(16b), 제3 핀형 액티브 패턴(16c), 및 제4 핀형 액티브 패턴(16d)을 포함할 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 영역(12) 및 핀형 액티브 패턴(16)을 가로질러 연장되어 배치되어 있다. 게이트 패턴(18)은 액티브 커팅 영역(14)에 배치되어 있지 않을 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)으로 게이트 길이(Lg)를 가질 수 있다. 게이트 패턴(18)은 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a), 제2 게이트 패턴(18b), 제3 게이트 패턴(18c) 및 제4 게이트 패턴(18b)을 포함할 수 있다.
게이트 패턴(18)이 4개로 구성함에 따라 핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 제1 드레인 영역(DR1), 제2 소오스 영역(SO2) 및 제2 드레인 영역(DR2) 및 제3 소오스 영역(SO3)을 포함할 수 있다.
제1 소오스 영역(SO1), 제1 드레인 영역(DR1), 제2 소오스 영역(SO2) 및 제2 드레인 영역(DR2) 및 제3 소오스 영역(SO3)은 불순물이 포함된 실리콘층일 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 폭(Wf-1)을 가질 수 있다.
도 16의 핀형 액티브 패턴(16)의 폭(Wf-1)은 도 3의 핀형 액티브 패턴(16)의 폭(Wf)보다 작을 수 있다. 분리형 게이트 콘택 영역(22)은 액티브 영역(12)의 외측에서 게이트 패턴(18)과 콘택될 수 있다. 분리형 게이트 콘택 영역(22)은 도전 영역일수 있다.
집적 회로 소자(10-5)를 구성하는 단위 모스 트랜지스터(UTR-5)는 제1 방향(X 방향)으로 총길이(TL1) 및 제2 방향(Y방향)으로 총폭(TX1)을 가질 수 있다. 집적 회로 소자(10-5)의 단위 모스 트랜지스터(UTR-5)는 4개의 게이트 패턴(18) 및 4개의 핀형 액티브 패턴(16)을 포함할 수 있다.
이와 같은 집적 회로 소자(10-5)는 RF 성능을 향상시키면서 고출력을 얻을 수 있을 뿐만 아니라 단위 모스 트랜지스터(UTR-5)에 포함되는 개별 트랜지스터를 고집적화시킬 수 있고, 동작 속도 및 설계 자유도를 향상시킬 수 있다.
도 17은 본 발명의 기술적 사상의 모스 트랜지스터들을 포함하는 집적 회로 소자의 레이아웃도이다.
구체적으로, 도 17의 집적 회로 소자(10-6)는 도 16의 집적 회로 소자(10-5)와 비교할 때 게이트 커팅 영역(24)이 포함된 것을 제외하고는 동일할 수 있다. 도 17에서, 도 2 내지 도 7, 및 도 16과 동일한 참조번호는 동일한 부재를 나타낸다. 도 17에서, 도 2 내지 도 7, 및 도 16에서 설명한 내용은 간단히 설명하거나 생략한다.
집적 회로 소자(10-6)는 단위 모스 트랜지스터들(UTR-6)을 포함할 수 있다. 이하에서의 설명은 주로 단위 모스 트랜지스터(UTR-6)를 위주로 설명한다. 집적 회로 소자(10-6)는 액티브 영역(12), 액티브 커팅 영역(14). 핀형 액티브 패턴(16), 게이트 패턴(18), 분리형 게이트 콘택 영역(22) 및 게이트 커팅 영역(24)을 포함할 수 있다.
액티브 영역(12)은 제1 방향(X 방향)으로 연장되어 배치되어 있다. 액티브 영역(12)은 제2 방향(Y 방향)으로 폭(W1)을 가질 수 있다. 액티브 영역(12)은 제1 방향(X 방향)으로 길이(L1)를 가질 수 있다.
액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 일측에 위치할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 액티브 영역(12)의 양측에 각각 위치하는 제1 액티브 커팅 영역(14a) 및 제2 액티브 커팅 영역(14b)을 포함할 수 있다. 액티브 커팅 영역(14)은 제1 방향(X 방향)으로 길이(L2)를 가질수 있다. 액티브 커팅 영역(14)은 제2 방향(Y 방향)으로 폭(W2)을 가질 수 있다.
핀형 액티브 패턴(16)은 액티브 영역(12) 상에서 제1 방향(X 방향)으로 연장되어 배치될 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 서로 떨어져 위치하는 제1 핀형 액티브 패턴(16a), 제2 핀형 액티브 패턴(16b), 제3 핀형 액티브 패턴(16c), 및 제4 핀형 액티브 패턴(16d)을 포함할 수 있다. 핀형 액티브 패턴(16)은 핀 영역일 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 영역(12) 및 핀형 액티브 패턴(16)을 가로질러 연장되어 배치되어 있다. 게이트 패턴(18)은 액티브 커팅 영역(14)에 배치되어 있지 않을 수 있다.
게이트 패턴(18)은 제1 방향(X 방향)으로 게이트 길이(Lg)를 가질 수 있다. 게이트 패턴(18)은 제1 방향(X 방향)으로 서로 떨어져 위치하는 제1 게이트 패턴(18a), 제2 게이트 패턴(18b), 제3 게이트 패턴(18c) 및 제4 게이트 패턴(18d)을 포함할 수 있다.
게이트 패턴(18)이 4개로 구성함에 따라 핀형 액티브 패턴(16)은 제1 방향(X 방향)으로 제1 소오스 영역(SO1), 제1 드레인 영역(DR1), 제2 소오스 영역(SO2) 및 제2 드레인 영역(DR2) 및 제3 소오스 영역(SO3)을 포함할 수 있다.
제1 소오스 영역(SO1), 제1 드레인 영역(DR1), 제2 소오스 영역(SO2) 및 제2 드레인 영역(DR2) 및 제3 소오스 영역(SO3)은 불순물이 포함된 실리콘층일 수 있다. 핀형 액티브 패턴(16)은 제2 방향(Y 방향)으로 폭(Wf-1)을 가질 수 있다.
도 16의 핀형 액티브 패턴(16)의 폭(Wf-1)은 도 3의 핀형 액티브 패턴(16)의 폭(Wf)보다 작을 수 있다. 분리형 게이트 콘택 영역(22)은 액티브 영역(12)의 외측에서 게이트 패턴(18)과 콘택될 수 있다. 분리형 게이트 콘택 영역(22)은 도전 영역일수 있다.
게이트 커팅 영역(24)은 액티브 영역(12) 및 핀형 액티브 패턴(16)의 주위에 배치될 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 게이트 패턴(18)의 일측에 게이트 패턴(18)과 떨어져서 배치될 수 있다. 게이트 커팅 영역(24)은 제1 게이트 커팅 영역(24a), 제2 게이트 커팅 영역(24b), 제3 게이트 커팅 영역(24c) 및 제4 게이트 커팅 영역(24d)을 포함할 수 있다. 게이트 커팅 영역(24)은 제1 방향(X 방향)으로 길이(L4)를 가질수 있다.
게이트 커팅 영역(24)은 제2 방향(Y 방향)으로 폭(W4)을 가질 수 있다. 집적 회로 소자(10-6)를 구성하는 단위 모스 트랜지스터(UTR-6)는 제1 방향(X 방향)으로 총길이(TL1-1) 및 제2 방향(Y방향)으로 총폭(TX1)을 가질 수 있다.
집적 회로 소자(10-6)의 단위 모스 트랜지스터(UTR-6)는 4개의 게이트 패턴(18) 및 4개의 핀형 액티브 패턴(16)을 포함할 수 있다. 이와 같은 집적 회로 소자(10-6)는 RF 성능을 더욱 향상시키면서 고출력을 얻을 수 있을 뿐만 아니라 단위 모스 트랜지스터(UTR-6)에 포함되는 개별 트랜지스터를 고집적화시킬 수 있고, 동작 속도 및 설계 자유도를 향상시킬 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 게이트 커팅 영역의 적용 유무에 따른 트랜스컨덕턴스를 비교한 그래프이다.
구체적으로, 도 18은 게이트 커팅 영역의 유무에 따라서 게이트 전압(Vg)에 따른 노멀라이즈(Normalized) 트랜스컨덕턴스(gm)를 도시한 그래프이다. 예컨대, 도 18은 도 11 내지 도 13의 집적 회로 소자(10-2)에서 게이트 커팅 영역(24)을 적용한 것과 적용하지 않은 것에 관한 것이다.
도 18에서, 네모 모양은 집적 회로 소자(10-2)에서 게이트 커팅 영역(24)을 적용한 것이고, 원형 모양은 집적 회로 소자(10-2)에서 게이트 커팅 영역(24)을 적용하지 않은 것이고, 세모 모양은 게이트 커팅 영역(24)를 적용한 것과 적용하지 않은 것의 트랜스컨덕턴스 차이(Diff)를 나타낸다. 트랜스컨덕턴스 차이(Diff)는 우측 Y축에 표시한다.
도 18에 보듯이, 집적 회로 소자(10-2)에서 게이트 커팅 영역(24)을 적용한 경우가 적용하지 않은 경우에 비하여 스트레스 효과, 즉 인장 스트레스 효과가 나타나 트랜스컨덕턴스가 커짐을 알수 있다. 더하여, 집적 회로 소자(10-2)에서 게이트 커팅 영역(24)을 적용한 경우와 그렇지 않은 경우의 트랜스컨덕턴스 차이(Diff)는 게이트 전압(Vg)이 감소함에 따라서 더 커짐을 알 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 게이트 커팅 영역의 적용 유무에 따른 트랜스컨덕턴스를 비교한 그래프이다.
구체적으로, 도 19는 게이트 패턴과 게이트 커팅 영역의 이격거리에 따른 트랜스컨덕턴스 상승값(Δgm)을 도시한 것이다. 예컨대, 도 19는 도 11 내지 도 13의 집적 회로 소자(10-2)에서 게이트 패턴(18)과 게이트 커팅 영역(24) 사이의 이격거리에 따른 트랜스컨덕턴스 상승값(Δgm)일 수 있다.
도 19에 보듯이, 집적 회로 소자(10-2)에서 게이트 패턴과 게이트 커팅 영역의 이격거리가 가까워질수록 트랜스컨덕턴스 상승값(Δgm)이 커짐을 알수 있다. 다시 말해, 집적 회로 소자(10-2)에서 게이트 패턴과 게이트 커팅 영역의 이격거리가 가까워질수록 스트레스 효과, 즉 인장 효과가 더 커져 트랜스컨덕턴스 상승값(Δgm)이 커짐을 알 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 파워 게인(power gain)의 주파수 응답 곡선을 도시한 그래프이다.
구체적으로, 도 20에서, X축은 주파수이고, Y축은 파워 게인(dB)일 수 있다. 예컨대, 도 20은 도 11 내지 도 13의 집적 회로 소자(10-2)에서 액티브 커팅 영역(14), 분리형 게이트 콘택 영역(22), 게이트 커팅 영역(24)을 적용한 한 것을 P2로 표시하고, 적용하지 않은 것은 P1으로 표시한 것이다. 최대 진동 주파수(fMax)는 파워 게인이 1이 되는 주파수 일 수 있다.
도 20에 보듯이, 집적 회로 소자(10-2)에서 액티브 커팅 영역(14), 분리형 게이트 콘택 영역(22), 게이트 커팅 영역(24)을 적용한 경우(P2)의 최대 진동 주파수 (fMax)가 적용하지 않은 경우(P1)보다 클 수 있다. 집적 회로 소자(10-2)에서 최대 진동 주파수(fMax)는 차단 주파수(fT)에 비례하여 최대 진동 주파수(fMax)가 클 경우 차단 주파수(fT)도 클 수 있다.
더하여, 특정한 주파수, 예컨대 1E10헤르즈(Hz)에서 집적 회로 소자(10-2)에서 액티브 커팅 영역(14), 분리형 게이트 콘택 영역(22), 게이트 커팅 영역(24)을 적용한 경우(P2)가 그렇지 않은 경우(P1)보다 파워 게인이 높음을 알 수 있다.
도 21은 본 발명의 집적 회로 소자를 포함하는 통신 기기를 도시한 블록도이다.
구체적으로, 통신 기기(500)는 안테나(100)를 포함할 수 있고, 안테나(100)를 통해서 신호를 송신하거나 수신함으로써 무선 통신 시스템에서 상대 통신 기기와 통신할 수 있다. 통신 기기(500)는 무선 통신 기기로서 지칭될 수도 있다.
통신 기기(500)가 상대 통신 기기와 통신하는 무선 통신 시스템은, 5G(5th generation wireless) 시스템, LTE(Long Term Evolution) 시스템, LTE-Advanced 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템 등과 같은 셀룰러 네트워크(cellular network)를 이용하는 무선 통신 시스템일 수도 있고, WLAN(Wireless Local Area Network) 시스템 또는 다른 임의의 무선 통신 시스템일 수 있다. 이하에서, 무선 통신 시스템은 셀룰러 네트워크를 이용하는 무선 통신 시스템을 주로 참조하여 설명될 것이나 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점은 이해될 것이다.
도 21에 도시된 바와 같이, 통신 기기(500)는 안테나(100), 집적 회로 소자(IC, 200) 및 신호 프로세서(300)를 포함할 수 있다. 집적 회로 소자(200)는 RF 집적 회로 소자 또는 RF 칩일수 있다. 집적 회로 소자(200)는 앞서 본 발명의 기술적 사상의 집적 회로 소자(10 내지 10-6)를 포함할 수 있다. 안테나(100) 및 집적 회로 소자(200)는 급전(feed) 라인(400)을 통해서 연결될 수 있다. 안테나(100), 급전 라인(400) 및 집적 회로 소자(200)는 총괄적으로 RF 시스템 또는 RF 장치(device)로서 지칭될 수 있다.
집적 회로 소자(200)는, 송신 모드에서 신호 프로세서(300)로부터 제공되는 송신 신호(TX)를 처리함으로써 생성된 신호를 급전 라인(15)을 통해서 안테나(100)에 제공할 수 있는 한편, 수신 모드에서 급전 라인(400을 통해서 안테나(100)로부터 수신되는 신호를 처리함으로써 수신 신호(RX)를 신호 프로세서(300)에 제공할 수 있다. 신호 프로세서(300)는 송신하고자 하는 정보를 포함하는 신호를 처리함으로써 송신 신호(TX)를 생성할 수 있고, 수신 신호(RX)를 처리함으로써 정보를 포함하는 신호를 생성할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 집적 회로 소자, 12: 액티브 영역, 14: 액티브 커팅 영역, 16: 핀형 액티브 패턴, 18: 게이트 패턴, 20: 통합 게이트 커팅 영역, 22: 분리형 게이트 콘택 영역, 24: 게이트 커팅 영역, UTR: 단위 모스 트랜지스터,

Claims (20)

  1. 액티브 영역;
    제1 방향으로 상기 액티브 영역의 일측에 위치하는 액티브 커팅 영역을 포함하되, 상기 액티브 커팅 영역은 상기 액티브 영역을 절단하여 상기 액티브 영역을 복수개로 분리하고;
    상기 액티브 영역 상에서 상기 제1 방향으로 연장되어 배치되고 소오스 영역및 드레인 영역을 포함하는 핀형 액티브 패턴;
    상기 제1 방향으로 서로 떨어져 위치하는 복수개의 게이트 패턴들을 포함하되, 상기 게이트 패턴들은 상기 제1 방향과 수직한 제2 방향으로 상기 액티브 영역 및 상기 핀형 액티브 패턴을 가로질러 연장되어 배치됨과 아울러 상기 액티브 커팅 영역에는 배치되어 있지 않고; 및
    상기 액티브 영역의 외측에서 상기 게이트 패턴들과 콘택되는 도전성 분리형 게이트 콘택 영역을 포함하되, 상기 도전성 분리형 게이트 콘택 영역은 상기 게이트 패턴들중 2개의 게이트 패턴들을 서로 전기적으로 연결하는 것을 특징으로 하는 집적 회로 소자.
  2. 제1항에 있어서, 상기 액티브 커팅 영역은 상기 제1 방향으로 상기 액티브 영역의 양측에 각각 위치하는 제1 액티브 커팅 영역 및 제2 액티브 커팅 영역을 포함하는 것을 특징으로 하는 집적 회로 소자.
  3. 제2항에 있어서, 상기 도전성 분리형 게이트 콘택 영역은 상기 제2 방향으로 상기 액티브 영역의 양측에 각각 위치하는 제1 도전성 분리형 게이트 콘택 영역 및 제2 도전성 분리형 게이트 콘택 영역을 포함하는 것을 특징으로 하는 집적 회로 소자.
  4. 제1항에 있어서, 상기 게이트 패턴들은 상기 액티브 영역의 상부 및 상기 핀형 액티브 패턴의 상부를 가로질러 상기 액티브 영역의 외측으로 연장되어 배치되어 있는 것을 특징으로 하는 집적 회로 소자.
  5. 제1항에 있어서, 상기 도전성 분리형 게이트 콘택 영역은 상기 제2 방향으로 상기 액티브 영역의 양측에 각각 위치하는 제1 도전성 분리형 게이트 콘택 영역 및 제2 도전성 분리형 게이트 콘택 영역을 포함하는 것을 특징으로 하는 집적 회로 소자.
  6. 제1항에 있어서, 상기 핀형 액티브 패턴은 상기 제2 방향으로 서로 떨어져 위치하는 복수개의 핀형 액티브 패턴들을 포함하는 것을 특징으로 하는 집적 회로 소자.
  7. 삭제
  8. 제1항에 있어서, 상기 제2 방향으로 상기 게이트 패턴들의 양측에 각각 위치하는 제1 통합 게이트 커팅 영역 및 제2 통합 게이트 커팅 영역을 더 포함하는 것을 특징으로 하는 집적 회로 소자.
  9. 제1항에 있어서, 상기 제1 방향으로 상기 도전성 분리형 게이트 콘택 영역의 양측에 상기 게이트 패턴들과 떨어져서 위치하는 게이트 커팅 영역들이 더 배치되어 있는 것을 특징으로 하는 집적 회로 소자.
  10. 액티브 영역;
    상기 액티브 영역 상에서 제1 방향으로 연장되어 배치되고 소오스 영역 및 드레인 영역을 포함하는 핀형 액티브 패턴;
    상기 제1 방향으로 서로 떨어져 위치하는 복수개의 게이트 패턴들을 포함하되, 상기 게이트 패턴들은 상기 제1 방향과 수직한 제2 방향으로 상기 액티브 영역 및 상기 핀형 액티브 패턴을 가로질러 연장되어 배치되고;
    상기 액티브 영역 및 핀형 액티브 패턴의 주위에 배치되고, 상기 제1 방향으로 상기 게이트 패턴들의 일측에 상기 게이트 패턴과 떨어져서 배치된 게이트 커팅 영역;
    상기 액티브 영역의 외측에서 상기 게이트 패턴들과 콘택되고, 상기 제2 방향으로 상기 액티브 영역의 양측에 각각 위치하는 도전성 분리형 게이트 콘택 영역들을 포함하되, 상기 도전성 분리형 게이트 콘택 영역들은 상기 게이트 패턴들중 2개의 게이트 패턴들을 서로 전기적으로 연결하고; 및
    상기 제2 방향으로 상기 게이트 패턴들의 양측에 각각 위치하는 절연성 제1 통합 게이트 커팅 영역 및 절연성 제2 통합 게이트 커팅 영역을 포함하는 것을 특징으로 하는 집적 회로 소자.
  11. 제10항에 있어서, 상기 게이트 커팅 영역은,
    상기 제1 방향으로 상기 게이트 패턴들의 양측에 상기 게이트 패턴과 떨어져서배치되어 있는 것을 특징으로 하는 집적 회로 소자.
  12. 제11항에 있어서, 상기 게이트 커팅 영역은,
    상기 액티브 영역 및 핀형 액티브 패턴의 일측에 배치되고 제1 방향으로 상기 게이트 패턴들의 양측에 상기 게이트 패턴과 떨어져서 배치된 제1 게이트 커팅 영역 및 제2 게이트 커팅 영역과,
    상기 액티브 영역 및 및 핀형 액티브 패턴의 타측에 배치되고 상기 제2 방향으로 상기 제1 게이트 커팅 영역 및 제2 게이트 커팅 영역과 각각 대칭적으로 배치된 제3 게이트 커팅 영역 및 제4 게이트 커팅 영역을 포함하는 것을 특징으로 하는 집적 회로 소자.
  13. 삭제
  14. 제11항에 있어서, 상기 핀형 액티브 패턴은 상기 제2 방향으로 서로 떨어져 위치하는 복수개의 핀형 액티브 패턴들을 포함하는 특징으로 하는 집적 회로 소자.
  15. 제11항에 있어서, 상기 제1 방향으로 상기 액티브 영역의 양측에 위치하는 제1 액티브 커팅 영역 및 제2 액티브 커팅 영역을 더 포함하는 것을 특징으로 하는 집적 회로 소자.
  16. 삭제
  17. 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 서로 이격되어 배치된 어레이 형태의 복수개의 단위 모스 트랜지스터들을 포함하되,
    상기 단위 모스 트랜지스터들 각각은,
    액티브 영역;
    상기 액티브 영역 상에서 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 떨어져 배치되면서 소오스 영역및 드레인 영역을 포함하는 복수개의 핀형 액티브 패턴들;
    상기 제1 방향으로 상기 액티브 영역의 양측에 위치하는 액티브 커팅 영역들;
    상기 제2 방향으로 상기 액티브 영역 및 상기 핀형 액티브 패턴들을 가로질러 연장된 복수개의 게이트 패턴들을 포함하고, 상기 게이트 패턴들은 상기 제1 방향으로 서로 이격되어 배치되고;
    상기 액티브 영역 및 핀형 액티브 패턴들의 주위에 배치되고, 상기 제1 방향으로 상기 게이트 패턴들의 양측에 상기 게이트 패턴들과 떨어져서 배치된 게이트 커팅 영역들; 및
    상기 액티브 영역의 외측에서 상기 복수개의 게이트 패턴들과 콘택되고, 상기 제2 방향으로 상기 액티브 영역의 양측에 위치하는 도전성 분리형 게이트 콘택 영역들을 포함하되, 상기 도전성 분리형 게이트 콘택 영역은 상기 게이트 패턴들중 2개의 게이트 패턴들을 서로 전기적으로 연결하는 것을 특징으로 하는 집적 회로 소자.
  18. 제17항에 있어서, 상기 게이트 커팅 영역들은,
    상기 제1 방향으로 상기 게이트 패턴들의 양측에 상기 게이트 패턴들과 떨어져서 배치된 제1 게이트 커팅 영역 및 제2 게이트 커팅 영역과,
    상기 액티브 영역을 기준으로 상기 제2 방향으로 상기 제1 게이트 커팅 영역 및 제2 게이트 커팅 영역과 각각 대칭적으로 배치된 제3 게이트 커팅 영역 및 제4 게이트 커팅 영역을 포함하는 것을 특징으로 하는 집적 회로 소자.
  19. 제17항에 있어서, 상기 액티브 커팅 영역들 및 상기 게이트 커팅 영역들은 모두 상기 게이트 패턴들이 형성되어 있지 않은 영역인 것을 특징으로 하는 집적 회로 소자.
  20. 제17항에 있어서, 상기 핀형 액티브 패턴들은 제1 핀형 액티브 패턴 및 제2 핀형 액티브 패턴을 포함하고,
    상기 게이트 패턴들은 제1 게이트 패턴 및 제2 게이트 패턴을 포함하고, 및
    상기 도전성 분리형 게이트 콘택 영역들 각각은 상기 제1 게이트 패턴 및 제2 게이트 패턴에 모두 콘택되는 영역인 것을 특징으로 하는 집적 회로 소자.
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