JP2002368194A - 化合物半導体スイッチ回路装置 - Google Patents
化合物半導体スイッチ回路装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
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- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】制御端子１とＦＥＴ２のゲート電極を接続し、
制御端子２とゲート電極１のゲート電極を接続するミラ
ー形状のロジックにおいては、抵抗をたすきがけのよう
に接続する必要があり、チップ外周に配置するため、チ
ップサイズが大きくなってしまう問題があった。 【解決手段】共通入力端子とＦＥＴの間に平行な２本の
抵抗を配置する。更に抵抗をｎ＋型不純物拡散領域で形
成し、ＦＥＴの一部を制御端子と出力端子の間に配置す
ることにより、通常パターンと同一チップサイズのま
ま、ミラースイッチ回路を実現できる。
制御端子２とゲート電極１のゲート電極を接続するミラ
ー形状のロジックにおいては、抵抗をたすきがけのよう
に接続する必要があり、チップ外周に配置するため、チ
ップサイズが大きくなってしまう問題があった。 【解決手段】共通入力端子とＦＥＴの間に平行な２本の
抵抗を配置する。更に抵抗をｎ＋型不純物拡散領域で形
成し、ＦＥＴの一部を制御端子と出力端子の間に配置す
ることにより、通常パターンと同一チップサイズのま
ま、ミラースイッチ回路を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、特に高周波スイッ
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図５（Ａ）は、ＧａＡｓ ＦＥＴの断面図
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
【０００４】図５（Ｂ）は、ＧａＡｓ ＦＥＴを用いた
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】かかる化合物半導体スイッチ回路装置の等
価回路図を図６に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
価回路図を図６に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
【０００７】 Insertion Loss＝２０log（Ｖ２／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーション(Isolation)である。化合物半導体ス
イッチ回路装置では上記した挿入損失(InsertionLoss)
をできるだけ少なくし、アイソレーション(Isolation)
を向上することが要求され、信号経路に直列に挿入され
るＦＥＴの設計が大切である。このＦＥＴとしてＧａＡ
ｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子
移動度が高いことから抵抗が小さく低損失化が図れ、Ｇ
ａＡｓは半絶縁性基板であることから信号経路間の高ア
イソレーション化に適しているためである。その反面、
ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオ
ードのように等価なものがＳｉで出来ればコスト競争で
負けてしまう。
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーション(Isolation)である。化合物半導体ス
イッチ回路装置では上記した挿入損失(InsertionLoss)
をできるだけ少なくし、アイソレーション(Isolation)
を向上することが要求され、信号経路に直列に挿入され
るＦＥＴの設計が大切である。このＦＥＴとしてＧａＡ
ｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子
移動度が高いことから抵抗が小さく低損失化が図れ、Ｇ
ａＡｓは半絶縁性基板であることから信号経路間の高ア
イソレーション化に適しているためである。その反面、
ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオ
ードのように等価なものがＳｉで出来ればコスト競争で
負けてしまう。
【０００８】かかる化合物半導体スイッチ回路装置で
は、ＦＥＴのチャネル領域２の抵抗Ｒが Ｒ＝ １／ ｅｎμＳ [Ω] ｅ：電子電荷量(1.6×10-19 C/cm3) ｎ：電子キャリア濃度 μ：電子移動度 Ｓ：チャネル領域の断面積 （cm2） で表されるので、抵抗Ｒを出来るだけ小さくするために
チャネル幅を出来るだけ大きく設計して、チャネル領域
の断面積を稼いで挿入損失(Insertion Loss)を小さくし
ていた。
は、ＦＥＴのチャネル領域２の抵抗Ｒが Ｒ＝ １／ ｅｎμＳ [Ω] ｅ：電子電荷量(1.6×10-19 C/cm3) ｎ：電子キャリア濃度 μ：電子移動度 Ｓ：チャネル領域の断面積 （cm2） で表されるので、抵抗Ｒを出来るだけ小さくするために
チャネル幅を出来るだけ大きく設計して、チャネル領域
の断面積を稼いで挿入損失(Insertion Loss)を小さくし
ていた。
【０００９】このためにゲート電極３とチャネル領域２
で形成されるショットキー接触に依る容量成分が大きく
なり、ここから高周波の入力信号が漏れてアイソレーシ
ョン(Isolation)を悪化させる。これを回避するために
シャントＦＥＴを設けて、アイソレーション(Isolatio
n)の改善を図っていたが、チップサイズが大きくコスト
高となるため、シリコンの安価なチップに置き換えが進
み、市場を失う結果を招いていた。
で形成されるショットキー接触に依る容量成分が大きく
なり、ここから高周波の入力信号が漏れてアイソレーシ
ョン(Isolation)を悪化させる。これを回避するために
シャントＦＥＴを設けて、アイソレーション(Isolatio
n)の改善を図っていたが、チップサイズが大きくコスト
高となるため、シリコンの安価なチップに置き換えが進
み、市場を失う結果を招いていた。
【００１０】そこで、シャントＦＥＴを省いてチップの
シュリンクを実現したスイッチング回路が開発されてい
る。
シュリンクを実現したスイッチング回路が開発されてい
る。
【００１１】図７は、ゲート幅６００μｍの化合物半導
体スイッチ回路装置を示す回路図である。第１のＦＥＴ
１と第２のＦＥＴ２のソース電極（あるいはドレイン電
極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦ
ＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して
第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続さ
れ、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あ
るいはソース電極）が第１と第２の出力端子ＯＵＴ１、
ＯＵＴ２に接続されたものである。第１と第２の制御端
子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信
号であり、Ｈレベルの信号が印加された側のＦＥＴがＯ
Ｎして、共通入力端子ＩＮに印加された入力信号をどち
らか一方の出力端子に伝達するようになっている。抵抗
Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２の直流電位に対してゲート電極を介して高周波
信号が漏出することを防止する目的で配置されている。
体スイッチ回路装置を示す回路図である。第１のＦＥＴ
１と第２のＦＥＴ２のソース電極（あるいはドレイン電
極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦ
ＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して
第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続さ
れ、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あ
るいはソース電極）が第１と第２の出力端子ＯＵＴ１、
ＯＵＴ２に接続されたものである。第１と第２の制御端
子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信
号であり、Ｈレベルの信号が印加された側のＦＥＴがＯ
Ｎして、共通入力端子ＩＮに印加された入力信号をどち
らか一方の出力端子に伝達するようになっている。抵抗
Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２の直流電位に対してゲート電極を介して高周波
信号が漏出することを防止する目的で配置されている。
【００１２】図７に示す回路は、図５（Ｂ）に示すＧａ
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置の原理的
な回路とほぼ同じ回路構成であり、ＦＥＴ１およびＦＥ
Ｔ２のゲート電極のゲート幅Ｗｇは６００μｍに設計さ
れている。ゲート幅Ｗｇを従来のものに比べて小さくす
ることはＦＥＴのオン抵抗を大きくすることを意味し、
且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなること
によりゲート電極とチャネル領域とのショットキー接合
による寄生容量が小さくなることを意味し、回路動作の
上では大きな差が出る。
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置の原理的
な回路とほぼ同じ回路構成であり、ＦＥＴ１およびＦＥ
Ｔ２のゲート電極のゲート幅Ｗｇは６００μｍに設計さ
れている。ゲート幅Ｗｇを従来のものに比べて小さくす
ることはＦＥＴのオン抵抗を大きくすることを意味し、
且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなること
によりゲート電極とチャネル領域とのショットキー接合
による寄生容量が小さくなることを意味し、回路動作の
上では大きな差が出る。
【００１３】図８は、この化合物半導体スイッチ回路装
置を集積化した化合物半導体チップの１例を示してい
る。
置を集積化した化合物半導体チップの１例を示してい
る。
【００１４】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図８では、パッド金属層と重なるために図示さ
れていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図８では、パッド金属層と重なるために図示さ
れていない。
【００１５】図８から明白なように、構成部品はＦＥＴ
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、シャントを採用し
た化合物半導体スイッチ回路装置に比べ、最小構成部品
で構成されている。
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、シャントを採用し
た化合物半導体スイッチ回路装置に比べ、最小構成部品
で構成されている。
【００１６】またこの半導体装置の特徴的な点は、ＦＥ
Ｔ１（ＦＥＴ２も同じ）をゲート幅が６００μｍで形成
されるので、チップサイズが小さくできる。すなわち、
図８に示したＦＥＴ１は一点鎖線で囲まれる長方形状の
チャネル領域１２に形成される。下側から伸びる櫛歯状
の３本の第３層目のパッド金属層３０が出力端子ＯＵＴ
１に接続されるソース電極１３（あるいはドレイン電
極）であり、この下に第１層目オーミック金属層１０で
形成されるソース電極１４（あるいはドレイン電極）が
ある。また上側から伸びる櫛歯状の３本の第３層目のパ
ッド金属層３０が共通入力端子ＩＮに接続されるドレイ
ン電極１５（あるいはソース電極）であり、この下に第
１層目のオーミック金属層１０で形成されるドレイン電
極１４（あるいはソース電極）がある。この両電極は櫛
歯をかみ合わせた形状に配置され、その間に第２層目の
ゲート金属層２０で形成されるゲート電極１７がチャネ
ル領域１２上に４本の櫛歯形状に配置されている。な
お、上側から伸びる真中の櫛歯のドレイン電極１３（あ
るいはソース電極）はＦＥＴ１とＦＥＴ２とで共用して
おり、更に小型化に寄与している。ここで、ゲート幅が
６００μｍという意味は各ＦＥＴの櫛歯状のゲート電極
１７のゲート幅の総和がそれぞれ６００μｍであること
を言っている。
Ｔ１（ＦＥＴ２も同じ）をゲート幅が６００μｍで形成
されるので、チップサイズが小さくできる。すなわち、
図８に示したＦＥＴ１は一点鎖線で囲まれる長方形状の
チャネル領域１２に形成される。下側から伸びる櫛歯状
の３本の第３層目のパッド金属層３０が出力端子ＯＵＴ
１に接続されるソース電極１３（あるいはドレイン電
極）であり、この下に第１層目オーミック金属層１０で
形成されるソース電極１４（あるいはドレイン電極）が
ある。また上側から伸びる櫛歯状の３本の第３層目のパ
ッド金属層３０が共通入力端子ＩＮに接続されるドレイ
ン電極１５（あるいはソース電極）であり、この下に第
１層目のオーミック金属層１０で形成されるドレイン電
極１４（あるいはソース電極）がある。この両電極は櫛
歯をかみ合わせた形状に配置され、その間に第２層目の
ゲート金属層２０で形成されるゲート電極１７がチャネ
ル領域１２上に４本の櫛歯形状に配置されている。な
お、上側から伸びる真中の櫛歯のドレイン電極１３（あ
るいはソース電極）はＦＥＴ１とＦＥＴ２とで共用して
おり、更に小型化に寄与している。ここで、ゲート幅が
６００μｍという意味は各ＦＥＴの櫛歯状のゲート電極
１７のゲート幅の総和がそれぞれ６００μｍであること
を言っている。
【００１７】この結果、上記の化合物半導体チップのサ
イズは０．３７×０．３０mm2に納めることができた。
これはシャントＦＥＴを用いる場合の化合物半導体チッ
プサイズに比べて１／５に縮小できることを意味する。
イズは０．３７×０．３０mm2に納めることができた。
これはシャントＦＥＴを用いる場合の化合物半導体チッ
プサイズに比べて１／５に縮小できることを意味する。
【００１８】図９（Ａ）に図８に示したＦＥＴ１の部分
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の４本の第３層目の
パッド金属層３０が出力端子ＯＵＴ１に接続されるソー
ス電極１３（あるいはドレイン電極）であり、この下に
第１層目オーミック金属層１０で形成されるソース電極
１４（あるいはドレイン電極）がある。また右側から伸
びる櫛歯状の４本の第３層目のパッド金属層３０が共通
入力端子ＩＮに接続されるドレイン電極１５（あるいは
ソース電極）であり、この下に第１層目のオーミック金
属層１０で形成されるドレイン電極１６（あるいはソー
ス電極）がある。この両電極は櫛歯をかみ合わせた形状
に配置され、その間に第２層目のゲート金属層２０で形
成されるゲート電極１７がチャネル領域１２上に櫛歯形
状に配置されている。
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の４本の第３層目の
パッド金属層３０が出力端子ＯＵＴ１に接続されるソー
ス電極１３（あるいはドレイン電極）であり、この下に
第１層目オーミック金属層１０で形成されるソース電極
１４（あるいはドレイン電極）がある。また右側から伸
びる櫛歯状の４本の第３層目のパッド金属層３０が共通
入力端子ＩＮに接続されるドレイン電極１５（あるいは
ソース電極）であり、この下に第１層目のオーミック金
属層１０で形成されるドレイン電極１６（あるいはソー
ス電極）がある。この両電極は櫛歯をかみ合わせた形状
に配置され、その間に第２層目のゲート金属層２０で形
成されるゲート電極１７がチャネル領域１２上に櫛歯形
状に配置されている。
【００１９】図９（Ｂ）にこのＦＥＴの一部の断面図を
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の不純物拡散領域が設けられ、チャネル領域１２に
はゲート電極１７が設けられ、不純物拡散領域には第１
層目のオーミック金属層１０で形成されるドレイン電極
１４およびソース電極１６が設けられる。更にこの上に
前述したように３層目のパッド金属層３０で形成される
ドレイン電極１３およびソース電極１５が設けられ、各
素子の配線等を行っている。
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の不純物拡散領域が設けられ、チャネル領域１２に
はゲート電極１７が設けられ、不純物拡散領域には第１
層目のオーミック金属層１０で形成されるドレイン電極
１４およびソース電極１６が設けられる。更にこの上に
前述したように３層目のパッド金属層３０で形成される
ドレイン電極１３およびソース電極１５が設けられ、各
素子の配線等を行っている。
【００２０】このスイッチング回路に関しては、２．４
ＧＨｚ以上の高周波数帯では、挿入損失(Insertion Los
s)の悪化は僅かであり、アイソレーション(Isolation)
は、ＦＥＴの寄生容量に依存して改善されることがわか
っており、アイソレーションを優先して設計することに
より、６００μｍのゲート幅Ｗｇであれば１８ｄＢ以上
のアイソレーション(Isolation)を確保しているもので
ある。
ＧＨｚ以上の高周波数帯では、挿入損失(Insertion Los
s)の悪化は僅かであり、アイソレーション(Isolation)
は、ＦＥＴの寄生容量に依存して改善されることがわか
っており、アイソレーションを優先して設計することに
より、６００μｍのゲート幅Ｗｇであれば１８ｄＢ以上
のアイソレーション(Isolation)を確保しているもので
ある。
【００２１】図８に実際のパターンを示した化合物半導
体スイッチ回路装置では、ＦＥＴ１およびＦＥＴ２のゲ
ート長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍに
設計し、挿入損失(Insertion Loss)を０．６５ｄＢ、ア
イソレーション(Isolation)を１８ｄＢを確保してい
る。この特性はBluetooth（携帯電話、ノートＰＣ、携
帯情報端末、デジタルカメラ、その他周辺機器をワイヤ
レスで相互接続し、モバイル環境、ビジネス環境を向上
させる通信仕様）を含む２．４ＧＨｚ帯ＩＳＭＢａｎｄ
(Industrial Scientific and Medical frequency band)
を使用したスペクトラム拡散通信の応用分野でのＲＦス
イッチとして活用されるものである。
体スイッチ回路装置では、ＦＥＴ１およびＦＥＴ２のゲ
ート長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍに
設計し、挿入損失(Insertion Loss)を０．６５ｄＢ、ア
イソレーション(Isolation)を１８ｄＢを確保してい
る。この特性はBluetooth（携帯電話、ノートＰＣ、携
帯情報端末、デジタルカメラ、その他周辺機器をワイヤ
レスで相互接続し、モバイル環境、ビジネス環境を向上
させる通信仕様）を含む２．４ＧＨｚ帯ＩＳＭＢａｎｄ
(Industrial Scientific and Medical frequency band)
を使用したスペクトラム拡散通信の応用分野でのＲＦス
イッチとして活用されるものである。
【００２２】現在ではシリコン半導体チップの性能の向
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。従来ではシリコンチップは高周波帯での利用は
難しく、高価な化合物半導体チップが利用されていた
が、シリコン半導体の利用の可能性が高まれば、当然ウ
エファ価格の高い化合物半導体チップは価格競争で負け
てしまう。このためにチップサイズをシュリンクしてコ
ストを抑える必然性があり、チップサイズの低減は不可
避である。
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。従来ではシリコンチップは高周波帯での利用は
難しく、高価な化合物半導体チップが利用されていた
が、シリコン半導体の利用の可能性が高まれば、当然ウ
エファ価格の高い化合物半導体チップは価格競争で負け
てしまう。このためにチップサイズをシュリンクしてコ
ストを抑える必然性があり、チップサイズの低減は不可
避である。
【００２３】
【発明が解決しようとする課題】このようにシャントＦ
ＥＴを省き、且つゲート幅を６００μｍにすることで、
チップサイズを大幅に低減することが可能となった。図
８に示すスイッチ回路のロジックでは、出力端子ＯＵＴ
１に信号を通すときには出力端子ＯＵＴ１に近い制御端
子Ｃｔｌ−１に例えば３Ｖを、制御端子Ｃｔｌ−２に０
Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときに
は出力端子ＯＵＴ２に近い制御端子Ｃｔｌ−２に３Ｖ、
Ｃｔｌ−１に０Ｖのバイアス信号を印加している。
ＥＴを省き、且つゲート幅を６００μｍにすることで、
チップサイズを大幅に低減することが可能となった。図
８に示すスイッチ回路のロジックでは、出力端子ＯＵＴ
１に信号を通すときには出力端子ＯＵＴ１に近い制御端
子Ｃｔｌ−１に例えば３Ｖを、制御端子Ｃｔｌ−２に０
Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときに
は出力端子ＯＵＴ２に近い制御端子Ｃｔｌ−２に３Ｖ、
Ｃｔｌ−１に０Ｖのバイアス信号を印加している。
【００２４】しかし、ユーザの要望によっては、その逆
のロジックを組む必要もある。つまり出力端子ＯＵＴ１
に信号を通すときには出力端子ＯＵＴ１から遠い制御端
子Ｃｔｌ−２に例えば３Ｖ、制御端子Ｃｔｌ−１に０Ｖ
を印加し、逆に出力端子ＯＵＴ２に信号を通すときには
出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−１に３Ｖ、
Ｃｔｌ−２に０Ｖのバイアス信号を印加するようなロジ
ックであり、（これを以下ミラータイプスイッチ回路と
称する。）この場合には、チップ上で面積が増えてしま
うことになる。
のロジックを組む必要もある。つまり出力端子ＯＵＴ１
に信号を通すときには出力端子ＯＵＴ１から遠い制御端
子Ｃｔｌ−２に例えば３Ｖ、制御端子Ｃｔｌ−１に０Ｖ
を印加し、逆に出力端子ＯＵＴ２に信号を通すときには
出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−１に３Ｖ、
Ｃｔｌ−２に０Ｖのバイアス信号を印加するようなロジ
ックであり、（これを以下ミラータイプスイッチ回路と
称する。）この場合には、チップ上で面積が増えてしま
うことになる。
【００２５】図１０は、図８に示す化合物半導体スイッ
チ回路装置のミラータイプのスイッチ回路を集積化した
化合物半導体チップの１例を示している。
チ回路装置のミラータイプのスイッチ回路を集積化した
化合物半導体チップの１例を示している。
【００２６】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺で、ＦＥ
Ｔ１およびＦＥＴ２の周囲に設けられている。なお、点
線で示した第２層目の配線は各ＦＥＴのゲート電極形成
時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）２０であり、実線で示した第３層目の配線は各素子
の接続およびパッドの形成を行うパッド金属層（Ｔｉ／
Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミック
に接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）
１０は各ＦＥＴのソース電極、ドレイン電極および各抵
抗両端の取り出し電極を形成するものであり、図１０で
は、パッド金属層と重なるために図示されていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺で、ＦＥ
Ｔ１およびＦＥＴ２の周囲に設けられている。なお、点
線で示した第２層目の配線は各ＦＥＴのゲート電極形成
時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）２０であり、実線で示した第３層目の配線は各素子
の接続およびパッドの形成を行うパッド金属層（Ｔｉ／
Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミック
に接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）
１０は各ＦＥＴのソース電極、ドレイン電極および各抵
抗両端の取り出し電極を形成するものであり、図１０で
は、パッド金属層と重なるために図示されていない。
【００２７】ＦＥＴ１のゲート電極と制御端子Ｃｔｌ−
２は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御
端子Ｃｔｌ−１は抵抗Ｒ２で接続されるミラータイプと
なっており、この接続のために抵抗Ｒ１および抵抗Ｒ２
はチップの外周に沿って配置される。
２は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御
端子Ｃｔｌ−１は抵抗Ｒ２で接続されるミラータイプと
なっており、この接続のために抵抗Ｒ１および抵抗Ｒ２
はチップの外周に沿って配置される。
【００２８】チップの内部には共通入力端子ＩＮ、制御
端子Ｃｔｌ−１およびＣｔｒ−２、または出力端子ＯＵ
Ｔ１およびＯＵＴ２に対応するパッドが配置されてい
る。図８に示すスイッチ回路のパターンレイアウトから
ミラータイプのロジックの回路にレイアウト変更しよう
とすると、チップ内部には余裕がないため、チップ外周
に沿って抵抗を配置することになる。しかし、この配置
に依ると、チップのＸ方向（左右）にそれぞれ２５μ
ｍ、Ｙ方向に５０μｍ拡大することになり、その分チッ
プサイズが増大してしまうことになる。
端子Ｃｔｌ−１およびＣｔｒ−２、または出力端子ＯＵ
Ｔ１およびＯＵＴ２に対応するパッドが配置されてい
る。図８に示すスイッチ回路のパターンレイアウトから
ミラータイプのロジックの回路にレイアウト変更しよう
とすると、チップ内部には余裕がないため、チップ外周
に沿って抵抗を配置することになる。しかし、この配置
に依ると、チップのＸ方向（左右）にそれぞれ２５μ
ｍ、Ｙ方向に５０μｍ拡大することになり、その分チッ
プサイズが増大してしまうことになる。
【００２９】しかし、前述のとおり、シリコンチップと
の価格競争に勝つためには、化合物半導体チップのチッ
プサイズをシュリンクしてコストを抑える必然性があ
り、チップサイズの低減は不可避であった。
の価格競争に勝つためには、化合物半導体チップのチッ
プサイズをシュリンクしてコストを抑える必然性があ
り、チップサイズの低減は不可避であった。
【００３０】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたもので、チャネル層表面にソース電
極、ゲート電極およびドレイン電極を設けた第１および
第２のＦＥＴを形成し、両ＦＥＴのソース電極あるいは
ドレイン電極を共通入力端子とし、前記両ＦＥＴのドレ
イン電極あるいはソース電極に接続された第１および第
２の出力端子と、前記両ＦＥＴのゲート電極に接続され
た第１および第２の制御端子とを有し、前記第１の出力
端子、制御端子用パッドは前記第１のＦＥＴの周囲に配
置され、前記第２の出力端子、制御端子用パッドは前記
第２のＦＥＴの周囲に配置され、前記両ＦＥＴのゲート
電極に制御信号を印加していずれか一方のＦＥＴを導通
させて前記共通入力端子と前記第１および第２の出力端
子のいずれか一方と信号経路を形成する化合物半導体ス
イッチ回路装置において、前記第１のＦＥＴのゲート電
極と前記第２の制御端子とを接続する第１の抵抗と、前
記第２のＦＥＴのゲート電極と前記第１の制御端子とを
接続する第２の抵抗とを前記共通入力端子となるパッド
と、前記両ＦＥＴとの間に配置することを特徴とするも
ので、２つのＦＥＴに接続する２本の抵抗を共通入力端
子と両ＦＥＴの間に配置することにより、チップサイズ
が著しく増加することを抑えた逆のロジックのスイッチ
回路装置を実現することができる。
事情に鑑み成されたもので、チャネル層表面にソース電
極、ゲート電極およびドレイン電極を設けた第１および
第２のＦＥＴを形成し、両ＦＥＴのソース電極あるいは
ドレイン電極を共通入力端子とし、前記両ＦＥＴのドレ
イン電極あるいはソース電極に接続された第１および第
２の出力端子と、前記両ＦＥＴのゲート電極に接続され
た第１および第２の制御端子とを有し、前記第１の出力
端子、制御端子用パッドは前記第１のＦＥＴの周囲に配
置され、前記第２の出力端子、制御端子用パッドは前記
第２のＦＥＴの周囲に配置され、前記両ＦＥＴのゲート
電極に制御信号を印加していずれか一方のＦＥＴを導通
させて前記共通入力端子と前記第１および第２の出力端
子のいずれか一方と信号経路を形成する化合物半導体ス
イッチ回路装置において、前記第１のＦＥＴのゲート電
極と前記第２の制御端子とを接続する第１の抵抗と、前
記第２のＦＥＴのゲート電極と前記第１の制御端子とを
接続する第２の抵抗とを前記共通入力端子となるパッド
と、前記両ＦＥＴとの間に配置することを特徴とするも
ので、２つのＦＥＴに接続する２本の抵抗を共通入力端
子と両ＦＥＴの間に配置することにより、チップサイズ
が著しく増加することを抑えた逆のロジックのスイッチ
回路装置を実現することができる。
【００３１】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図４を参照して説明する。
て図１から図４を参照して説明する。
【００３２】図１は、本発明の化合物半導体スイッチ回
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第２と第１の
制御端子Ｃｔｌ-２、Ｃｔｌ-１に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第２と第１の
制御端子Ｃｔｌ-２、Ｃｔｌ-１に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【００３３】図１に示す回路は、図５（Ｂ）に示すＧａ
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置のミラー
タイプのロジックパターンの回路構成であり、制御端子
Ｃｔｌ−１は、ＦＥＴ２のゲート電極に接続し、制御端
子Ｃｔｌ−２はＦＥＴ１のゲート電極に接続する。
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置のミラー
タイプのロジックパターンの回路構成であり、制御端子
Ｃｔｌ−１は、ＦＥＴ２のゲート電極に接続し、制御端
子Ｃｔｌ−２はＦＥＴ１のゲート電極に接続する。
【００３４】このスイッチ回路のロジックでは、出力端
子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から
遠い制御端子Ｃｔｌ−２に例えば３Ｖ、制御端子Ｃｔｌ
−１に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通
すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−
１に３Ｖ、Ｃｔｌ−２に０Ｖのバイアス信号を印加して
いる。
子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から
遠い制御端子Ｃｔｌ−２に例えば３Ｖ、制御端子Ｃｔｌ
−１に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通
すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−
１に３Ｖ、Ｃｔｌ−２に０Ｖのバイアス信号を印加して
いる。
【００３５】図２は、本発明の第１の実施の形態であ
る、ミラータイプの化合物半導体スイッチ回路装置を集
積化した化合物半導体チップの１例を示している。
る、ミラータイプの化合物半導体スイッチ回路装置を集
積化した化合物半導体チップの１例を示している。
【００３６】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺でＦＥＴ
１およびＦＥＴ２の周囲にそれぞれ設けられている。な
お、点線で示した第２層目の配線は各ＦＥＴのゲート電
極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ
／Ａｕ）２０であり、実線で示した第３層目の配線は各
素子の接続およびパッドの形成を行うパッド金属層（Ｔ
ｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミ
ックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａ
ｕ）１０は各ＦＥＴのソース電極、ドレイン電極および
各抵抗両端の取り出し電極を形成するものであり、図２
では、パッド金属層と重なるために図示されていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺でＦＥＴ
１およびＦＥＴ２の周囲にそれぞれ設けられている。な
お、点線で示した第２層目の配線は各ＦＥＴのゲート電
極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ
／Ａｕ）２０であり、実線で示した第３層目の配線は各
素子の接続およびパッドの形成を行うパッド金属層（Ｔ
ｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミ
ックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａ
ｕ）１０は各ＦＥＴのソース電極、ドレイン電極および
各抵抗両端の取り出し電極を形成するものであり、図２
では、パッド金属層と重なるために図示されていない。
【００３７】ＦＥＴ１のゲート電極と制御端子Ｃｔｌ−
２は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御
端子Ｃｔｌ−１は抵抗Ｒ２で接続されたミラータイプと
なっている。抵抗Ｒ１および抵抗Ｒ２は、両ＦＥＴから
延在し共通入力端子に接続する電極と窒化膜を介して交
差して設けられたｎ＋型不純物拡散領域である。
２は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御
端子Ｃｔｌ−１は抵抗Ｒ２で接続されたミラータイプと
なっている。抵抗Ｒ１および抵抗Ｒ２は、両ＦＥＴから
延在し共通入力端子に接続する電極と窒化膜を介して交
差して設けられたｎ＋型不純物拡散領域である。
【００３８】図２から明白なように、構成部品はＦＥＴ
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、最小構成部品で構
成されている。ここに示したＦＥＴ１（ＦＥＴ２も同
様）は一点鎖線で囲まれる長方形状のチャネル領域１２
に形成される。下側から伸びる櫛歯状の３本の第３層目
のパッド金属層３０が出力端子ＯＵＴ１に接続されるソ
ース電極１３（あるいはドレイン電極）であり、この下
に第１層目オーミック金属層１０で形成されるソース電
極１４（あるいはドレイン電極）がある。また上側から
伸びる櫛歯状の３本の第３層目のパッド金属層３０が共
通入力端子ＩＮに接続されるドレイン電極１５（あるい
はソース電極）であり、この下に第１層目のオーミック
金属層１０で形成されるドレイン電極１４（あるいはソ
ース電極）がある。この両電極は櫛歯をかみ合わせた形
状に配置され、その間に第２層目のゲート金属層２０で
形成されるゲート電極１７がチャネル領域１２上に４本
の櫛歯形状に配置されている。なお、上側から伸びる真
中の櫛歯のドレイン電極１３（あるいはソース電極）は
ＦＥＴ１とＦＥＴ２とで共用している。
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、最小構成部品で構
成されている。ここに示したＦＥＴ１（ＦＥＴ２も同
様）は一点鎖線で囲まれる長方形状のチャネル領域１２
に形成される。下側から伸びる櫛歯状の３本の第３層目
のパッド金属層３０が出力端子ＯＵＴ１に接続されるソ
ース電極１３（あるいはドレイン電極）であり、この下
に第１層目オーミック金属層１０で形成されるソース電
極１４（あるいはドレイン電極）がある。また上側から
伸びる櫛歯状の３本の第３層目のパッド金属層３０が共
通入力端子ＩＮに接続されるドレイン電極１５（あるい
はソース電極）であり、この下に第１層目のオーミック
金属層１０で形成されるドレイン電極１４（あるいはソ
ース電極）がある。この両電極は櫛歯をかみ合わせた形
状に配置され、その間に第２層目のゲート金属層２０で
形成されるゲート電極１７がチャネル領域１２上に４本
の櫛歯形状に配置されている。なお、上側から伸びる真
中の櫛歯のドレイン電極１３（あるいはソース電極）は
ＦＥＴ１とＦＥＴ２とで共用している。
【００３９】また、ミラータイプのスイッチ回路とする
ために延在される抵抗Ｒ１およびＲ２をチップの内部に
配置することにより、外周に沿って配置した場合と比較
して、Ｘ方向のチップの拡大を抑えることができ、チッ
プサイズの増加をＹ方向のみに抑えることができる。
ために延在される抵抗Ｒ１およびＲ２をチップの内部に
配置することにより、外周に沿って配置した場合と比較
して、Ｘ方向のチップの拡大を抑えることができ、チッ
プサイズの増加をＹ方向のみに抑えることができる。
【００４０】図３には、本発明の第２の実施の形態であ
る、ミラータイプのスイッチ回路装置を集積化した化合
物半導体スイッチ回路装置の一例を示す。
る、ミラータイプのスイッチ回路装置を集積化した化合
物半導体スイッチ回路装置の一例を示す。
【００４１】この第２の実施の形態は、抵抗Ｒ１および
Ｒ２を、共通入力端子ＩＮと両ＦＥＴとの間に平行に配
置するが、両ＦＥＴ１、２をＹ方向に縮め、ゲート幅を
確保するために一部を制御端子Ｃｔｌ−１、Ｃｔｌ−２
および出力端子ＯＵＴ１、ＯＵＴ２に対応するパッドの
間に設けることにより、両抵抗が配置される領域を確保
するものである。
Ｒ２を、共通入力端子ＩＮと両ＦＥＴとの間に平行に配
置するが、両ＦＥＴ１、２をＹ方向に縮め、ゲート幅を
確保するために一部を制御端子Ｃｔｌ−１、Ｃｔｌ−２
および出力端子ＯＵＴ１、ＯＵＴ２に対応するパッドの
間に設けることにより、両抵抗が配置される領域を確保
するものである。
【００４２】各構成要素の説明については、図２と同様
であるので省略するが、大きく異なる点は、各ＦＥＴの
パターンを変更して、制御端子および出力端子パッドの
間にＦＥＴのソース、ドレインおよびゲート電極の一部
を配置したことにある。これにより、図２に示すＦＥＴ
と同一ゲート幅で、Ｙ方向に縮小し、Ｘ方向に拡がった
ＦＥＴとなるため、共通入力端子ＩＮおよび両ＦＥＴの
間にスペースが確保できる。
であるので省略するが、大きく異なる点は、各ＦＥＴの
パターンを変更して、制御端子および出力端子パッドの
間にＦＥＴのソース、ドレインおよびゲート電極の一部
を配置したことにある。これにより、図２に示すＦＥＴ
と同一ゲート幅で、Ｙ方向に縮小し、Ｘ方向に拡がった
ＦＥＴとなるため、共通入力端子ＩＮおよび両ＦＥＴの
間にスペースが確保できる。
【００４３】ＦＥＴ１のゲート電極と制御端子Ｃｔｌ−
２は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御
端子Ｃｔｌ−１は抵抗Ｒ２で接続される。抵抗Ｒ１およ
び抵抗Ｒ２は、両ＦＥＴから延在し共通入力端子に接続
する電極と交差して設けられ、共通入力端子に対応する
パッドと両ＦＥＴの間のスペースに平行に配置される。
２は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御
端子Ｃｔｌ−１は抵抗Ｒ２で接続される。抵抗Ｒ１およ
び抵抗Ｒ２は、両ＦＥＴから延在し共通入力端子に接続
する電極と交差して設けられ、共通入力端子に対応する
パッドと両ＦＥＴの間のスペースに平行に配置される。
【００４４】図４に、図３のＡ−Ａ線の断面図を示す。
これは、抵抗Ｒ１およびＲ２と共通入力端子に接続する
電極との交差部である。基板１１に抵抗Ｒ１、Ｒ２とな
るｎ＋型不純物拡散領域４０（図３では一点鎖線で示
す）が設けられ、窒化膜を介して、両ＦＥＴのソースま
たはドレイン電極から共通入力端子ＩＮへ延在されるド
レイン電極１５（あるいはソース電極）と交差してい
る。抵抗Ｒ１、Ｒ２は基板に設けられたｎ＋型不純物拡
散領域であり、ＦＥＴのソースおよびドレイン領域形成
と同時に形成される。
これは、抵抗Ｒ１およびＲ２と共通入力端子に接続する
電極との交差部である。基板１１に抵抗Ｒ１、Ｒ２とな
るｎ＋型不純物拡散領域４０（図３では一点鎖線で示
す）が設けられ、窒化膜を介して、両ＦＥＴのソースま
たはドレイン電極から共通入力端子ＩＮへ延在されるド
レイン電極１５（あるいはソース電極）と交差してい
る。抵抗Ｒ１、Ｒ２は基板に設けられたｎ＋型不純物拡
散領域であり、ＦＥＴのソースおよびドレイン領域形成
と同時に形成される。
【００４５】また、共通入力端子パッド、制御端子Ｃｔ
ｌ−１パッド、Ｃｔｌ−２パッド、出力端子ＯＵＴ１パ
ッド、ＯＵＴ２パッドおよび両ＦＥＴのゲート電極の周
端部の下にも、一点破線で示す如くｎ＋型不純物拡散領
域が設けられている（ゲート電極周端部においてはゲー
ト電極と重なっており図示されない）。ここでｎ＋型不
純物拡散領域は周端部だけでなく、各パッドおよび両Ｆ
ＥＴのゲート電極直下全面に設けられてもよい。これら
ｎ＋型不純物拡散領域は、ソースおよびドレイン領域形
成と同時に形成されたものであり、これらｎ＋型不純物
拡散領域および抵抗Ｒ１、Ｒ２が互いに隣接する部分の
離間距離は４μｍとなっている。
ｌ−１パッド、Ｃｔｌ−２パッド、出力端子ＯＵＴ１パ
ッド、ＯＵＴ２パッドおよび両ＦＥＴのゲート電極の周
端部の下にも、一点破線で示す如くｎ＋型不純物拡散領
域が設けられている（ゲート電極周端部においてはゲー
ト電極と重なっており図示されない）。ここでｎ＋型不
純物拡散領域は周端部だけでなく、各パッドおよび両Ｆ
ＥＴのゲート電極直下全面に設けられてもよい。これら
ｎ＋型不純物拡散領域は、ソースおよびドレイン領域形
成と同時に形成されたものであり、これらｎ＋型不純物
拡散領域および抵抗Ｒ１、Ｒ２が互いに隣接する部分の
離間距離は４μｍとなっている。
【００４６】これは、化合物半導体スイッチ回路装置に
要求されるアイソレーションが２０ｄＢ以上であり、実
験的に４μｍの離間距離があれば２０ｄＢ以上のアイソ
レーションを確保するには十分であることによるもので
ある。
要求されるアイソレーションが２０ｄＢ以上であり、実
験的に４μｍの離間距離があれば２０ｄＢ以上のアイソ
レーションを確保するには十分であることによるもので
ある。
【００４７】この理論的な裏付けは乏しいが、今まで半
絶縁性ＧａＡｓ基板は絶縁基板という考え方から、耐圧
は無限大であると考えられていた。しかし実測をする
と、耐圧が有限であることが分かった。このために半絶
縁性ＧａＡｓ基板の中で空乏層が伸びて、高周波信号に
応じた空乏層距離の変化により、空乏層が隣接する他の
パターンまで到達するとそこで高周波信号の漏れを発生
することが考えられる。しかし、隣接するパターンの隣
接する側の周端部にｎ＋型の不純物拡散領域を設け、そ
の離間距離を４μｍにすれば、２０ｄＢ以上のアイソレ
ーションを確保するには十分であると割り出された。ま
た、電磁界シミュレーションにおいても４μｍ程度の離
間距離を設ければ２．４ＧＨｚにおいて４０ｄＢ程度も
アイソレーションを得られることがわかっている。
絶縁性ＧａＡｓ基板は絶縁基板という考え方から、耐圧
は無限大であると考えられていた。しかし実測をする
と、耐圧が有限であることが分かった。このために半絶
縁性ＧａＡｓ基板の中で空乏層が伸びて、高周波信号に
応じた空乏層距離の変化により、空乏層が隣接する他の
パターンまで到達するとそこで高周波信号の漏れを発生
することが考えられる。しかし、隣接するパターンの隣
接する側の周端部にｎ＋型の不純物拡散領域を設け、そ
の離間距離を４μｍにすれば、２０ｄＢ以上のアイソレ
ーションを確保するには十分であると割り出された。ま
た、電磁界シミュレーションにおいても４μｍ程度の離
間距離を設ければ２．４ＧＨｚにおいて４０ｄＢ程度も
アイソレーションを得られることがわかっている。
【００４８】抵抗Ｒ１およびＲ２または各パッドおよび
ＦＥＴのゲート電極周端部はｎ＋型不純物拡散領域であ
るため、不純物をドープされていない基板１１（半絶縁
性であるが、基板抵抗値は１×１０7Ω・ｃｍ）表面と
異なり、不純物濃度が高くなる(イオン種 ２９Ｓｉ+で
濃度は１〜５×１０8ｃｍ-3)。これにより各パッド、Ｆ
ＥＴの配線層であるゲート電極、抵抗への空乏層が伸び
ないので、お互いに隣接する離間距離を４μｍとするこ
とによりアイソレーション２０ｄＢは十分確保できる。
ＦＥＴのゲート電極周端部はｎ＋型不純物拡散領域であ
るため、不純物をドープされていない基板１１（半絶縁
性であるが、基板抵抗値は１×１０7Ω・ｃｍ）表面と
異なり、不純物濃度が高くなる(イオン種 ２９Ｓｉ+で
濃度は１〜５×１０8ｃｍ-3)。これにより各パッド、Ｆ
ＥＴの配線層であるゲート電極、抵抗への空乏層が伸び
ないので、お互いに隣接する離間距離を４μｍとするこ
とによりアイソレーション２０ｄＢは十分確保できる。
【００４９】この結果、本発明の化合物半導体チップの
サイズは０．３７×０．３０ｍｍ2に納めることができ
た。これは図８に示す従来の通常パターンの化合物半導
体チップサイズと同一サイズである。
サイズは０．３７×０．３０ｍｍ2に納めることができ
た。これは図８に示す従来の通常パターンの化合物半導
体チップサイズと同一サイズである。
【００５０】ＦＥＴ１およびＦＥＴ２の拡大図および断
面構造は、図９に示す従来のものと同じであるので、説
明を省略する。尚、本発明のＦＥＴにおいては、ＦＥＴ
特性が同じＦＥＴでもよいし、チャネル領域の濃度およ
び加速電圧などのチャネル形成条件や、ゲート幅が異な
るＦＥＴでもよい。
面構造は、図９に示す従来のものと同じであるので、説
明を省略する。尚、本発明のＦＥＴにおいては、ＦＥＴ
特性が同じＦＥＴでもよいし、チャネル領域の濃度およ
び加速電圧などのチャネル形成条件や、ゲート幅が異な
るＦＥＴでもよい。
【００５１】また、各ｎ＋型不純物拡散領域は、ソース
およびドレイン領域と同時に形成されるものでなくても
よく、それぞれが別々の工程により形成されるものでも
良い。
およびドレイン領域と同時に形成されるものでなくても
よく、それぞれが別々の工程により形成されるものでも
良い。
【００５２】このように、本発明の第１の実施の形態に
よる特徴は、通常パターンのロジックからミラータイプ
のロジックのスイッチ回路装置にパターン変更する場
合、共通入力端子と両ＦＥＴ間に２本の抵抗Ｒ１および
Ｒ２を配置することである。これにより、チップ外周に
沿って抵抗を配置した場合と比較して、Ｘ方向のチップ
サイズの拡大がなくなり、Ｙ方向のチップサイズの拡大
のみに抑えることができる。
よる特徴は、通常パターンのロジックからミラータイプ
のロジックのスイッチ回路装置にパターン変更する場
合、共通入力端子と両ＦＥＴ間に２本の抵抗Ｒ１および
Ｒ２を配置することである。これにより、チップ外周に
沿って抵抗を配置した場合と比較して、Ｘ方向のチップ
サイズの拡大がなくなり、Ｙ方向のチップサイズの拡大
のみに抑えることができる。
【００５３】また、本発明の第２の実施の形態による特
徴は、ＦＥＴのパターンを変更して、制御端子および出
力端子パッドの間にＦＥＴの一部を配置し、共通入力端
子と両ＦＥＴ間に平行に２本の抵抗Ｒ１およびＲ２を配
置することである。ＦＥＴのパターンを変えることによ
りゲート幅ＷｇはそのままでＹ方向のＦＥＴサイズが縮
小でき、共通入力端子と各ＦＥＴの間にはスペースが確
保できる。このスペースに平行した２本の抵抗Ｒ１、Ｒ
２を配置し、更には隣接する各構成部品の周端部にはｎ
＋型不純物拡散領域を設け、離間距離を４μｍにするこ
とにより、図８に示す、通常ロジックパターンのチップ
サイズで、ミラータイプのスイッチ回路装置が収められ
ることになる。図２では、共通入力端子と両ＦＥＴの間
に２本の抵抗を配置したためにＹ方向への拡大は避けら
れないが、図３の如くＦＥＴのパターンを変更すること
により、共通入力端子とＦＥＴの間にスペースを確保
し、図８に示す通常パターンのスイッチ回路装置と同一
チップサイズに収めることが可能となった。
徴は、ＦＥＴのパターンを変更して、制御端子および出
力端子パッドの間にＦＥＴの一部を配置し、共通入力端
子と両ＦＥＴ間に平行に２本の抵抗Ｒ１およびＲ２を配
置することである。ＦＥＴのパターンを変えることによ
りゲート幅ＷｇはそのままでＹ方向のＦＥＴサイズが縮
小でき、共通入力端子と各ＦＥＴの間にはスペースが確
保できる。このスペースに平行した２本の抵抗Ｒ１、Ｒ
２を配置し、更には隣接する各構成部品の周端部にはｎ
＋型不純物拡散領域を設け、離間距離を４μｍにするこ
とにより、図８に示す、通常ロジックパターンのチップ
サイズで、ミラータイプのスイッチ回路装置が収められ
ることになる。図２では、共通入力端子と両ＦＥＴの間
に２本の抵抗を配置したためにＹ方向への拡大は避けら
れないが、図３の如くＦＥＴのパターンを変更すること
により、共通入力端子とＦＥＴの間にスペースを確保
し、図８に示す通常パターンのスイッチ回路装置と同一
チップサイズに収めることが可能となった。
【００５４】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
下の数々の効果が得られる。
【００５５】第１に、抵抗を共通入力端子とＦＥＴの間
に平行に配置することにより、チップ外周に沿って配置
した場合と比較して、チップサイズの増加が著しく大き
くならない。チップ外周に沿って配置すると、Ｘ方向に
もチップサイズが拡大してしまうが、チップ内部に配置
することにより、Ｙ方向の拡大だけに抑えられる。
に平行に配置することにより、チップ外周に沿って配置
した場合と比較して、チップサイズの増加が著しく大き
くならない。チップ外周に沿って配置すると、Ｘ方向に
もチップサイズが拡大してしまうが、チップ内部に配置
することにより、Ｙ方向の拡大だけに抑えられる。
【００５６】第２に、ＦＥＴのパターンを変更して、制
御端子と出力端子パッドの間にそのＦＥＴの一部を配置
する。つまり、Ｙ方向に縮小し、Ｘ方向に広がったＦＥ
Ｔのパターンとすることにより、ＦＥＴのゲート幅はそ
のままで、共通入力端子とＦＥＴの間にスペースを確保
できる。このスペースに互いに隣接する構成部品（抵抗
同士も含む）と４μｍの離間距離を確保して平行な２本
の抵抗を配置することにより、通常パターンと同一チッ
プサイズでミラースイッチパターンのスイッチ回路装置
が実現できる。
御端子と出力端子パッドの間にそのＦＥＴの一部を配置
する。つまり、Ｙ方向に縮小し、Ｘ方向に広がったＦＥ
Ｔのパターンとすることにより、ＦＥＴのゲート幅はそ
のままで、共通入力端子とＦＥＴの間にスペースを確保
できる。このスペースに互いに隣接する構成部品（抵抗
同士も含む）と４μｍの離間距離を確保して平行な２本
の抵抗を配置することにより、通常パターンと同一チッ
プサイズでミラースイッチパターンのスイッチ回路装置
が実現できる。
【００５７】第３に、上述したように最小構成部品とチ
ップ内の配置の工夫により、半導体チップサイズを広げ
ることなく、実現できるので、シリコン半導体チップと
の価格競争力も大幅に向上できる。またチップサイズが
小さくできるので、従来の小型パッケージ（ＭＣＰ６
大きさ２．１ｍｍ×２．０ｍｍ×０．９ｍｍ）よりさら
に小型パッケージ（ＳＭＣＰ６ 大きさ１．６ｍｍ×
１．６ｍｍ×０．７５ｍｍ）に実装ができるようになっ
た。
ップ内の配置の工夫により、半導体チップサイズを広げ
ることなく、実現できるので、シリコン半導体チップと
の価格競争力も大幅に向上できる。またチップサイズが
小さくできるので、従来の小型パッケージ（ＭＣＰ６
大きさ２．１ｍｍ×２．０ｍｍ×０．９ｍｍ）よりさら
に小型パッケージ（ＳＭＣＰ６ 大きさ１．６ｍｍ×
１．６ｍｍ×０．７５ｍｍ）に実装ができるようになっ
た。
【００５８】第４に、本発明の化合物半導体スイッチ回
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみで
あり、従来の化合物半導体スイッチ回路装置に比べる
と、最小構成部品で構成できる利点を有する。
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみで
あり、従来の化合物半導体スイッチ回路装置に比べる
と、最小構成部品で構成できる利点を有する。
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための断面図である。
【図５】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図６】従来例を説明するための等価回路図である。
【図７】従来例を説明するための回路図である。
【図８】従来例を説明するための平面図である。
【図９】従来例を説明するための（Ａ）平面図、（Ｂ）
断面図である。
断面図である。
【図１０】従来例を説明するための平面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/00 (72)発明者 榊原 幹人 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F038 CA05 CA06 CA10 DF02 EZ02 EZ20 5F102 GA01 GA17 GB01 GC01 GD01 GJ05 GS09 GV03 5J055 AX06 AX41 AX47 BX04 CX03 CX24 DX25 EY01 EY21 FX05 FX12 FX32 GX01 GX07
Claims (10)
- 【請求項１】 チャネル層表面にソース電極、ゲート電
極およびドレイン電極を設けた第１および第２のＦＥＴ
を形成し、両ＦＥＴのソース電極あるいはドレイン電極
を共通入力端子とし、前記両ＦＥＴのドレイン電極ある
いはソース電極に接続された第１および第２の出力端子
と、前記両ＦＥＴのゲート電極に接続された第１および
第２の制御端子とを有し、前記第１の出力端子、制御端
子用パッドは前記第１のＦＥＴの周囲に配置され、前記
第２の出力端子、制御端子用パッドは前記第２のＦＥＴ
の周囲に配置され、前記両ＦＥＴのゲート電極に制御信
号を印加していずれか一方のＦＥＴを導通させて前記共
通入力端子と前記第１および第２の出力端子のいずれか
一方と信号経路を形成する化合物半導体スイッチ回路装
置において、 前記第１のＦＥＴのゲート電極と前記第２の制御端子と
を接続する第１の抵抗と、前記第２のＦＥＴのゲート電
極と前記第１の制御端子とを接続する第２の抵抗とを前
記共通入力端子となるパッドと、前記両ＦＥＴとの間に
配置することを特徴とする化合物半導体スイッチ回路装
置。 - 【請求項２】 前記第１および第２の抵抗は、基板に不
純物を拡散して設けた高濃度領域であることを特徴とす
る請求項１に記載の化合物半導体スイッチ回路装置。 - 【請求項３】 前記高濃度領域は、ソース領域およびド
レイン領域の拡散領域を用いることを特徴とする請求項
１に記載の化合物半導体スイッチ回路装置。 - 【請求項４】 チャネル層表面にソース電極、ゲート電
極およびドレイン電極を設けた第１および第２のＦＥＴ
を形成し、両ＦＥＴのソース電極あるいはドレイン電極
を共通入力端子とし、前記両ＦＥＴのドレイン電極ある
いはソース電極に接続された第１および第２の出力端子
と、前記両ＦＥＴのゲート電極に接続された第１および
第２の制御端子とを有し、前記第１の出力端子、制御端
子用パッドは前記第１のＦＥＴの周囲に配置され、前記
第２の出力端子、制御端子用パッドは前記第２のＦＥＴ
の周囲に配置され、前記両ＦＥＴのゲート電極に制御信
号を印加していずれか一方のＦＥＴを導通させて前記共
通入力端子と前記第１および第２の出力端子のいずれか
一方と信号経路を形成する化合物半導体スイッチ回路装
置において、 前記第１のＦＥＴのゲート電極と前記第２の制御端子と
を接続する第１の抵抗と、前記第２のＦＥＴのゲート電
極と前記第１の制御端子とを接続する第２の抵抗とを前
記共通入力端子となるパッドと、前記両ＦＥＴとの間に
平行に配置することを特徴とする化合物半導体スイッチ
回路装置。 - 【請求項５】 前記第１の制御端子および第１の出力端
子に対応するパッドの間に前記第１のＦＥＴの一部を配
置し、前記第２の制御端子および第２の出力端子に対応
するパッドの間に前記第２のＦＥＴの一部を配置するこ
とを特徴とする請求項４に記載の化合物半導体スイッチ
回路装置。 - 【請求項６】 前記第１および第２の抵抗は、基板に不
純物を拡散して設けた高濃度領域であることを特徴とす
る請求項４に記載の化合物半導体スイッチ回路装置。 - 【請求項７】 前記各パッド周端部の下又はパッド全面
の下と前記両ＦＥＴの配線層周端部の下又は配線層全面
の下には他の一導電型不純物を拡散した高濃度領域を設
けることを特徴とする請求項４に記載の化合物半導体ス
イッチ回路装置。 - 【請求項８】 前記全ての高濃度領域が互いに隣接する
離間距離は、所定のアイソレーションが確保できる限界
値付近まで近接することを特徴とする請求項４に記載の
化合物半導体スイッチ回路装置。 - 【請求項９】 前記全ての高濃度領域は、ソース領域お
よびドレイン領域の拡散領域を用いることを特徴とする
請求項４に記載の化合物半導体スイッチ回路装置。 - 【請求項１０】 前記第１および第２の抵抗は、前記両
ＦＥＴのソース電極およびドレイン電極から延在され前
記共通入力端子に接続する電極と交差することを特徴と
する請求項１または請求項４に記載の化合物半導体スイ
ッチ回路装置。
Priority Applications (7)
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|---|---|---|---|
| JP2001173498A JP2002368194A (ja) | 2001-06-08 | 2001-06-08 | 化合物半導体スイッチ回路装置 |
| TW091110762A TW560013B (en) | 2001-06-08 | 2002-05-22 | Chemical semiconductor switch circuit device |
| US10/163,873 US6627956B2 (en) | 2001-06-08 | 2002-06-07 | Semiconductor switching device |
| KR1020020031857A KR100612185B1 (ko) | 2001-06-08 | 2002-06-07 | 화합물 반도체 스위치 회로 장치 |
| EP02012829A EP1265284B1 (en) | 2001-06-08 | 2002-06-10 | Semiconductor switching device |
| DE60231358T DE60231358D1 (de) | 2001-06-08 | 2002-06-10 | Halbleiter-Schaltvorrichtung |
| CNB02122742XA CN1193427C (zh) | 2001-06-08 | 2002-06-10 | 化合物半导体开关电路装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173498A JP2002368194A (ja) | 2001-06-08 | 2001-06-08 | 化合物半導体スイッチ回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002368194A true JP2002368194A (ja) | 2002-12-20 |
Family
ID=19014942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173498A Withdrawn JP2002368194A (ja) | 2001-06-08 | 2001-06-08 | 化合物半導体スイッチ回路装置 |
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|---|---|
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| EP (1) | EP1265284B1 (ja) |
| JP (1) | JP2002368194A (ja) |
| KR (1) | KR100612185B1 (ja) |
| CN (1) | CN1193427C (ja) |
| DE (1) | DE60231358D1 (ja) |
| TW (1) | TW560013B (ja) |
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| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| KR100694379B1 (ko) | 2003-09-30 | 2007-03-12 | 로무 가부시키가이샤 | Ｄ/ａ 변환 회로, 유기 ｅｌ 구동 회로 및 유기 ｅｌ디스플레이 장치 |
| US7193255B2 (en) | 2004-05-28 | 2007-03-20 | Sanyo Electric Co., Ltd. | Semiconductor device with floating conducting region placed between device elements |
| US7199407B2 (en) | 2004-06-14 | 2007-04-03 | Sanyo Electric Co., Ltd. | Semiconductor device |
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| US7732868B2 (en) | 2002-09-09 | 2010-06-08 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US8450805B2 (en) | 2004-12-22 | 2013-05-28 | Semiconductor Components Industries, Llc | Compound semiconductor switch circuit device |
| US8742506B2 (en) | 2002-09-09 | 2014-06-03 | Semiconductor Components Industries, Llc | Protecting element having first and second high concentration impurity regions separated by insulating region |
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| US7105431B2 (en) | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
| US7212018B2 (en) * | 2004-10-21 | 2007-05-01 | Lecroy Corporation | Dual tip probe |
| JP4480735B2 (ja) * | 2007-03-22 | 2010-06-16 | 日本電信電話株式会社 | 電界通信装置 |
| JP2017130577A (ja) * | 2016-01-21 | 2017-07-27 | ソニー株式会社 | 半導体装置およびその製造方法、固体撮像素子、並びに電子機器 |
| JP7633110B2 (ja) * | 2021-07-19 | 2025-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| JPS63238716A (ja) * | 1986-11-14 | 1988-10-04 | Nec Corp | スイッチ回路 |
| US5317290A (en) | 1987-10-19 | 1994-05-31 | General Electric Company | MMIC (monolithic microwave integrated circuit) switchable bidirectional phase shift network |
| JPH01291506A (ja) * | 1988-05-18 | 1989-11-24 | Matsushita Electron Corp | 半導体装置 |
| JPH06112795A (ja) * | 1992-07-31 | 1994-04-22 | Hewlett Packard Co <Hp> | 信号切換回路および信号生成回路 |
| JP3169775B2 (ja) * | 1994-08-29 | 2001-05-28 | 株式会社日立製作所 | 半導体回路、スイッチ及びそれを用いた通信機 |
| JP3249393B2 (ja) | 1995-09-28 | 2002-01-21 | 株式会社東芝 | スイッチ回路 |
| US5973557A (en) * | 1996-10-18 | 1999-10-26 | Matsushita Electric Industrial Co., Ltd. | High efficiency linear power amplifier of plural frequency bands and high efficiency power amplifier |
| JP3310203B2 (ja) * | 1997-07-25 | 2002-08-05 | 株式会社東芝 | 高周波スイッチ装置 |
| JP3831575B2 (ja) | 2000-05-15 | 2006-10-11 | 三洋電機株式会社 | 化合物半導体スイッチ回路装置 |
| US6580107B2 (en) * | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
| JP2002353411A (ja) * | 2001-05-25 | 2002-12-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
-
2001
- 2001-06-08 JP JP2001173498A patent/JP2002368194A/ja not_active Withdrawn
-
2002
- 2002-05-22 TW TW091110762A patent/TW560013B/zh not_active IP Right Cessation
- 2002-06-07 US US10/163,873 patent/US6627956B2/en not_active Expired - Lifetime
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