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KR102406971B1 - 커패시터를 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

커패시터를 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

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KR102406971B1
KR102406971B1 KR1020150185614A KR20150185614A KR102406971B1 KR 102406971 B1 KR102406971 B1 KR 102406971B1 KR 1020150185614 A KR1020150185614 A KR 1020150185614A KR 20150185614 A KR20150185614 A KR 20150185614A KR 102406971 B1 KR102406971 B1 KR 102406971B1
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layer
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conductive
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정혁진
임정근
탁영모
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Abstract

반도체 장치는 기판, 기판 상에 형성된 도전 패턴, 도전 패턴과 전기적으로 연결되는 하부 전극, 하부 전극 표면을 커버하는 유전막, 유전막 상에 배치되는 제1 상부 전극, 제1 상부 전극의 상면 상에 형성된 확산 배리어, 및 확산 배리어를 커버하며 제1 상부 전극과 다른 물질을 포함하는 제2 상부 전극을 포함한다.

Description

커패시터를 포함하는 반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICES INCLUDING CAPACITORS AND METHODS OF MANUFACTURING THE SAME}
본 발명은 커패시터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 유전막 및 도전막이 적층된 커패시터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
휘발성 메모리 장치로서, 커패시터를 포함하는 디램(Dynamic Random Access Memory: DRAM) 장치가 활용되고 있다. 상기 디램 장치가 고용량, 고집적화될수록 단위 면적당 배치되는 상기 커패시터의 개수도 증가될 수 있다.
이에 따라, 상기 커패시터에 포함되는 막/또는 패턴들의 두께가 감소하고 종횡비가 증가될 수 있으며, 상기 커패시터의 전기적, 기계적 불량 이슈가 발생할 수 있다.
본 발명의 일 과제는 전기적, 기계적 신뢰성이 향상된 커패시터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 과제는 전기적, 기계적 신뢰성이 향상된 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 형성된 도전 패턴, 상기 도전 패턴과 전기적으로 연결되는 하부 전극, 상기 하부 전극 표면을 커버하는 유전막, 상기 유전막 상에 배치되는 제1 상부 전극, 상기 제1 상부 전극의 상면 상에 형성된 확산 배리어, 및 상기 확산 배리어를 커버하며 상기 제1 상부 전극과 다른 물질을 포함하는 제2 상부 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어는 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어는 도전성 산화물 특성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극은 금속 또는 금속 질화물을 포함하며, 상기 제2 상부 전극은 실리콘 계열 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부 전극은 도핑된 폴리실리콘, 도핑된 비정질 실리콘, 실리콘-게르마늄(SiGe) 및/또는 도핑된 SiGe을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극은 티타늄 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막은 복층 구조를 가지며, 상기 복층 구조 중 적어도 하나의 막이 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막은 지르코늄 산화물, 하프늄 산화물 및/또는 알루미늄 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막은 3층 구조를 가지며, 상기 3층 구조에 포함된 각각의 막이 지르코늄 산화물, 하프늄 산화물 및/또는 알루미늄 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어는 상기 제1 상부 전극의 상면을 전체적으로 연속적으로 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극은 복수의 필라들을 포함하는 주상 구조를 가지며, 상기 확산 배리어는 상기 필라들 사이의 심들(seam)을 씰링할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어는 상기 심들을 채우며 불연속 프로파일을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 형성된 하부 콘택, 및 상기 하부 콘택과 전기적으로 연결되는 커패시터를 포함할 수 있다. 상기 커패시터는 상기 하부 콘택 상에 배치되는 하부 전극, 상기 하부 전극 표면 상에 형성된 유전막, 상기 유전막 상에 배치되며 금속 또는 금속 질화물을 포함하는 제1 상부 전극, 상기 제1 상부 전극의 상면으로부터 형성된 확산 배리어, 및 상기 확산 배리어 상에 배치되며 비금속 도전 물질을 포함하는 제2 상부 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극은 복수의 하부 전극들을 포함하며, 상기 제2 상부 전극은 상기 복수의 하부 전극들에 대해 공통 플레이트 전극으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극 및 상기 확산 배리어는 상기 복수의 하부 전극들 및 상기 유전막을 커버하며 연속적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부 전극과 전기적으로 연결되는 상부 콘택을 더 포함할 수 있다. 상기 상부 콘택은 복수의 상기 커패시터들에 대해 공통으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부 전극의 두께는 상기 제1 상부 전극의 두께의 약 5배 내지 약 100배이며, 실리콘 계열 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어는 도전성 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어의 두께는 상기 제1 상부 전극의 두께의 약 1/5 내지 약 1/100 범위일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극은 티타늄 질화물 또는 탄탈륨 질화물을 포함하며, 상기 확산 배리어는 상기 제1 상부 전극에 포함된 심들(seams)을 씰링할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 복수의 액티브 패턴들, 상기 액티브 패턴들 상에 형성된 게이트 구조물들, 상기 게이트 구조물들과 인접한 상기 액티브 패턴들의 상부들과 전기적으로 연결되는 도전 콘택들, 및 상기 도전 콘택들 각각과 전기적으로 연결되는 복수의 커패시터들을 포함할 수 있다. 상기 커패시터는 상기 도전 콘택 상에 배치되는 하부 전극, 상기 하부 전극 표면 상에 형성되며 적어도 하나의 유전성 금속 산화막을 포함하는 유전막, 및 복층 구조의 상부 전극을 포함하며 상기 복층 구조 내에 도전성 금속 산화물을 포함하는 배리어막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극은 제1 상부 전극 및 제2 상부 전극을 포함하며, 상기 배리어막은 상기 제1 상부 전극 및 상기 제2 상부 전극의 계면에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막은 상기 제1 상부 전극 및 상기 제2 상부 전극 각각의 두께보다 작은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극은 금속성 물질을 포함하며, 상기 제2 상부 전극은 실리콘 계열 도전성 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막은 복수의 유전성 금속 산화막들로 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 액티브 패턴들의 상기 상부들 상에 형성된 제1 불순물 영역들 및 제2 불순물 영역들, 및 상기 제1 불순물 영역들과 전기적으로 연결되며 상기 게이트 구조물들과 교차하는 방향으로 연장되는 도전 라인들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 콘택들은 상기 제2 불순물 영역들과 전기적으로 연결될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 하부 전극을 형성할 수 있다. 상기 하부 전극 상에 유전막을 형성할 수 있다. 상기 유전막 상에 금속 또는 금속 질화물을 포함하는 제1 상부 전극을 형성할 수 있다. 상기 제1 상부 전극의 표면을 산화시켜 확산 배리어를 형성할 수 있다. 상기 확산 배리어 상에 실리콘 계열 화합물을 포함하는 제2 상부 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어를 형성함에 있어, 상기 제1 상부 전극 또는 상기 제2 상부 전극 형성을 위한 증착 챔버 내에서 산화 가스 도입 및 열처리를 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어는 별도의 열처리 장치 내에서 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 확산 배리어를 형성함에 있어, 증착 챔버 내에 도입 전에 이송 캐리어 내에서 산화처리할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 커패시터의 유전막 상에 형성되는 상부 전극은 예를 들면, 금속 계열 물질을 포함하는 제1 상부 전극 및 실리콘 계열 물질을 포함하는 제2 상부 전극을 포함할 수 있다. 상기 제1 상부 전극 및 상기 제2 상부 전극 사이에는 확산 배리어가 형성될 수 있다. 따라서, 상기 제2 상부 전극 형성시 도입되는 도펀트 가스가 상기 유전막으로 확산되어 유전 특성이 열화되는 것을 방지할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 5는 예시적인 실시예들에 따른 커패시터 및 이의 형성 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 20은 예시적인 실시예들에 따른 상부 전극의 형상 및 형성 공정을 설명하기 위한 단면도들이다.
도 21은 예시적인 실시예들에 따른 상부 전극 형성을 위한 공정 챔버를 나타내는 모식도이다.
도 22는 예시적인 실시예들에 따른 상부 전극 형성을 위한 공정 챔버를 나타내는 모식도이다.
도 23 및 도 37은 예시적인 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 대해 보다 상세하게 설명하고자 한다.
도 1 내지 도 5는 예시적인 실시예들에 따른 커패시터 및 이의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 도전 패턴(115)을 포함하는 절연막(110) 상에 하부 전극(120)을 형성할 수 있다.
절연막(110)은 예를 들면, 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 실리케이트 글래스 등과 같은 실리콘 산화물 계열의 물질을 포함할 수 있다.
도전 패턴(115)은 절연막(110) 내에 형성되며, 절연막(110)의 상면을 통해 도전 패턴(115)의 상면이 노출될 수 있다. 일부 실시예들에 있어서, 도전 패턴(115)은 절연막(110)을 관통하는 콘택 또는 플러그 형상을 가질 수 있다. 예를 들면, 도전 패턴(115)은 구리, 텅스텐, 알루미늄 등과 같은 금속, 도핑된 폴리실리콘, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 따르면, 하부 전극(120)은 상기 커패시터의 스토리지(storage) 전극으로 제공될 수 있다. 하부 전극(120)은 구리, 알루미늄, 텅스텐, 백금, 루비듐, 이리듐, 티타늄, 탄탈륨 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 하부 전극(120)은 티타늄 질화물을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 하부 전극(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성될 수 있다.
예를 들면, 증착 챔버 내에, 티타늄 클로라이드(TiClx) 또는 유기 티타늄 화합물과 같은 금속 전구체를 도입할 수 있다. 또한, 암모니아(NH3) 또는 알킬 아민과 같은 질소 함유 화합물을 포함하는 반응 가스를 도입하여 상기 금속 전구체와 반응시킬 수 있다. 이에 따라, 예를 들면 티타늄 질화물을 포함하는 하부 전극(120)이 형성될 수 있다.
일부 실시예들에 있어서, 하부 전극(120)은 예를 들면, 티타늄을 포함하는 금속 타겟 및 상기 반응 가스를 활용한 스퍼터링(sputtering) 공정을 통해 형성될 수도 있다.
도 2를 참조하면, 하부 전극(120) 상에 유전막(130)을 형성할 수 있다.
일부 예시적인 실시예들에 있어서, 유전막(130)은 복층 구조로 형성될 수 있다. 예를 들면, 유전막(130)은 도 2에 도시된 바와 같이, 제1 유전막(131), 제2 유전막(133) 및 제3 유전막(135)을 포함하는 복층 구조를 가질 수 있다.
유전막(130)은 실리콘 산화물 또는, 지르코늄 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물 등과 같은 고유전율(high-k)의 금속 산화물을 포함하도록 형성될 수 있다. 예를 들면, 제1 유전막(131), 제2 유전막(133) 및 제3 유전막(135) 중 적어도 하나는 상기 금속 산화물을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 제1 유전막(131), 제2 유전막(133) 및 제3 유전막(135)은 각각 상기 금속 산화물을 포함할 수 있다. 예를 들면, 제1 유전막(131), 제2 유전막 및(133) 제3 유전막(135)은 각각 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 및 지르코늄 산화물(ZrO2)을 포함하도록 형성될 수 있다.
예를 들면, 제1 유전막(131), 제2 유전막 및(133) 제3 유전막(135)은 각각 지르코늄 또는 알루미늄과 같은 중심 금속에 유기 리간드가 결합된 유기 금속 전구체, 및 산소, 오존, 수증기와 같은 산화제 반응 가스를 사용한 ALD 공정을 통해 형성될 수 있다. 제1 유전막(131), 제2 유전막(133) 및 제3 유전막(135) 각각의 형성 후에 퍼지(purge) 공정이 수행되어, 증착 챔버 내에 잔류하는 미반응 전구체 및 반응 가스들이 배출될 수 있다.
도 3을 참조하면, 유전막(130)(예를 들면, 제3 유전막(135)) 상에 제1 상부 전극(140)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 상부 전극(140)은 구리, 알루미늄, 텅스텐, 백금, 루비듐, 이리듐, 티타늄, 탄탈륨 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 제1 상부 전극(140)은 티타늄 질화물 또는 탄탈륨 질화물을 포함하며. 제1 상부 전극(140)은 하부 전극(120)의 형성을 위한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
도 4를 참조하면, 제1 상부 전극(140) 상에 확산 배리어(diffusion barrier)(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 확산 배리어(150)는 제1 상부 전극(140)의 상면의 적어도 일부를 산화 처리하여 형성될 수 있다.
일부 실시예들에 있어서, 상기 산화 처리는 예를 들면 RTA(Rapid Thermal Annealing) 공정과 같은 열처리 공정을 포함할 수 있다.
일부 실시예들에 있어서, 확산 배리어(150)는 산소(O2), 아산화질소(N2O), 수증기(H2O)와 같은 산화 가스를 제1 상부 전극(140)의 상기 상면 상에 도입하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 산화 가스 도입과 상기 열처리 공정이 조합되어 확산 배리어(150)를 형성할 수 있다.
일부 실시예들에 있어서, 오존(O3)과 같은 강산화제는 상기 산화 가스로부터 배제될 수 있다. 상기 강산화제를 사용하는 경우, 제1 상부 전극(140)이 지나치게 손상될 수 있다. 일부 실시예들에 있어서, 상기 열처리 공정의 온도는 제1 상부 전극(140)의 손상을 방지하기 위해 약 500oC 이하, 예를 들면 약 200 oC 내지 약 500 oC 범위의 온도로 설정될 수 있다,
일 실시예에 있어서, 확산 배리어(150)는 제1 상부 전극(140) 형성을 위한 증착 챔버 내에서 인-시투(in-situ)로 형성될 수 있다. 예를 들면, 상기 증착 챔버에 연결된 반응 가스 유로를 통해 상기 산화 가스를 도입하여 확산 배리어(150)가 형성될 수 있다.
일 실시예에 있어서, 확산 배리어(150)는 제1 상부 전극(140) 형성 이후, 별도의 열처리 장치 내에서 형성될 수 있다.
일 실시예에 있어서, 확산 배리어(150)는 제2 상부 전극(160, 도 5 참조) 형성을 위한 증착 챔버 내에서 제2 상부 전극(160)과 인-시투로 형성될 수 있다. 예를 들면, 제2 상부 전극(160) 형성 전에, 상기 증착 챔버 내의 반응 가스 유로를 통해 상기 산화 가스를 도입하여 확산 배리어(150)를 형성할 수 있다.
일 실시예에 있어서, 확산 배리어(150)는 제2 상부 전극(160) 형성을 위한 상기 증착 챔버로 이동하기 전에, 풉(foup)과 같은 이송 캐리어 내에서 형성될 수 있다. 예를 들면, 상기 이송 캐리어를 오픈시켜 소정의 시간 동안 대기에 노출시키거나, 상기 이송 캐리어 내에 유로를 통해 상기 산화 가스를 도입하여 확산 배리어(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 확산 배리어(150)는 실질적으로 도전성 산화물 특성을 가질 수 있다. 예를 들면, 확산 배리어(150)는 티타늄 산화물(TiOx) 및/또는 티타늄 산질화물을 포함할 수 있다.
도 5를 참조하면, 확산 배리어(150) 상에 제2 상부 전극(160)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 상부 전극(160)은 비금속 도전 물질을 포함할 수 있다. 일부 실시예들에 있어서, 제2 상부 전극(160)은 실리콘 계열 화합물을 포함하도록 형성될 수 있다. 예를 들면, 제2 상부 전극(160)은 불순물이 도핑된 폴리실리콘 또는 비정질 실리콘, 선택적으로 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하도록 형성될 수 있다
예를 들면, 제2 상부 전극(160)을 도핑된 SiGe을 포함하도록 형성하는 경우, 실리콘 소스 가스, 게르마늄 소스 가스 및 도펀트 가스를 사용하는 ALD 공정 또는 CVD 공정을 통해 제2 상부 전극(160)이 형성될 수 있다.
상기 실리콘 소스 가스는 예를 들면, 실란(Silane: SiH4) 또는 디클로로실란(dichloro silane: SiH2Cl2)을 포함할 수 있다. 상기 게르마늄 소스 가스는 예를 들면, 저메인(GeH4) 또는 사염소화 게르마늄(GeCl4) 등을 포함할 수 있다. 상기 도펀트 가스는 보레인(BH3), 염화붕소(BCl3), 포스핀(PH3), 염화인(PCl3) 등을 포함할 수 있다.
제2 상부 전극(160) 형성을 위한 증착 공정 수행시, 예를 들면 염소(Cl)와 같은 불순물이 제1 상부 전극(140)을 통과하여 유전막(130)으로 확산되는 경우, 유전막(130)의 고유전 특성이 열화될 수 있다. 예를 들면, 유전막(130) 내에서 지르코늄 염화물, 알루미늄 염화물 등이 생성되어 유전막(130)의 막질이 손상될 수 있다. 상술한 바와 같이, 유전막(130)이 복수의 고유전 금속 산화막들을 포함하는 경우, 각 층의 계면을 통해 상기 불순물의 확산이 더욱 심화될 수 있다.
이에 따라, 커패시터에서의 누설 전류가 발생하여 페일 비트(fail bit)와 같은 동작 불량이 초래될 수 있다.
그러나, 예시적인 실시예들에 따르면 확산 배리어(150)가 제1 상부 전극(140) 및 제2 상부 전극(160) 사이에 형성되어, 상기 불순물의 확산을 차단할 수 있다. 따라서, 유전막(130)의 고유전 특성이 후속 공정에서도 유지되어 커패시터의 전기적, 기계적 신뢰성이 향상될 수 있다.
도 5에 도시된 바와 같이, 상기 커패시터는 절연막(110) 및 도전 패턴(115) 상에 순차적으로 적층된 하부 전극(120), 유전막(130) 및 상부 전극(170)을 포함할 수 있다. 상부 전극(170)은 유전막(130) 상에 순차적으로 적층된 제1 상부 전극(140), 확산 배리어(150) 및 제2 상부 전극(160)을 포함할 수 있다.
상술한 바와 같이, 제1 상부 전극(140)은 금속 또는 금속 질화물을 포함하며, 제2 상부 전극(160)은 도전성을 갖는 실리콘 계열 화합물을 포함할 수 있다.
일부 예시적인 실시예들에 있어서, 제2 상부 전극(160)은 제1 상부 전극(140)보다 두꺼울 수 있다. 예를 들면, 제2 상부 전극(160)은 제1 상부 전극 두께의 약 5배 내지 약 100배일 수 있다. 예를 들면, TiN을 포함하는 제1 상부 전극(160)의 두께가 지나치게 증가되는 경우 스파이크(spike)와 같은 불균일 성장 부분이 초래될 수 있다. 따라서, 제2 상부 전극(160)을 충분히 두껍게 형성하여 상기 커패시터의 전기적 특성을 확보하면서, 제2 상부 전극(160)을 상부 콘택 형성을 위한 패드 또는 버퍼막으로 활용할 수 있다.
일부 실시예들에 있어서, 확산 배리어(150)의 두께는 제1 상부 전극(140) 두께의 약 1/5 내지 약 1/100 범위일 수 있다. 확산 배리어(150)를 박막 형태로 형성하여, 상부 전극(170)의 도전성을 열화시키지 않으면서 상기 불순물의 확산을 차단할 수 있다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 6 내지 도 14는 커패시터를 포함하는 디램 장치의 제조 방법을 도시하고 있다.
한편, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대해서는 상세한 설명은 생략된다.
도 6을 참조하면, 기판(200) 상에 하부 절연막(210), 하부 콘택(215), 식각 저지막(220) 및 몰드막(225)을 형성할 수 있다.
기판(200)으로서 기판(100)으로서 단결정 실리콘 기판, 단결정 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 사용할 수 있다. 기판(200)은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수도 있다.
기판(200) 상에는 예를 들면, 트랜지스터와 같은 소자 회로가 형성될 수 있다.
하부 절연막(210)은 PEOX, TEOS, 실리케이트 글래스 등과 같은 실리콘 산화물 계열 물질을 포함하도록, 예를 들면 CVD 공정을 통해 형성될 수 있다. 하부 절연막(210)은 기판(200) 상에 형성되어 상기 소자 회로를 커버할 수 있다.
하부 절연막(210)을 부분적으로 식각하여 복수의 콘택 홀들을 형성할 수 있다. 상기 콘택 홀들을 매립하는 도전막을 하부 절연막(210) 상에 형성하고, 상기 도전막 상부를 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 및/또는 에치-백(etch-back) 공정을 통해 평탄화하여 각 콘택 홀 내에 하부 콘택(215)을 형성할 수 있다.
상기 도전막은 금속, 도핑된 폴리실리콘, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 CVD 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 또는 ALD 공정을 통해 형성될 수 있다.
하부 콘택(215)은 기판(200) 상에 연결된 상기 소자 회로와 전기적으로 연결될 수 있다.
식각 저지막(220)은 하부 절연막(210)상에 형성되어 하부 콘택들(215)을 커버할 수 있다. 식각 저지막(220)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 CVD 공정, 플라즈마 강화 CVD(PECVD) 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 식각 저지막(220)의 형성은 생략될 수도 있다.
식각 저지막(220) 상에는 몰드막(225)이 형성될 수 있다. 몰드막(225)은 실리콘 산화물 계열 물질을 포함하도록 CVD 공정, 스핀 코팅 공정을 통해 형성될 수 있다.
도 7을 참조하면, 몰드막(225) 및 식각 저지막(220)을 부분적으로 제거하여 개구부(227)를 형성할 수 있다.
예를 들면, 불화수소(HF)를 사용하는 건식 식각 공정 또는 습식 식각 공정을 포함하는 제1 식각 공정을 통해 몰드막(225)을 부분적으로 제거하고, 이어서, CH3F, CHF3, CF4 등과 같은 식각 가스를 사용하는 제2 식각 공정을 통해 식각 저지막(220)을 부분적으로 제거할 수 있다. 이에 따라, 하부 콘택(215)의 상면을 각각 노출시키는 복수의 개구부들(227)이 형성될 수 있다. 식각 저지막(220)에 의해 개구부(227) 형성 시, 하부 절연막(210)의 손상이 방지될 수 있다.
도 7에서는 개구부(227)의 측벽이 실질적으로 수직하게 형성되는 것으로 도시되었으나, 개구부(227)는 하부 절연막(210) 상면에 대해 경사진 측벽을 가질 수도 있다.
도 8을 참조하면, 개구부(227)의 상기 측벽 및 저면 상에 하부 전극(230)을 형성할 수 있다.
예시적인 실시예들에 따르면, 몰드막(225)의 상면, 개구부들(227)의 측벽 및 저면들을 따라 하부 전극막을 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 상기 하부 전극막의 상부를 평탄화 할 수 있다. 이에 따라, 상기 하부 전극막으로부터 각 개구부(227)의 내벽 상에 형성된 하부 전극(230)이 형성될 수 있다.
상기 하부 전극막은 구리, 알루미늄, 텅스텐, 백금, 루비듐, 이리듐, 티타늄, 탄탈륨 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 하부 전극막은 티타늄 질화물을 포함하도록 형성될 수 있다.
상기 희생막은 실리콘 산화물을 포함하며, 상기 하부 전극막 상에서 개구부들(227)을 충분히 채우도록 형성될 수 있다.
하부 전극(230)은 실질적으로 하부가 막힌 실린더 형상 또는 컵(cup) 형상을 가질 수 있다. 하부 전극(230)은 커패시터의 스토리지 전극으로 제공될 수 있다.
도 9를 참조하면, 몰드막(225)을 제거할 수 있다. 예를 들면, 몰드막(225)은 불산, 불화암모늄과 같은 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 몰드막(225)과 함께 상기 하부 전극(230) 상에 잔류하는 상기 희생막도 제거될 수 있다.
도 10을 참조하면, 하부 전극(230) 상에 유전막(240)을 형성할 수 있다. 예를 들면, 유전막(240)은 식각 저지막(220) 및 하부 전극들(230)의 표면들을 따라 컨포멀하게 형성될 수 있다.
유전막(240)은 도 2를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 유전막(240)은 고유전 금속 산화물을 포함하는 복층 구조로 형성될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 유전막(240)은 제1 유전막(예를 들면, 지르코늄 산화물), 제2 유전막(예를 들면, 알루미늄 산화물) 및 제3 유전막(예를 들면, 지르코늄 산화물)을 포함하는 3층 구조로 형성될 수 있다.
도 11을 참조하면, 유전막(240) 상에 제1 상부 전극(250)을 형성할 수 있다.
제1 상부 전극(250)은 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
예를 들면, 제1 상부 전극(250)은 구리, 알루미늄, 텅스텐, 백금, 루비듐, 이리듐, 티타늄, 탄탈륨 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제1 상부 전극(250)은 티타늄 질화물을 포함할 수 있다.
도 11에 도시된 바와 같이, 제1 상부 전극(250)은 유전막(240)과 실질적으로 동일하거나 유사한 프로파일을 가질 수 있다. 예를 들면, 제1 상부 전극(250)은 하부 전극들(230) 및 식각 저지막(220)의 상기 표면들을 따라 형성된 컨포멀 박막 형태를 가질 수 있다.
도 12를 참조하면, 제1 상부 전극(250) 상면 상에 확산 배리어(255)를 형성할 수 있다.
예시적인 실시예들에 따르면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 확산 배리어(255)가 형성될 수 있다.
상술한 바와 같이, O2, N2O, H2O와 같은 산화 가스를 제1 상부 전극(250)의 상기 상면 상에 도입하여 확산 배리어(255)를 형성할 수 있다. 일부 실시예들에 있어서, 상기 산화 가스 도입과 함께 RTA와 같은 열처리 공정이 수행되어 확산 배리어(255)가 형성될 수 있다.
예를 들면, 확산 배리어(255)는 제1 상부 전극(250) 두께의 약 1/5 내지 약 1/100 범위의 두께를 갖는 박막으로 형성되며, 실질적으로 도전성 산화물을 포함할 수 있다.
도 13을 참조하면, 확산 배리어(255) 상에 제2 상부 전극(257)을 형성할 수 있다. 이에 따라, 제1 상부 전극(250), 확산 배리어(255) 및 제2 상부 전극(257)을 포함하는 상부 전극(260)이 형성될 수 있다. 또한, 하부 전극(230), 유전막(240) 및 상부 전극(260)을 포함하는 커패시터가 정의될 수 있다.
제2 상부 전극(257)은 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다. 이에 따라, 제2 상부 전극(257)은 불순물이 도핑된 폴리실리콘 또는 비정질 실리콘, 및/또는 선택적으로 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다.
제2 상부 전극(257) 형성 시, 염소와 같은 불순물의 확산이 확산 배리어(255)를 통해 차단될 수 있다. 따라서, 상기 불순물에 의한 유전막(240)의 손상 또는 변성이 방지될 수 있다.
도 13에 도시된 바와 같이, 제2 상부 전극(257)은 복수의 하부 전극들(230)을 덮는 캡(cap) 형상을 가질 수 있다. 예를 들면, 상부 전극(260)은 상기 커패시터의 공통 플레이트 전극으로 제공될 수 있다.
제2 상부 전극(257)은 예를 들면, 제1 상부 전극(250) 두께의 약 5배 내지 약 100배의 두께를 가질 수 있다.
도 14를 참조하면, 상부 전극(260)을 커버하는 패시베이션 막(270)을 형성할 수 있다. 예시적인 실시예들에 따르면, 패시배이션 막(270)은 실리콘 질화물을 포함하도록 PECVD 공정을 통해 형성될 수 있다. 패시베이션 막(270)에 의해 상기 커패시터에 저장된 전하의 유출이 억제될 수 있다.
패시베이션 막(270) 상에는 상부 절연막(275)이 형성될 수 있다. 상부 절연막(275)은 하부 절연막(210)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다.
상부 절연막(275) 및 패시베이션 막(270)을 관통하여 제2 상부 전극(257)과 전기적으로 연결되는 상부 콘택(280)이 형성될 수 있다. 예를 들면, 상부 절연막(275) 및 패시베이션 막(270)을 순차적으로 식각하여 제2 상부 전극(257)을 노출시키는 콘택 홀을 형성할 수 있다. 상기 콘택 홀 내에 금속, 도핑된 폴리실리콘, 금속 질화물 및/또는 금속 실리사이드와 같은 도전 물질을 충진하여 상부 콘택(280)이 형성될 수 있다.
예시적인 실시예들에 따르면, 하부 콘택(215)은 각각의 커패시터 마다 개별적으로 제공되며, 상부 콘택(280)의 소정의 개수의 복수의 커패시터들에 공통적으로 제공될 수 있다.
상부 절연막(275) 상에는 상부 콘택(280)과 전기적으로 연결되는 상부 배선(290)이 더 형성될 수 있다.
상술한 바와 같이, 상부 전극(260)이 복수의 커패시터들에 대한 공통 플레이트 전극으로 제공되는 경우, 확산 배리어(255) 역시 상기 복수의 커패시터들에 대해 공통적으로 제공될 수 있다. 예를 들면, 확산 배리어(255)는 제1 상부 전극(250) 및 유전막(240)의 전체 표면을 실질적으로 커버하도록 형성될 수 있으며, 따라서 상기 불순물의 확산을 유전막(240)의 전체 영역에 걸쳐 차단할 수 있다.
도 15 내지 도 20은 예시적인 실시예들에 따른 상부 전극의 형상 및 형성 공정을 설명하기 위한 단면도들이다.
도 15를 참조하면, 도 1 및 도 2를 참조로 설명한 바와 같이, 하부 전극(120) 상에 유전막(130)을 형성할 수 있다. 일부 실시예들에 있어서, 유전막(130)은 도 2에 도시된 바와 같이, 제1 유전막(131), 제2 유전막(133) 및 제3 유전막(135)을 포함하는 복층 구조로 형성될 수 있다.
도 16을 참조하면, 도 3을 참조로 설명한 바와 같이, 유전막(130) 상에 제1 상부 전극(140)을 형성할 수 있다.
제1 상부 전극(140)은 예를 들면, 티타늄 질화물을 포함하도록 ALD 공정, 스퍼터링 공정을 통해 형성될 수 있다. 이 경우, 제1 상부 전극(140)은 복수의 필라들을 포함하는 주상 형태로 형성될 수 있다. 상기 필라들 사이에는 심(seam)(145)이 생성될 수 있다.
도 17 및 도 18을 참조하면, 도 4를 참조로 설명한 바와 같이, 제1 상부 전극(140) 상에 확산 배리어를 형성할 수 있다.
도 17에 도시된 바와 같이, 확산 배리어(153)는 제1 상부 전극(140)의 상면을 연속적으로 전체적으로 커버하며, 심들(145)을 채울 수 있다. 따라서, 제2 상부 전극(160) 형성시 발생되는 불순물이 심(145)을 통해 확산되는 것을 방지할 수 있다.
도 18에 도시된 바와 같이, 확산 배리어(155)는 제1 상부 전극(140)에 포함된 심들(145)을 선택적으로 씰링(sealing)할 수 있다. 이 경우, 확산 배리어(155)는 불연속적인 표면 프로파일을 가질 수 있으며, 상기 필라들의 상면이 노출될 수 있다.
확산 배리어(155)가 형성되는 면적 또는 영역을 심들(145)이 씰링될 수 있는 사이즈로 조절함으로써, 상부 전극의 도전 특성을 확보하면서, 유전막(130)으로의 불순물 확산을 효율적으로 차단할 수 있다.
도 19 및 도 20을 참조하면, 도 5를 참조로 설명한 바와 같이, 확산 배리어(153, 155) 상에 제2 상부 전극(160)을 형성할 수 있다.
도 21은 예시적인 실시예들에 따른 상부 전극 형성을 위한 공정 챔버를 나타내는 모식도이다.
도 21을 참조하면, 공정 챔버(50)는 예를 들면, CVD 공정, ALD 공정 또는 스퍼터링 공정을 위한 챔버일 수 있다. 공정 챔버(50)의 하부에는 기판(100)이 배치되는 지지부(40)가 배치될 수 있다. 지지부(40)는 척(chuck)(30)과 회전가능하도록 연결될 수 있다.
지지부(40) 상에는 복수의 슬롯들(slot)이 형성된 서셉터(susceptor)가 배치될 수 있고, 상기 각 슬롯 상에 기판(100)이 배치될 수 있다.
일부 실시예들에 있어서, 기판(100) 상에는 상술한 제1 상부 전극(예를 들면, 도 3 참조)이 형성되고, 이어서 공정 챔버(50)를 통해 확산 배리어가 인-시투 증착을 통해 형성될 수 있다.
예를 들면, 공정 챔버(50)에는 제1 유로(55) 및 제2 유로(57)가 연결될 수 있으며, 제1 유로(55) 및 제2 유로(57)를 통해 각각 금속 전구체(예를 들면, 티타늄 전구체) 및 질화 반응을 위한 반응 가스가 도입될 수 있다.
일부 실시예들에 있어서, 공정 챔버(50)는 제3 유로(60)를 더 포함할 수 있으며, 제3 유로(60)를 통해 확산 배리어 형성을 위한 산화 가스가 도입될 수 있다.
일부 실시예들에 있어서, 상기 제1 상부 전극이 형성되고, 별도의 공정 챔버(50)로 이동되어 상기 확산 배리어가 형성될 수도 있다. 예를 들면, 제3 유로(60)를 통해 상기 산화 가스가 도입되어 상기 확산 배리어가 형성되며, 이후 제1 유로(55) 및 제2 유로(57)를 통해 제2 상부 전극 형성을 위한, 실리콘 소스 가스, 게르마늄 소스 가스 및/또는 도펀트 가스가 도입될 있다. 이 경우, 상기 확산 배리어 및 상기 제2 상부 전극은 인-시투 공정을 통해 형성될 수 있다.
공정 챔버(50)의 상부에는 제1 파워 공급부(65)가 연결되어 공정 챔버(50) 내부로 예를 들면, 고주파 파워가 인가될 수 있다. 일 실시예에 있어서, 제1 파워 공급부(65)는 금속 타겟과 연결될 수 있다. 일 실시예에 있어서, 상기 고주파 파워에 의해 공정 챔버(50) 내부에 플라즈마가 생성될 수 있다.
일부 실시예들에 있어서, 제2 파워 공급부(67)가 척(30)과 연결될 수 있다. 제2 파워 공급부(67)를 통해 척(30) 및/또는 지지부(40)로 고주파 파워가 인가되어 상기 산화 가스가 기판(100) 쪽으로 가이드될 수 있다. 이에 따라, 상기 확산 배리어의 형성이 촉진될 수 있다.
일부 실시예들에 있어서, 지지부(40)에는 히터가 결합되어 상기 확산 배리어 형성을 위한 열처리 온도가 조절될 수 있다.
도 22는 예시적인 실시예들에 따른 상부 전극 형성을 위한 공정 챔버를 나타내는 모식도이다.
도 22를 참조하면, 공정 챔버(50)는 이송 챔버(70)와 연통되도록 배치될 수 있다. 일부 실시예들에 있어서, 공정 챔버(50)는 도 21을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 포함할 수 있다. 이송 챔버(70) 내에는 예를 들면, 적어도 일 이상의 풉(foup)과 같은 캐리어(45)가 배치될 수 있다.
공정 챔버(50) 내부에는 복수의 기판들(100)이 지지부(40)에 로딩되어 증착 공정이 수행될 수 있다. 예를 들면, 상술한 제2 상부 전극 형성(예를 들면, 도 5 참조)을 위한 증착 공정이 수행될 수 있다.
이송 챔버(70) 내에는 복수의 기판들(100)이 캐리어(45)에 로딩되고, 이후 공정 챔버(50)에 도입되어 증착 공정이 수행될 수 있다.
예시적인 실시예들에 따르면, 캐리어(45) 내에서 상술한 확산 배리어가 기판(100) 상에 형성되고, 이후 공정 챔버(50) 내에 도입되어 상기 제2 상부 전극이 상기 확산 배리어 상에 형성될 수 있다.
일부 실시예들에 있어서, 캐리어(45) 내로 별도의 유로를 통해 산화 가스가 도입되어 상기 확산 배리어가 형성될 수 있다.
일부 실시예들에 있어서, 캐리어(45)를 산소를 포함한 외부 공기에 노출시킴으로써 상기 확산 배리어가 형성될 수도 있다. 예를 들면, 캐리어(45)를 소정의 시간 동안 오픈시킴으로써, 제1 상부 전극이 형성된 기판들(100)을 산화 분위기에 노출시킬 수 있다. 이에 따라, 상기 제1 상부 전극 상에 상기 확산 배리어가 형성될 수 있다.
일부 실시예들에 있어서, 공정 챔버(50)는 매엽식 챔버일 수 있다.
일부 실시예들에 있어서, 공정 챔버(50)는 배치식(batch-type) 챔버일 수 있다. 예를 들면, 공정 챔버(50)내에 상기 확산 배리어가 형성된 기판들(100)이 배열된 복수의 캐리어들(45)이 공정 챔버(50)의 지지부(40) 상에 로딩될 수 있다. 이 경우, 지지부(40)는 예를 들면, 복수의 캐리어들(45)이 수직 적층될 수 있도록 설계될 수 있다.
이후, 공정 챔버(50) 내에서 상기 제2 상부 전극이 배치식(batch-type) 공정에 의해 복수의 기판들(100) 상에 실질적으로 동시에 형성될 수 있다.
도 23 및 도 37은 예시적인 실시예들에 따른 반도체 장치 및 이의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 23, 도 26 및 도 30은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 24, 도 25, 도 27 내지 도 29, 및 도 31 내지 도 37은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 24, 도 25, 도 27 내지 도 29, 및 도 31 내지 도 37은 각각 도 23, 도 26 및 도 30에 표시된 I-I'라인 및 II-II' 라인을 따라 절단한 서브 단면도들을 포함하고 있다.
예를 들면, 도 23 내지 도 37은 매립 셀 어레이 트랜지스터(buried cell array transistor: BCAT) 구조를 포함하는 디램 장치의 제조 방법을 도시하고 있다. 한편, 도 1 내지 도 5, 도 6 내지 도 14, 및/또는 도 15 내지 도 20을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 23 내지 도 37에서 기판 상면에 평행하며, 서로 실질적으로 수직하게 교차하는 두 방향을 각각 제1 방향 및 제2 방향으로 정의한다
도 23 및 도 24를 참조하면, 기판(300) 상부에 소자 분리막(302)을 형성하여 액티브 패턴들(305)을 정의할 수 있다.
기판(300)은 예를 들면, 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수 있다. 일부 실시예에 따르면, 기판(300)은 SOI 기판, 또는 GOI 기판일 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(302) 및 액티브 패턴(305)은 얕은 트렌치 소자 분리(Shallow trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 이방성 식각 공정을 통해 기판(300) 상부를 제거하여 소자 분리 트렌치를 형성할 수 있다. 이후, 상기 소자 분리 트렌치를 채우며 예를 들면, 실리콘 산화물을 포함하는 절연막을 기판(300) 상에 형성할 수 있다. 이어서 상기 절연막 상부를 액티브 패턴(305)의 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(302)을 형성할 수 있다.
소자 분리막(302)이 형성됨에 따라, 소자 분리막(302)에 의해 한정되어 서로 이격된 복수의 액티브 패턴들(305)이 형성될 수 있다. 도 23에 도시된 바와 같이, 각 액티브 패턴(305)은 상기 제1 방향 또는 상기 제2 방향에 소정의 각도로 경사진 사선 방향으로 연장될 수 있다. 또한, 복수의 액티브 패턴들(305)이 상기 제1 및 제2 방향들을 따라 배열될 수 있다.
도 25를 참조하면, 액티브 패턴들(305) 및 소자 분리막(302)의 상부를 식각하여 게이트 트렌치들(309)을 형성할 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴들(305) 및 소자 분리막(302)의 상면들을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 사용하여 액티브 패턴들(305) 및 소자 분리막(302)을 부분적으로 식각함으로써 게이트 트렌치(309)를 형성할 수 있다.
예를 들면, 게이트 트렌치(309)는 상기 제1 방향을 따라 액티브 패턴들(305) 및 소자 분리막(302)의 상부들을 관통하며 연장될 수 있다. 또한, 복수의 게이트 트렌치들(309)이 상기 제2 방향을 따라 형성될 수 있다.
일부 실시예들에 있어서, 하나의 액티브 패턴(305)에 대해 2 개의 게이트 트렌치들(309)이 형성될 수 있다. 이에 따라, 하나의 액티브 패턴(305)의 상면은 상기 2 개의 게이트 트렌치들(309)에 의해 중앙부 및 2 개의 주변부들로 구분될 수 있다.
도 26 및 도 27을 참조하면, 게이트 트렌치(309)를 채우며 연장하는 게이트 구조물(328)을 형성할 수 있다.
예시적인 실시예들에 따르면, 예를 들면, 게이트 트렌치(309)에 의해 노출된 액티브 패턴(305)의 표면에 대해 열산화 공정을 수행하거나, 액티브 패턴(305)의 상기 표면 상에 예를 들면, CVD 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 게이트 절연막을 형성할 수 있다.
상기 게이트 절연막 상에 게이트 트렌치(309)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 액티브 패턴(305)의 상면이 노출될 때까지 상기 게이트 도전막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(309) 내부에 형성된 상기 게이트 절연막 및 상기 게이트 도전막의 일부를 제거할 수 있다. 이에 따라, 게이트 트렌치(309)의 저부를 채우는 게이트 절연 패턴(322) 및 게이트 전극(324)을 형성할 수 있다.
상기 게이트 도전막은 예를 들면, 금속 및/또는 금속 질화물을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
게이트 절연 패턴(322) 및 게이트 전극(324) 상에 게이트 트렌치(309)의 나머지 부분을 채우는 마스크 막을 형성한 후, 상기 마스크 막의 상부를, 예를 들면 액티브 패턴(305)의 상기 상면이 노출될 때까지 평탄화하여 게이트 마스크(326)를 형성할 수 있다. 상기 마스크 막은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정을 통해 형성될 수 있다.
이에 따라, 게이트 트렌치(309) 내부에 순차적으로 적층된 게이트 절연 패턴(322), 게이트 전극(324) 및 게이트 마스크(326)를 포함하는 게이트 구조물(328)이 형성될 수 있다.
상술한 게이트 트렌치(309)의 배열 형태에 따라, 게이트 구조물(328)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수로 형성될 수 있다. 게이트 구조물(328)은 액티브 패턴(305) 내에 매립된 구조를 가지며, 액티브 패턴(305)의 상부는 예를 들면, 2 개의 게이트 구조물들(328) 사이의 중앙부, 및 상기 2 개의 게이트 구조물들(328) 각각을 사이에 두고, 상기 중앙부와 대향하는 주변부들로 구분될 수 있다.
이후, 게이트 구조물들(328)과 인접한 액티브 패턴(305)의 상기 상부에 이온 주입 공정을 수행하여 제1 불순물 영역(301) 및 제2 불순물 영역(303)을 형성할 수 있다. 예를 들면, 액티브 패턴(305)의 상기 중앙부에 제1 불순물 영역(301)이 형성되고, 액티브 패턴(305)의 상기 주변부들에 제2 불순물 영역(303)이 형성될 수 있다.
일부 실시예들에 있어서, 도 27에 도시된 바와 같이, 소자 분리막(302) 상부를 에치-백 공정을 통해 일부 제거하여, 액티브 패턴(305)의 상기 상부를 노출시킨 후 상기 이온 주입 공정을 수행하여 불순물 영역들(301, 303)을 형성할 수도 있다.
이어서, 액티브 패턴(305) 및 소자 분리막(302)을 커버하는 캡핑막(330)을 형성하고, 캡핑막(330) 상에 제1 층간 절연막(335)을 형성할 수 있다. 예를 들면, 캡핑막(330) 및 제1 층간 절연막(335)은 각각 실리콘 질화물 및 실리콘 산화물을 사용하여 형성될 수 있다. 캡핑막(330)은 후속 식각 공정들에 있어서 액티브 패턴(305) 또는 불순물 영역들(301, 303)의 보호를 위한 식각 저지막으로 기능할 수 있다. 도 26에서는 설명의 편의를 위해 캡핑막(330) 및 제1 층간 절연막(335)의 도시는 생략되었다.
도 28을 참조하면, 제1 층간 절연막(335) 및 캡핑막(330)을 순차적으로, 부분적으로 식각하여 제1 불순물 영역들(301)을 노출시키는 그루브(groove)(337)를 형성할 수 있다. 그루브(337)는 도 27에 표시된 상기 제2 방향을 따라 연장하며, 상기 제1 방향을 따라 복수로 형성될 수 있다.
일부 실시예들에 있어서, 그루브(337) 형성을 위한 상기 식각 공정에 의해 제1 불순물 영역(301)의 일부가 함께 제거될 수 있다. 이에 따라, 제1 및 제2 불순물 영역들(301, 303) 사이에 단차가 발생할 수 있으며, 후속 공정에서 형성되는 도전 라인 구조물(355)(도 31 참조) 및 도전 콘택(375)(도 34 참조) 사이의 브릿지 또는 단락을 방지할 수 있다.
도 29를 참조하면, 제1 층간 절연막(335) 상에 그루브(337)를 채우는 제1 도전막(340)을 형성할 수 있다. 제1 도전막(340) 상에는 배리어 도전막(345) 및 제2 도전막(347)을 형성하고, 제2 도전막(347) 상에는 마스크 패턴(350)을 형성할 수 있다.
예를 들면, 제1 도전막(340)은 도핑된 폴리실리콘을 사용하여 형성될 수 있으며, 배리어 도전막(345)은 금속 질화물 또는 금속 실리사이드 질화물을 사용하여 형성될 수 있다. 제2 도전막(347)은 금속을 사용하여 형성될 수 있다. 제1 도전막(340), 배리어 도전막(345) 및 제2 도전막(347)은 예를 들면, 스퍼터링 공정, PVD 공정, 또는 ALD 공정 등을 통해 형성될 수 있다.
마스크 패턴(350)은 예를 들면, 실리콘 질화물을 포함하며, 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 일부 실시예들에 있어서, 마스크 패턴(350)의 폭(예를 들면, 상기 제1 방향으로의 폭)은 그루브(337)의 폭보다 작을 수 있다.
도 30 및 도 31을 참조하면, 마스크 패턴(350)을 식각 마스크로 사용하여 제2 도전막(347), 배리어 도전막(345) 및 제1 도전막(340)을 순차적으로 식각할 수 있다. 이에 따라, 제1 불순물 영역(301) 상에 순차적으로 적층되는 제1 도전 패턴(342), 배리어 도전 패턴(346) 및 제2 도전 패턴(348)이 형성될 수 있다. 설명의 편의를 위해, 도 30에서 제1 층간 절연막(335) 및 캡핑막(330)의 도시는 생략되었다.
이에 따라, 제1 도전 패턴(342), 배리어 도전 패턴(346), 제2 도전 패턴(348) 및 마스크 패턴(350)을 포함하며, 제1 불순물 영역(301) 상에서 상기 제2 방향을 따라 연장하는 도전라인 구조물(355)이 형성될 수 있다. 예시적인 실시예들에 따르면, 도전라인 구조물(355)는 비트 라인으로 제공될 수 있다.
일부 실시예들에 있어서, 도전라인 구조물(355)은 그루브(337) 보다 작은 폭을 가질 수 있다. 따라서, 도전라인 구조물(355)의 측벽은 그루브(337)의 측벽과 이격될 수 있다.
도 32를 참조하면, 도전라인 구조물(355)의 상기 측벽 상에 스페이서(357)를 형성할 수 있다. 예를 들면, 실리콘 질화물을 사용하여 제1 층간 절연막(335) 상에 도전라인 구조물(355)을 덮는 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 스페이서(357)를 형성할 수 있다.
이어서, 제1 층간 절연막(335) 상에 도전라인 구조물(355)을 덮는 제2 층간 절연막(360)을 형성할 수 있다. 제2 층간 절연막(360)은 그루브(337)의 나머지 부분을 채울 수 있다.
일부 실시예들에 있어서, CMP 공정을 통해 제2 층간 절연막(360)의 상부를 평탄화하여 마스크 패턴(350) 상면을 노출시킬 수 있다. 제2 층간 절연막(360)은 제1 층간 절연막(335)과 실질적으로 동일하거나 유사한 실리콘 산화물을 사용하여 형성될 수 있다.
도 33을 참조하면, 제2 층간 절연막(360), 제1 층간 절연막(335) 및 캡핑막(330)을 관통하여 제2 불순물 영역(303)을 노출시키는 콘택 홀(370)을 형성할 수 있다. 콘택 홀(370)은 도 30에 도시된 홀 형성 영역(358) 마다 대응하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 콘택 홀(370)은 각 제2 불순물 영역(303)마다 대응되어 형성될 수 있다. 이에 따라, 하나의 액티브 패턴(305)에 대응하여 2개의 콘택 홀들(370)이 형성될 수 있다. 일부 실시예들에 있어서, 콘택 홀(370)은 스페이서(357)에 자기 정렬될 수 있다. 이 경우, 콘택 홀(370)에 의해 스페이서(357)의 측벽이 노출될 수 있다.
도 33에 도시된 바와 같이, 콘택 홀(370)에 의해 제2 불순물 영역(303)의 상면이 부분적으로 노출될 수 있다, 따라서, 도전 콘택(375) 및 도전 구조물(355) 사이의 절연 거리를 확보하고, 기생 커패시턴스를 감소시킬 수 있다.
도 34를 참조하면, 콘택 홀(370)을 채우며, 제2 불순물 영역(303)과 접촉하거나 전기적으로 연결되는 도전 콘택(375)을 형성할 수 있다.
예시적인 실시예들에 따르면, 콘택 홀들(370)을 채우는 콘택 도전막을 제2 불순물 영역(303), 마스크 패턴(350) 및 제2 층간 절연막(360) 상에 형성할 수 있다. 이후, 예를 들면 마스크 패턴(350)의 상면이 노출될 때까지 상기 콘택 도전막의 상부를 CMP 공정을 통해 평탄화하여 각 콘택 홀(370)을 채우는 도전 콘택(375)이 형성될 수 있다.
상기 콘택 도전막은 구리, 텅스텐, 알루미늄 등과 같은 금속, 금속 질화물, 도핑된 폴리실리콘 및/또는 금속 실리사이드를 포함하도록 ALD 공정, CVD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 콘택 도전막은 구리 전해 도금 공정과 같은 도금 공정을 통해 형성될 수도 있다. 일 실시예에 있어서, 콘택 홀(370) 내벽에 티타늄 질화물, 티타늄 등을 포함하는 배리어 도전막을 먼저 형성할 수도 있다.
도 35를 참조하면, 제2 층간 절연막(360) 상에 도전 콘택(375)과 전기적으로 연결되는 하부 전극(400)을 형성할 수 있다.
예를 들면, 도 6 내지 도 9를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들을 통해 제2 층간 절연막(360) 및 도전 콘택(375) 상에 식각 저지막(380) 및 하부 전극(400)을 형성할 수 있다. 일 실시예에 있어서, 하부 전극(400)은 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
도 36을 참조하면, 예를 들면 도 2 또는 도 10을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 유전막(410)을 형성할 수 있다.
유전막(410)은 식각 저지막(380) 및 하부 전극들(400)의 표면들을 따라 컨포멀하게 형성될 수 있다.
일부 실시예들에 있어서, 유전막(410)은 고유전 금속 산화물을 포함하는 복층 구조로 형성될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 유전막(410)은 제1 유전막(예를 들면, 지르코늄 산화물), 제2 유전막(예를 들면, 알루미늄 산화물) 및 제3 유전막(예를 들면, 지르코늄 산화물)을 포함하는 3층 구조로 형성될 수 있다.
도 37을 참조하면, 도 3 내지 도 5, 또는 도 11 내지 도 13을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 유전막(410)에 순차적으로 제1 상부 전극(420), 확산 배리어(430) 및 제2 상부 전극(440)을 형성할 수 있다.
제1 상부 전극(420)은 유전막(410)과 실질적으로 동일하거나 유사한 프로파일을 가질 수 있다. 일부 실시예들에 있어서, 제1 상부 전극(420)은 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
확산 배리어(430) 산화 가스 도입 및 열처리를 통해 형성되며, 실질적으로 도전성 산화물 특성을 갖는 박막으로 형성될 수 있다.
일부 실시예들에 있어서, 확산 배리어(430)는 도 37에 도시된 바와 같이, 그리고 도 17을 참조로 설명한 바와 같이, 제1 상부 전극(420)의 상면 상에서 연속적으로 형성될 수 있다.
일부 실시예들에 있어서, 도 18을 참조로 설명한 바와 같이, 확산 배리어(430)는 제1 상부 전극(420) 상부에 형성된 심(seam)들을 씰링하는 불연속 패턴으로 형성될 수도 있다.
확산 배리어(430)는 도 21을 참조로 설명한 바와 같이, 공정 챔버 내의 유로를 통해 상기 산화 가스를 도입하여 형성될 수 있다. 일부 실시예들에 있어서, 확산 배리어(430)는 제1 상부 전극(420) 또는 제2 상부 전극(440)과 인-시투로 형성될 수 있다.
일부 실시예들에 있어서, 확산 배리어(430)는 별도의 열처리 장치 내에서 형성될 수 있다.
일부 실시예들에 있어서, 도 22를 참조로 설명한 바와 같이, 확산 배리어(430)는 공정 챔버 내에 기판(300)이 도입되기 전, 예를 들면 풉과 같은 이송 캐리어 내에서 형성될 수도 있다.
제2 상부 전극(440)은 복수의 하부 전극들(400)을 덮는 캡 형상을 가지며, 예를 들면 SiGe와 같은 실리콘 계열 화합물을 포함할 수 있다. 제2 상부 전극(440) 형성 시, 염소와 같은 불순물의 확산이 확산 배리어(430)를 통해 차단될 수 있다. 따라서, 유전막(410)의 전기적, 기계적 신뢰성을 유지할 수 있다.
제1 상부 전극(420), 확산 배리어(430) 및 제2 상부 전극(440)에 의해 상부 전극(450)이 정의되며, 상부 전극(450), 유전막(410) 및 하부 전극(400)에 의해 커패시터가 정의될 수 있다. 상부 전극(450)은 소정의 개수의 복수의 커패시터들에 대한 공통 플레이트 전극으로 제공될 수 있다.
이후, 도 14를 참조로 설명한 바와 같이, 상부 전극(450)과 전기적으로 연결되는 상부 콘택을 더 형성할 수도 있다.
상술한 공정들에 의해, 도 37에 도시된 바와 같은 디램 장치가 제조될 수 있다. 확산 배리어(430)에 의해 유전막(410)의 고유전 특성이 향상되며, 이에 따라 누설 전류, 페일 비트가 감소된 고신뢰성의 상기 디램 장치가 구현될 수 있다.
전술한 예시적인 실시예들에 따른 반도체 장치 및 이의 제조 방법은 예를 들면, 커패시터를 포함하는 휘발성 메모리 장치에 적용되어 동작 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
30: 척 40: 지지부
50: 공정 챔버 55: 제1 유로
57: 제2 유로 60: 제3 유로
65: 제1 파워 공급부 67: 제2 파워 공급부
70: 이송 챔버 100, 200, 300: 기판
110: 절연막 115: 도전 패턴
120, 230, 400: 하부 전극 130, 240, 410: 유전막
131: 제1 유전막 133: 제2 유전막
135: 제3 유전막 145: 심
140, 250, 420: 제1 상부 전극
150, 153, 155, 255, 430: 확산 배리어
160, 257, 440: 제2 상부 전극 170, 260, 450: 상부 전극
210: 하부 절연막 215: 하부 콘택
220, 380: 식각 저지막 225: 몰드막
270: 패시베이션 막 275: 상부 절연막
280: 상부 콘택 290: 상부 배선
301: 제1 불순물 영역 303: 제2 불순물 영역
302: 소자 분리막 305: 액티브 패턴
309: 게이트 트렌치 322: 게이트 절연 패턴
324: 게이트 전극 326: 게이트 마스크
328: 게이트 구조물 330: 캡핑막
335: 제1 층간 절연막 337: 그루브
340: 제1 도전막 342: 제1 도전 패턴
345: 배리어 도전막 346: 배리어 도전 패턴
347: 제2 도전막 348: 제2 도전 패턴
350: 마스크 패턴 355: 도전라인 구조물
357: 스페이서 358: 홀 형성 영역
360: 제2 층간 절연막 370: 콘택 홀
375: 도전 콘택

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 도전 패턴;
    상기 도전 패턴과 전기적으로 연결되는 하부 전극;
    상기 하부 전극 표면을 커버하는 유전막;
    상기 유전막 상에 배치되는 제1 상부 전극;
    상기 제1 상부 전극의 상면 상에 형성된 확산 배리어; 및
    상기 확산 배리어를 커버하며 상기 제1 상부 전극과 다른 물질을 포함하는 제2 상부 전극을 포함하고,
    상기 제1 상부 전극은 복수의 필라들을 포함하는 주상 구조를 가지며,
    상기 확산 배리어는 상기 필라들 사이의 심들(seam)을 씰링하고, 상기 심들을 채우며 불연속 프로파일을 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 확산 배리어는 금속 산화물을 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 확산 배리어는 도전성 산화물 특성을 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 상부 전극은 금속 또는 금속 질화물을 포함하며, 상기 제2 상부 전극은 실리콘 계열 화합물을 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 제2 상부 전극은 도핑된 폴리실리콘, 도핑된 비정질 실리콘, 실리콘-게르마늄(SiGe) 및 도핑된 SiGe 중에서 선택된 적어도 하나를 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 유전막은 복층 구조를 가지며, 상기 복층 구조 중 적어도 하나의 막이 금속 산화물을 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 유전막은 3층 구조를 가지며, 상기 3층 구조에 포함된 각각의 막이 지르코늄 산화물, 하프늄 산화물 및 알루미늄 산화물 중 적어도 하나를 포함하는 반도체 장치.
  8. 제1항에 있어서, 상기 확산 배리어는 상기 제1 상부 전극의 상면을 전체적으로 연속적으로 커버하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 기판;
    상기 기판 상에 형성된 하부 콘택; 및
    상기 하부 콘택과 전기적으로 연결되며;
    상기 하부 콘택 상에 배치되는 하부 전극;
    상기 하부 전극 표면 상에 형성된 유전막;
    상기 유전막 상에 배치되며 금속 또는 금속 질화물을 포함하는 제1 상부 전극;
    상기 제1 상부 전극의 상면으로부터 형성된 확산 배리어; 및
    상기 확산 배리어 상에 배치되며 비금속 도전 물질을 포함하는 제2 상부 전극을 포함하는,
    커패시터를 포함하고,
    상기 제1 상부 전극은 복수의 필라들을 포함하는 주상 구조를 가지며,
    상기 확산 배리어는 상기 필라들 사이의 심들(seam)을 씰링하고, 상기 심들을 채우며 불연속 프로파일을 갖는 반도체 장치.
  12. 제11항에 있어서, 상기 하부 전극은 복수의 하부 전극들을 포함하며, 상기 제2 상부 전극은 상기 복수의 하부 전극들에 대해 공통 플레이트 전극으로 제공되는 반도체 장치.
  13. 제11항에 있어서, 상기 제2 상부 전극의 두께는 상기 제1 상부 전극의 두께의 5배 내지 100배이며, 실리콘 계열 화합물을 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 확산 배리어는 도전성 금속 산화물을 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 확산 배리어의 두께는 상기 제1 상부 전극의 두께의 1/5 내지 1/100인 반도체 장치.
  16. 제11항에 있어서, 상기 제1 상부 전극은 티타늄 질화물 또는 탄탈륨 질화물을 포함하는 반도체 장치.
  17. 복수의 액티브 패턴들;
    상기 액티브 패턴들 상에 형성된 게이트 구조물들;
    상기 게이트 구조물들과 인접한 상기 액티브 패턴들의 상부들과 전기적으로 연결되는 도전 콘택들; 및
    상기 도전 콘택들 각각과 전기적으로 연결되며,
    상기 도전 콘택 상에 배치되는 하부 전극;
    상기 하부 전극 표면 상에 형성되며, 적어도 하나의 유전성 금속 산화막을 포함하는 유전막; 및
    복층 구조의 상부 전극을 포함하며, 상기 복층 구조 내에 도전성 금속 산화물을 포함하는 배리어막을 포함하는 복수의 커패시터들을 포함하며,
    상기 상부 전극은 제1 상부 전극 및 제2 상부 전극을 포함하며, 상기 배리어막은 상기 제1 상부 전극 및 상기 제2 상부 전극의 계면에 형성되고,
    상기 제1 상부 전극은 복수의 필라들을 포함하는 주상 구조를 가지며,
    상기 배리어막은 상기 필라들 사이의 심들(seam)을 씰링하고, 상기 심들을 채우며 불연속 프로파일을 갖는 반도체 장치.
  18. 삭제
  19. 제17항에 있어서, 상기 배리어막은 상기 제1 상부 전극 및 상기 제2 상부 전극 각각의 두께보다 작은 두께를 갖는 반도체 장치.
  20. 제17항에 있어서, 상기 제1 상부 전극은 금속성 물질을 포함하며, 상기 제2 상부 전극은 실리콘 계열 도전성 물질을 포함하는 반도체 장치.
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