KR102803436B1

KR102803436B1 - 적층형 전자 부품

Info

Publication number: KR102803436B1
Application number: KR1020200174343A
Authority: KR
Inventors: 표혜성; 전호인; 전기훈; 홍도현
Original assignee: 삼성전기주식회사
Priority date: 2020-12-14
Filing date: 2020-12-14
Publication date: 2025-05-07
Anticipated expiration: 2040-12-14
Also published as: KR20220084657A; US20220189689A1; JP7651802B2; US11605502B2; JP2022094282A; CN114628152A

Abstract

본 발명의 일 실시예에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 적층되는 복수의 내부 전극을 포함하는 바디; 및 상기 바디에 배치되며, 상기 복수의 내부 전극과 연결되는 외부 전극; 을 포함하고, 상기 복수의 내부 전극은 서로 다른 두께를 갖는 2개 이상의 내부 전극을 포함하며, 상기 복수의 내부 전극 중 가장 두꺼운 내부 전극과 가장 얇은 내부 전극은 상기 복수의 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 최외측에 각각 배치되고, 이들 사이에 배치된 내부 전극은 각각 상기 제2 최외측 방향으로 인접한 내부 전극과 동일하거나 그보다 큰 두께를 가질 수 있다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}

본 발명은 적층형 전자 부품에 관한 것이다.

적층형 전자 부품 중 하나인 적층형 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.

이러한 적층형 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 세라믹 커패시터의 소형화 및 고용량화에 대한 요구가 증가되고 있다.

한편, 내부 전극의 적층 수를 증가시킨 고용량의 적층형 세라믹 커패시터가 개발됨에 따라, 커패시터에 배치된 내부 전극의 층간 전류 밀도의 불균형이 증가하는 문제점이 있다.

즉, 실장 기판과 내부 전극의 거리에 따른 전기 경로(Electrical path)의 편차가 증가하게 되면서, 실장 기판과 근접하게 배치된 내부 전극에 전류가 집중되는 전류 밀도의 불균형이 발생한다. 이는 결과적으로 적층형 세라믹 커패시터의 제품 신뢰성을 저하시키는 요인이 될 수 있다.

이에 따라, 적층형 세라믹 커패시터의 소형화 및 고용량화에 대한 기술적 요구와 함께, 실장 기판으로부터의 거리가 상이한 내부 전극 간에 발생하는 전류 밀도의 불균형을 저감하는 기술이 요구된다.

한국공개특허공보 제10-2011-0068232호

본 발명의 목적 중 하나는, 실장 기판으로부터의 거리가 상이한 내부 전극 간에 전류 밀도의 불균형을 저감하는 적층형 전자 부품을 제공하는 것이다.

다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 적층되는 복수의 내부 전극을 포함하는 바디 및 상기 바디에 배치되며, 상기 복수의 내부 전극과 연결되는 외부 전극을 포함하고, 상기 복수의 내부 전극은 서로 다른 두께를 갖는 2개 이상의 내부 전극을 포함하며, 상기 복수의 내부 전극 중 가장 두꺼운 내부 전극과 가장 얇은 내부 전극은 상기 복수의 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 최외측에 각각 배치되고, 이들 사이에 배치된 내부 전극은 각각 상기 제2 최외측 방향으로 인접한 내부 전극과 동일하거나 그보다 큰 두께를 가질 수 있다.

본 발명의 일 실시예에 따르면, 서로 다른 높이에 배치되는 내부 전극의 두께를 달리하여 저항 및 기생 인덕턴스를 조절함으로써, 내부 전극 간 전기 경로(Electrical path)의 편차에 따른 전류 밀도의 불균형을 저감할 수 있다.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 적층형 전자 부품에 포함되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 3의 실시예에 대한 제1 변형 예를 나타낸 단면도이다.
도 5는 도 3의 실시예에 대한 제2 변형 예를 나타낸 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

본 발명의 실시예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 전자 부품의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

또한 본 명세서에서, 길이 방향은 X방향 또는 제1 방향, 폭 방향은 Y방향 또는 제2 방향, 두께 방향은 Z방향, 제3 방향 또는 적층 방향과 각각 동일한 개념으로 사용될 수 있다.

적층형 전자 부품

도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이고, 도 2는 도 1의 적층형 전자 부품에 포함되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이며, 도 3은 도 1의 I-I'선 단면도이다.

먼저 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품에 대해 설명한다.

본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 유전체층(111)을 사이에 두고 적층되는 복수의 내부 전극(121, 122)을 포함하는 바디(110)와, 바디(110)에 배치되며 복수의 내부 전극(121, 122)과 연결되는 외부 전극(131, 132)을 포함한다.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 형성된다.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.

바디(110)는 두께 방향(Z방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 내지 제4 면(1, 2, 3, 4)과 연결되고 길이 방향(X방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고서는 확인하기 곤란할 정도로 일체화될 수 있다.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.

또한, 유전체층(111)을 형성하는 재료는, 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가된 것일 수 있다.

바디(110)는, 복수의 내부 전극(121, 122)이 형성된 용량 형성부와, 복수의 내부 전극(121, 122)의 적층 방향(Z방향)으로 용량 형성부의 양 단에 각각 배치되는 상부 및 하부 커버부(112, 113)을 포함할 수 있다.

상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.

상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2개 이상의 유전체층을 용량 형성부의 상하부에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.

상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않을 수 있으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.

복수의 내부 전극(121, 122)은 유전체층(111)과 교대로 적층된다.

바디(110)의 제1 방향(X방향) 양 단면(end surface)에는 제1 및 제2 외부 전극(131, 132)이 형성되고, 복수의 내부 전극(121, 122)은 제1 및 제2 외부 전극(131, 132)과 각각 접속되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.

제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.

도 1 내지 도 3을 참조하면, 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다. 보다 구체적으로, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.

바디(110)의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.

이때, 제1 외부 전극(131)과 제2 내부 전극(122), 제2 외부 전극(132)과 제1 내부 전극(121)은 각각 제1 방향(X방향)으로 서로 이격되도록 배치되며, 이들의 최단 이격 거리는 서로 동일할 수 있다.

도 2를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 귀금속 재료 또는 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

외부 전극(131, 132)은 바디(110)에 배치되고, 내부 전극(121, 122)과 연결된다.

도 1 내지 도 3에 도시된 바와 같이, 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.

본 실시예에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.

한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 다양한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.

예를 들어, 외부 전극(131, 132)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.

또한, 외부 전극(131, 132)은 바디(110) 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 외부 전극(131, 132)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.

외부 전극(131, 132)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며, 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.

한편, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다. 상기 도금층은 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 서로 다른 두께를 갖는 2개 이상의 내부 전극(121, 122)을 포함한다.

본 명세서에서 「두께」는 어떤 부재의 표면에 대하여 수직인 방향으로 측정한 상기 부재의 두께를 의미할 수 있으며, 내부 전극의 두께는 평균 두께를 의미할 수 있다.

구체적으로, 「평균 두께」는 적층형 전자 부품의 중심을 지나며 동시에 Z축에 수직인 방향으로 절단한 절단면에 대하여, 각각의 내부 전극이 배치된 영역을 같은 간격으로 10등분한 지점에서 측정한 두께의 산술 평균을 의미할 수 있다.

본 실시예에 따르면, 복수의 내부 전극(121, 122) 중 가장 두꺼운 내부 전극과 가장 얇은 내부 전극은 복수의 내부 전극(121, 122)의 적층 방향(Z방향)으로 서로 대향하는 제1 및 제2 최외측(120-1, 120-2)에 각각 배치된다. 그리고, 이들 사이에 배치된 내부 전극은 각각 제2 최외측(120-2) 방향으로 인접한 내부 전극과 동일하거나 그보다 큰 두께를 갖는다.

구체적으로, 도 3에 도시된 바와 같이, 바디(110)에 배치된 복수의 내부 전극(121, 122) 중 평균 두께가 가장 두꺼운 내부 전극은 바디(110)의 제1 최외측(120-1)에 배치된다. 여기서, 제1 최외측(120-1)은, 복수의 내부 전극(121, 122) 중 적층 방향(Z방향)에 대하여 가장 외측에 배치되는 2개의 내부 전극 중 하나를 의미한다.

따라서, 제1 최외측(120-1)은 바디(110)의 제1 면(1)에 가장 근접한 내부 전극에 해당될 수도 있고, 바디(110)의 제2 면(2)에 가장 근접한 내부 전극에 해당될 수도 있다.

이와 마찬가지로, 바디(110)에 배치된 복수의 내부 전극(121, 122) 중 평균 두께가 가장 얇은 내부 전극은 바디(110)의 제2 최외측(120-2)에 배치된다. 여기서, 제2 최외측(120-2)은, 복수의 내부 전극(121, 122) 중 적층 방향(Z방향)에 대하여 가장 외측에 배치되는 2개의 내부 전극 중 제1 최외측(120-1)을 제외한 나머지 하나를 의미한다.

따라서, 제2 최외측(120-2)은 바디(110)의 제1 면(1)에 가장 근접한 내부 전극에 해당될 수도 있고, 바디(110)의 제2 면(2)에 가장 근접한 내부 전극에 해당될 수도 있다.

일 예로서, 가장 두꺼운 내부 전극이 배치된 제1 최외측(120-1)이 바디(110)의 제2 면(2)에 근접하도록 배치되는 경우, 가장 얇은 내부 전극이 배치된 제2 최외측(120-2)은 바디(110)의 제1 면(1)에 근접하도록 배치된다. 이때, 제2 최외측(120-2)은 적층형 전자 부품(100)이 인쇄회로기판에 실장될 때, 실장 면과 가장 근접한 내부 전극이 된다.

이와 반대로, 가장 두꺼운 내부 전극이 배치된 제1 최외측(120-1)이 바디(110)의 제1 면(1)에 근접하도록 배치되는 경우, 가장 얇은 내부 전극이 배치된 제2 최외측(120-2)은 바디(110)의 제2 면(2)에 근접하도록 배치된다. 이때, 제1 최외측(120-1)은 적층형 전자 부품(100)이 인쇄회로기판에 실장될 때, 실장 면과 가장 근접한 내부 전극이 된다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 복수의 내부 전극(121, 122)은, 제1 최외측(120-1)에서 제2 최외측(120-2)으로 갈수록 그 평균 두께가 점진적으로 감소하도록 배치될 수 있다.

그리고 이때, 복수의 내부 전극(121, 122) 간에는 적층 방향(Z방향)으로 이격된 거리가 일정할 수 있다.

이와 같이, 복수의 내부 전극(121, 122)이 일 방향으로 그 평균 두께가 점진적으로 감소하도록 배치됨으로써, 내부 전극(121, 122) 간의 저항(R) 및 기생 인덕턴스(L)가 달라질 수 있다.

보다 상세하게는, 본 발명이 속하는 기술 분야의 통상의 기술 수준에 따를 때, 도체의 두께가 증가할수록 그 저항 및 기생 인덕턴스는 감소하게 되며, 도체의 두께가 감소할수록 그 저항 및 기생 인덕턴스는 증가하게 된다.

이 때, 내부 전극(121, 122)이 제1 최외측(120-1)에서 제2 최외측(120-2)으로 갈수록 그 평균 두께가 점진적으로 감소하도록 배치되면, 내부 전극(121, 122)은 제1 최외측(120-1)에서 제2 최외측(120-2)으로 갈수록 그 저항 및 기생 인덕턴스가 증가하는 경향성을 갖게 된다.

한편, 복수의 내부 전극(121, 122)이 갖는 각각의 두께는 다양할 수 있고, 예를 들어 복수의 내부 전극(121, 122) 중에서 제1 최외측(120-1)에 배치되는 내부 전극의 두께를 t1으로, 제2 최외측(120-2)에 배치되는 내부 전극의 두께를 t2로 정의할 때, t1≤2t2를 만족할 수 있다. 이때, t1, t2의 두께는 평균 두께를 의미할 수 있다.

제1 및 제2 최외측(120-1, 120-2)에 배치되는 내부 전극 간의 평균 두께 차이가 2배를 초과하게 되면, 제1 최외측(120-1)에 배치된 내부 전극의 두께가 너무 두껍게 형성되어, 적층형 전자 부품(100)의 소형화 및 고용량화에 부합하지 않게 될 수 있다. 또는, 제2 최외측(120-2)에 배치된 내부 전극의 두께가 너무 얇게 형성되어, 전극의 연결성이 저하될 수 있다.

본 명세서에서, 전류가 인쇄회로기판의 실장 면으로부터 해당 내부 전극까지 도달하는 거리를 각각의 내부 전극의 전기 경로라고 근사할 때, 복수의 내부 전극(121, 122) 중 실장 면에 가장 근접한 내부 전극이 가장 짧은 전기 경로를 가지며, 실장 면에서 가장 먼 내부 전극이 가장 긴 전기 경로를 갖는다.

한편, 본 발명이 속하는 기술 분야의 통상의 기술 수준에 따를 때, 도체의 길이가 증가할수록 그 저항 및 기생 인덕턴스는 증가하게 되며, 도체의 길이가 감소할수록 그 저항 및 기생 인덕턴스는 감소하게 된다. 즉, 전기 경로가 길수록 그에 따른 저항 및 기생 인덕턴스가 크게 나타나고, 전기 경로가 짧을수록 그에 따른 저항 및 기생 인덕턴스가 작게 나타난다.

따라서, 복수의 내부 전극(121, 122) 중 실장 면에 근접한 내부 전극일수록 저항 및 기생 인덕턴스가 작게 나타나며, 실장 면에서 멀어질수록 전기 경로에 따른 저항 및 기생 인덕턴스가 증가한다.

이와 같이, 하나의 적층형 전자 부품(100)에 배치되는 복수의 내부 전극(121, 122) 간에는 전기 경로의 차이에 따른 저항 및 기생 인덕턴스의 편차가 발생할 수 있다. 그리고 이에 따라, 실장 면에 근접한 내부 전극에 전류가 집중됨으로써, 내부 전극 간에 전류 밀도의 불균형이 발생할 수 있다.

본 발명의 일 적용 형태에 따르면, 적층형 전자 부품(100)의 제2 최외층(120-2)이 인쇄회로기판의 실장 면 쪽에 배치되는 경우, 복수의 내부 전극(121, 122)은 실장 면에서 멀어질수록 그 저항 및 기생 인덕턴스가 감소하는 경향성을 갖게 된다.

적층형 전자 부품(100)이 이와 같은 방향으로 실장되는 경우, 제2 최외층(120-2)에 배치된 내부 전극은, 전극의 두께 면에서는 가장 큰 저항 및 기생 인덕턴스를 가질 수 있고, 전기 경로 면에서는 가장 작은 저항 및 기생 인덕턴스를 가질 수 있다. 또한, 제1 최외층(120-1)에 배치된 내부 전극은, 전극의 두께 면에서는 가장 작은 저항 및 기생 인덕턴스를 가질 수 있고, 전기 경로 면에서는 가장 큰 저항 및 기생 인덕턴스를 가질 수 있다. 즉, 각각의 내부 전극에 대한 저항 및 기생 인덕턴스의 편차가 서로 상쇄될 수 있다.

이에 따라, 복수의 내부 전극(121, 122)이 실장 면에서 멀어질수록 점점 두꺼워지도록 배치되는 경향성을 가지는 경우, 내부 전극 간의 저항 및 기생 인덕턴스의 편차가 감소될 수 있다.

그리고 이에 따라, 실장 면에 근접한 내부 전극에 전류가 집중되는 것이 억제되어, 복수의 내부 전극(121, 122) 간에 전류 밀도의 불균형이 저감될 수 있다.

본 발명의 다른 적용 형태에 따르면, 적층형 전자 부품(100)의 제1 최외층(120-1)이 인쇄회로기판의 실장 면 쪽에 배치되도록 할 수 있다.

이 경우에는 적층형 전자 부품(100)에 발생하는 ESR(Equivalent Series Resistance)이 저감되는 효과가 나타날 수 있다.

(변형 예)

도 4 및 도 5는 도 3의 실시예에 대한 제1 및 제2 변형 예를 각각 나타낸 단면도이다.

먼저 도 4를 참조하면, 바디(110)는 적층 방향(Z방향)의 양 단에 상부 커버부(112)에 대응되는 영역(C1)과, 하부 커버부(113)에 대응되는 영역(C2)을 포함할 수 있고, 그 사이에 복수의 내부 전극을 포함하는 용량 형성부(A)를 포함할 수 있다.

용량 형성부(A)는, 가장 두꺼운 내부 전극이 배치된 제1 최외측을 포함하는 제1 영역(A1)과, 가장 얇은 내부 전극이 배치된 제2 최외측을 포함하는 제2 영역(A2)을 포함할 수 있다. 즉, 본 발명의 제1 변형 예에 따르면, 복수의 내부 전극이 배치되는 용량 형성부(A)는 2개의 영역으로 구획될 수 있다.

이때, 제1 영역(A1)에는, 제1 최외측에 배치된 내부 전극과 평균 두께가 동일한 복수의 내부 전극이 적층된 제1 내부 전극군(121a, 122a)이 배치될 수 있다. 또한, 제2 영역(A2)에는, 제2 최외측에 배치된 내부 전극과 평균 두께가 동일한 복수의 내부 전극이 적층된 제2 내부 전극군(121b, 122b)이 배치될 수 있다.

즉, 용량 형성부(A)에는 2가지 서로 다른 평균 두께를 갖는 내부 전극들이 배치될 수 있으며, 그 중 제1 영역(A1)에는 상대적으로 두꺼운 내부 전극들로 구성된 제1 내부 전극군(121a, 122a)이 배치되고, 제2 영역(A2)에는 상대적으로 얇은 내부 전극들로 구성된 제2 내부 전극군(121b, 122b)이 배치될 수 있다.

한편, 제1 및 제2 내부 전극군(121a, 122a, 121b, 122b)에 각각 포함되는 내부 전극의 두께 차이는 다양할 수 있고, 예를 들어 제1 내부 전극군(121a, 122a)의 두께를 t11로, 제2 내부 전극군(121b, 122b)에 배치되는 내부 전극의 두께를 t12로 정의할 때, t11≤2t12를 만족할 수 있다. 이때, t11, t12의 두께는 평균 두께를 의미할 수 있다.

제1 및 제2 내부 전극군(121a, 122a, 121b, 122b)에 포함되는 내부 전극의 평균 두께 차이가 2배를 초과하게 되면, 제1 내부 전극군(121a, 122a)에 배치된 내부 전극의 두께가 너무 두껍게 형성되어, 적층형 전자 부품(100)의 소형화 및 고용량화에 부합하지 않게 될 수 있다. 또는, 제2 내부 전극군(121b, 122b)에 배치된 내부 전극의 두께가 너무 얇게 형성되어, 전극의 연결성이 저하될 수 있다.

본 변형 예에 따르면, 제1 및 제2 영역(A1, A2)에 배치된 복수의 내부 전극 간에는 적층 방향(Z방향)으로 이격된 거리가 일정할 수 있다.

그리고 이때, 복수의 내부 전극의 적층 방향(Z방향)에 대한 제1 및 제2 영역(A1, A2)의 길이는 서로 동일할 수 있다. 그러면, 이 경우 제1 영역(A1)에 포함된 내부 전극의 개수는 제2 영역(A2)에 포함된 내부 전극의 개수보다 적을 수 있다.

또 다른 예로서, 제1 및 제2 영역(A1, A2)에 포함된 내부 전극의 개수가 서로 동일할 수 있다. 그러면, 이 경우 제1 영역(A1)의 적층 방향에 대한 길이는 제2 영역(A2)의 적층 방향에 대한 길이보다 길 수 있다.

도 5를 참조하면, 바디(110)는 적층 방향(Z방향)의 양 단에 상부 커버부(112)에 대응되는 영역(C1)과, 하부 커버부(113)에 대응되는 영역(C2)을 포함할 수 있고, 그 사이에 복수의 내부 전극을 포함하는 용량 형성부(A′)를 포함할 수 있다.

용량 형성부(A′)는, 각각 서로 다른 평균 두께의 내부 전극이 배치되는 3개 이상의 영역을 포함하고, 용량 형성부(A′)의 각각의 영역에 포함되는 내부 전극끼리는 서로 동일한 두께를 가질 수 있다.

예를 들어 도 5에 도시된 바와 같이, 용량 형성부(A′)는 3개의 영역(A3, A4, A5)을 포함할 수 있다. 이하 본 명세서에서는, 용량 형성부(A′)가 3개의 영역(A3, A4, A5)을 포함하는 예시에 관해 대표적으로 설명하나, 이와 같은 내용은 다른 개수의 영역들을 포함하는 용량 형성부(A′)에도 동일하게 적용될 수 있다.

본 변형 예에 따르면, 용량 형성부(A′)는 가장 두꺼운 내부 전극이 배치된 제1 최외측을 포함하는 제3 영역(A3)과, 가장 얇은 내부 전극이 배치된 제2 최외측을 포함하는 제5 영역(A5)과, 그 사이에 중간 두께의 내부 전극이 배치된 제4 영역(A4)을 포함할 수 있다. 즉, 본 발명의 제2 변형 예에 따르면, 복수의 내부 전극이 배치되는 용량 형성부(A′)는 3개의 영역으로 구획될 수 있다.

이때, 제3 영역(A3)에는, 제1 최외측에 배치된 내부 전극과 평균 두께가 동일한 복수의 내부 전극이 적층된 제3 내부 전극군(121c, 122c)이 배치될 수 있다. 또한, 제5 영역(A5)에는, 제2 최외측에 배치된 내부 전극과 평균 두께가 동일한 복수의 내부 전극이 적층된 제5 내부 전극군(121e, 122e)이 배치될 수 있다. 또한, 제4 영역(A4)에는, 제1 최외측에 배치된 내부 전극보다는 얇고, 제2 최외측에 배치된 내부 전극보다는 두꺼운 복수의 내부 전극이 적층된 제4 내부 전극군(121d, 122d)이 배치될 수 있다.

즉, 용량 형성부(A′)에는 3가지 서로 다른 평균 두께를 갖는 내부 전극들이 배치될 수 있으며, 그 중 제3 영역(A3)에는 상대적으로 두꺼운 내부 전극들로 구성된 제3 내부 전극군(121c, 122c)이 배치되고, 제4 영역(A4)에는 중간 두께의 내부 전극들로 구성된 제4 내부 전극군(121d, 122d)이 배치되며, 제5 영역(A5)에는 상대적으로 얇은 내부 전극들로 구성된 제5 내부 전극군(121e, 122e)이 배치될 수 있다.

한편, 제3 내지 제5 내부 전극군(121c 내지 122e)에 각각 포함되는 내부 전극의 두께 차이는 다양할 수 있고, 예를 들어 제3 내부 전극군(121c, 122c)의 두께를 t13로, 제5 내부 전극군(121e, 122e)에 배치되는 내부 전극의 두께를 t15로 정의할 때, t13≤2t15를 만족할 수 있다. 이때, t13, t15의 두께는 평균 두께를 의미할 수 있다.

제3 및 제5 내부 전극군(121c, 122c, 121e, 122e)에 포함되는 내부 전극의 평균 두께 차이가 2배를 초과하게 되면, 제3 내부 전극군(121c, 122c)에 배치된 내부 전극의 두께가 너무 두껍게 형성되어, 적층형 전자 부품(100)의 소형화 및 고용량화에 부합하지 않게 될 수 있다. 또는, 제5 내부 전극군(121e, 122e)에 배치된 내부 전극의 두께가 너무 얇게 형성되어, 전극의 연결성이 저하될 수 있다.

또한, 예를 들어 제4 내부 전극군(121d, 122d)의 평균 두께를 t14로 정의할 때, t14는 t13과 t15의 평균값에 해당할 수 있다.

본 변형 예에 따르면, 제3 내지 제5 영역(A3, A4, A5)에 배치된 복수의 내부 전극 간에는 적층 방향(Z방향)으로 이격된 거리가 일정할 수 있다.

그리고 이때, 복수의 내부 전극의 적층 방향(Z방향)에 대한 제3 내지 제5 영역(A3, A4, A5)의 길이는 서로 동일할 수 있다. 그러면, 이 경우 제3 영역(A3)에 포함된 내부 전극의 개수가 가장 적고, 제5 영역(A5)에 포함된 내부 전극의 개수가 가장 많을 수 있다.

또 다른 예로서, 제3 내지 제5 영역(A3, A4, A5)에 포함된 내부 전극의 개수가 서로 동일할 수 있다. 그러면, 이 경우 제3 영역(A3)의 적층 방향에 대한 길이가 가장 길고, 제5 영역(A5)의 적층 방향에 대한 길이가 가장 짧을 수 있다.

한편 도 4 및 도 5에 도시된 각 변형 예의 경우에도, 본 발명의 다양한 적용 형태에 따라 서로 다른 방향으로 적층형 전자 부품을 기판 위에 실장할 수 있다.

본 발명의 일 적용 형태에 따르면, 제2 내부 전극군(121b, 122b) 또는 제5 내부 전극군(121e, 122e)이 인쇄회로기판의 실장 면 쪽에 배치되는 경우, 복수의 내부 전극은 실장 면에서 멀어질수록 그 저항 및 기생 인덕턴스가 감소하는 경향성을 갖게 된다.

적층형 전자 부품(100)이 이와 같은 방향으로 실장되는 경우, 제2 내부 전극군(121b, 122b) 또는 제5 내부 전극군(121e, 122e)에 배치된 내부 전극은, 전극의 두께 면에서는 가장 큰 저항 및 기생 인덕턴스를 가질 수 있고, 전기 경로 면에서는 가장 작은 저항 및 기생 인덕턴스를 가질 수 있다. 또한, 제1 내부 전극군(121a, 122a) 또는 제3 내부 전극군(121c, 122c)에 배치된 내부 전극은, 전극의 두께 면에서는 가장 작은 저항 및 기생 인덕턴스를 가질 수 있고, 전기 경로 면에서는 가장 큰 저항 및 기생 인덕턴스를 가질 수 있다. 즉, 각각의 내부 전극에 대한 저항 및 기생 인덕턴스의 편차가 서로 상쇄될 수 있다.

이에 따라, 복수의 내부 전극이 실장 면에서 멀어질수록 점점 두꺼워지도록 배치되는 경향성을 가지는 경우, 내부 전극 간의 저항 및 기생 인덕턴스의 편차가 감소될 수 있다.

그리고 이에 따라, 실장 면에 근접한 내부 전극에 전류가 집중되는 것이 억제되어, 복수의 내부 전극 간에 전류 밀도의 불균형이 저감될 수 있다.

본 발명의 다른 적용 형태에 따르면, 제1 내부 전극군(121a, 122a) 또는 제3 내부 전극군(121c, 122c)이 인쇄회로기판의 실장 면 쪽에 배치되도록 할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 적층형 커패시터
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
120-1: 제1 최외측
120-2: 제2 최외측
121, 122: 내부 전극
121a, 122a: 제1 내부 전극군
121b, 122b: 제2 내부 전극군
121c, 122c: 제3 내부 전극군
121d, 122d: 제4 내부 전극군
121e, 122e: 제5 내부 전극군
131, 132: 외부 전극
A: 용량 형성부
A1: 제1 영역
A2: 제2 영역

Claims

유전체층 및 상기 유전체층을 사이에 두고 적층되는 복수의 내부 전극을 포함하는 바디; 및
상기 바디에 배치되며, 상기 복수의 내부 전극과 연결되는 외부 전극; 을 포함하고,
상기 복수의 내부 전극은 서로 다른 두께를 갖는 2개 이상의 내부 전극을 포함하며, 상기 복수의 내부 전극 중 가장 두꺼운 내부 전극과 가장 얇은 내부 전극은 상기 복수의 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 최외측에 각각 배치되고, 이들 사이에 배치된 내부 전극은 각각 상기 제2 최외측 방향으로 인접한 내부 전극과 동일하거나 그보다 큰 두께를 갖는
적층형 전자 부품.
제1항에 있어서,
상기 바디는, 상기 복수의 내부 전극이 형성된 용량 형성부와, 상기 복수의 내부 전극의 적층 방향으로 상기 용량 형성부의 양 단에 각각 배치되는 상부 및 하부 커버부를 포함하는
적층형 전자 부품.
제2항에 있어서,
상기 복수의 내부 전극 중에서, 상기 제1 최외측에 배치되는 내부 전극의 두께를 t1으로, 상기 제2 최외측에 배치되는 내부 전극의 두께를 t2로 정의할 때, t1≤2t2를 만족하는
적층형 전자 부품.
제2항에 있어서,
상기 용량 형성부는, 상기 제1 최외측을 포함하는 제1 영역 및 상기 제2 최외측을 포함하는 제2 영역을 포함하고,
상기 제1 영역에는, 상기 제1 최외측에 배치된 내부 전극과 두께가 동일한 복수의 내부 전극이 적층된 제1 내부 전극군이 배치되며,
상기 제2 영역에는, 상기 제2 최외측에 배치된 내부 전극과 두께가 동일한 복수의 내부 전극이 적층된 제2 내부 전극군이 배치되는
적층형 전자 부품.
제4항에 있어서,
상기 복수의 내부 전극의 적층 방향에 대한 상기 제1 및 제2 영역의 길이가 서로 동일한
적층형 전자 부품.
제4항에 있어서,
상기 제1 및 제2 내부 전극군에 포함된 내부 전극의 개수가 서로 동일한
적층형 전자 부품.
제2항에 있어서,
상기 용량 형성부는, 각각 서로 다른 두께의 내부 전극이 배치되는 3개 이상의 영역을 포함하고,
상기 용량 형성부의 각각의 영역에 포함되는 내부 전극끼리는 서로 동일한 두께를 갖는
적층형 전자 부품.
제7항에 있어서,
상기 용량 형성부의 각각의 영역에 포함된 내부 전극의 개수가 서로 동일한
적층형 전자 부품.
제1항에 있어서,
상기 복수의 내부 전극 간에 적층 방향으로 이격된 거리가 일정한
적층형 전자 부품.
제1항에 있어서,
상기 복수의 내부 전극은 상기 제1 최외측에서 상기 제2 최외측으로 갈수록 그 두께가 점진적으로 감소하도록 배치된
적층형 전자 부품.
제1항에 있어서,
상기 외부 전극은, 상기 바디의 제1 방향 양 단면에 각각 형성되는 제1 및 제2 외부 전극을 포함하고,
상기 복수의 내부 전극은, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 내부 전극을 포함하는
적층형 전자 부품.
제11항에 있어서,
상기 제1 외부 전극과 상기 제2 내부 전극, 상기 제2 외부 전극과 상기 제1 내부 전극은 각각 상기 제1 방향으로 서로 이격되도록 배치되며, 이들의 최단 이격 거리는 서로 동일한
적층형 전자 부품.