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KR102558816B1 - 금속-유전체 결합 방법 및 구조 - Google Patents

금속-유전체 결합 방법 및 구조 Download PDF

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KR102558816B1
KR102558816B1 KR1020217024628A KR20217024628A KR102558816B1 KR 102558816 B1 KR102558816 B1 KR 102558816B1 KR 1020217024628 A KR1020217024628 A KR 1020217024628A KR 20217024628 A KR20217024628 A KR 20217024628A KR 102558816 B1 KR102558816 B1 KR 102558816B1
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시 핑 후
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 발명의 금속-유전체 결합 방법은, 제1 반도체 층; 상기 제1 반도체 층 상의 제1 유전 층; 및 상기 제1 유전 층 상의, 상기 제 1 반도체 층 쪽을 향하지 않는 금속 결합 표면을 갖는 제1 금속 층을 포함하는 제1 반도체 구조체를 제공하는 단계; 상기 금속 결합 표면을 평탄화하는 단계; 상기 금속 결합 표면 상에 플라즈마 처리를 적용하는 단계; 제2 반도체 층; 및 상기 제2 반도체 층 상의, 상기 제2 반도체 층 쪽을 향하지 않는 유전체 결합 표면을 갖는 제2 유전 층을 포함하는 제2 반도체 구조체를 제공하는 단계; 상기 유전체 결합 표면을 평탄화하는 단계; 상기 유전체 결합 표면 상에 플라즈마 처리를 적용하는 단계; 및 상기 금속 결합 표면을 상기 유전체 결합 표면과 결합시킴으로써, 상기 제1 반도체 구조체와 제2 반도체 구조체를 결합시키는 단계를 포함한다.

Description

금속-유전체 결합 방법 및 구조
본 발명은 결합 기술 분야, 특히, 금속-유전체 결합 방법 및 구조에 관한 것이다.
유전체 결합은 흔히, 캐리어 웨이퍼를 장치와 결합시키거나 장치를 다른 장치와 결합시키는 데 사용된다. 결합을 위한 장치는 실리콘 관통 비아(through-silicon via)를 포함할 수 있다. 유전체 결합에서, 유전체 표면은 다른 유전체 표면과 결합된다. 하이브리드 결합은 흔히 장치들 사이에서, 유전체 부분과 금속 부분을 포함하는 하이브리드 표면의 결합을 포함한다. 금속 표면을 결합시키기 위해, 열 압착이 흔히 사용되어, 금속-금속 결합을 형성한다.
2개의 반도체 구조체가 3차원 통합을 위해 함께 결합되기 때문에, 더 많은 복잡성이 도입된다. 하나의 반도체 구조체에 의해 생성된 요인(예컨대, 열 또는 전자기 복사선)은 결합된 구조에서 하나 이상의 반도체 구조체의 작동에 영향을 미칠 수 있다. 예를 들어, 하나의 반도체 구조체에 의해 발생된 열은 그 자체의 작동에 영향을 미칠 뿐만 아니라 다른 반도체 구조체의 작동에도 영향을 미칠 수 있다.
개시된 방법 및 시스템은 전술된 하나 이상의 문제 및 다른 문제를 해결하기 위한 것이다.
본 발명의 하나의 양태는, 금속-유전체 결합 방법을 포함한다. 상기 금속-유전체 결합 방법은, 제1 반도체 층; 상기 제1 반도체 층 상의 제1 유전 층; 및 상기 제1 유전 층 상의, 상기 제 1 반도체 층 쪽을 향하지 않는 금속 결합 표면을 갖는 제1 금속 층을 포함하는 제1 반도체 구조체를 제공하는 단계; 상기 금속 결합 표면을 평탄화하는 단계; 상기 금속 결합 표면 상에 플라즈마 처리를 적용하는 단계; 제 2 반도체 층; 및 상기 제 2 반도체 층 상의, 상기 제 2 반도체 층 쪽을 향하지 않는 유전체 결합 표면을 갖는 제 2 유전 층을 포함하는 제 2 반도체 구조체를 제공하는 단계; 상기 유전체 결합 표면을 평탄화하는 단계; 상기 유전체 결합 표면 상에 플라즈마 처리를 적용하는 단계; 및 상기 금속 결합 표면을 상기 유전체 결합 표면과 결합시킴으로써 상기 제1 반도체 구조체와 상기 제2 반도체 구조체를 결합시키는 단계를 포함한다.
본 발명의 다른 양태는 본 발명의 명세서, 청구범위 및 도면에 비추어 당업자가 이해할 수 있다.
도 1은, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 금속-유전체 결합 방법의 흐름도를 도시한다.
도 2는, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제1 반도체 층의 개략도를 도시한다.
도 3은, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제1 반도체 층의 다른 개략도를 도시한다.
도 4는, 본 발명의 다양한 개시된 실시예에 부합하는, 예시적인 제1 반도체 층 상의 예시적인 제1 유전 층의 개략도를 도시한다.
도 5는, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제1 반도체 구조체의 개략도를 도시한다.
도 6은, 본 발명의 다양한 개시된 실시예에 부합하는, 평탄화 후 예시적인 제1 반도체 구조체의 다른 개략도를 도시한다.
도 7은, 본 발명의 다양한 개시된 실시예에 부합하는, 표면 처리 하의 예시적인 제1 반도체 구조체의 다른 개략도를 도시한다.
도 8은, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제2 반도체 층의 개략도를 도시한다.
도 9는, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제2 반도체 층의 다른 개략도를 도시한다.
도 10은, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제2 반도체 구조체의 개략도를 도시한다.
도 11은, 본 발명의 다양한 개시된 실시예에 부합하는, 평탄화 후 예시적인 제2 반도체 구조체의 개략도를 도시한다.
도 12는, 본 발명의 다양한 개시된 실시예에 부합하는, 표면 처리 하의 예시적인 제2 반도체 구조체의 개략도를 도시한다.
도 13은, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 개략도를 도시한다.
도 14는, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 다른 개략도를 도시한다.
도 15는, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 투과 전자 현미경 이미지를 도시한다.
도 16은, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 다른 개략도를 도시한다.
도 17은, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 다른 개략도를 도시한다.
하기는, 첨부된 도면을 참조하여 본 발명의 실시예에서의 기술적 해결책을 설명하는 것이다. 가능하면 어디서든, 동일하거나 유사한 부분을 지칭하기 위해 도면 전체에 걸쳐 동일한 참조 번호를 사용할 것이다. 자명하게, 기술된 실시예는 단지 본 발명의 일부일 뿐이고 모든 실시예는 아니다. 당업자가 본 발명의 실시예에 기초하여 독창적인 노력 없이 수득한 다른 실시예는 본 발명의 보호 범위 내에 속할 것이다.
본원의 명세서, 청구범위 및 첨부된 도면에서 "제1", "제2", "제3", "제4" 등의 용어(존재하는 경우)는 유사한 대상을 구별하기 위한 것으로 의도되지만, 반드시 순서 또는 서열을 나타내는 것은 아니다. 본원에 기술된 본 발명의 실시예는, 예를 들어, 본원에 예시되거나 기술된 순서와 다른 순서로 실행될 수 있음을 이해해야 한다.
공정의 일부 또는 전부는 본 발명의 목적을 달성하기 위한 실제 필요에 따라 선택될 수 있다. 구성요소의 일부 또는 전부는 본 발명의 목적을 달성하기 위한 실제 필요에 따라 선택될 수 있다.
본 발명은 금속-유전체 결합 방법을 제공한다. 도 1은, 본 발명의 다양한 개시된 실시예에 따른 예시적인 금속-유전체 결합 방법의 흐름도를 도시한다. 도 2 내지 14, 16 및 17은, 금속-유전체 결합 공정의 특정 단계에서의 구조의 개략도를 도시한다.
도 1을 참조하면, 제1 반도체 층, 제1 유전 층, 및 금속 결합 표면을 갖는 제1 금속 층을 포함하는 제1 반도체 구조체가 제공된다(S610). 도 2 내지 5는, 제1 반도체 층, 제1 유전 층, 및 제1 금속 층을 포함하는 제1 반도체 구조체를 제공하기 위한 공정의 특정 단계에서의 구조를 도시한다.
도 2는, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제1 반도체 층의 개략도를 도시한다. 도 2를 참조하면, 제1 반도체 층(11)이 제공된다. 일부 실시예에서, 제1 반도체 층(11)은 실리콘 기판일 수 있다.
도 3은, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제1 반도체 층의 다른 개략도를 도시한다. 도 3을 참조하면, 제1 반도체 층(11)은 이의 내부에 형성된 제1 반도체 장치(111)를 포함할 수 있다.
일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 전원 장치일 수 있다. 상기 전원 장치는 열을 발생시킬 수 있다.
다른 실시예에서, 제1 반도체 장치(111)는, 예를 들어 상보적 금속-산화물-반도체(Complementary Metal-Oxide-Semiconductor, CMOS) 장치일 수 있다. 상기 CMOS 장치는 다양한 용도, 예컨대 CMOS 이미지 센서(CIS), 데이터 변환기 등에 사용될 수 있다.
일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 전자기 복사선을 발생시키는 장치일 수 있다. 전자기 복사선은, 예를 들어 가시광선, 적외선, 라디오파, 자외선, 또는 이들의 임의의 조합일 수 있다.
일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 전자기 복사선에 노출되는 장치일 수 있다. 전자기 복사선은, 예를 들어 가시광선, 적외선, 라디오파, 자외선, 또는 이들의 임의의 조합일 수 있다.
도 4는, 본 발명의 다양한 개시된 실시예에 부합하는, 예시적인 제1 반도체 층 상의 예시적인 제1 유전 층의 개략도를 도시한다. 도 4를 참조하면, 제1 유전 층(12)은 제1 반도체 층(11) 상에 형성된다.
일부 실시예에서, 제1 유전 층(12)의 물질은, 예를 들어 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
일부 실시예에서, 제1 유전 층(12)은 침착, 예를 들면 화학적 증착(CVD), 물리적 증착(PVD), 원자층 침착(ALD), 또는 임의의 다른 적합한 침착 공정에 의해 제1 반도체 층(11) 상에 형성될 수 있다.
도 5는, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제1 반도체 구조체의 개략도를 도시한다. 도 5를 참조하면, 제1 반도체 구조체(100)는 제1 반도체 층(11), 제1 유전 층(12) 및 제1 금속 층(13)을 포함한다. 제1 금속 층(13)은 제1 유전 층(12) 상에 형성된다. 제1 금속 층(13)은 금속 결합 표면(131)을 포함하고, 금속 결합 표면(131)은 제1 반도체 층(11) 쪽을 향하지 않는다. 금속 결합 표면(131)은, 다른 반도체 구조체의 결합 표면과 결합될 표면일 수 있다.
일부 실시예에서, 제1 금속 층(13)의 물질은 탄탈륨, 티타늄, 구리, 또는 이들의 임의의 조합물일 수 있다. 일부 실시예에서, 제1 금속 층(13)은 침착, 예를 들면 화학적 증착(CVD), 물리적 증착(PVD), 원자층 침착(ALD), 또는 임의의 다른 적합한 침착에 의해 제1 유전 층(12) 상에 형성될 수 있다. 예를 들어, 물리적 증착으로서, 마그네트론 스퍼터링 침착이 제1 금속 층(13)을 침착하는데 사용될 수 있으며, 이때 하나 이상의 스퍼터링 타겟이 충격을 받아(bombarded) 물질을 토출하고, 토출된 물질이 제1 유전 층(12) 상에 침착될 수 있다.
도 1을 참조하면, 금속 결합 표면이 평탄화된다(S620). 대응적으로, 도 6은, 본 발명의 다양한 개시된 실시예에 부합하는, 평탄화 후 예시적인 제1 반도체 구조체의 다른 개략도를 도시한다.
도 6을 참조하면, 평탄화 공정은 거친 표면형상(topography)을 야기하는 물질을 제거하기 때문에, 금속 결합 표면(131)이 평탄화된 후 금속 결합 표면(131)은 편평하다. 일부 실시예에서, 금속 결합 표면(131)은 화학적 기계적 평탄화 또는 임의의 다른 적합한 평탄화에 의해 평탄화될 수 있다. 일부 실시예에서, 금속 결합 표면(131)의 표면 거칠기가, 예를 들어 약 0.5 nm 이하일 수 있도록, 금속 결합 표면(131)이 평탄화된다.
도 1을 참조하면, 표면 처리가 금속 결합 표면 상에 적용된다(S630). 대응적으로, 도 7은, 본 발명의 다양한 개시된 실시예에 부합하는, 표면 처리 하의 예시적인 제1 반도체 구조체의 다른 개략도를 도시한다.
도 7을 참조하면, 날카로운 폐쇄형 화살표는, 제1 반도체 구조체(100)에서 제1 금속 층(13)의 금속 결합 표면(131) 상에 표면 처리가 적용됨을 나타낸다. 표면 처리는 플라즈마 처리 및 세척 처리를 포함할 수 있다.
일부 실시예에서, 플라즈마 처리는, 금속 결합 표면(131) 상에 질소 플라즈마, 산소 플라즈마, 아르곤 플라즈마, 아르곤-수소 플라즈마, 또는 임의의 다른 적합한 플라즈마를 적용하는 것을 포함할 수 있다. 질소 플라즈마는 플라즈마 시스템에 질소 기체를 도입함으로써 생성될 수 있고, 산소 플라즈마는 플라즈마 시스템에 산소 기체를 도입함으로써 생성될 수 있고, 아르곤 플라즈마는 플라즈마 시스템에 아르곤 기체를 도입함으로써 생성될 수 있다. 아르곤-수소 플라즈마는, 플라즈마 시스템에 아르곤 및 수소 기체를 도입함으로써 생성될 수 있다. 아르곤-수소 플라즈마는 아르곤 플라즈마와 수소 플라즈마의 혼합물을 포함할 수 있다.
일부 실시예에서, 세척 처리는, 탈이온수를 사용하여 금속 결합 표면(131)을 세척하는 것을 포함할 수 있다.
일부 실시예에서, 세척 처리는 친수성 화학 성분을 사용하여 금속 결합 표면(131)을 세척하는 것을 포함할 수 있다. 친수성 화학 성분은, 예를 들어 암모니아 용액, 약산, 또는 임의의 다른 적합한 화학 성분일 수 있다. 약산은, 예를 들어 불화수소산, 벤조산, 아세트산, 프로판산, 아크릴산, 또는 임의의 다른 적합한 약산일 수 있다.
도 1을 참조하면, 제2 반도체 층, 및 유전 결합 표면을 갖는 제2 유전 층을 포함하는 제2 반도체 구조체가 제공된다(S640). 도 8 내지 10은, 제2 반도체 층 및 제2 유전 층을 포함하는 제2 반도체 구조체를 제공하기 위한 공정의 특정 단계에서의 구조를 나타낸다.
도 8은, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제2 반도체 층의 개략도를 도시한다. 도 8를 참조하면, 제2 반도체 층(21)이 제공된다. 일부 실시예에서, 제2 반도체 층(21)은 실리콘 기판일 수 있다.
도 9는, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제2 반도체 층의 다른 개략도를 도시한다. 도 9를 참조하면, 제2 반도체 층(21)은 제2 반도체 장치(211)를 포함할 수 있다.
일부 실시예에서, 제2 반도체 장치(211)는, 예를 들어 전원 장치일 수 있다. 전원 장치는 열을 발생시킬 수 있다.
일부 실시예에서, 제2 반도체 장치(211)는, 예를 들어 상보적 금속-산화물-반도체(CMOS) 장치일 수 있다. 상기 CMOS 장치는 다양한 용도, 예컨대 CMOS 이미지 센서, 데이터 변환기 등에 사용될 수 있다.
일부 실시예에서, 제2 반도체 장치(211)는, 예를 들어 전자기 복사선을 발생시키는 장치일 수 있다. 전자기 복사선은, 예를 들어 가시광선, 적외선, 라디오파, 자외선, 또는 이들의 임의의 조합일 수 있다.
일부 실시예에서, 제2 반도체 장치(211)는, 예를 들어 전자기 복사선에 노출되는 장치일 수 있다. 전자기 복사선은, 예를 들어 가시광선, 적외선, 라디오파, 자외선, 또는 이들의 임의의 조합일 수 있다.
도 10은, 본 발명의 다양한 개시된 실시예에 부합하는 예시적인 제2 반도체 구조체의 개략도를 도시한다. 도 10을 참조하면, 제2 반도체 구조체(200)는 제2 반도체 층(21) 및 제2 유전 층(22)을 포함하고, 제2 유전 층(22)은 제2 반도체 층(21) 상에 형성된다.
제2 유전 층(22)은 유전체 결합 표면(221)을 포함하고, 유전체 결합 표면(221)은 제2 반도체 층(21) 쪽을 향하지 않는다. 유전체 결합 표면(221)은, 제1 반도체 구조체의 결합 표면과 결합되는 표면일 수 있다.
일부 실시예에서, 제2 유전 층(22)의 물질은, 예를 들어 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
일부 실시예에서, 제2 유전 층(22)은 침착, 예를 들면 화학적 증착(CVD), 물리적 증착(PVD), 원자층 침착(ALD), 또는 임의의 다른 적합한 침착에 의해 제2 반도체 층(21) 상에 형성될 수 있다.
도 1을 참조하면, 유전체 결합 표면이 평탄화된다(S650). 대응적으로, 도 11은, 본 발명의 다양한 개시된 실시예에 부합하는, 평탄화 후 예시적인 제2 반도체 구조체의 개략도를 도시한다.
도 11을 참조하면, 평탄화 공정은 거친 표면형성을 야기하는 물질을 제거하기 때문에, 유전체 결합 표면(221)이 평탄화된 후 유전체 결합 표면(221)은 편평하다. 일부 실시예에서, 유전체 결합 표면(221)은 화학적 기계적 평탄화 또는 임의의 다른 적합한 평탄화에 의해 평탄화될 수 있다. 일부 실시예에서, 유전체 결합 표면(221)의 표면 거칠기가, 예를 들어 약 0.5 nm 이하일 수 있도록, 유전체 결합 표면(221)이 평탄화될 수 있다.
도 1을 참조하면, 유전체 결합 표면 상에 표면 처리가 적용된다(S660). 대응적으로, 도 12는, 본 발명의 다양한 개시된 실시예에 부합하는, 표면 처리 하의 예시적인 제2 반도체 구조체의 개략도를 도시한다.
도 12를 참조하면, 날카로운 폐쇄형 화살표는, 제2 반도체 구조체(200)의 제2 유전 층(22)의 유전체 결합 표면(221) 상에 표면 처리가 적용됨을 나타낸다. 표면 처리는 플라즈마 처리 및 세척 처리를 포함할 수 있다.
일부 실시예에서, 플라즈마 처리는 유전체 결합 표면(221) 상에 질소 플라즈마, 산소 플라즈마, 아르곤 플라즈마, 아르곤-수소 플라즈마, 또는 임의의 다른 적합한 플라즈마를 적용하는 것을 포함할 수 있다. 질소 플라즈마는 플라즈마 시스템에 질소 기체를 도입함으로써 생성될 수 있고, 산소 플라즈마는 플라즈마 시스템에 산소 기체를 도입함으로써 생성될 수 있고, 아르곤 플라즈마는 플라즈마 시스템에 아르곤 기체를 도입함으로써 생성될 수 있다. 아르곤-수소 플라즈마는 플라즈마 시스템에 아르곤 및 수소 기체를 도입함으로써 생성될 수 있다. 아르곤-수소 플라즈마는 아르곤 플라즈마와 수소 플라즈마의 혼합물을 포함할 수 있다.
일부 실시예에서, 세척 처리는, 탈이온수를 사용하여 유전체 결합 표면(221)을 세척하는 것을 포함할 수 있다.
일부 실시예에서, 세척 처리는, 친수성 화학 성분을 사용하여 유전체 결합 표면(221)을 세척하는 것을 포함할 수 있다. 친수성 화학 성분은, 예를 들어 암모니아 용액, 약산, 또는 임의의 다른 적합한 화학 성분일 수 있다. 약산은, 예를 들어 불화수소산, 벤조산, 아세트산, 프로판산, 아크릴산, 또는 임의의 다른 적합한 약산일 수 있다.
도 1을 참조하면, 제1 반도체 구조체가 제2 반도체 구조체와 결합된다(S670). 대응적으로, 도 13, 14, 16 및 17은, 금속-유전체 결합의 구조의 개략도를 도시한다.
도 13은, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 개략도를 도시한다. 도 13을 참조하면, 금속 결합 표면을 유전체 결합 표면과 결합시킴으로써, 제1 반도체 구조체가 제2 반도체 구조체와 결합된다. 일부 실시예에서, 도 13을 참조하면, 유전체 결합 표면이 하향 배향되도록, 제2 반도체 구조체가 거꾸로 배향될 수 있다. 또한, 금속 결합 표면은 상향 배향된다. 따라서, 유전체 결합 표면과 금속 결합 표면은 서로를 향하여 함께 결합된다.
제1 반도체 구조체(100)와 제2 반도체 구조체(200) 사이에 결합 계면(31)이 형성된다. 결합 계면(31)은, 금속 결합 표면이 유전체 결합 표면과 접촉하는 평면에 존재한다.
일부 실시예에서, 금속 결합 표면을 유전체 결합 표면과 실온에서 결합시킴으로써, 제1 반도체 구조체가 제2 반도체 구조체와 결합될 수 있다. 실온은, 예를 들어 약 15℃ 내지 약 30℃ 범위일 수 있다.
일부 실시예에서, 실온보다 더 낮은 온도, 예를 들어 0℃ 초과 및 약 15℃ 미만의 온도에서 금속 결합 표면을 유전체 결합 표면과 결합시킴으로써, 제1 반도체 구조체가 제2 반도체 구조체와 결합될 수 있다.
일부 실시예에서, 실온보다 더 높은 온도, 예를 들어 약 30℃ 내지 약 100℃ 범위의 온도에서 유전체 결합 표면과 금속 결합 표면을 결합시킴으로써, 제1 반도체 구조체가 제2 반도체 구조체와 결합될 수 있다.
도 14는, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 다른 개략도를 도시한다. 도 14를 참조하면, 금속 결합 표면을 유전체 결합 표면과 결합시킴으로써, 제1 반도체 구조체가 제2 반도체 구조체와 결합된다. 일부 실시예에서, 도 14를 참조하면, 금속 결합 표면이 하향 배향되도록, 제1 반도체 구조체가 거꾸로 배향될 수 있다. 또한, 유전체 결합 표면은 상향 배향된다. 따라서, 유전체 결합 표면과 금속 결합 표면은 서로를 향하여 함께 결합된다.
제1 반도체 구조체와 제2 반도체 구조체 사이에 결합 계면(31)이 형성된다. 결합 계면(31)은, 금속 결합 표면이 유전체 결합 표면과 접촉하는 평면에 존재한다.
일부 실시예에서, 제1 반도체 구조체는 금속 결합 표면이 좌측을 향하도록 배향될 수 있고, 제2 반도체 구조체는 유전체 결합 표면이 우측을 향하도록 배향될 수 있다. 따라서, 금속 결합 표면과 유전체 결합 표면은 서로를 향하여 서로 결합된다.
일부 실시예에서, 제1 반도체 구조체는 금속 결합 표면이 우측을 향하도록 배향될 수 있고, 제2 반도체 구조체는 유전체 결합 표면이 좌측을 향하도록 배향될 수 있다. 따라서, 금속 결합 표면과 유전체 결합 표면은 서로를 향하여 서로 결합된다.
금속 결합 표면과 유전체 결합 표면이 서로를 향하여 서로 결합되는 한, 제1 반도체 구조체는, 다양한 방향으로 향하는 금속 결합 표면 및 유전체 결합 표면을 갖는 제2 반도체 구조체와 결합될 수 있다.
일부 실시예에서, 도 1을 참조하면, 제1 반도체 구조체 및 제2 반도체 구조체에 열처리가 적용된다(S680). 열처리 동안, 제1 반도체 구조 및 제2 반도체 구조체는 어닐링 온도에서 어닐링될 수 있다. 어닐링 온도는, 예를 들어 약 100℃ 내지 약 450℃의 범위일 수 있다. 예를 들어, 제1 반도체 구조체 및 제2 반도체 구조체의 온도는 원래 온도로부터 어닐링 온도로 상승되고, 사전-설정된 시간 동안 어닐링 온도로 유지되고, 원래 온도로 추가로 감소될 수 있다. 원래 온도는, 예를 들어 실온일 수 있다. 상기 사전-설정된 시간은, 예를 들어 1시간, 1.5시간, 2시간, 2.5시간 등일 수 있다. 상기 사전-설정된 시간은 다양한 적용 시나리오에 따라 선택된 임의의 적합한 시간일 수 있다.
도 15는, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 투과 전자 현미경 이미지를 도시한다.
투과전자현미경(TEM)에서 전자빔은 이미지화를 위해 샘플 쪽으로 유도된다. 전자빔이 샘플을 통과하며, 이 동안 전자가 샘플과 상호 작용한다. 이러한 상호 작용은 샘플의 국부 영역의 특성에 의존한다. 상이한 특성을 갖는 상이한 국부 영역은 전자와 상이한 상호작용을 야기하고, 이에 따라 해당 TEM 이미지의 상이한 영역에서 차이를 야기한다.
도 15를 참조하면, 금속-유전체 결합의 구조는, 제1 반도체 구조체(100a), 제2 반도체 구조체(200a), 및 제1 반도체 구조체(100a)과 제2 반도체 구조체(200a) 사이에 형성된 결합 계면(31a)을 포함한다. 제1 반도체 구조체(100a)는 제1 반도체 층(11a), 제1 반도체 층(11a) 상의 제1 유전 층(12a), 및 제1 유전 층(12a) 상의 제1 금속 층(13a)을 포함한다. 제1 금속 층(13a)은 금속 결합 표면을 포함하고, 금속 결합 표면은 제1 반도체 층(11a) 쪽을 향하지 않는다. 제2 반도체 구조체(200a)는 제2 반도체 층(21a) 및 제2 반도체 층(21a) 상의 제2 유전 층(22a)을 포함한다. 제2 유전 층(22a)은 유전체 결합 표면을 포함하고, 유전체 결합 표면은 제2 반도체 층(21a) 쪽을 향하지 않는다.
도 15를 참조하면, 제2 반도체 구조체(200a)는, 유전체 결합 표면이 아래쪽을 향하도록 배향되고, 제1 반도체 구조체(100a)는 금속 결합 표면이 위쪽을 향하도록 배향되며, 유전체 결합 표면과 금속 결합 표면은 서로를 향하여 서로 결합된다. 금속 결합 표면과 유전체 결합 표면이 서로 접촉하는 평면에 결합 계면(31a)이 존재한다.
본 발명은, 금속-유전체 결합의 구조, 예를 들어 본 발명의 다양한 실시예에 따른 임의의 금속-유전체 결합 방법에 대응하는 금속-유전체 결합의 구조를 제공한다.
도 13은, 본 발명의 다양한 개시된 실시예와 부합하는 금속-유전체 결합의 예시적인 구조의 개략도를 도시한다. 도 13을 참조하면, 금속-유전체 결합의 예시적인 구조는 제1 반도체 구조체(100), 제2 반도체 구조체(200), 및 결합 계면(31)을 포함한다. 제2 반도체 구조체(200)는 제1 반도체 구조체(100) 상에 존재하고, 제1 반도체 구조체(100)와 결합된다.
제1 반도체 구조체(100)는 제1 반도체 층(11), 제1 반도체 층(11) 상의 제1 유전 층(12), 및 제1 유전 층(12) 상의 제1 금속 층(13)을 포함한다. 제1 금속 층(13)은 금속 결합 표면을 포함하고, 금속 결합 표면은 제1 반도체 층(11) 쪽을 향하지 않는다.
일부 실시예에서, 제1 반도체 층(11)은, 예를 들어 실리콘 기판일 수 있다.
일부 실시예에서, 제1 유전 층(12)의 물질은, 예를 들어 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
일부 실시예에서, 제1 금속 층(13)의 물질은, 예를 들어 탄탈륨, 티타늄, 구리, 또는 이들의 임의의 조합물일 수 있다.
제2 반도체 구조체(200)는 제2 반도체 층(21) 및 제2 반도체 층(21) 상의 제2 유전 층(22)을 포함한다. 제2 유전 층(22)은 유전체 결합 표면을 포함하고, 유전체 결합 표면은 제2 반도체 층(21) 쪽을 향하지 않는다.
일부 실시예에서, 제2 반도체 층(21)은, 예를 들어 실리콘 기판일 수 있다.
일부 실시예에서, 제2 유전 층(22)의 물질은, 예를 들어 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
도 13을 참조하면, 제2 반도체 구조체(200)는, 유전체 결합 표면이 하향 배향되도록 배향될 수 있다. 즉, 제2 반도체 층(21)으로부터 제2 유전 층(22)으로의 방향은 아래쪽을 향한다. 금속 결합 표면은 상향 배향된다. 즉, 제1 반도체 층(11)으로부터 제1 금속 층(13)으로의 방향은 위쪽을 향한다. 따라서, 유전체 결합 표면과 금속 결합 표면은 서로를 향하여 함께 결합된다.
제1 반도체 구조체와 제2 반도체 구조체 사이에 결합 계면(31)이 형성된다. 결합 계면(31)은, 금속 결합 표면이 유전체 결합 표면과 접촉하는 평면에 존재한다.
도 14는, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 다른 개략도를 도시한다. 도 14를 참조하면, 금속-유전체 결합의 예시적인 구조는 제1 반도체 구조체(100), 제2 반도체 구조체(200), 및 결합 계면(31)을 포함한다. 제2 반도체 구조체(200)는 제1 반도체 구조체(100)와 결합된다.
제1 반도체 구조체(100)는 제1 반도체 층(11), 제1 반도체 층(11) 상의 제1 유전 층(12), 및 제1 유전 층(12) 상의 제1 금속 층(13)을 포함한다. 제1 금속 층(13)은 금속 결합 표면을 포함하고, 금속 결합 표면은 제1 반도체 층(11) 쪽을 향하지 않는다.
일부 실시예에서, 제1 반도체 층(11)은, 예를 들어 실리콘 기판일 수 있다.
일부 실시예에서, 제1 유전 층(12)의 물질은, 예를 들어 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
일부 실시예에서, 제1 금속 층(13)의 물질은, 예를 들어 탄탈륨, 티타늄, 구리, 또는 이들의 임의의 조합물일 수 있다.
제2 반도체 구조체(200)는 제2 반도체 층(21) 및 제2 반도체 층(21) 상의 제2 유전 층(22)을 포함한다. 제2 유전 층(22)은 유전체 결합 표면을 포함하고, 유전체 결합 표면은 제2 반도체 층(21) 쪽을 향하지 않는다.
일부 실시예에서, 제2 반도체 층(21)은, 예를 들어 실리콘 기판일 수 있다.
일부 실시예에서, 제2 유전 층(22)의 물질은, 예를 들어 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
도 14를 참조하면, 제2 반도체 구조체(200)는, 유전체 결합 표면이 상향 배향되도록 배향될 수 있다. 즉, 제2 반도체 층(21)으로부터 제2 유전 층(22)으로의 방향은 위쪽을 향한다. 금속 결합 표면은 하향 배향된다. 즉, 제1 반도체 층(11)으로부터 제1 금속 층(13)으로의 방향은 아래쪽을 향한다. 따라서, 유전체 결합 표면과 금속 결합 표면은 서로를 향하여 함께 결합된다.
제1 반도체 구조체와 제2 반도체 구조체 사이에 결합 계면(31)이 형성된다. 결합 계면(31)은, 금속 결합 표면이 유전체 결합 표면과 접촉하는 평면에 존재한다.
전술된 제1 반도체 구조체 및 제2 반도체 구조체의 배향은 단지 예시 목적을 위한 것이며, 본 발명의 범위를 제한하는 것으로 의도되지 않는다. 금속-유전체 결합의 구조에서 제1 반도체 구조 및 제2 반도체 구조체는 다양한 적합한 배향을 가질 수 있다. 예를 들어, 금속-유전체 결합의 구조에서, 제1 반도체 구조체는, 금속 결합 표면이 좌측을 향하도록 배향될 수 있고, 제2 반도체 구조체는, 유전체 결합 표면이 우측을 향하도록 배향될 수 있다. 따라서, 금속 결합 표면과 유전체 결합 표면은 서로를 향하여 서로 결합된다. 다른 예로서, 제1 반도체 구조체는, 금속 결합 표면이 우측을 향하도록 배향될 수 있고, 제2 반도체 구조체는, 유전체 결합 표면이 좌측을 향하도록 배향될 수 있다. 따라서, 금속 결합 표면과 유전체 결합 표면은 서로를 향하여 서로 결합된다. 금속 결합 표면과 유전체 결합 표면이 서로를 향하여 서로 결합되는 한, 금속-유전체 결합의 구조에서 제1 반도체 구조체 및 제2 반도체 구조체는 임의의 적절한 배향을 가질 수 있다.
도 16은, 본 발명의 다양한 개시된 실시예에 따른 금속-유전체 결합의 예시적인 구조의 다른 개략도를 도시한다. 도 16을 참조하면, 금속-유전체 결합의 구조는 제1 반도체 구조체(100), 제2 반도체 구조체(200), 및 결합 계면(31)을 포함한다. 제2 반도체 구조체(200)는 제1 반도체 구조체(100) 상에 존재하고, 제1 반도체 구조체(100)와 결합된다.
제1 반도체 구조체(100)는 제1 반도체 층(11), 제1 반도체 층(11) 상의 제1 유전 층(12), 및 제1 유전 층(12) 상의 제1 금속 층(13)을 포함한다. 제1 금속 층(13)은 금속 결합 표면을 포함하고, 금속 결합 표면은 제1 반도체 층(11) 쪽을 향하지 않는다. 일부 실시예에서, 제1 금속 층(13)의 물질은, 예를 들어 탄탈륨, 티타늄, 구리, 또는 이들의 임의의 조합물일 수 있다.
제2 반도체 구조체(200)는 제2 반도체 층(21) 및 제2 반도체 층(21) 상의 제2 유전 층(22)을 포함한다. 제2 유전 층(22)은 유전체 결합 표면을 포함하고, 유전체 결합 표면은 제2 반도체 층(21) 쪽을 향하지 않는다. 일부 실시예에서, 제2 유전 층(22)의 물질은, 예를 들어 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 임의의 조합물을 포함할 수 있다.
제1 반도체 층(11)은, 예를 들어 제1 반도체 장치(111)를 포함할 수 있다. 일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 전원 장치일 수 있다. 전원 장치는 열을 발생시킬 수 있다. 이러한 열은 제2 반도체 구조체(200) 쪽으로 전달될 수 있다. 제1 금속 층(13)은 전원 장치에 의해 발생된 열을 발산 또는 재분배하여 전원 장치 및/또는 제2 반도체 구조체(200)의 작동 안정성을 향상시킬 수 있다. 도 16을 참조하면, 직선 화살표는, 전원 장치에 의해 발생된 열을 나타내며, 열은 제1 금속 층(13)에 의해 발산 또는 재분배될 수 있다. 제1 금속 층(13)은 그 자체로 열을 공기로 발산할 수 있거나, 열 발산 장치(도시되지 않음)에 추가로 연결됨으로써 열을 발산할 수 있다. 따라서, 전원 장치 및/또는 제2 반도체 구조체(200)의 작동 안정성이 향상될 수 있다.
일부 실시예에서, 전원 장치는, 예를 들어 다이오드, 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 절연 게이트 양극성 트랜지스터, 양극성 접합 트랜지스터, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 전자기 복사선을 발생시키는 장치일 수 있다. 전자기 복사선은, 예를 들어 가시광, 적외선, 라디오파, 자외선, 또는 이들의 임의의 조합일 수 있다. 제1 금속 층(13)은 전자기 복사선이 제2 반도체 구조체(200)에 도달하는 것을 차단하여, 제2 반도체 구조체(200)에 영향을 미치지 않게 하고 제2 반도체 구조체(200)의 안정적인 작동을 용이하게 할 수 있다. 예를 들어, 제1 반도체 장치(111)는 광을 발생시키는 발광 소자를 포함하고, 제1 금속 층(13)은 광이 제2 반도체 구조체(200)에 도달하는 것을 차단할 수 있다.
일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 전자기 복사선에 노출되는 장치일 수 있다. 전자기 복사선은, 예를 들어 가시광, 적외선, 라디오파, 자외선, 또는 이들의 임의의 조합일 수 있다. 제1 금속 층(13)은 전자기 복사선이 제2 반도체 구조체(200)에 도달하는 것을 차단하여, 제2 반도체 구조체(200)에 영향을 미치지 않게 하고 제2 반도체 구조체(200)의 안정적인 작동을 용이하게 할 수 있다. 예를 들어, 제1 반도체 장치(111)는, 감광성 픽셀을 포함하고 광에 노출되는 픽셀 웨이퍼일 수 있다. 제1 금속 층(13)은 광이 제2 반도체 구조체(200)에 도달하는 것을 차단할 수 있다. 금속-유전체 결합의 구조의 다양한 특징에 대해, 상기 방법 실시예 및 장치 실시예를 참조할 수 있다.
도 17은, 본 발명의 다양한 개시된 실시예에 부합하는 금속-유전체 결합의 예시적인 구조의 다른 개략도를 도시한다. 도 17을 참조하면, 금속-유전체 결합의 구조는 제1 반도체 구조체(100), 제2 반도체 구조체(200), 및 결합 계면(31)을 포함한다. 제2 반도체 구조체(200)는 제1 반도체 구조체(100) 상에 존재하고, 제1 반도체 구조체(100)와 결합된다.
제1 반도체 구조체(100)는 제1 반도체 층(11), 제1 반도체 층(11) 상의 제1 유전 층(12), 및 제1 유전 층(12) 상의 제1 금속 층(13)을 포함한다. 제1 금속 층(13)은 금속 결합 표면을 포함하고, 금속 결합 표면은 제1 반도체 층(11) 쪽을 향하지 않는다.
제2 반도체 구조체(200)는 제2 반도체 층(21) 및 제2 반도체 층(21) 상의 제2 유전 층(22)을 포함한다. 제2 유전 층(22)은 유전체 결합 표면을 포함하고, 유전체 결합 표면은 제2 반도체 층(21) 쪽을 향하지 않는다. 유전체 결합 표면은 금속 결합 표면과 결합된다.
제1 반도체 층(11)은, 예를 들어 제1 반도체 장치(111)를 포함하고, 제2 반도체 층(21)은, 예를 들어 제2 반도체 장치(211)를 포함할 수 있다.
일부 실시예에서, 도 17을 참조하면, 제1 반도체 장치(111)는, 예를 들어 열을 발생시키는 전원 장치일 수 있으며, 이때 열은 채워진 직선 화살표로 표시되고, 제2 반도체 장체(211)는, 전자기 복사선을 발생시키거나 이에 노출되는 다른 장치일 수 있으며, 전자기 복사선은 곡선 화살표로 표시된다. 전자기 복사선은, 예를 들어 가시광, 적외선, 라디오파, 자외선, 또는 이들의 임의의 조합일 수 있다. 제1 금속 층(13)은 전원 장치에 의해 발생되는 열을 발산 또는 재분배할 수 있고, 제 1 금속 층(13)은 전자기 복사선이 제 1 반도체 장체(111)에 도달하는 것을 차단하여, 제 2 반도체 구조체(200) 및/또는 제 1 반도체 구조체(100)의 제 1 반도체 층(11)의 안정적인 작동을 용이하게 할 수 있다.
예를 들어, 제1 반도체 장치(111)는 열을 발생시키는 CMOS 장치일 수 있고, 제2 반도체 장치(211)는, 감광성 픽셀을 포함하며 가시광선 또는 적외선에 노출되는 픽셀 웨이퍼일 수 있다. 제1 금속 층(13)은 CMOS 장치에 의해 발생되는 열을 발산 또는 재분배할 수 있고, 광이 제1 반도체 층(11)에 도달하는 것을 차단할 수 있다.
본 발명과 부합하는 금속-유전체 결합 방법 및 대응하는 금속-유전체 결합의 구조는 CMOS 이미지 센서(CIS) 및/또는 메모리 장치에 대한 용도를 가질 수 있다.
일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 COMS 이미지 센서(CIS)의 COMS 소자일 수 있고, 제2 반도체 장치(211)는, 예를 들어 CIS의 픽셀 웨이퍼일 수 있다. CIS의 픽셀 웨이퍼는 복수의 픽셀을 포함할 수 있다. 금속-유전체 결합의 구조는, CIS 센서의 작동을 수행하기 위한 다른 구성요소를 더 포함할 수 있다. 예를 들어, 금속-유전체 구조는, 픽셀 웨이퍼에 대한 광을 필터링하기 위한 칼라 필터 어레이, 및 COMS 디바이스와 픽셀 웨이퍼 사이의 연결부를 추가로 포함할 수 있다.
다른 실시예에서, 제1 반도체 장치(111)는, 예를 들어 CIS 센서일 수 있다. CIS 센서를 포함하는 제1 반도체 구조체(100)가 제2 반도체 구조체(200)에 결합될 수 있다. 제2 반도체 장치(211)는, 예를 들어, CIS 센서에 의해 수집된 데이터 또는 CIS 이미지 센서에서 사용되는 데이터를 저장하기 위한 메모리를 포함할 수 있다. 상기 메모리는, 예를 들어 DRAM, NAND 플래시 메모리, NOR 플래시 메모리, 이들의 임의의 조합, 또는 임의의 다른 적합한 메모리일 수 있다.
일부 실시예에서, 제1 반도체 장치(111)는, 예를 들어 데이터를 저장하기 위한 메모리를 포함할 수 있다. 상기 메모리는, 예를 들어 DRAM, NAND 플래시 메모리, NOR 플래시 메모리, 이들의 임의의 조합, 또는 임의의 다른 적합한 메모리일 수 있다. 제2 반도체 장치(211)는, 예를 들면, 데이터를 수집하여 수집된 데이터를 메모리에 저장하는 반도체 장치, 또는 메모리에 저장된 데이터를 사용하는 반도체 장치일 수 있다. 제2 반도체 장치(211)는, 예를 들면 센서 또는 하드웨어 프로세서일 수 있다.
본 발명의 원리 및 실행이 본 명세서의 특정 실시예를 사용하여 기술되었지만, 이러한 실시예에 대한 전술된 설명은 단지 본 발명의 방법 및 상기 방법의 핵심 아이디어를 이해하는 것을 돕기 위한 것으로 의도된다. 한편, 당업자는 본 발명의 사상에 따라 구체적인 실행 및 적용 범위를 변경할 수 있다. 결론적으로, 본 명세서의 내용이 본 발명을 제한하는 것으로 해석되어서는 안 된다.

Claims (30)

  1. 제1 반도체 층, 상기 제1 반도체 층 상의 제1 유전 층, 및 상기 제1 유전 층 상의, 상기 제1 반도체 층 쪽을 향하지 않는(faces away from) 금속 결합 표면을 갖는 제1 금속 층을 포함하는 제1 반도체 구조체를 제공하는 단계;
    상기 금속 결합 표면 상에 표면 처리를 적용하는 단계;
    제2 반도체 층, 및 상기 제2 반도체 층 상의, 상기 제2 반도체 층 쪽을 향하지 않는 유전체 결합 표면을 갖는 제2 유전 층을 포함하는 제2 반도체 구조체를 제공하는 단계;
    상기 유전체 결합 표면 상에 표면 처리를 적용하는 단계; 및
    상기 금속 결합 표면을 상기 유전체 결합 표면과 결합시킴으로써, 상기 제1 반도체 구조체를 상기 제2 반도체 구조체와 결합시키는 단계를 포함하되,
    상기 금속 결합 표면 및 상기 유전체 결합 표면 중 하나는 상기 금속 결합 표면 및 상기 유전체 결합 표면 중 다른 하나를 완전히 덮고 직접 접촉하는,
    금속-유전체 결합 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체를 결합시키는 단계 전에,
    상기 금속 결합 표면을 세척하는 단계; 및
    상기 유전체 결합 표면을 세척하는 단계
    를 추가로 포함하는, 금속-유전체 결합 방법.
  3. 제2항에 있어서,
    상기 금속 결합 표면을 세척하는 단계는, 탈이온수를 사용하여 상기 금속 결합 표면을 세척하는 것을 포함하는, 금속-유전체 결합 방법.
  4. 제2항에 있어서,
    상기 금속 결합 표면을 세척하는 단계는, 친수성 화학 성분을 사용하여 상기 금속 결합 표면을 세척하는 것을 포함하는, 금속-유전체 결합 방법.
  5. 제4항에 있어서,
    상기 친수성 화학 성분은 암모니아 용액 또는 약산인, 금속-유전체 결합 방법.
  6. 제5항에 있어서,
    상기 약산은 불화수소산, 벤조산, 아세트산, 프로판산 또는 아크릴산을 포함하는, 금속-유전체 결합 방법.
  7. 제1항에 있어서,
    상기 금속 결합 표면 상에 표면 처리를 적용하는 단계는, 질소 플라즈마, 산소 플라즈마, 아르곤 플라즈마, 또는 아르곤-수소 플라즈마를 사용하여 상기 금속 결합 표면을 처리하는 것을 포함하는, 금속-유전체 결합 방법.
  8. 제1항에 있어서,
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체를 결합시키는 단계는, 상기 제1 반도체 구조체와 상기 제2 반도체 구조체 사이에 결합 계면을 형성하는 것을 포함하는, 금속-유전체 결합 방법.
  9. 제1항에 있어서,
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체를 결합시키는 단계는, 15℃ 내지 30℃ 범위의 실온에서 상기 제1 반도체 구조체를 상기 제2 반도체 구조체와 결합시키는 것을 포함하는, 금속-유전체 결합 방법.
  10. 제1항에 있어서,
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체를 결합시키는 단계는, 0℃ 초과 내지 15℃ 미만의 온도 또는 30℃ 내지 100℃ 범위의 온도에서 상기 제 1 반도체 구조체를 상기 제 2 반도체 구조체와 결합시키는 것을 포함하는, 금속-유전체 결합 방법.
  11. 제1항에 있어서,
    상기 금속 결합 표면을 평탄화하는 단계를 더 포함하며,
    상기 금속 결합 표면을 평탄화하는 단계는, 화학적 기계적 평탄화에 의해 상기 금속 결합 표면의 표면 거칠기를 0.5 nm 이하로 감소시키는 것을 포함하는, 금속-유전체 결합 방법.
  12. 제1항에 있어서,
    상기 제1 반도체 층은 열을 발생시키는 전원 장치를 포함하고;
    상기 제1 금속 층은 상기 전원 장치에 의해 발생된 열을 발산하기 위해 형성된 것인, 금속-유전체 결합 방법.
  13. 제12항에 있어서,
    상기 전원 장치는 다이오드, 전력 금속 산화물 반도체 전계 효과 트랜지스터, 절연 게이트 양극성 트랜지스터, 양극성 접합 트랜지스터, 또는 이들의 조합인, 금속-유전체 결합 방법.
  14. 제1항에 있어서,
    상기 제1 반도체 층은 전자기 복사선을 발생시키는 장치를 포함하고;
    상기 제1 금속 층은 상기 전자기 복사선이 상기 제2 반도체 구조체에 도달하는 것을 차단하는, 금속-유전체 결합 방법.
  15. 제1항에 있어서,
    상기 제1 반도체 층은 상보적(complementary) 금속-산화물-반도체 장치를 포함하고;
    상기 제2 반도체 층은 픽셀 웨이퍼를 포함하는, 금속-유전체 결합 방법.
  16. 제1항에 있어서,
    상기 제1 반도체 층은 상보적 금속-산화물-반도체 장치 이미지 센서를 포함하는, 금속-유전체 결합 방법.
  17. 제1항에 있어서,
    상기 제1 반도체 층은 동적 랜덤-액세스 메모리, NAND 플래시 메모리, NOR 플래시 메모리, 또는 이들의 조합을 포함하는, 금속-유전체 결합 방법.
  18. 제1항에 있어서,
    상기 제1 금속 층의 물질은 탄탈륨, 티타늄, 구리, 또는 이들의 조합물인, 금속-유전체 결합 방법.
  19. 제1항에 있어서,
    상기 제1 유전 층의 물질은 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 조합물을 포함하는, 금속-유전체 결합 방법.
  20. 제1항에 있어서,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체를 100℃ 내지 450℃ 범위의 어닐링 온도에서 어닐링하는 단계를 추가로 포함하는, 금속-유전체 결합 방법.
  21. 금속-유전체 결합 구조체로서,
    제1 반도체 구조체 - 상기 제1 반도체 구조체는,
    제1 반도체 층, 상기 제1 반도체 층 상의 제1 유전 층, 및 상기 제1 유전 층 상의, 상기 제1 반도체 층 쪽을 향하지 않는(faces away from) 금속 결합 표면을 갖는 제1 금속 층을 포함함 - ;
    제2 반도체 구조체 - 상기 제2 반도체 구조체는,
    제2 반도체 층, 및 상기 제2 반도체 층 상의, 상기 제2 반도체 층 쪽을 향하지 않는 유전체 결합 표면을 갖는 제2 유전 층을 포함함 - ; 및
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체 사이의 결합 계면
    를 포함하되,
    상기 금속 결합 표면 및 상기 유전체 결합 표면 중 하나는 상기 금속 결합 표면 및 상기 유전체 결합 표면 중 다른 하나를 완전히 덮고 직접 접촉하는,
    금속-유전체 결합 구조체.
  22. 제21항에 있어서,
    상기 결합 계면은, 상기 금속 결합 표면이 상기 유전체 결합 표면과 접촉하는 평면에 위치하는, 금속-유전체 결합 구조체.
  23. 제21항에 있어서,
    상기 제1 반도체 층은 열을 발생하는 전원 장치를 포함하고,
    상기 제1 금속 층은 상기 전원 장치에 의해 발생된 열을 발산시키도록 형성되는, 금속-유전체 결합 구조체.
  24. 제23항에 있어서,
    상기 전원 장치는 다이오드, 전력 금속 산화물 반도체 전계 효과 트랜지스터, 절연 게이트 양극성 트랜지스터, 양극성 접합 트랜지스터, 또는 이들의 임의의 조합인, 금속-유전체 결합 구조체.
  25. 제21항에 있어서,
    상기 제1 반도체 층은, 전자기 복사선을 발생시키는 장치를 포함하고,
    상기 제1 금속 층은 상기 전자기 복사선이 상기 제2 반도체 구조체에 도달하지 못하게 차단하는, 금속-유전체 결합 구조체.
  26. 제21항에 있어서,
    상기 제1 반도체 층은, 상보적 금속-산화물-반도체(Complementary Metal-Oxide-Semiconductor, CMOS) 장치를 포함하고,
    상기 제2 반도체 층은 픽셀 웨이퍼를 포함하는, 금속-유전체 결합 구조체.
  27. 제21항에 있어서,
    상기 제1 반도체 층은, 상보적 금속-산화물-반도체 장치 이미지 센서를 포함하는, 금속-유전체 결합 구조체.
  28. 제21항에 있어서,
    상기 제1 반도체 층은 동적 랜덤-액세스 메모리(dynamic random-access memory), NAND 플래시 메모리, NOR 플래시 메모리, 이들의 임의의 조합을 포함하는, 금속-유전체 결합 구조체.
  29. 제21항에 있어서,
    상기 제1 반도체 층의 물질은 탄탈륨, 티타늄, 구리, 또는 이들의 조합물인, 금속-유전체 결합 구조체.
  30. 제21항에 있어서,
    상기 제1 반도체 층의 물질은 실리콘 산화물, 실리콘 산소탄화물, 실리콘 질화물, 실리콘 탄소 질화물, 또는 이들의 조합물인, 금속-유전체 결합 구조체.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885777B (zh) * 2020-01-07 2022-12-09 长江存储科技有限责任公司 金属-电介质键合方法和结构
CN112366195B (zh) * 2020-10-10 2022-02-22 长江存储科技有限责任公司 键合方法及键合结构
US20240071746A1 (en) * 2022-08-26 2024-02-29 Tokyo Electron Limited Plasma surface treatment for wafer bonding methods
US20240312951A1 (en) * 2023-03-14 2024-09-19 Adeia Semiconductor Bonding Technologies Inc. System and method for bonding transparent conductor substrates
US20250044534A1 (en) * 2023-07-31 2025-02-06 Ayar Labs, Inc. Direct Silicon-to-Silicon Bonding for Fiber-First Packaging Process
US20260026307A1 (en) * 2024-07-17 2026-01-22 Micron Technology, Inc. Semiconductor die releasing within carrier wafer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130153093A1 (en) 2010-08-31 2013-06-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Treatment, before the bonding of a mixed cu-oxide surface, by a plasma containing nitrogen and hydrogen
US20180247914A1 (en) * 2017-02-28 2018-08-30 Imec Vzw Method of bonding semiconductor substrates

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
TW332914B (en) * 1996-01-15 1998-06-01 Taiwan Semiconductor Mfg Co Ltd The rework method for damage-free bonding pad of IC
JP3440057B2 (ja) * 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7453150B1 (en) * 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
KR20080051287A (ko) * 2006-12-05 2008-06-11 동부일렉트로닉스 주식회사 반도체소자의 본딩패드 형성방법
JP2008186938A (ja) * 2007-01-29 2008-08-14 Canon Inc 接合体およびその製造方法
KR100893182B1 (ko) * 2007-06-01 2009-04-15 주식회사 엘트린 웨이퍼 세정방법
US7652379B2 (en) * 2007-07-23 2010-01-26 National Semiconductor Corporation Bond pad stacks for ESD under pad and active under pad bonding
US9608119B2 (en) * 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
FR2963158B1 (fr) * 2010-07-21 2013-05-17 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques
US20170271207A9 (en) * 2011-01-29 2017-09-21 International Business Machines Corporation Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby
CN102593087B (zh) * 2012-03-01 2014-09-03 华进半导体封装先导技术研发中心有限公司 一种用于三维集成混合键合结构及其键合方法
CN103367465B (zh) * 2012-03-29 2016-01-06 山东浪潮华光光电子股份有限公司 一种有金属反射镜的多结太阳能电池及其制备方法
CN103426732B (zh) * 2012-05-18 2015-12-02 上海丽恒光微电子科技有限公司 低温晶圆键合的方法及通过该方法形成的结构
US9048283B2 (en) * 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
JP6291822B2 (ja) * 2012-12-25 2018-03-14 株式会社ニコン 基板および基板接合方法
JP5939184B2 (ja) * 2013-03-22 2016-06-22 ソニー株式会社 半導体装置の製造方法
US9209136B2 (en) * 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures
FR3011679B1 (fr) * 2013-10-03 2017-01-27 Commissariat Energie Atomique Procede ameliore d'assemblage par collage direct entre deux elements, chaque element comprenant des portions de metal et de materiaux dielectriques
US10510576B2 (en) * 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
CN104241202B (zh) * 2014-08-28 2017-05-31 武汉新芯集成电路制造有限公司 一种集成功率器件与控制器件的工艺
CN105374774A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US9536848B2 (en) * 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
KR102211143B1 (ko) * 2014-11-13 2021-02-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536853B2 (en) * 2014-11-18 2017-01-03 International Business Machines Corporation Semiconductor device including built-in crack-arresting film structure
KR102505856B1 (ko) * 2016-06-09 2023-03-03 삼성전자 주식회사 웨이퍼 대 웨이퍼 접합 구조체
US9997467B2 (en) * 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9666573B1 (en) * 2016-10-26 2017-05-30 Micron Technology, Inc. Methods of forming integrated circuitry
JP2018073967A (ja) * 2016-10-28 2018-05-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像装置、及び、製造方法
CN106711055B (zh) * 2016-12-29 2019-11-22 上海集成电路研发中心有限公司 一种混合键合方法
US20180233479A1 (en) * 2017-02-16 2018-08-16 Nanya Technology Corporation Semiconductor apparatus and method for preparing the same
WO2018169968A1 (en) * 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10714446B2 (en) * 2017-03-30 2020-07-14 Intel Corporation Apparatus with multi-wafer based device comprising embedded active and/or passive devices and method for forming such
JP2019054153A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法
JP2019165088A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置およびその製造方法
US11195975B2 (en) * 2018-06-12 2021-12-07 Ostendo Technologies, Inc. Device and method for III-V light emitting micropixel array device having hydrogen diffusion barrier layer
CN109166840B (zh) * 2018-08-28 2019-07-23 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
CN110875268A (zh) * 2018-09-04 2020-03-10 中芯集成电路（宁波）有限公司 晶圆级封装方法及封装结构
CN109686711A (zh) * 2018-12-26 2019-04-26 上海集成电路研发中心有限公司 一种实现混合键合的方法
CN112885777B (zh) * 2020-01-07 2022-12-09 长江存储科技有限责任公司 金属-电介质键合方法和结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130153093A1 (en) 2010-08-31 2013-06-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Treatment, before the bonding of a mixed cu-oxide surface, by a plasma containing nitrogen and hydrogen
US20180247914A1 (en) * 2017-02-28 2018-08-30 Imec Vzw Method of bonding semiconductor substrates

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