KR101817159B1

KR101817159B1 - Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법

Info

Publication number: KR101817159B1
Application number: KR1020110014145A
Authority: KR
Inventors: 최윤석; 이충선
Original assignee: 삼성전자 주식회사
Priority date: 2011-02-17
Filing date: 2011-02-17
Publication date: 2018-02-22
Anticipated expiration: 2031-02-17
Also published as: CN102646668B; TWI543272B; US8928132B2; JP2012175099A; US20120211885A1; KR20120094712A; CN102646668A; JP5943604B2; TW201236088A

Abstract

본 발명은, 상면과 하면을 포함하는 하부 기저 기판; 하부 기저 기판의 하면에 접촉하게 형성된 외부 연결 부재들, 하부 기저 기판의 상면 상에 위치하고 TSV(through silicon via)를 가지는 인터포저, 인터포저 상에 실장되고 인터포저에 전기적으로 연결된 하부 반도체 칩, 및 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 포함하는 하부 반도체 패키지; 하부 반도체 패키지 상에 위치하고, 상부 반도체 칩 및 상부 반도체 칩을 몰딩하는 상부 몰딩 부재를 포함하는 상부 반도체 패키지; 인터포저 상에 위치하고, 상부 반도체 패키지와 인터포저를 전기적으로 연결하는 패키지 연결 부재들; 하부 기저 기판의 상면으로부터 상부 반도체 패키지의 하면으로 연장되면서 인터포저를 밀봉하는 외측 몰딩 부재; 및 상기 상부 반도체 패키지와 상기 하부 반도체 패키지 사이에 위치하는 공기 간극을 포함하되, 상기 하부 몰딩 부재는 상기 하부 반도체 칩의 상면을 노출하면서 상기 패키지 연결 부재들이 위치하는 개구부를 포함한다.

Description

ＴＳＶ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법{Semiconductor package having TSV interposer and method of manufacturing the same}

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, TSV를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.

전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품을 저렴한 가격으로 제공할 수 있다. 이러한 전자 산업의 추세에 따라, 복수의 반도체 칩들 또는 반도체 패키지들이 하나의 패키지로 구현된 반도체 장치 기술이 부각되고 있다. 이러한 반도체 장치들의 미세화 및 고집적화를 위한 다양한 연구가 요구된다.

본 발명이 이루고자 하는 기술적 과제는, TSV를 가지는 인터포저를 포함함에 따라 집적도를 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, TSV를 가지는 인터포저를 포함함에 따라 집적도를 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 상면과 하면을 포함하는 하부 기저 기판; 상기 하부 기저 기판의 상기 하면에 접촉하게 형성된 외부 연결 부재들, 상기 하부 기저 기판의 상면 상에 위치하고 TSV(through silicon via)를 가지는 인터포저, 상기 인터포저 상에 실장되고 상기 인터포저에 전기적으로 연결된 하부 반도체 칩, 및 상기 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 포함하는 하부 반도체 패키지; 상기 하부 반도체 패키지 상에 위치하고, 상부 반도체 칩 및 상기 상부 반도체 칩을 몰딩하는 상부 몰딩 부재를 포함하는 상부 반도체 패키지; 상기 인터포저 상에 위치하고, 상기 상부 반도체 패키지와 상기 인터포저를 전기적으로 연결하는 패키지 연결 부재들; 상기 하부 기저 기판의 상면으로부터 상기 상부 반도체 패키지의 하면으로 연장되면서 상기 인터포저를 밀봉하는 외측 몰딩 부재; 및 상기 상부 반도체 패키지와 상기 하부 반도체 패키지 사이에 위치하는 공기 간극을 포함하되, 상기 하부 몰딩 부재는 상기 하부 반도체 칩의 상면을 노출하면서 상기 패키지 연결 부재들이 위치하는 개구부를 포함한다.

본 발명의 일부 실시예들에 있어서, 상기 상부 반도체 칩은 상기 인터포저를 통하여 외부와 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 칩은 상기 인터포저를 통하여 외부와 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 상부 반도체 칩은 상기 인터포저를 통하여 상기 하부 반도체 칩과 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 상부 반도체 칩은 상기 패키지 연결 부재들을 통하여 상기 하부 반도체 칩과 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 상부 반도체 칩은 상기 TSV를 통하여 상기 하부 반도체 칩과 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 상부 반도체 칩은 상기 인터포저 및 상기 하부 기저 기판을 통하여 상기 하부 반도체 칩과 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 인터포저는 상측에 상기 하부 반도체 칩 및 상기 패키지 연결 부재들에 전기적으로 연결되는 배선 패턴들을 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 배선 패턴은 상기 TSV와 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 배선 패턴은 재배선 패턴일 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 배선 패턴은 상기 하부 반도체 칩과 연결되는 패드들을 더 포함할 수 있다. 또한, 상기 패드들의 간격은 상기 TSV의 간격에 비하여 작을 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 칩은 상기 인터포저에 전기적으로 연결되는 하부 연결 부재들을 더 포함할 수 있다. 또한, 상기 인터포저는 상기 하부 기저 기판에 전기적으로 연결되는 인터포저 연결 부재들을 더 포함할 수 있다. 또한, 상기 하부 연결 부재들은 상기 인터포저 연결 부재들에 비하여 밀집되어 배치될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 연결 부재들은 상기 인터포저 연결 부재들에 비하여 작은 크기를 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재는, 상기 하부 반도체 패키지의 하측을 채우는 언더필 부재; 및 상기 언더필 부재 상에 위치하고 상기 하부 반도체 칩을 밀봉하는 측면 몰딩 부재;를 포함할 수 있다.

삭제

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재의 최상면은 상기 하부 반도체 칩의 최상면과 동일 평면일 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재의 최상면은 상기 하부 반도체 칩의 최상면에 비하여 리세스될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재의 최상면은 상기 하부 반도체 칩과 접촉하는 영역으로부터 멀어지는 방향으로 리세스되는 정도가 커질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재의 최상면은 상기 하부 반도체 칩의 최상면에 비하여 돌출될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재의 최상면은 상기 하부 반도체 칩과 접촉하는 영역으로부터 멀어지는 방향으로 돌출되는 정도가 커질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재는 상기 패키지 연결 부재들이 위치하는 개구부를 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 개구부는 동일한 폭을 가지도록 하측 방향으로 연장되거나 또는 좁아지는 폭을 가지도록 하측 방향으로 연장될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 패키지 연결 부재들 각각은, 상기 인터포저와 접촉하는 제1 패키지 연결 부재; 및 상기 제1 패키지 연결 부재 상에 위치하고 상기 상부 반도체 패키지와 접촉하는 제2 패키지 연결 부재;를 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 제1 패키지 연결 부재와 상기 제2 패키지 연결 부재는 동일한 크기를 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 제1 패키지 연결 부재와 상기 제2 패키지 연결 부재는 서로 다른 크기를 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 제1 패키지 연결 부재는 상기 제2 패키지 연결 부재에 비하여 작은 크기를 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 제1 패키지 연결 부재 및 상기 제2 패키지 연결 부재는 구형 형상 또는 반구형 형상을 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 제1 패키지 연결 부재는 원기둥 형상 또는 다각형 기둥 형상을 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 패키지 연결 부재들 각각은 상기 제1 패키지 연결 부재 및 상기 제2 패키지 연결 부재 사이에 위치하는 제3 패키지 연결 부재를 더 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 제3 패키지 연결 부재는, 상기 제1 패키지 연결 부재, 상기 제2 패키지 연결 부재, 또는 이들 모두에 비하여 작은 크기를 가질 수 있다.

삭제

본 발명의 일부 실시예들에 있어서, 상기 공기 간극은 상기 상부 반도체 패키지와 상기 하부 반도체 칩 사이에 위치할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 인터포저로부터 상기 하부 반도체 칩의 최상면의 높이는 상기 패키지 연결 부재의 높이에 비하여 작을 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 상기 인터포저의 하측을 채우도록 연장될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 상기 패키지 연결 부재를 밀봉하도록 연장될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 상기 패키지 연결 부재의 측부의 일부를 밀봉하도록 연장될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 상기 상부 반도체 패키지의 하면에 접촉하도록 연장될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 상기 상부 반도체 패키지로부터 이격될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재의 최상면과 상기 하부 반도체 칩의 최상면은 동일 평면을 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 패키지는 상기 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 더 포함할 수 있다. 또한, 상기 하부 몰딩 부재는 상기 외측 몰딩 부재로부터 노출될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 칩은 상기 상부 반도체 칩에 비하여 큰 크기를 가질 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 칩은 로직 반도체 칩을 포함하고, 상기 상부 반도체 칩은 메모리 반도체 칩을 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 패키지는 복수의 상기 하부 반도체 칩들을 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 상부 반도체 패키지는 복수의 상기 상부 반도체 칩들을 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 패키지의 하측에 위치하고, 상기 상부 반도체 패키지, 상기 하부 반도체 패키지, 또는 이들 모두를 외부와 전기적으로 연결하는 외부 연결 부재들을 더 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 인터포저는 수동 소자, 능동 소자 또는 이들 모두를 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 상면과 하면을 포함하는 하부 기저 기판, 상기 하부 기저 기판의 상기 하면에 접촉하게 형성된 외부 연결 부재들; 상기 하부 기저 기판의 상면 상에 위치하고 TSV(through silicon via)를 가지며 인터포저 연결 부재들을 통해 상기 하부 기저 기판의 패드들와 전기적으로 연결된 인터포저, 상기 인터포저 상에 실장되고 상기 인터포저와 하부 연결 부재들을 통해 전기적으로 연결된 하부 반도체 칩, 및 상기 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 포함하는 하부 반도체 패키지; 상기 하부 반도체 패키지 상에 위치하고, 상부 기저 기판 상에 상부 연결 부재들을 통해 전기적으로 연결된 상부 반도체 칩, 및 상기 상부 반도체 칩을 몰딩하는 상부 몰딩 부재를 포함하는 상부 반도체 패키지; 상기 인터포저 상에서 상기 하부 반도체 칩의 최상면보다 높게 위치하여 상부 반도체 패키지와 상기 인터포저를 전기적으로 연결하는 패키지 연결 부재들; 상기 하부 기저 기판의 상면으로부터 상기 상부 반도체 패키지의 하면으로 연장되면서 상기 인터포저 및 상기 하부 반도체 패키지를 밀봉하는 외측 몰딩 부재; 및 상기 상부 반도체 패키지와 상기 하부 반도체 패키지 사이에 위치하는 공기 간극을 포함하되, 상기 하부 몰딩 부재는 상기 하부 반도체 칩의 상면을 노출하면서 상기 패키지 연결 부재들이 위치하는 개구부를 포함한다.

삭제

또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, TSV를 가지는 복수의 인터포저들을 포함하는 인터포저 기판을 제공하는 단계; 인터포저 기판 상에 제1 패키지 연결 부재들을 부착하는 단계; 상기 인터포저 기판 상에 하부 반도체 칩을 부착하는 단계; 상기 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 형성하는 단계; 상기 하부 반도체 칩 상에 위치하는 상기 하부 몰딩 부재를 제거하는 단계; 상기 하부 반도체 칩 상에 보조 기판을 부착하는 단계; 상기 인터포저 기판의 하측 부분을 제거하여 상기 TSV들이 노출시키는 단계; 상기 보조 기판을 제거하는 단계; 상기 인터포저 기판을 다이싱하여 상기 하부 반도체 칩이 전기적으로 각각 연결된 복수의 인터포저들을 형성하는 단계; 상기 인터포저를 하부 기저 기판 상에 부착하여 하부 반도체 패키지를 완성하는 단계; 및 상기 인터포저 상에 상부 반도체 칩을 포함하는 상부 반도체 패키지를 부착하는 단계;를 포함한다.

본 발명의 일부 실시예들에 있어서, 상기 인터포저 상에 상부 반도체 칩을 포함하는 상부 반도체 패키지를 부착하는 단계는, 상기 제1 패키지 연결 부재들에 대응하여 위치하는 제2 패키지 연결 부재들을 포함하는 상부 반도체 패키지를 제공하는 단계; 및 상기 제1 패키지 연결 부재들과 상기 제2 패키지 연결 부재들을 이용하여 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 단계;를 더 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 단계는, 상기 하부 몰딩 부재의 일부를 제거하여, 상기 제1 패키지 연결 부재들 각각을 노출하는 개구부를 형성하는 단계; 상기 제1 패키지 연결 부재들 각각과 상기 제2 패키지 연결 부재들 각각이 접촉하도록, 상기 제2 패키지 연결 부재들 각각을 상기 개구부 내에 삽입하는 단계; 및 상기 제1 패키지 연결 부재들 각각과 상기 제2 패키지 연결 부재들 각각을 전기적으로 연결하는 단계;를 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 인터포저 상에 상부 반도체 칩을 포함하는 상부 반도체 패키지를 부착하는 단계를 수행한 후에, 상기 인터포저와 상기 하부 반도체 칩을 밀봉하는 외측 몰딩 부재를 형성하는 단계;를 더 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재를 형성하는 단계는, 상기 인터포저를 언더필하는 단계; 및 상기 인터포저의 측부를 밀봉하는 단계;를 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 상기 하부 몰딩 부재의 측부를 밀봉하도록 연장될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 상기 상부 반도체 패키지에 접촉하도록 연장될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 인터포저 상에 상부 반도체 칩을 포함하는 상부 반도체 패키지를 부착하는 단계는, 상기 인터포저와 상기 하부 반도체 칩을 밀봉하는 외측 몰딩 부재를 형성하는 단계; 상기 하부 몰딩 부재의 일부를 제거하여, 상기 제1 패키지 연결 부재들 각각을 노출하는 개구부를 형성하는 단계; 상기 제1 패키지 연결 부재들 각각과 제2 패키지 연결 부재들 각각이 접촉하도록, 상기 제2 패키지 연결 부재들 각각을 상기 개구부 내에 삽입하는 단계; 및 상기 제1 패키지 연결 부재들 각각과 상기 제2 패키지 연결 부재들 각각을 전기적으로 연결하는 단계;를 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 하부 몰딩 부재의 측부를 노출할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 외측 몰딩 부재는 MUF(molded underfill) 방식으로 형성될 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 인터포저 기판은 상기 TSV가 관통하는 상측 부분과 상기 TSV가 관통하지 않는 하측 부분을 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 몰딩 부재를 제거하는 단계는, 상기 하부 반도체 칩을 박형화하는 단계를 포함할 수 있다.

본 발명의 일부 실시예들에 있어서, 상기 하부 반도체 칩 상에 상기 보조 기판을 부착하는 단계는, 상기 하부 반도체 칩의 상면 상에 접착층을 형성하는 단계; 및 상기 접착층 상에 상기 보조 기판을 부착하는 단계;를 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, TSV를 가지는 복수의 인터포저들을 포함하는 인터포저 기판을 제공하는 단계; 상기 인터포저 기판 상에 하나 또는 그 이상의 반도체 칩들을 부착하는 단계; 상기 반도체 칩을 밀봉하는 몰딩 부재를 형성하는 단계; 상기 반도체 칩 상에 위치하는 상기 몰딩 부재를 제거하는 단계; 상기 반도체 칩 상에 보조 기판을 부착하는 단계; 상기 인터포저 기판의 하측 부분을 제거하여 상기 TSV들이 노출시키는 단계; 상기 보조 기판을 제거하는 단계; 및 상기 인터포저 기판을 다이싱하여 상기 반도체 칩이 전기적으로 각각 연결된 복수의 인터포저들을 형성하는 단계;를 포함한다.

통상적으로 반도체 패키지의 인쇄회로기판에 형성되는 배선은 규격화되어 있거나 물질적 특성, 또는 제조 공정을 이유로 하여 조밀화하기 어려운 한계가 있으므로, 상기 인쇄회로기판에 물리적으로 접촉하는 연결 부재들의 크기를 감소하기 어려우며, 결과적으로 반도체 칩들의 크기를 축소하거나 반도체 칩의 연결 부재들의 밀도를 축소하기 어려울 수 있다. 그러나, 본 발명의 기술적 사상에 따른 인터포저를 사용함에 따라, 반도체 패키지의 크기를 축소시킬 수 있다.

또한, 본 발명의 기술적 사상에 따른 인터포저 기판을 캐리어 기판으로서 사용함에 따라 반도체 칩을 용이하게 박형화할 수 있고, 인터포저 기판 자체를 박형화할 수 있으므로, 결과적으로 반도체 칩의 크기를 축소시킬 수 있다. 또한, 본 발명의 기술적 사상에 따른 인터포저를 사용함에 따라, 더 많은 수의 연결부재를 포함하거나 더 밀집되어 위치한 연결부재를 가지는 고기능의 반도체 칩을 가지는 반도체 패키지를 제공할 수 있다.

도 1 은 본 발명의 일부 실시예들에 따른 인터포저 기판을 도시하는 상면도이다.
도 2는 본 발명의 일부 실시예들에 따른 인터포저 기판의 도 1의 선 II-II를 따라 절취된 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 인터포저 기판의 도 2의 III 영역을 확대한 단면도이다.
도 4는 도 3의 다른 실시예이다.
도 5 및 도 6은 본 발명의 일부 실시예들에 따른 인터포저 기판 상에 반도체 칩을 실장한 경우를 도시하는 단면도이다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 일부 실시예들에 따른 도 7의 반도체 패키지의 전기적 연결을 도시하는 개념도이다.
도 9 내지 도 22은 본 발명의 일부 실시예들에 따른 도 7의 반도체 패키지를 형성하는 방법을 공정별로 도시하는 단면도들이다.
도 23 내지 도 28은 도 7에 도시된 실시예의 하부 몰딩 부재가 상이한 경우들을 도시하는 확대도이다.
도 29는 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 30은 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 31 내지 도 33은 본 발명의 일부 실시예들에 따른 도 30의 반도체 패키지를 형성하는 방법을 공정별로 도시하는 단면도들이다.
도 34는 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 35 및 도 36은 본 발명의 일부 실시예들에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 37은 본 발명의 일부 실시예들에 따른 반도체 패키지를 도시하는 단면도이다.
도 38 내지 도 42는 본 발명의 일부 실시예들에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 43 내지 도 46은 본 발명의 일부 실시예들에 따른 반도체 패키지를 형성하는 방법을 공정별로 도시하는 단면도들이다.
도 47 내지 도 53은 본 발명의 일부 실시예들에 따른 반도체 패키지를 형성하는 방법을 공정별로 도시하는 단면도들이다.
도 54 내지 도 57은 본 발명의 일부 실시예들에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 58은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 59는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 60은 본 발명의 실시예들에 따라 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.

명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.

또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.

도 1은 본 발명의 일부 실시예들에 따른 인터포저 기판(10)을 도시하는 상면도이다. 도 2는 본 발명의 일부 실시예들에 따른 인터포저 기판(10)의 도 1의 선 II-II를 따라 절취된 단면도이다.

도 1 및 도 2를 참조하면, 인터포저 기판(10)은 복수의 인터포저들(20)을 포함한다. 인터포저 기판(10)을 스크라이빙 라인(12)에 따라 분리하여, 복수의 인터포저들(20)을 형성할 수 있다.

인터포저 기판(10)은 하측 부분(30), 하측 부분(30) 상에 위치하는 상측 부분(40) 및 상측 부분(40) 상에 위치하는 배선 부분(50)을 포함할 수 있다. 상측 부분(40)은 TSV들(42)(through silicon via)을 포함할 수 있고, 하측 부분(30)은 TSV들(42)을 포함하지 않을 수 있다. 하측 부분(30)은 도 7에 도시된 반도체 패키지(1)를 제조하는 공정, 예를 들어 박형화 공정 중에 제거될 수 있다. 인터포저 기판(10)은 상측 부분(40)과 하측 부분(30)에 의하여 캐리어 기판으로서 기능할 수 있는 충분한 두께를 가질 수 있다.

하측 부분(30)과 상측 부분(40)은 기저부(32, base portion)를 포함할 수 있다. 기저부(32)는 반도체 물질 또는 절연 물질로 구성될 수 있고, 예를 들어 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 세라믹 등을 포함할 수 있다. 기저부(32)는 도핑되지 않은 물질(undoped material)을 포함할 수 있다.

상측 부분(40)은 기저부(32)의 일부 영역을 관통하는 TSV들(42)을 포함할 수 있다. 다만, TSV들(42)은 하측 부분(30)을 관통하지 않을 수 있다.

배선 부분(50)은 절연층(52)과 절연층(52) 내에 위치한 배선 패턴들(54)을 포함할 수 있다. 배선 패턴들(54)은 TSV들(42)과 전기적으로 연결될 수 있다. 절연층(52)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 배선 패턴들(54)은 금속을 포함할 수 있고, 상술한 바와 같은 TSV들(42)을 형성하는 물질을 포함할 수 있고, TSV들(42)과 동일한 물질을 포함할 수 있다. 배선 패턴들(54)은 재배선 패턴일 수 있다.

도 3은 본 발명의 일부 실시예들에 따른 인터포저 기판(10)의 도 2의 III 영역을 확대한 단면도이다. 도 4는 도 3의 다른 실시예이다.

도 3을 참조하면, 인터포저 기판(10)의 상측 부분(40)은 상부 패드들(58)과 TSV들(42)을 포함할 수 있다. 인터포저 기판(10)의 배선 부분(50)은 배선 패턴들(54)과 배선 패턴 패드들(56)을 포함할 수 있다. 상부 패드들(58)은 TSV들(42)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 배선 패턴 패드들(56)은 인터포저 기판(10) 상에 실장되는 반도체 칩(도 7의 130)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 배선 패턴들(54)은 배선 패턴 패드들(56)과 상부 패드들(58)을 전기적으로 연결하거나 또는 배선 패턴 패드들(56)와 TSV들(42)을 전기적으로 연결할 수 있다. 배선 패턴 패드들(56)은 상부 패드들(58)에 비하여 밀집되어 배치되거나 또는 TSV들(42)에 비하여 밀집되어 배치될 수 있다. 예를 들어, 배선 패턴 패드들(56)의 사이의 간격(d1)은 상부 패드들(58) 사이의 간격(d2)에 비하여 작을 수 있고, 또한 배선 패턴 패드들(56) 사이의 간격(d1)은 TSV들(42) 사이의 간격(d3)에 비하여 작을 수 있다. 이러한 경우에는 배선 패턴들(54)은 재배선 패턴으로 기능할 수 있다.

또한, 배선 패턴 패드들(56)의 적어도 일부는 상부 패드들(58)에 비하여 작은 크기를 가질 수 있다. 배선 패턴 패드들(56)과 상부 패드들(58)은 도전성 물질을 포함할 수 있고, 배선 패턴들(54)을 형성하는 물질을 포함할 수 있고, 예를 들어 배선 패턴들(54)과 동일한 물질을 포함할 수 있다.

TSV들(42)은 절연층(43), 시드층(44), 및 도전층(45)이 순차적으로 형성된 구조일 수 있다. 절연층(43)은 도전층(45)을 기저부(32)로부터 전기적으로 절연할 수 있다. 절연층(43)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 도전층(45)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. TSV들(42)은, 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. TSV들(42)을 구성하는 절연층(43), 시드층(44), 및 도전층(45)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있다.

도 4를 참조하면, 인터포저 기판(10)의 상측 부분(40)은 TSV들(42)을 포함할 수 있고, 상부 패드들(58)을 포함하지 않을 수 있다. 이러한 경우에는, 인터포저 기판(10)의 배선 부분(50)에 포함된 배선 패턴들(54)과 TSV들(42)이 물리적으로 연결되어 전기적으로 연결될 수 있다. TSV들(42)의 상측 부분의 면적은 이와 접촉하는 배선 패턴들(54)의 하측 부분의 면적과 동일하게 도시되었으나 이는 예시적이다. 예를 들어, TSV들(42)의 상측 부분의 면적은 이와 접촉하는 배선 패턴들(54)의 하측 부분의 면적에 비하여 작거나 또는 클 수 있다.

도 5 및 도 6은 본 발명의 일부 실시예들에 따른 인터포저 기판(10) 상에 반도체 칩을 실장한 경우를 도시하는 단면도이다.

도 5를 참조하면, 인터포저 기판(10)에 포함되는 복수의 인터포저들(20) 각각에 하나의 반도체 칩(60)을 실장된다.

도 6을 참조하면, 인터포저 기판(10)에 포함되는 복수의 인터포저들(20) 각각에 둘 이상의 반도체 칩들(60a, 60b, 60c)을 실장한 경우를 도시한다.

반도체 칩(60, 60a, 60b, 60c)은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM, SRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 예를 들어, 반도체 칩(60a, 60b, 60c)은 하나 또는 그 이상의 로직 반도체 칩과 하나 또는 그 이상의 DRAM이 조합될 수 있다.

도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지(1)를 도시하는 단면도이다.

도 7을 참조하면, 반도체 패키지(1)는 하부 반도체 패키지(100), 상부 반도체 패키지(200), 및 패키지 연결 부재들(260)을 포함할 수 있다.

하부 반도체 패키지(100)는, 하부 기저 기판(110), 하부 기저 기판(110) 상에 위치하고 TSV들(122)(through silicon via)을 가지는 인터포저(120), 및 인터포저(120) 상에 실장되고, 인터포저(120)에 전기적으로 연결된 하부 반도체 칩(130)을 포함할 수 있다.

상부 반도체 패키지(200)는 하부 반도체 패키지(100) 상에 위치할 수 있고 상부 반도체 칩(230)을 포함할 수 있다. 상부 반도체 패키지(200)는 상부 반도체 칩(230)를 밀봉하는 상부 몰딩 부재(250)를 포함할 수 있다.

패키지 연결 부재들(260)은 인터포저(120) 상에 위치할 수 있고, 상부 반도체 패키지(200)와 인터포저(120)를 전기적으로 연결할 수 있다. 패키지 연결 부재들(260)은, 예를 들어 하부 반도체 칩(130)의 외곽에 위치할 수 있다. 또한, 반도체 패키지(1)는 인터포저(120)를 밀봉하는 외측 몰딩 부재(170)를 더 포함할 수 있다.

이하에서는, 하부 반도체 패키지(100)에 대하여 상세하게 설명하기로 한다.

하부 기저 기판(110)은 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 하부 기저 기판(110)은 반도체 패키지용 기판일 수 있고, 예를 들어 인쇄회로기판, 세라믹 기판, 또는 테이프 배선 기판일 수 있다. 하부 기저 기판(110)의 상면에는 상부 패드들(112)이 위치할 수 있고, 하부 기저 기판(110)의 하면에는 하부 패드들(114)이 위치할 수 있다.

하부 기저 기판(110)의 하부 패드들(114)에는 외부 연결 부재들(116)이 전기적으로 및/또는 물리적으로 연결되도록 위치할 수 있다. 외부 연결 부재들(116)을 통하여 하부 기저 기판(110)은 외부와 전기적으로 연결될 수 있다. 이에 따라, 하부 반도체 패키지(100), 상부 반도체 패키지(200), 및 이들 모두는 외부 연결 부재들(116)을 통하여 외부와 전기적으로 연결될 수 있다. 외부 연결 부재들(116)은, 예를 들어 솔더볼일 수 있다. 또는 외부 연결 부재들(116)은 핀 그리드 어레이(pin grid array), 볼 그리드 어레이(ball grid array), 랜드 그리드 어레이(land grid array)와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.

하부 기저 기판(110) 상에는 인터포저(120)가 위치할 수 있다. 인터포저(120)는 도 1 및 도 2를 참조하여 설명한 인터포저(20)에 상응할 수 있다. 인터포저(120)는 기저층(121), TSV들(122), 제1 패드들(123), 제2 패드들(124), 절연층(125), 및 배선 패턴층(126)을 포함할 수 있다.

기저층(121)의 하면에는 제1 패드들(123)이 위치할 수 있고, 기저층(121)의 상면에는 제2 패드들(124)이 위치할 수 있다. 제2 패드들(124)은 도 3을 참조하여 설명한 상부 패드들(58)에 상응할 수 있다. 기저층(121)은 도 2를 참조하여 상술한 바와 같은 절연물을 포함할 수 있다.

TSV들(122)은 기저층(121)의 일부 영역을 관통할 수 있다. TSV들(122)은 도 2를 참조하여 상술한 바와 같은 도전물을 포함할 수 있다. TSV들(122) 각각은 제1 패드들(123)과 제2 패드들(124) 전기적으로 각각 연결할 수 있다. 즉, TSV들(122)에 의하여, 제2 패드들(124)로부터 제1 패드들(123)로의 전기적 연결 경로를 제공하거나 또는 제1 패드들(123)로부터 제2 패드들(124)로의 전기적 연결 경로를 제공할 수 있다.

기저층(121)의 상측에는 절연층(125)이 위치할 수 있다. 절연층(125)은 배선 패턴을 가지는 배선 패턴층(126)을 포함할 수 있다. 배선 패턴층(126)은 인터포저(120)의 제2 패드들(124)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 이에 따라, 배선 패턴층(126)은 TSV들(122)과 전기적으로 연결될 수 있다. 또한, 배선 패턴층(126)은 하부 반도체 칩(130) 및 패키지 연결 부재들(260)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 배선 패턴층(126)은 도 3을 참조하여 설명한 배선 패턴(54)을 포함할 수 있다. 배선 패턴층(126)은 도 3을 참조하여 설명한 바와 같이 재배선 패턴으로 기능할 수 있다.

기저층(121)의 하측에는 인터포저 연결 부재들(128)이 위치할 수 있다. 인터포저 연결 부재들(128)은 인터포저(120)의 제1 패드들(123)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 인터포저 연결 부재들(128)은 하부 기저 기판(110)의 상부 패드들(112)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 이에 따라, 인터포저 연결 부재들(128)을 통하여 TSV들(122)은 하부 기저 기판(110)과 전기적으로 연결될 수 있다. 인터포저 연결 부재들(128)은, 예를 들어 솔더볼일 수 있다. 또는 인터포저 연결 부재들(128)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.

인터포저(120) 상에는 하부 반도체 칩(130)이 위치할 수 있다. 하부 반도체 칩(130)은 상술한 바와 같은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 하부 반도체 칩(130)의 하측에는 하부 연결 부재들(140)이 위치할 수 있다. 하부 반도체 칩(130)은 하부 연결 부재들(140)을 통하여 인터포저(120)의 배선 패턴층(126)과 전기적으로 연결될 수 있다. 또한, 하부 반도체 칩(130)은 하부 연결 부재들(140)을 통하여 TSV들(122)에 전기적으로 연결될 수 있다. 하부 연결 부재들(140)은, 예를 들어 솔더볼일 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 예를 들어 하부 연결 부재들(140)은 본딩 와이어일 수 있다. 또는, 하부 연결 부재들(140)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.

하부 연결 부재들(140)은 인터포저 연결 부재들(128)에 비하여 밀집되어 배치될 수 있다. 예를 들어, 하부 연결 부재들(140)의 중심 사이의 간격(d4)은 인터포저 연결 부재들(128)의 중심 사이의 간격(d5)에 비하여 작을 수 있다. 또한, 하부 연결 부재들(140)은 인터포저 연결 부재들(128)에 비하여 작은 크기를 가질 수 있다. 이러한 경우에는 도 3을 참조하여 설명한 배선 패턴(54)에 상응하는 배선 패턴을 포함하는 배선 패턴층(126)은 재배선 패턴으로 기능할 수 있다. 하부 기저 기판(110)에 형성되는 배선 패턴은 일반적으로 규격화되어 있거나 하부 기저 기판(110)의 물질적 특성(예를 들어, 플라스틱)을 이유로 하여 조밀화하기 어려운 한계가 있으므로, 하부 기저 기판(110)에 물리적으로 접촉하는 인터포저 연결 부재들(128)의 크기를 감소하기 어려우며, 결과적으로 하부 반도체 칩(130)의 크기를 축소하거나 하부 반도체 칩(130)의 하부 연결 부재들(140)의 크기 및 밀도를 축소하기 어려울 수 있다. 그러나, 본 발명의 기술적 사상에 따른 인터포저(120)를 사용함에 따라, 하부 반도체 칩(130)의 크기를 축소시킬 수 있다. 또한, 본 발명의 기술적 사상에 따른 인터포저(120)를 사용함에 따라, 더 많은 수의 연결부재를 포함하거나 더 밀집되어 위치한 연결부재를 가지는 고기능의 하부 반도체 칩(130)을 사용할 수 있다. 그러나, 하부 연결 부재들(140) 및 인터포저 연결 부재들(128)의 상대적인 배치와 크기는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.

하부 반도체 칩(130)은 하부 몰딩 부재(150)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 하부 반도체 칩(130)의 상면은 하부 몰딩 부재(150)로부터 노출될 수 있다.

하부 몰딩 부재(150)는 그 내에 패키지 연결 부재들(260)을 포함할 수 있다. 패키지 연결 부재들(260)에 대하여는 하기에 상세하게 설명하기로 한다.

하부 몰딩 부재(150)는 하부 반도체 칩(130)의 하부에 위치하는, 즉 하부 연결 부재들(140) 사이를 채우는 언더필 부재(151, 도 23 내지 도 28 참조)와 언더필 부재(151, 도 23 내지 도 28 참조) 상에 위치하고 하부 반도체 칩(130)의 측면을 밀봉하는 측면 몰딩 부재(152, 도 23 내지 도 28 참조)를 포함할 수 있다. 하부 몰딩 부재(150)는 MUF(molded underfill) 방식으로 형성될 수 있다. 하부 몰딩 부재(150)는 절연물을 포함할 수 있다. 상부 몰딩 부재(250)와 하부 몰딩 부재(150)는 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 하부 몰딩 부재(150)에 대하여는 도 23 내지 도 28을 참조하여 하기에 상세하게 설명하기로 한다.

인터포저(120), 하부 반도체 칩(130) 및 패키지 연결 부재들(260)은 외측 몰딩 부재(170)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 외측 몰딩 부재(170)는 인터포저(120)의 측부를 밀봉할 수 있다. 외측 몰딩 부재(170)는 인터포저(120)의 하측을 채우도록 연장될 수 있고, 즉 인터포저 연결 부재들(128)의 사이를 채울 수 있다. 또한, 외측 몰딩 부재(170)는 하부 몰딩 부재(150)의 측부 및 패키지 연결 부재들(260)의 상부 일부를 밀봉하도록 연장될 수 있다. 또한, 외측 몰딩 부재(170)는 상부 반도체 패키지(200)에 접촉하도록 연장될 수 있다. 예를 들어, 외측 몰딩 부재(170)는 상부 기저 기판(210)의 하면에 접촉하는 접촉 부분(172)을 더 포함하도록 연장될 수 있다. 또한, 외측 몰딩 부재(170)는 MUF 방식으로 형성될 수 있다. 외측 몰딩 부재(170)는 절연물을 포함할 수 있다. 외측 몰딩 부재(170)와 하부 몰딩 부재(150)는 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.

이하에서는, 상부 반도체 패키지(200)에 대하여 상세하게 설명하기로 한다. 상부 반도체 패키지(200)는 상부 기저 기판(210) 및 상부 반도체 칩(230)을 포함할 수 있다. 상부 기저 기판(210) 상에는 상부 반도체 칩(230)이 위치할 수 있다.

상부 기저 기판(210)은 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 상부 기저 기판(210)은 반도체 패키지용 기판일 수 있고, 예를 들어 인쇄회로기판, 세라믹 기판, 또는 테이프 배선 기판일 수 있다. 상부 기저 기판(210)의 상측에는 상부 반도체 칩(230)과 전기적으로 및/또는 물리적으로 연결되는 상부 패드들(212)이 위치할 수 있고, 상부 기저 기판(210)의 하측에는 패키지 연결 부재들(260)과 전기적으로 및/또는 물리적으로 연결되는 하부 패드들(214)이 위치할 수 있다.

상부 기저 기판(210) 상에는 상부 반도체 칩(230)이 위치한다. 상부 반도체 칩(230)은 상술한 바와 같은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 상부 반도체 칩(230)의 하측에는 상부 연결 부재들(240)이 위치할 수 있다. 상부 반도체 칩(230)은 상부 연결 부재들(240)을 통하여 상부 기저 기판(210)과 전기적으로 연결될 수 있다. 예를 들어, 상부 연결 부재들(240)은 상부 패드들(212)에 전기적으로 및/또는 물리적으로 연결될 수 있다. 상부 연결 부재들(240)은 예를 들어 솔더볼일 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 예를 들어 상부 연결 부재들(240)은 본딩 와이어일 수 있다. 또는, 상부 연결 부재들(240)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.

상부 반도체 칩(230)은 상부 몰딩 부재(250)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 상부 몰딩 부재(250)는 상부 반도체 칩(230)의 하부를 위치하는, 즉 상부 연결 부재들(240) 사이를 채우는 언더필 부재와 상부 반도체 칩(230)의 상부를 밀봉하는 커버 부재를 포함할 수 있다. 상부 몰딩 부재(250)는 MUF 방식으로 형성될 수 있다. 상부 몰딩 부재(250)는 절연물을 포함할 수 있다. 상부 몰딩 부재(250)와 하부 몰딩 부재(150)는 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 또한, 상부 몰딩 부재(250)와 외측 몰딩 부재(170)는 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 이러한 상부 몰딩 부재(250)는 선택적(optional)이며 생략될 수 있다. 상부 몰딩 부재(250)가 생략되는 경우에는, 상부 반도체 칩(230)이 외부로 노출될 수 있다.

하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)가 위치할 수 있다. 하부 반도체 패키지(100)와 상부 반도체 패키지(200)는 패키지 연결 부재들(260)을 통하여 전기적으로 연결될 수 있다.

이하에서는, 패키지 연결 부재들(260)에 대하여 상세하게 설명하기로 한다. 패키지 연결 부재들(260)은 인터포저(120) 상에 위치할 수 있고, 인터포저(120)와 전지적으로 연결될 수 있다. 패키지 연결 부재들(260)은 도 19을 참조하여 하기에 설명하는 개구부(160, 도 19 참조) 내에 위치할 수 있고, 개구부(160, 도 19 참조)는 동일한 폭을 가지도록 하측 방향으로 연장되거나 또는 좁아지는 폭을 가지도록 하측 방향으로 연장될 수 있다. 패키지 연결 부재들(260)은 솔더볼일 수 있다.

패키지 연결 부재들(260)은 복수일 수 있다. 예를 들어, 패키지 연결 부재들(260)은 인터포저(120)에 전기적으로 및/또는 물리적으로 연결되는 제1 패키지 연결 부재들(270)과 상부 반도체 패키지(200)에 전기적으로 및/또는 물리적으로 연결되는 제2 패키지 연결 부재들(280)을 포함할 수 있다. 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)은 동일한 형상을 가질 수 있고, 예를 들어 구형의 형상을 가질 수 있고, 상기 구형은 접착된 상하면들이 약간 납작하게 변형될 수 있다. 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)은 서로 동일한 크기를 가질 수 있다. 또한, 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있으며, 이에 따라 일체형 구조(one-body structure)로 변형될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)은 상술한 구형의 형상 외의 다른 형상을 가질 수 있고, 또한 서로 다른 형상을 가질 수 있다. 또한, 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)은 서로 다른 크기를 가질 수 있다. 예를 들어 제1 패키지 연결 부재들(270)은 제2 패키지 연결 부재들(280)에 비하여 큰 크기를 가지거나 또는 작은 크기를 가질 수 있다. 패키지 연결 부재들(260)에 대하여는 도 38 내지 도 42를 참조하여 하기에 상세하게 설명하기로 한다.

하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에는 공기 간극(180)이 위치할 수 있다. 즉, 하부 반도체 칩(130)의 상측에는 공기 간극(180)이 위치하며, 이에 따라 하부 반도체 칩(130)의 동작에 따른 열팽창을 보완할 수 있다. 인터포저(120)를 기준으로 패키지 연결 부재들(260)의 높이는 하부 반도체 칩(130)과 하부 연결 부재들(140)의 높이의 합에 비하여 크며, 이에 따라 공기 간극(180)이 형성될 수 있다. 즉, 인터포저(120)로부터 하부 반도체 칩(130)의 최상면의 높이는 패키지 연결 부재들(260)의 높이에 비하여 작을 수 있고, 이에 따라 공기 간극(180)이 형성될 수 있다.

하부 반도체 칩(130)과 상부 반도체 칩(230)은 동일한 크기를 가지거나 서로 다른 크기를 가질 수 있다. 예를 들어 하부 반도체 칩(130)은 상부 반도체 칩(230)에 비하여 큰 크기를 가질 수 있다. 하부 반도체 칩(130)과 상부 반도체 칩(230)은 동일한 기능을 가지거나 서로 다른 기능을 가질 수 있다. 예를 들어, 하부 반도체 칩(130)은 상술한 바와 같은 로직 반도체 칩이고 상부 반도체 칩(230)은 상술한 바와 같은 메모리 반도체 칩일 수 있다. 예를 들어, 하부 반도체 칩(130)은 상술한 바와 같은 모바일 장치 등을 구동하는 구동 칩이고, 상부 반도체 칩(230)은 하부 반도체 칩(130)에 의하여 구동되는 DRAM 칩일 수 있다. 또는, 상부 반도체 칩(230)은 상기 모바일 장치의 외부 메모리 장치로서 기능할 수 있는 플래시 메모리 칩일 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.

반도체 패키지(1)는 복수의 반도체 패키지들이 적층되어 일체화된 POP(package on package)일 수 있고, 또는 반도체 패키지(1)는 로직 반도체 칩과 메모리 반도체 칩이 하나의 패키지에 집적된 SIP(system in package)일 수 있다.

본 발명의 기술적 사상에 따른 반도체 패키지(1)는, 인터포저(120)를 포함함으로써, 두께를 감소시킬 수 있다. 예를 들어, 반도체 패키지(1)는 예를 들어 약 50 μm의 두께의 공기 간극(180), 약 50 μm의 두께의 하부 반도체 칩(130), 및 약 30 μm의 두께의 하부 연결 부재들(140)을 포함할 수 있다. 여기에서, 하부 연결 부재들(140)은 통상적인 μ-범프로 지칭되는 연결부재일 수 있다. 따라서, 공기 간극(180), 하부 반도체 칩(130), 및 하부 연결 부재들(140)의 총 두께는 약 0.13mm일 수 있다. 반면, 인터포저(120)를 포함하지 않는 반도체 패키지는, 약 50 μm의 두께의 공기 간극, 약 100 μm의 두께의 하부 반도체 칩, 및 약 80 μm의 두께의 하부 연결 부재들을 포함할 수 있다. 여기에서, 하부 연결 부재들은 통상적인 C4-범프로 지칭되는 연결부재일 수 있다. 따라서, 상기 공기 간극, 상기 하부 반도체 칩, 및 상기 하부 연결 부재들의 총 두께는 약 0.23mm일 수 있다.도 8은 본 발명의 일부 실시예들에 따른 도 7의 반도체 패키지(1)의 전기적 연결을 도시하는 개념도이다.

도 8을 참조하면, 반도체 패키지(1)는 제1 화살표(A), 제2 화살표(B), 제3 화살표(C), 제4 화살표(D), 또는 제5 화살표(E)로 표시된 경로들을 따라서 전기적으로 연결될 수 있다.

제1 화살표(A)로 표시된 경로를 따라서, 상부 반도체 칩(230)은 반도체 패키지(1)의 외부와 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 칩(230)은 상부 연결 부재(240), 상부 기저 기판(210), 패키지 연결 부재(260), 배선 패턴층(126), TSV(122), 인터포저 연결 부재(128), 하부 기저 기판(110), 및 외부 연결 부재(116)를 통하여 반도체 패키지(1)의 외부와 전기적으로 연결될 수 있다.

제2 화살표(B)로 표시된 경로를 따라서, 하부 반도체 칩(130)은 반도체 패키지(1)의 외부와 전기적으로 연결될 수 있다. 예를 들어, 하부 반도체 칩(130)은 하부 연결 부재(140), 배선 패턴층(126), TSV(122), 인터포저 연결 부재(128), 하부 기저 기판(110), 및 외부 연결 부재(116)를 통하여 반도체 패키지(1)의 외부와 전기적으로 연결될 수 있다.

제3 화살표(C)로 표시된 경로를 따라서, 상부 반도체 칩(230)은 하부 반도체 칩(130)과 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 칩(230)은 인터포저(120)를 통하여 하부 반도체 칩(130)과 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 칩(230)은 상부 연결 부재(240), 상부 기저 기판(210), 패키지 연결 부재(260), 배선 패턴층(126), 및 하부 연결 부재(140)를 통하여 하부 반도체 칩(130)과 전기적으로 연결될 수 있다.

제4 화살표(D)로 표시된 경로를 따라서, 상부 반도체 칩(230)은 하부 반도체 칩(130)과 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 칩(230)은 인터포저(120)의 TSV(122)를 통하여 하부 반도체 칩(130)과 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 칩(230)은 상부 연결 부재(240), 상부 기저 기판(210), 패키지 연결 부재(260), 배선 패턴층(126), TSV(122), 인터포저 연결 부재(128), 하부 기저 기판(110), 인터포저 연결 부재(128), TSV(122), 배선 패턴층(126) 및 하부 연결 부재(140)를 통하여 하부 반도체 칩(130)과 전기적으로 연결될 수 있다.

또한, 제4 화살표(D)로 표시된 경로는 제5 화살표(E)로 표시된 경로(점선으로 도시됨)를 더 포함할 수 있다. 즉, 제4 화살표(D)로 표시된 경로와 제5 화살표(E)로 표시된 경로를 조합한 경로를 따라서, 상부 반도체 칩(230)은 하부 반도체 칩(130)과 전기적으로 연결될 수 있고, 이와 동시에 상부 반도체 칩(230)과 하부 반도체 칩(130)은 반도체 패키지(1)의 외부와 전기적으로 연결될 수 있다.

이하에서는, 도 8을 참조하여 상술한 전기적 연결을 가지는 반도체 패키지(1)에 대하여 예시적으로 설명하기로 한다. 먼저 하부 반도체 칩(130)이 로직 칩이고, 상부 반도체 칩(230)이 메모리 칩, 예를 들어 DRAM 칩 또는 플래시 메모리 칩으로 구성될 수 있다. 예를 들어, 하부 반도체 칩(130)은 상부 반도체 칩(230)과 전기적으로 연결될 수 있고, 서로 신호를 주고 받을 수 있도록 구성될 수 있다.

제1 화살표(A)로 표시된 경로를 통하여, 상부 반도체 칩(230)의 전력(Power) 신호 경로 및/또는 Vdd 신호 경로가 제공될 수 있다. 상기 전력(Power) 신호 경로 및/또는 상기 Vdd 신호 경로는 하부 반도체 칩(130)과는 전기적으로 연결되지 않는다.

제2 화살표(B)로 표시된 경로를 통하여, 외부 인터페이스 등으로부터 명령을 전달하는 신호 경로를 제공할 수 있다. 즉, 하부 반도체 칩(130)은 외부로부터 명령을 전달 받을 수 있다. 또한, 제2 화살표(B)로 표시된 경로를 통하여, 하부 반도체 칩(130)에 전력을 제공할 수 있다.

제3 화살표(C)로 표시된 경로를 통하여, 외부 인터페이스 등으로부터 전달받은 명령을 하부 반도체 칩(130)을 거친 후 상부 반도체 칩(230)으로 제공할 수 있다. 또한, 제3 화살표(C)로 표시된 경로를 통하여, 하부 반도체 칩(130)에서 생성된 명령을 상부 반도체 칩(230)에 전달하고, 상부 반도체 칩(230)으로부터 하부 반도체 칩(130)으로 신호를 전달할 수 있다. 즉, 제3 화살표(C)로 표시된 경로를 통하여, 하부 반도체 칩(130)과 상부 반도체 칩(230) 사이의 입력/출력 신호 경로를 제공할 수 있다.

제4 화살표(D)로 표시된 경로를 통하여, 제3 화살표(C)로 표시된 경로와 유사한 기능을 제공할 수 있다. 예를 들어, 하부 반도체 칩(130)과 상부 반도체 칩(230) 사이의 입력/출력 신호 경로를 제공할 수 있다. 특히, 인터포저(120)에 형성된 배선이 하부 기저 기판(110)에 형성된 배선에 비하여 미세하므로, RC 지연(RC dealy)에 민감한 신호의 경우에는 인터포저(120)에 형성된 배선을 대신하여 하부 기저 기판(110)에 형성된 배선을 이용하여 전송하는 것이 유리할 수 있다.

제4 화살표(D)로 표시된 경로와 제5 화살표(E)로 표시된 경로를 조합한 경로를 통하여, Vss 신호 경로 및/또는 접지 신호 경로를 하부 반도체 칩(130)과 상부 반도체 칩(230)에 각각 제공할 수 있다. 즉, Vss 신호 및/또는 접지 신호가 외부에서 인가되는 경우에, 인터포저(120)에서 분리되어, 하부 반도체 칩(130)과 상부 반도체 칩(230)에 각각 전달될 수 있다. 또한, Vss 신호 및/또는 접지 신호가 외부에서 인가되는 경우에, 하부 기저 기판(110)에서 분리되어, 하부 반도체 칩(130)과 상부 반도체 칩(230)에 각각 전달되는 경로도 본 발명의 기술적 사상에 포함됨은 본 기술분야의 당업자는 이해할 수 있다.

또한, 상부 반도체 칩(230)은 예를 들어 플래시 메모리일 수 있다. 예를 들어, 하부 반도체 칩(130)은 상부 반도체 칩(230)과 서로 신호를 주고 받지 않는 별개의 소자들로서 구성될 수 있다. 예를 들어, 상부 반도체 칩(230)은 외부 제어 장치로부터 명령을 전달받아 구동되거나, 또는 데이터를 전달받아 저장하는 외부 장치로서 구성될 수 있다.

도 9 내지 도 22는 본 발명의 일부 실시예들에 따른 도 7의 반도체 패키지(1)를 형성하는 방법을 공정별로 도시하는 단면도들이다.

도 9를 참조하면, TSV들(122)을 가지는 복수의 인터포저들(120)을 포함하는 인터포저 기판(10)을 제공한다. 인터포저 기판(10)은 하측 부분(30), 하측 부분(30) 상에 위치하는 상측 부분(40) 및 상측 부분(40) 상에 위치하는 배선 부분(50)을 포함할 수 있다. 도 9 내지 도 17에 도시된 인터포저 기판(10)은 하나의 반도체 패키지(1) 내에 포함되는 인터포저(120)에 해당되는 영역만이 도시되어 있음을 유의한다.

하측 부분(30)과 상측 부분(40)은 기저부(121)를 포함할 수 있다. 상측 부분(40)은 기저부(121)의 일부 영역을 관통하는 TSV들(122)을 포함할 수 있다. 상측 부분(40)은 TSV들(122)과 전기적으로 및/또는 물리적으로 연결되는 제2 패드(124)를 포함할 수 있고, 제2 패드(124)는 상부 패드들(58. 도 3 참조)에 상응할 수 있다. 도 4를 참조하여 상술한 바와 같이, 상측 부분(40)은 제2 패드(124)를 포함하지 않을 수 있다. 하측 부분(30)은 TSV들(42)을 포함하지 않을 수 있으나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, TSV들(42)은 상측 부분(40)과 하측 부분(30)을 모두 관통하도록 위치할 수 있다. 배선 부분(50)은 절연층(125)과 절연층(125) 내에 위치한 배선 패턴층(126)을 포함할 수 있다. 배선 패턴층(126)은 상술한 배선 패턴들(54, 도 3 참조)에 상응할 수 있다. 배선 패턴층(126)은 재배선 패턴일 수 있다.

도 10을 참조하면, 인터포저 기판(10) 상에 제1 패키지 연결 부재들(270)을 부착한다. 즉, 인터포저 기판(10)에 포함되는 인터포저들(120) 각각의 외측 부분에 제1 패키지 연결 부재들(270)이 부착될 수 있다. 제1 패키지 연결 부재들(270)은 배선 패턴층(126)과 전기적으로 연결될 수 있다. 제1 패키지 연결 부재들(270)은 솔더볼일 수 있고, 열압착 공정 및/또는 리플로우 공정을 이용하여 배선 패턴층(126)에 부착될 수 있다.

도 11을 참조하면, 인터포저 기판(10) 상에 하부 반도체 칩(130)을 부착한다. 즉, 인터포저 기판(10)에 포함되는 인터포저들(120) 각각의 중앙 부분에 하부 반도체 칩(130)이 부착될 수 있다. 하부 반도체 칩(130)의 하측에는 하부 연결 부재들(140)이 위치할 수 있다. 하부 반도체 칩(130)은 하부 연결 부재들(140)을 통하여 인터포저(120)의 배선 패턴층(126)과 전기적으로 연결될 수 있다. 또한, 하부 반도체 칩(130)은 하부 연결 부재들(140)을 통하여 TSV들(122)에 전기적으로 연결될 수 있다. 하부 연결 부재들(140)은 솔더볼일 수 있고, 열압착 공정 및/또는 리플로우 공정을 이용하여 배선 패턴층(126)에 부착될 수 있다. 또한, 하부 반도체 칩(130)은 복수일 수 있다.

또한, 제1 패키지 연결 부재(270)를 부착하는 공정과 하부 반도체 칩(130)을 부착하는 공정은 상술한 순서와 반대로 수행될 수 있고, 또는 동시에 수행될 수 있다.

도 12를 참조하면, 하부 반도체 칩(130)을 밀봉하는 하부 몰딩 부재(150)를 형성한다. 하부 몰딩 부재(150)는 하부 반도체 칩(130)의 하부에 하부 연결 부재들(140) 사이를 채우는 언더필 부재(151, 도 23 내지 도 28 참조) 및 언더필 부재(151, 도 23 내지 도 28 참조) 상에 위치하고 하부 반도체 칩(130)의 측면을 밀봉하는 측면 몰딩 부재(152, 도 23 내지 도 28 참조)를 포함할 수 있다. 하부 몰딩 부재(150)는 하부 반도체 칩(130)을 완전히 밀봉할 수 있다. 상기 언더필 부재와 상기 측면 몰딩 부재는 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.

도 13을 참조하면, 하부 반도체 칩(130) 상에 위치하는 하부 몰딩 부재(150)의 일부를 제거한다. 상기 제거 단계에서, 하부 반도체 칩(130)의 상면(132)이 노출될 수 있다. 또한, 상기 제거 단계는, 하부 반도체 칩(130)의 상측 부분을 제거하는 하부 반도체 칩(130)을 박형화하는 단계를 포함할 수 있고, 하부 반도체 칩(130)은 얇은 두께를 가질 수 있다. 상기 제거 단계는, 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)에 의하여 수행될 수 있다. 하부 반도체 칩(130)의 최상면은 하부 몰딩 부재(150)의 최상면과 동일 평면이거나 또는 아닐 수 있다. 이에 대하여는, 도 23 내지 도 24 도 23 내지 도 28을 참조하여 설명하기로 한다.

도 14를 참조하면, 하부 반도체 칩(130) 상에 보조 기판(134)을 부착한다. 상기 부착 단계는 하부 반도체 칩(130)의 상면(132) 상에 접착층(136)을 형성하는 단계 및 접착층(136) 상에 보조 기판(134)을 부착하는 단계를 포함할 수 있다. 보조 기판(134)은 하부 몰딩 부재(150) 상으로 연장되는 크기를 가질 수 있다. 보조 기판(134)은 단단한 물질(rigid material)일 수 있고, 금속, 유리, 세라믹 등으로 포함할 수 있다. 접착층(136)은 접착 테이프 또는 접착액일 수 있다.

도 15를 참조하면, TSV들(122)이 노출되도록 인터포저 기판(10)의 하측 부분(30)을 제거한다. 이에 따라, 상측 부분(40)에 위치한 인터포저 기판(10)의 하면(129)에 TSV들(122)이 노출될 수 있다. 즉, 인터포저들(120) 각각은 관통된 TSV들(122)을 포함할 수 있다. 상기 제거 단계는, 예를 들어 기계적 연마, 화학적 기계적 연마(chemical mechanical polishing), 또는 인터포저 기판(10) 내에 연약 층을 형성하여 분리하는 분리법, 예를 들어 스마트컷(Smart Cut) 등의 방법에 의하여 수행될 수 있다. 본 단계에서, 보조 기판(134)은 박형화되는 인터포저 기판(10)이 변형되지 않도록 충분한 두께를 제공할 수 있고, 인터포저 기판(10)이 후속의 공정 장치로의 이동하기 하기 위한 캐리어 기판으로서 기능할 수 있다.

도 16을 참조하면, TSV들(122)과 전기적으로 연결되도록 인터포저(120)에 인터포저 연결 부재들(128)을 부착한다. 예를 들어, 인터포저(120)의 하면(129)에 TSV들(122)과 전기적으로 및/또는 물리적으로 연결되는 인터포저(120)의 제1 패드들(123)을 형성한다. 이어서, 인터포저 기판(10)의 하면(129)에 형성된 인터포저(120)의 제1 패드들(123)에, TSV들(122)과 전기적으로 연결되는 인터포저 연결 부재들(128)을 부착한다. 인터포저 연결 부재들(128)은 솔더볼일 수 있고, 열압착 공정 및/또는 리플로우 공정을 이용하여 제1 패드들(123)에 부착될 수 있다. 본 단계에서, 보조 기판(134)은 박형화된 인터포저 기판(10)이 변형되지 않도록 충분한 두께를 제공할 수 있고, 인터포저 기판(10)이 후속의 공정 장치로의 이동하기 하기 위한 캐리어 기판으로서 기능할 수 있다.

도 17을 참조하면, 하부 반도체 칩(130)의 상면(132) 상에 부착된 보조 기판(134)을 제거한다. 또한, 이때에 접착층(136)을 함께 제거할 수 있다. 이어서, 도 1 및 도 2에 도시된 바와 같은 스크라이빙 라인(12)을 따라서 인터포저 기판(10)을 다이싱하여 하부 반도체 칩(130)이 전기적으로 각각 연결된 복수의 인터포저들(120)을 형성한다.

도 18을 참조하면, 인터포저(120)를 하부 기저 기판(110) 상에 부착한다. 하부 기저 기판(110)의 상면에는 상부 패드들(112)이 위치할 수 있고, 하부 기저 기판(110)의 하면에는 하부 패드들(114)이 위치할 수 있다. 하부 기저 기판(110)과 인터포저(120)는 인터포저 연결 부재들(128)을 통하여 전기적으로 연결될 수 있다. 인터포저 연결 부재들(128)은 열압착 공정 및/또는 리플로우 공정을 이용하여 하부 기저 기판(110)의 상부 패드들(112)에 부착될 수 있다. 하부 기저 기판(110)의 하면에는 외부 연결 부재들(116)이 위치할 수 있다. 외부 연결 부재들(116)은, 예를 들어 솔더볼일 수 있다. 또는 외부 연결 부재들(116)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다. 이에 따라, 하부 반도체 패키지(100)가 형성될 수 있다.

또한, 하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)를 부착한 후에, 외부 연결 부재들(116)이 하부 기저 기판(110)에 부착되거나, 또는 외측 몰딩 부재(170)를 형성한 후에, 외부 연결 부재들(116)이 하부 기저 기판(110)에 부착되는 경우도 본 발명의 기술적 사상에 포함됨은 본 기술분야의 당업자는 이해할 수 있다.

도 19 내지 도 21을 참조하면, 인터포저(120) 상에 상부 반도체 칩(230)을 포함하는 상부 반도체 패키지(200)를 부착한다. 상기 부착 단계는 하기의 단계들을 포함할 수 있다.

도 19를 참조하면, 하부 몰딩 부재(150)의 일부를 제거하여, 제1 패키지 연결 부재들(270) 각각을 노출하는 개구부(160)를 형성한다. 개구부(160)는 리소그래피 식각 공정을 이용하여 형성하거나, 레이저를 이용하여 형성할 수 있다. 개구부(160)는 동일한 폭을 가지도록 하측 방향으로 연장되거나 또는 좁아지는 폭을 가지도록 하측 방향으로 연장될 수 있다.

도 20 및 도 21을 참조하면, 제1 패키지 연결 부재들(270)과 대응하여 위치하는 제2 패키지 연결 부재들(280)을 포함하는 상부 반도체 패키지(200)를 제공한다. 제2 패키지 연결 부재들(280)은 상부 반도체 패키지(200)의 상부 기저 기판(210) 하측에 위치한다. 하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)를 위치시킨다. 이어서, 제1 패키지 연결 부재들(270) 각각과 제2 패키지 연결 부재들(280) 각각이 전기적으로 및/또는 물리적으로 연결되도록, 제2 패키지 연결 부재(280) 각각을 개구부(160) 내에 삽입한다. 이에 따라, 도 21에 도시된 구조를 형성한다. 하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에 공기 간극(180)이 형성될 수 있다.

도 22를 참조하면, 인터포저(120)와 하부 반도체 칩(130)을 밀봉하는 외측 몰딩 부재(170)를 형성한다. 외측 몰딩 부재(170)는 인터포저 연결 부재들(128)의 사이를 채울 수 있고, 인터포저(120)의 측부를 밀봉할 수 있다. 예를 들어, 외측 몰딩 부재(170)를 형성하는 단계는 인터포저 연결 부재들(128)의 사이를 채우도록 인터포저(120)를 언더필하는 단계 및 인터포저(120)의 측부 및/또는 패키지 연결 부재들(260)의 측부를 밀봉하는 단계를 포함할 수 있다. 또한, 외측 몰딩 부재(170)는 상부 기저 기판(210)의 하면에 접촉하는 접촉 부분(172)을 더 포함할 수 있다. 접촉 부분(172)은 패키지 연결 부재들(260)의 내측으로 연장될 수 있고, 하부 반도체 칩(130)과 접촉할 수 있다. 이에 따라, 공기 간극(180)은 패키지 연결 부재들(260) 사이의 내부 영역에 위치할 수 있다.

이어서, 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하여 도 7에 도시된 반도체 패키지(1)를 완성한다. 이러한 전기적 연결은 제1 패키지 연결 부재들(270)와 제2 패키지 연결 부재들(280)을 전기적으로 및/또는 물리적으로 연결하여 구현할 수 있다. 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있다. 하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에 공기 간극(180)이 위치할 수 있다.

또한, 외측 몰딩 부재(170)를 형성하는 공정과 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하는 공정은 상술한 순서와 반대로 수행될 수 있다.

도 23 내지 도 28은 도 7에 도시된 실시예의 하부 몰딩 부재(150)가 상이한 경우들을 도시하는 확대도이다. 따라서, 도 7을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.

도 23을 참조하면, 하부 몰딩 부재(150a)는 하부 연결 부재들(140) 사이를 채우는 언더필 부재(151a)와 언더필 부재(151a) 상에 위치하고 하부 반도체 칩(130)을 밀봉하는 측면 몰딩 부재(152a)를 포함할 수 있다. 언더필 부재(151a)는 하부 연결 부재들(140)의 하측을 채울 수 있고, 하부 반도체 칩(130)의 측면의 일부를 밀봉할 수 있다. 언더필 부재(151a)는 패키지 연결 부재들(260)과 접촉할 수 있고, 하부 반도체 칩(130)과 패키지 연결 부재들(260) 사이의 일부 영역 및/또는 패키지 연결 부재들(260) 사이의 일부 영역을 밀봉할 수 있다. 측면 몰딩 부재(152a)는 언더필 부재(151a)의 상측에 위치하며, 하부 반도체 칩(130)의 측면을 밀봉할 수 있다. 또한, 측면 몰딩 부재(152a)는 하부 반도체 칩(130)과 패키지 연결 부재들(260) 사이의 일부 영역 및/또는 패키지 연결 부재들(260) 사이의 일부 영역을 밀봉할 수 있다.

측면 몰딩 부재(152a)의 최상면은 하부 반도체 칩(130)의 최상면과 동일 평면일 수 있다. 이는 도 13을 참조하여 설명한 상기 제거 단계에서, 하부 반도체 칩과(130)과 하부 몰딩 부재(150a)가 동일 평면의 최상면을 가지도록 일부 영역이 제거될 수 있다.

언더필 부재(151a)와 측면 몰딩 부재(152a)는 서로 다른 물질일 수 있다. 예를 들어, 언더필 부재(151a)는 측면 몰딩 부재(152a)에 비하여 유동성이 큰 물질일 수 있다. 또는, 언더필 부재(151a)와 측면 몰딩 부재(152a)는 동일한 물질일 수 있고, 동일한 공정에서 형성되거나 다른 공정에서 형성될 수 있다. 언더필 부재(151a)와 측면 몰딩 부재(152a)는 몰디드 언더필(Molded Underfill, MUF) 방식으로 형성될 수 있다.

도 24를 참조하면, 하부 몰딩 부재(150b)는 하부 연결 부재들(140) 사이를 채우는 언더필 부재(151b)와 언더필 부재(151b) 상에 위치하고 하부 반도체 칩(130)을 밀봉하는 측면 몰딩 부재(152b)를 포함할 수 있다. 언더필 부재(151b)는 하부 연결 부재들(140)의 하측을 채울 수 있고, 하부 반도체 칩(130)의 측면의 일부를 밀봉할 수 있다. 언더필 부재(151b)는 패키지 연결 부재들(260)과 접촉할 수 있고, 하부 반도체 칩(130)과 패키지 연결 부재들(260) 사이의 일부 영역 및/또는 패키지 연결 부재들(260) 사이의 일부 영역을 밀봉할 수 있다. 측면 몰딩 부재(152b)는 언더필 부재(151b)의 상측에 위치하며, 하부 반도체 칩(130)의 측면을 밀봉할 수 있다. 또한, 측면 몰딩 부재(152b)는 하부 반도체 칩(130)과 패키지 연결 부재들(260) 사이의 일부 영역 및/또는 패키지 연결 부재들(260) 사이의 일부 영역을 밀봉할 수 있다.

측면 몰딩 부재(152b)의 최상면은 하부 반도체 칩(130)의 최상면에 비하여 리세스될 수 있고, 이에 따라 리세스 부분(153b)이 형성될 수 있다. 예를 들어, 측면 몰딩 부재(152b)의 최상면은 하부 반도체 칩(130)과 접촉하는 영역으로부터 멀어지는 방향으로 리세스되는 정도가 커질 수 있다. 이러한 리세스는 도 13을 참조하여 설명한 상기 제거 단계에서 형성될 수 있다. 예를 들어, 하부 반도체 칩(130)을 구성하는 물질이 측면 몰딩 부재(152b)를 구성하는 물질에 비하여 내마모성 및/또는 내화학성이 큰 경우에 리세스 부분(153b)이 형성될 수 있다. 상기 리세스된 측면 몰딩 부재(152b)는 하부 반도체 칩(130)의 에지에서 발생할 수 있는 하부 반도체 칩(130)의 동작이나 외부 영향에 의한 열 집중 또는 응력 집중에 대한 완충 기능을 수행할 수 있다.

도 25를 참조하면, 하부 몰딩 부재(150c)는 하부 연결 부재들(140) 사이를 채우는 언더필 부재(151c)와 언더필 부재(151c) 상에 위치하고 하부 반도체 칩(130)을 밀봉하는 측면 몰딩 부재(152c)를 포함할 수 있다. 언더필 부재(151c)는 하부 연결 부재들(140)의 하측을 채울 수 있고, 하부 반도체 칩(130)의 측면의 일부를 밀봉할 수 있다. 언더필 부재(151c)는 패키지 연결 부재들(260)과 접촉할 수 있고, 하부 반도체 칩(130)과 패키지 연결 부재들(260) 사이의 일부 영역 및/또는 패키지 연결 부재들(260) 사이의 일부 영역을 밀봉할 수 있다. 측면 몰딩 부재(152c)는 언더필 부재(151c)의 상측에 위치하며, 하부 반도체 칩(130)의 측면을 밀봉할 수 있다. 또한, 측면 몰딩 부재(152c)는 하부 반도체 칩(130)과 패키지 연결 부재들(260) 사이의 일부 영역 및/또는 패키지 연결 부재들(260) 사이의 일부 영역을 밀봉할 수 있다.

측면 몰딩 부재(152c)의 최상면은 하부 반도체 칩(130)의 최상면에 비하여 돌출될 수 있고, 이에 따라 돌출 부분(154c)이 형성될 수 있다. 예를 들어, 측면 몰딩 부재(152c)의 최상면은 하부 반도체 칩(130)과 접촉하는 영역으로부터 멀어지는 방향으로 돌출되는 정도가 커질 수 있다. 이러한 돌출은 도 13을 참조하여 설명한 상기 제거 단계에서 형성될 수 있다. 예를 들어, 하부 반도체 칩(130)을 구성하는 물질이 측면 몰딩 부재(152c)를 구성하는 물질에 비하여 내마모성 및/또는 내화학성이 작은 경우에 상기 돌출 부분(154c)이 형성될 수 있다. 상기 돌출 부분(154c)을 포함하는 측면 몰딩 부재(152c)는 하부 반도체 칩(130)을 상부 반도체 패키지(200)으로부터 이격시키는 공기 간극(180)을 더 신뢰성있게 유지시킬 수 있다.

도 26을 참조하면, 하부 몰딩 부재(150d)는 하부 연결 부재들(140) 사이를 채우고 하부 반도체 칩(130)을 밀봉하는 언더필 부재(151d) 및 언더필 부재(151d)의 외측에 위치하고 언더필 부재(151d)를 밀봉하는 측면 몰딩 부재(152d)를 포함할 수 있다. 언더필 부재(151d)는 하부 연결 부재들(140)의 하측을 채울 수 있고, 하부 반도체 칩(130)의 측면을 전체적으로 밀봉할 수 있다. 언더필 부재(151d)는 패키지 연결 부재들(260)로부터 측면 몰딩 부재(152d)에 의하여 이격될 수 있다. 측면 몰딩 부재(152d)는 언더필 부재(151d)의 외측에 위치하며, 언더필 부재(151d)의 측면을 전체적으로 밀봉할 수 있다. 또한, 측면 몰딩 부재(152d)는 언더필 부재(151d)와 패키지 연결 부재들(260) 사이의 영역 및/또는 패키지 연결 부재들(260) 사이의 영역을 밀봉할 수 있다.

언더필 부재(151d)가 측면 몰딩 부재(152d)에 의하여 패키지 연결 부재들(260)로부터 이격됨에 따라, 언더필 부재(151d)와 측면 몰딩 부재(152d) 사이의 열팽창 계수의 차이가 감소될 수 있고, 패키지 연결 부재들(260)의 열 파손을 감소시킬 수 있다. 또한, 패키지 연결 부재들(260)는 측면 몰딩 부재(152d) 만으로 둘러싸이게 되므로, 패키지 연결 부재들(260)와 측면 몰딩 부재(152d) 사이의 접합 신뢰성이 증가될 수 있다. 또한 패키지 연결 부재들(260)을 위한 개구부를 형성하는 식각 단계에서, 측면 몰딩 부재(152d) 만을 식각하게 되므로, 식각 신뢰성을 증가시킬 수 있다.

언더필 부재(151d)의 최상면은 및/또는 측면 몰딩 부재(152d)의 최상면은 하부 반도체 칩(130)의 최상면과 동일 평면일 수 있다. 이는 도 13을 참조하여 설명한 상기 제거 단계에서, 하부 반도체 칩과(130)과 하부 몰딩 부재(150d)가 동일 평면의 최상면을 가지도록 일부 영역이 제거될 수 있다.

도 27을 참조하면, 하부 몰딩 부재(150e)는 하부 연결 부재들(140) 사이를 채우고 하부 반도체 칩(130)을 밀봉하는 언더필 부재(151e) 및 언더필 부재(151e)의 외측에 위치하고 언더필 부재(151e)를 밀봉하는 측면 몰딩 부재(152e)를 포함할 수 있다. 언더필 부재(151e)는 하부 연결 부재들(140)의 하측을 채울 수 있고, 하부 반도체 칩(130)의 측면을 전체적으로 밀봉할 수 있다. 언더필 부재(151e)는 패키지 연결 부재들(260)로부터 측면 몰딩 부재(152e)에 의하여 이격될 수 있다. 측면 몰딩 부재(152e)는 언더필 부재(151e)의 외측에 위치하며, 언더필 부재(151e)의 측면을 전체적으로 밀봉할 수 있다. 또한, 측면 몰딩 부재(152e)는 언더필 부재(151e)와 패키지 연결 부재들(260) 사이의 영역 및/또는 패키지 연결 부재들(260) 사이의 영역을 밀봉할 수 있다.

언더필 부재(151e)의 최상면 및/또는 측면 몰딩 부재(152e)의 최상면은 하부 반도체 칩(130)의 최상면에 비하여 리세스될 수 있고, 이에 따라 리세스 부분(153e)이 형성될 수 있다. 예를 들어, 언더필 부재(151e)의 최상면 및/또는 측면 몰딩 부재(152e)의 최상면은 하부 반도체 칩(130)과 접촉하는 영역으로부터 멀어지는 방향으로 리세스되는 정도가 커질 수 있다. 이러한 리세스는 도 13을 참조하여 설명한 상기 제거 단계에서 형성될 수 있다. 예를 들어, 하부 반도체 칩(130)을 구성하는 물질이 언더필 부재(151e) 및/또는 측면 몰딩 부재(152e)를 구성하는 물질들에 비하여 내마모성 및/또는 내화학성이 큰 경우에 리세스 부분(153e)이 형성될 수 있다. 상기 리세스된 언더필 부재(151e) 및/또는 측면 몰딩 부재(152e)는 하부 반도체 칩(130)의 에지에서 발생할 수 있는 하부 반도체 칩(130)의 동작이나 외부 영향에 의한 열 집중 또는 응력 집중에 대한 완충 기능을 수행할 수 있다.

도 28을 참조하면, 하부 몰딩 부재(150f)는 하부 연결 부재들(140) 사이를 채우고 하부 반도체 칩(130)을 밀봉하는 언더필 부재(151f) 및 언더필 부재(151f)의 외측에 위치하고 언더필 부재(151f)를 밀봉하는 측면 몰딩 부재(152f)를 포함할 수 있다. 언더필 부재(151f)는 하부 연결 부재들(140)의 하측을 채울 수 있고, 하부 반도체 칩(130)의 측면을 전체적으로 밀봉할 수 있다. 언더필 부재(151f)는 패키지 연결 부재들(260)로부터 측면 몰딩 부재(152f)에 의하여 이격될 수 있다. 측면 몰딩 부재(152f)는 언더필 부재(151f)의 외측에 위치하며, 언더필 부재(151f)의 측면을 전체적으로 밀봉할 수 있다. 또한, 측면 몰딩 부재(152f)는 언더필 부재(151f)와 패키지 연결 부재들(260) 사이의 영역 및/또는 패키지 연결 부재들(260) 사이의 영역을 밀봉할 수 있다.

언더필 부재(151f)의 최상면 및/또는 측면 몰딩 부재(152e)의 최상면은 하부 반도체 칩(130)의 최상면에 비하여 돌출될 수 있고, 이에 따라 돌출 부분(154f)이 형성될 수 있다. 예를 들어, 언더필 부재(151f)의 최상면 및/또는 측면 몰딩 부재(152f)의 최상면은 하부 반도체 칩(130)과 접촉하는 영역으로부터 멀어지는 방향으로 돌출되는 정도가 커질 수 있다. 이러한 돌출은 도 13을 참조하여 설명한 상기 제거 단계에서 형성될 수 있다. 예를 들어, 하부 반도체 칩(130)을 구성하는 물질이 언더필 부재(151f) 및/또는 측면 몰딩 부재(152f)를 구성하는 물질들에 비하여 내마모성 및/또는 내화학성이 작은 경우에 상기 돌출 부분(154f)이 형성될 수 있다. 상기 돌출 부분(154f)을 포함하는 언더필 부재(151f) 및/또는 측면 몰딩 부재(152f)는 하부 반도체 칩(130)의 에지에서 발생할 수 있는 하부 반도체 칩(130)의 동작이나 외부 영향에 의한 열 집중 또는 응력 집중에 대한 완충 기능을 수행할 수 있다.

도 29는 본 발명의 일부 실시예들에 따른 반도체 패키지(1a)를 도시하는 단면도이다. 도 29에 도시된 실시예는 도 7에 도시된 실시예와 비교하여, 인터포저(120)가 제2 패드들(124)을 포함하지 않는 경우에 관한 것이다. 따라서, 도 7을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.

도 29를 참조하면, 반도체 패키지(1b)는 인터포저(120a)를 포함하는 하부 반도체 패키지(100) 및 상부 반도체 패키지(200)을 포함한다. 인터포저(120a)는, 도 4를 참조하여 상술한 바와 같이, TSV들(122)을 포함할 수 있고, 제2 패드들(124)을 포함하지 않을 수 있다. 이러한 경우에는, 인터포저(120a)의 배선 패턴층(126)에 포함된 배선 패턴과 TSV들(122)이 물리적으로 연결되어 전기적으로 연결될 수 있다.

도 30은 본 발명의 일부 실시예들에 따른 반도체 패키지(1b)를 도시하는 단면도이다. 도 30에 도시된 실시예는 도 7에 도시된 실시예와 비교하여 외측 몰딩 부재(170)가 상이한 경우에 관한 것이다. 따라서, 도 7을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.

도 30을 참조하면, 반도체 패키지(1b)는 인터포저(120)를 포함하는 하부 반도체 패키지(100) 및 상부 반도체 패키지(200)을 포함한다. 인터포저(120), 하부 반도체 칩(130) 및 패키지 연결 부재들(260)의 일부는 외측 몰딩 부재(170a)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 외측 몰딩 부재(170a)는 인터포저(120)의 측부를 밀봉할 수 있다. 외측 몰딩 부재(170a)는 인터포저(120)의 하측을 채우도록 연장될 수 있고, 즉 인터포저 연결 부재들(128)의 사이를 채울 수 있다.

외측 몰딩 부재(170a)는 MUF 방식으로 형성될 수 있다. 외측 몰딩 부재(170a)는 하부 몰딩 부재(150) 및 패키지 연결 부재들(260)의 측부의 일부를 밀봉하도록 연장될 수 있다. 외측 몰딩 부재(170a)는 상부 반도체 패키지(200)로부터 이격될 수 있다. 하부 몰딩 부재(150)의 최상면과 외측 몰딩 부재(170a)의 최상면은 동일한 평면을 가질 수 있다. 또는 하부 반도체 칩(130)의 최상면과 외측 몰딩 부재(170a)의 최상면은 동일 평면을 가질 수 있다.

반도체 패키지(1b)는 하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에 위치하는 제1 및 제2 공기 간극들(180a, 180b)을 더 포함할 수 있다. 즉, 반도체 패키지(1b)는, 패키지 연결 부재들(260) 사이의 내부 영역에 위치하는 제1 공기 간극(180a)과 패키지 연결 부재들(260)의 외측 영역에 위치하는 제2 공기 간극(180b)을 포함할 수 있다.

도 31 내지 도 33은 본 발명의 일부 실시예들에 따른 도 30의 반도체 패키지(1b)를 형성하는 방법을 공정별로 도시하는 단면도들이다. 본 실시예는 도 9 내지 도 18을 참조하여 설명한 공정을 먼저 수행하며, 간명한 설명을 위하여 생략하기로 한다.

도 31을 참조하면, 도 18에 도시된 바와 같이 형성된 구조물에 외측 몰딩 부재(170a)를 형성한다. 외측 몰딩 부재(170a)는 인터포저 연결 부재들(128)의 사이를 채울 수 있고, 인터포저(120)의 측부를 밀봉할 수 있다. 또한, 외측 몰딩 부재(170a)는 하부 몰딩 부재(150)의 측부를 밀봉할 수 있다. 외측 몰딩 부재(170a)는 MUF 방식으로 형성될 수 있다. 외측 몰딩 부재(170a)의 최상면은 하부 반도체 칩(130)의 최상면과 동일 평면일 수 있다.

도 32를 참조하면, 하부 몰딩 부재(150)의 일부를 제거하여, 제1 패키지 연결 부재들(270) 각각을 노출하는 개구부(160)를 형성한다. 개구부(160)는 리소그래피 식각 공정을 이용하여 형성하거나, 레이저를 이용하여 형성할 수 있다. 개구부(160)는 동일한 폭을 가지도록 하측 방향으로 연장되거나 또는 좁아지는 폭을 가지도록 하측 방향으로 연장될 수 있다.

도 33을 참조하면, 제1 패키지 연결 부재들(270)과 대응하여 위치하는 제2 패키지 연결 부재들(280)을 포함하는 상부 반도체 패키지(200)를 제공한다. 제2 패키지 연결 부재들(280)은 상부 반도체 패키지(200)의 상부 기저 기판(210) 하측에 위치한다. 하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)를 위치시킨다. 이어서, 제1 패키지 연결 부재들(270) 각각과 제2 패키지 연결 부재들(280) 각각이 전기적으로 및/또는 물리적으로 연결되도록, 제2 패키지 연결 부재들(280) 각각을 개구부(160) 내에 삽입한다.

이어서, 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결한다. 이러한 전기적 연결은 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)을 전기적으로 및/또는 물리적으로 연결하여 구현할 수 있다. 제1 패키지 연결 부재들(270)과 제2 패키지 연결 부재들(280)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있다. 이에 따라, 도 30에 도시된 반도체 패키지(1b)를 완성한다.

도 34는 본 발명의 일부 실시예들에 따른 반도체 패키지(1c)를 도시하는 단면도이다. 도 34에 도시된 실시예는 도 7에 도시된 실시예와 비교하여 외측 몰딩 부재(170)가 상이한 경우에 관한 것이다. 따라서, 도 7을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.

도 34를 참조하면, 반도체 패키지(1c)는 인터포저(120)를 포함하는 하부 반도체 패키지(100) 및 상부 반도체 패키지(200)을 포함한다. 외측 몰딩 부재(170c)는 인터포저 연결 부재들(128)의 사이를 채울 수 있고, 인터포저(120)의 측부를 밀봉할 수 있다. 또한, 하부 몰딩 부재(150)의 측부는 외측 몰딩 부재(170c)에 의하여 밀봉되지 않고 노출될 수 있다. 따라서, 제3 공기 간극(180c)은 상술한 실시예의 제2 공기 간극(180b)에 비하여 더 클 수 있다.

도 35 및 도 36은 본 발명의 일부 실시예들에 따른 반도체 패키지들(1d, 1e)을 도시하는 단면도들이다. 도 35 및 도 36에 도시된 실시예들은 각각 도 7 및 도 30에 도시된 실시예들과 비교하여 하부 반도체 칩(130)이 복수인 경우에 관한 것이다. 따라서, 도 7 및 도 30을 참조하여 설명한 실시예들과 중복되는 설명은 생략하기로 한다.

도 35를 참조하면, 반도체 패키지(1d)는 인터포저(120) 상에 위치한 복수의 하부 반도체 칩들(130d)을 포함한다. 반도체 패키지(1d)는 상부 반도체 패키지(200) 내에 포함된 복수의 상부 반도체 칩들(230d)을 포함한다. 반도체 패키지(1d)는 도 7을 참조하여 설명한 외측 몰딩 부재(170)를 포함할 수 있다. 하부 반도체 칩들(130d)은 로직 반도체 칩, 메모리 반도체 칩, 또는 이들의 조합일 수 있다. 상부 반도체 칩들(230d)은 로직 반도체 칩, 메모리 반도체 칩, 또는 이들의 조합일 수 있다. 하부 반도체 칩들(130d)을 대신하여 하나의 하부 반도체 칩(130, 도 7 참조)을 가지는 경우 또는 상부 반도체 칩들(230d)을 대신하여 하나의 상부 반도체 칩(230, 도 7 참조)을 가지는 경우도 본 발명의 기술적 사상에 포함된다.

도 36을 참조하면, 반도체 패키지(1e)는 인터포저(120) 상에 위치한 복수의 하부 반도체 칩들(130e)을 포함한다. 반도체 패키지(1e)는 상부 반도체 패키지(200) 내에 포함된 복수의 상부 반도체 칩들(230e)을 포함한다. 반도체 패키지(1e)는 도 30을 참조하여 설명한 외측 몰딩 부재(170a)를 포함할 수 있다. 하부 반도체 칩들(130e)은 로직 반도체 칩, 메모리 반도체 칩, 또는 이들의 조합일 수 있다. 상부 반도체 칩들(230e)은 로직 반도체 칩, 메모리 반도체 칩, 또는 이들의 조합일 수 있다. 하부 반도체 칩들(130e)을 대신하여 하나의 하부 반도체 칩(130, 도 7 참조)을 가지는 경우 또는 상부 반도체 칩들(230e)을 대신하여 하나의 상부 반도체 칩(230, 도 7 참조)을 가지는 경우도 본 발명의 기술적 사상에 포함된다.

도 37은 본 발명의 일부 실시예들에 따른 반도체 패키지(2)를 도시하는 단면도이다. 도 37은 도 7에 도시된 실시예와 비교하여 인터포저(120)가 상이한 경우에 관한 것이다. 따라서, 도 7을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다. 또한, 본 실시예와 상술한 실시예들을 조합한 경우도 본 발명의 기술적 사상에 포함됨은 본 기술 분야의 당업자는 이해할 수 있다.

도 37을 참조하면, 반도체 패키지(2)는 인터포저(120a)를 포함할 수 있다. 인터포저(120a)는 수동 소자(129a), 능동 소자(129b), 또는 이들 모두를 포함할 수 있다. 수동 소자(129a)는 저항 소자, 인덕터 소자, 캐패시터 소자, 또는 스위치 소자를 포함할 수 있으며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 능동 소자(129b)는 연산증폭기(operational amplifier), 다이오드, 또는 트랜지스터를 포함할 수 있으며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 수동 소자(129a) 및/또는 능동 소자(129b)는 인터포저(120)의 상부, 하부 또는 내부에 위치할 수 있다.

도 38 내지 도 42는 본 발명의 일부 실시예들에 따른 반도체 패키지들(3a, 3b, 3c, 3d, 3e)을 도시하는 단면도들이다. 도 38 내지 도 42에 도시된 실시예들은 도 7에 도시된 실시예들과 비교하여 패키지 연결 부재들(260)아 상이한 경우에 관한 것이다. 따라서, 도 7을 참조하여 설명한 실시예들과 중복되는 설명은 생략하기로 한다. 또한, 도 38 내지 도 42에 도시된 패키지 연결 부재들(260a, 260b, 260c, 270d, 270e)은 열압착 공정 및/또는 리플로우 공정에 의하여 변형되어 개구부(160) 내에 충전될 수 있음을 유의한다.

도 38을 참조하면, 반도체 패키지(3a)는 인터포저(120)와 상부 반도체 패키지(200)을 연결하는 패키지 연결 부재들(260a)을 포함할 수 있다. 패키지 연결 부재들(260a)은 인터포저(120)와 전기적으로 연결되는 제1 패키지 연결 부재들(270a) 및 상부 반도체 패키지(200)와 전기적으로 연결되는 제2 패키지 연결 부재들(280a)을 포함할 수 있다. 제1 패키지 연결 부재들(270a)과 제2 패키지 연결 부재들(280a)은 모두 구형일 수 있다. 상기 구형은 접착된 상하면들이 약간 납작하게 변형될 수 있다. 또한, 제1 패키지 연결 부재들(270a)과 제2 패키지 연결 부재들(280a)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있으며, 이에 따라 일체형 구조로 변형될 수 있다. 제1 패키지 연결 부재들(270a)과 제2 패키지 연결 부재들(280a)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제1 패키지 연결 부재들(270a)은 제2 패키지 연결 부재들(280a)에 비하여 작은 크기를 가질 수 있다.

도 39를 참조하면, 반도체 패키지(3b)는 인터포저(120)와 상부 반도체 패키지(200)을 연결하는 패키지 연결 부재들(260b)을 포함할 수 있다. 패키지 연결 부재들(260b)은 인터포저(120)와 전기적으로 연결되는 제1 패키지 연결 부재들(270b) 및 상부 반도체 패키지(200)와 전기적으로 연결되는 제2 패키지 연결 부재들(280b)을 포함할 수 있다. 제1 패키지 연결 부재들(270b), 제2 패키지 연결 부재들(280b), 또는 이들 모두는 구형 또는 반구형 일 수 있다. 예를 들어, 제1 패키지 연결 부재들(270b)은 반구형이고, 제2 패키지 연결 부재들(280b)은 구형일 수 있다. 또는, 상기 구형 및 상기 반구형은 접착된 상하면들이 약간 납작하게 변형될 수 있다. 또한, 제1 패키지 연결 부재들(270b)과 제2 패키지 연결 부재들(280b)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있으며, 이에 따라 일체형 구조로 변형될 수 있다. 또한, 제1 패키지 연결 부재들(270b)과 제2 패키지 연결 부재들(280b)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제1 패키지 연결 부재들(270b)은 제2 패키지 연결 부재들(280b)에 비하여 작은 크기를 가질 수 있다. 또한, 제1 패키지 연결 부재들(270b)이 제2 패키지 연결 부재들(280b)에 비하여 큰 크기를 가지는 경우도 본 발명의 기술적 사상에 포함됨은 본 기술 분야의 당업자는 이해할 수 있다.

도 40을 참조하면, 반도체 패키지(3c)는 인터포저(120)와 상부 반도체 패키지(200)을 연결하는 패키지 연결 부재들(260c)을 포함할 수 있다. 패키지 연결 부재들(260c)은 인터포저(120)와 전기적으로 연결되는 제1 패키지 연결 부재들(270c) 및 상부 반도체 패키지(200)와 전기적으로 연결되는 제2 패키지 연결 부재들(280c)을 포함할 수 있다. 제1 패키지 연결 부재들(270c), 제2 패키지 연결 부재들(280b), 또는 이들 모두는 원기둥 형상 또는 다각형 기둥 형상을 가질 수 있다. 또한, 제1 패키지 연결 부재들(270c)과 제2 패키지 연결 부재들(280c)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있으며, 이에 따라 일체형 구조로 변형될 수 있다. 제1 패키지 연결 부재들(270c)은 제2 패키지 연결 부재들(280c)에 비하여 작은 크기를 가질 수 있다. 또한, 제1 패키지 연결 부재들(270b)이 제2 패키지 연결 부재들(280b)에 비하여 큰 크기를 가지는 경우도 본 발명의 기술적 사상에 포함됨은 본 기술 분야의 당업자는 이해할 수 있다.

도 41을 참조하면, 반도체 패키지(3d)는 인터포저(120)와 상부 반도체 패키지(200)을 연결하는 패키지 연결 부재들(260d)을 포함할 수 있다. 패키지 연결 부재들(260d)은 인터포저(120)와 전기적으로 연결되는 제1 패키지 연결 부재들(270d) 및 상부 반도체 패키지(200)와 전기적으로 연결되는 제2 패키지 연결 부재들(280d) 및 제1 패키지 연결 부재들(270d) 과 제2 패키지 연결 부재들(280d) 사이에 위치하는 제3 패키지 연결 부재들(290d)을 포함할 수 있다. 제1 패키지 연결 부재들(270d), 제2 패키지 연결 부재들(280d), 또는 이들 모두는 구형 또는 반구형일 수 있다. 제3 패키지 연결 부재들(290d)은 구형, 반구형, 원기둥 또는 다각형 기둥일 수 있다. 또한, 제1 패키지 연결 부재들(270d)과 제2 패키지 연결 부재들(280d)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있으며, 이에 따라 일체형 구조로 변형될 수 있다. 제1 패키지 연결 부재들(270c)은 제2 패키지 연결 부재들(280c)에 비하여 작은 크기를 가질 수 있다. 제3 패키지 연결 부재들(290d)은 제1 패키지 연결 부재들(270d), 제2 패키지 연결 부재들(280d), 또는 이들 모두에 비하여 작은 크기를 가질 수 있다. 또한, 제1 패키지 연결 부재들(270d), 제2 패키지 연결 부재들(280d), 및 제3 패키지 연결 부재들(290d)의 크기 관계가 다른 경우도 본 발명의 기술적 사상에 포함됨은 본 기술 분야의 당업자는 이해할 수 있다.

도 42를 참조하면, 반도체 패키지(3e)는 인터포저(120)와 상부 반도체 패키지(200)을 연결하는 패키지 연결 부재들(260e)을 포함할 수 있다. 패키지 연결 부재들(260e)은 인터포저(120)와 전기적으로 연결되는 제1 패키지 연결 부재들(270e) 및 상부 반도체 패키지(200)와 전기적으로 연결되는 제2 패키지 연결 부재들(280e)을 포함할 수 있다. 제1 패키지 연결 부재들(270e)과 제2 패키지 연결 부재들(280e)은 모두 구형일 수 있다. 상기 구형은 접착된 상하면들이 약간 납작하게 변형될 수 있다. 또한, 제1 패키지 연결 부재들(270e)과 제2 패키지 연결 부재들(280e)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있으며, 이에 따라 일체형 구조로 변형될 수 있다. 제1 패키지 연결 부재들(270e)과 제2 패키지 연결 부재들(280e)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제1 패키지 연결 부재들(270e)은 제2 패키지 연결 부재들(280e)에 비하여 큰 크기를 가질 수 있다.

도 43 내지 도 46은 본 발명의 일부 실시예들에 따른 반도체 패키지(4)를 형성하는 방법을 공정별로 도시하는 단면도들이다. 본 실시예는 도 9 내지 도 12를 참조하여 설명한 공정을 먼저 수행하며, 간명한 설명을 위하여 생략하기로 한다.

도 43을 참조하면, 하부 반도체 칩(130)을 밀봉하는 하부 몰딩 부재(150)를 형성한 후에, 하부 반도체 칩(130) 상에 위치하는 하부 몰딩 부재(150)의 일부를 제거한다. 상기 제거 단계에서, 하부 반도체 칩(130)의 상면(132)이 노출될 수 있다. 또한, 상기 제거 단계는, 하부 반도체 칩(130)의 상측 부분을 제거하는 하부 반도체 칩(130)을 박형화하는 단계를 포함할 수 있고, 하부 반도체 칩(130)은 더 얇은 두께를 가질 수 있다. 또한, 상기 제거 단계에서 제1 패키지 연결 부재(270)의 상면(272)이 노출될 수 있다. 상기 제거 단계는, 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)에 의하여 수행될 수 있다. 이어서, 도 14 내지 도 16를 참조하여 설명한 공정을 수행하며, 간명한 설명을 위하여 생략하기로 한다. 이에 따라, 인터포저 기판(10)은 박형화되고, 인터포저 기판(10)을 관통하는 TSV들(122)이 형성되고, TSV들(122)과 전기적으로 연결되도록 인터포저(120)에 부착된 인터포저 연결 부재들(128)을 형성한다.

도 44를 참조하면, 인터포저 기판(10)을 다이싱하여 하부 반도체 칩(130)이 전기적으로 각각 연결된 복수의 인터포저들(120)을 형성한다. 이어서, 도 18을 참조하여 설명한 공정을 수행한다. 이에 따라, 인터포저(120)를 하부 기저 기판(110) 상에 부착되며, 하부 기저 기판(110)과 인터포저(120)를 인터포저 연결 부재들(128)을 통하여 전기적으로 연결될 수 있다. 또한, 하부 기저 기판(110)의 하면에는 외부 연결 부재들(116)을 형성할 수 있다. 이에 따라, 하부 반도체 패키지(100)가 형성될 수 있다.

도 45를 참조하면, 상부 반도체 패키지(200)를 제공한다. 하부 반도체 패키지(100)의 제1 패키지 연결 부재(270)의 노출된 상면(232) 상에 제1 도전 돌출부들(274)을 더 형성할 수 있다. 제1 도전 돌출부들(274)은 하부 반도체 칩(130)의 상면(132)에 비하여 돌출될 수 있다. 제1 도전 돌출부들(274)은 도전물을 포함할 수 있고, 예를 들어 솔더볼 또는 도금법을 이용하거나, 솔더 페이스트를 이용하여 형성할 수 있다.

상부 반도체 패키지(200)는 제1 패키지 연결 부재(270)에 대응하여 위치하는 제2 도전 돌출부들(284)을 포함할 수 있다. 제2 도전 돌출부들(284)은 상부 반도체 패키지(200)의 상부 기저 기판(210) 하측에 위치한다. 제2 도전 돌출부들(284)은 상부 반도체 칩(230)의 하부 패드들(214)에 비하여 돌출되도록 형성될 수 있다. 제2 도전 돌출부들(284)은 도전물을 포함할 수 있고, 예를 들어 솔더볼 또는 도금법을 이용하거나, 솔더 페이스트를 이용하여 형성할 수 있다.

하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)를 위치시킨다. 이어서, 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결한다. 예를 들어, 제1 도전 돌출부들(274) 각각과 제2 도전 돌출부들(284) 각각을 전기적으로 및/또는 물리적으로 연결한다. 제1 도전 돌출부들(274) 각각과 제2 도전 돌출부들(284)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결될 수 있고 이에 따라 패키지 연결부재(260, 도 46 참조)를 형성할 수 있다. 하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에 공기 간극(180, 도 46 참조)이 형성될 수 있다.

도 46을 참조하면, 인터포저(120)와 하부 반도체 칩(130)을 밀봉하는 외측 몰딩 부재(170)를 형성하며, 이에 따라 반도체 패키지(4)를 완성한다, 외측 몰딩 부재(170)를 형성하는 공정은 도 22를 참조하여 설명한 공정과 유사할 수 있고, 간명한 설명을 위하여 생략하기로 한다. 외측 몰딩 부재(170)를 형성하는 공정과 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하는 공정은 상술한 순서와 반대로 수행될 수 있다.

도 47 내지 도 53은 본 발명의 일부 실시예들에 따른 반도체 패키지(5)를 형성하는 방법을 공정별로 도시하는 단면도들이다. 도 9 내지 도 22를 참조하여 설명한 실시예와 중복되는 부분은 생략하기로 한다.

도 47을 참조하면, TSV들(122)을 가지는 복수의 인터포저들(120)을 포함하는 인터포저 기판(10)을 제공한다. 인터포저 기판(10) 상에 하부 반도체 칩(130)을 부착한다. 하부 반도체 칩(130)의 하측에는 하부 연결 부재들(140)이 위치할 수 있다. 하부 반도체 칩(130)은 하부 연결 부재들(140)을 통하여 인터포저(120)의 배선 패턴층(126)과 전기적으로 연결될 수 있다. 또한, 하부 반도체 칩(130)은 하부 연결 부재들(140)을 통하여 TSV들(122)에 전기적으로 연결될 수 있다. 이어서, 하부 반도체 칩(130)을 밀봉하는 하부 몰딩 부재(150)를 형성한다.

도 48을 참조하면, 하부 반도체 칩(130) 상에 위치하는 하부 몰딩 부재(150)의 일부를 제거한다. 상기 제거 단계에서, 하부 반도체 칩(130)의 상면(132)이 노출될 수 있다. 또한, 상기 제거 단계는, 하부 반도체 칩(130)의 상측 부분을 제거하는 하부 반도체 칩(130)을 박형화하는 단계를 포함할 수 있고, 하부 반도체 칩(130)은 얇은 두께를 가질 수 있다. 이어서, 도 14 내지 도 16를 참조하여 설명한 공정을 수행하며, 간명한 설명을 위하여 생략하기로 한다. 이에 따라, 인터포저 기판(10)은 박형화되고, 인터포저 기판(10)을 관통하는 TSV들(122)이 형성되고, TSV들(122)과 전기적으로 연결되도록 인터포저(120)에 부착된 인터포저 연결 부재들(128)을 형성한다.

도 49를 참조하면, 인터포저 기판(10)을 다이싱하여 하부 반도체 칩(130)이 전기적으로 각각 연결된 복수의 인터포저들(120)을 형성한다. 이어서, 도 18을 참조하여 설명한 공정을 수행한다. 이에 따라, 인터포저(120)를 하부 기저 기판(110) 상에 부착되며, 하부 기저 기판(110)과 인터포저(120)를 인터포저 연결 부재들(128)을 통하여 전기적으로 연결될 수 있다. 또한, 하부 기저 기판(110)의 하면에는 외부 연결 부재들(116)을 형성할 수 있다. 이에 따라, 하부 반도체 패키지(100)가 형성될 수 있다.

도 50을 참조하면, 하부 몰딩 부재(150)의 일부를 제거하여, 인터포저(120)를 노출하는 개구부(560)를 형성한다. 개구부(560)는 리소그래피 식각 공정을 이용하여 형성하거나, 레이저를 이용하여 형성할 수 있다. 개구부(560)는 동일한 폭을 가지도록 하측 방향으로 연장되거나 또는 좁아지는 폭을 가지도록 하측 방향으로 연장될 수 있다.

도 51을 참조하면, 개구부(160a)를 도전물로 충전하여, 제1 패키지 연결 부재들(570)을 형성한다. 또한, 제1 패키지 연결 부재들(570)은 상측에 제1 도전 돌출부들(574)를 더 포함할 수 있다. 제1 도전 돌출부들(574)은 하부 반도체 칩(130)의 상면(132)에 비하여 돌출될 수 있다. 제1 도전 돌출부들(574)은 도전물을 포함할 수 있고, 예를 들어 솔더볼 또는 도금법을 이용하거나, 솔더 페이스트를 이용하여 형성할 수 있다.

도 52를 참조하면, 상부 반도체 패키지(200)를 제공한다. 상부 반도체 패키지(200)는 제1 패키지 연결 부재(570)에 대응하여 위치하는 제2 도전 돌출부들(584)을 포함할 수 있다. 제2 도전 돌출부들(584)은 상부 반도체 패키지(200)의 상부 기저 기판(210) 하측에 위치한다. 제2 도전 돌출부들(584)은 상부 반도체 칩(230)의 하부 패드들(214)에 비하여 돌출되도록 형성될 수 있다. 제2 도전 돌출부들(584)은 도전물을 포함할 수 있고, 예를 들어 솔더볼 또는 도금법을 이용하거나, 솔더 페이스트를 이용하여 형성할 수 있다.

하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)를 위치시킨다. 이어서, 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결한다. 예를 들어, 제1 도전 돌출부들(574) 각각과 제2 도전 돌출부들(584) 각각을 전기적으로 및/또는 물리적으로 연결한다. 제1 도전 돌출부들(574) 각각과 제2 도전 돌출부들(584)은 열압착 공정 및/또는 리플로우 공정을 이용하여 서로 연결되어 패키지 연결부재(560, 도 53 참조)를 형성할 수 있다. 하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에 공기 간극(180, 도 53 참조)이 형성될 수 있다.

도 53을 참조하면, 인터포저(120)와 하부 반도체 칩(130)을 밀봉하는 외측 몰딩 부재(170)를 형성하며, 이에 따라 반도체 패키지(5)를 완성한다, 외측 몰딩 부재(170)를 형성하는 공정은 도 22를 참조하여 설명한 공정과 유사할 수 있고, 간명한 설명을 위하여 생략하기로 한다. 외측 몰딩 부재(170)를 형성하는 공정과 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하는 공정은 상술한 순서와 반대로 수행될 수 있다.

도 54 내지 도 57은 본 발명의 일부 실시예들에 따른 반도체 패키지들(6a, 6b, 6c, 6d)을 도시하는 단면도들이다. 도 7을 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.

도 54를 참조하면, 반도체 패키지(6a)는 기저 기판(610), 인터포저(620), 및 반도체 칩(630)을 포함할 수 있다. 반도체 패키지(6a)는, 기저 기판(610), 기저 기판(610) 상에 위치하고 TSV들(622)를 가지는 인터포저(620), 및 인터포저(620) 상에 실장되고 인터포저(620)에 전기적으로 연결된 반도체 칩(630)을 포함할 수 있다. 또한, 반도체 패키지(6a)는 인터포저(620)를 밀봉하는 몰딩 부재(670)를 더 포함할 수 있다.

기저 기판(610)은 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 기저 기판(610)은 반도체 패키지용 기판일 수 있고, 예를 들어 인쇄회로기판, 세라믹 기판, 또는 테이프 배선 기판일 수 있다. 기저 기판(610)의 상면에는 상부 패드들(612)이 위치할 수 있고, 기저 기판(610)의 하면에는 하부 패드들(614)이 위치할 수 있다.

기저 기판(610)의 하부 패드들(614)에는 외부 연결 부재들(616)가 전기적으로 및/또는 물리적으로 연결되도록 위치할 수 있다. 외부 연결 부재들(616)을 통하여 하부 기저 기판(610)은 외부와 전기적으로 연결될 수 있다. 외부 연결 부재들(616)은, 예를 들어 솔더볼일 수 있다. 또는 외부 연결 부재들(616)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다. 이러한 외부 연결 부재들(616)은 생략될 수 있다.

기저 기판(610) 상에는 인터포저(620)가 위치할 수 있다. 인터포저(620)는 기저층(621), TSV들(622), 제1 패드들(623), 제2 패드들(624), 절연층(625), 및 배선 패턴층(626)을 포함할 수 있다. 인터포저(620)는 도 7을 참조하여 설명한 인터포저(120)와 상응할 수 있다.

기저층(621)의 하면에는 제1 패드들(623)이 위치할 수 있고, 기저층(621)의 상면에는 제2 패드들(624)이 위치할 수 있다. TSV들(622)은 기저층(621)의 일부 영역을 관통할 수 있다. TSV들(622) 각각은 제1 패드들(623)각각과 제2 패드들(624)각각을 전기적으로 연결할 수 있다.

기저층(621)의 상측에는 절연층(625)이 위치할 수 있다. 절연층(625)은 배선 패턴층(626)을 포함할 수 있다. 배선 패턴층(626)은 인터포저(620)의 제2 패드들(624)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 이에 따라, 배선 패턴층(626)은 TSV들(622)과 전기적으로 연결될 수 있다.

기저층(621)의 하측에는 인터포저 연결 부재들(628)이 위치할 수 있다. 인터포저 연결 부재들(628)은 인터포저(620)의 제1 패드들(623)과 전기적으로 및/또는 물리적으로 연결될 수 있고, 기저 기판(610)의 제2 패드들(612)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 이에 따라, 인터포저 연결 부재들(628)을 통하여 TSV들(622)은 기저 기판(610)과 전기적으로 연결될 수 있다. 인터포저 연결 부재들(628)은, 예를 들어 솔더볼일 수 있다. 또는 인터포저 연결 부재들(628)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.

인터포저(620) 상에는 반도체 칩(630)이 위치할 수 있다. 반도체 칩(630)은 상술한 바와 같은 로직 반도체 칩, 또는 메모리 반도체 칩일 수 있다. 반도체 칩(630)의 하측에는 하부 연결 부재들(640)이 위치할 수 있다. 반도체 칩(630)은 하부 연결 부재들(640)을 통하여 인터포저(620)의 배선 패턴층(626)과 전기적으로 연결될 수 있다. 또한, 반도체 칩(630)은 하부 연결 부재들(640)을 통하여 TSV들(622)에 전기적으로 연결될 수 있다. 하부 연결 부재들(640)은, 예를 들어 솔더볼일 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 예를 들어 하부 연결 부재들(640)은 본딩 와이어일 수 있다. 또는, 하부 연결 부재들(640)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.

하부 연결 부재들(640)은 인터포저 연결 부재들(628)에 비하여 밀집되어 배치될 수 있다. 또한, 하부 연결 부재들(640)은 인터포저 연결 부재들(628)에 비하여 작은 크기를 가질 수 있다. 이러한 경우에는 배선 패턴(626)은 재배선 패턴으로 기능할 수 있다. 하부 연결 부재들(640) 및 인터포저 연결 부재들(628)의 상대적인 배치와 크기는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.

반도체 칩(630)은 제1 몰딩 부재(650)에 의하여 몰딩될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 제1 몰딩 부재(650)는 반도체 칩(630)의 측부 및 최상부를 밀봉하도록 연장될 수 있다. 제1 몰딩 부재(650)는 반도체 칩(630)의 하부에 위치하는, 즉 하부 연결 부재들(640) 사이를 채우는 제1 언더필 부재(651) 및 상기 제1 언더필 부재(651) 상에 위치하고 반도체 칩(630)의 측면 및 최상면을 밀봉하는 제1 커버 부재(652)를 포함할 수 있다. 제1 몰딩 부재(650)는 MUF 방식으로 형성될 수 있다. 제1 몰딩 부재(650)는 절연물을 포함할 수 있다.

인터포저(620)는 제2 몰딩 부재(670)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 제2 몰딩 부재(670)는 인터포저(620)의 하측을 채우도록 연장될 수 있고, 즉 인터포저 연결 부재들(628)의 사이를 채울 수 있다. 또한, 제2 몰딩 부재(670)는 제1 몰딩 부재(650)의 측부를 밀봉하도록 연장될 수 있고, 이에 따라 반도체 칩(630)은 제2 몰딩 부재(670)에 의하여 중첩적으로 밀봉될 수 있다. 또한, 제2 몰딩 부재(670)는 MUF 방식으로 형성될 수 있다. 제2 몰딩 부재(670)는 절연물을 포함할 수 있다. 제1 몰딩 부재(650)와 제2 몰딩 부재(670)는 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.

도 55에 도시된 실시예는 도 54에 도시된 실시예들과 비교하여 반도체 칩을 밀봉하는 제2 몰딩 부재가 상이한 경우에 관한 것이다.

도 55를 참조하면, 반도체 패키지(6b)는 기저 기판(610), 인터포저(620), 및 반도체 칩(630)을 포함할 수 있다. 반도체 패키지(6b)는, 기저 기판(610), 기저 기판(610) 상에 위치하고 TSV들(622)을 가지는 인터포저(620), 및 인터포저(620) 상에 실장되고 인터포저(620)에 전기적으로 연결된 반도체 칩(630)을 포함할 수 있다. 또한, 반도체 패키지(6b)는 인터포저(620)를 밀봉하는 몰딩 부재(670a)를 더 포함할 수 있다.

반도체 칩(630)은 제1 몰딩 부재(650a)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 제1 몰딩 부재(650a)는 반도체 칩(630)의 측부를 밀봉하도록 연장될 수 있다. 반도체 칩(630)의 최상면은 제1 몰딩 부재(650a)에 의하여 밀봉되지 않고, 제1 몰딩 부재(650a)로부터 노출될 수 있다. 반도체 칩(630)의 최상면은 제1 몰딩 부재(650a)의 최상면과 동일 평면일 수 있다. 인터포저(620)는 제2 몰딩 부재(670a)에 의하여 밀봉될 수 있고, 이에 따라 외부로부터 보호될 수 있다. 제2 몰딩 부재(670a)는 인터포저(620)의 하측을 채우도록 연장될 수 있고, 즉 인터포저 연결 부재들(628)의 사이를 채울 수 있다. 또한, 제2 몰딩 부재(670a)는 제1 몰딩 부재(650a)의 측부를 밀봉하도록 연장될 수 있고, 이에 따라 반도체 칩(630)은 제2 몰딩 부재(670a)에 의하여 중첩적으로 밀봉될 수 있다. 또한, 제2 몰딩 부재(670a)는 MUF 방식으로 형성될 수 있다. 반도체 칩(630)의 최상면은 제2 몰딩 부재(670a)에 의하여 밀봉되지 않고, 제2 몰딩 부재(670a)로부터 노출될 수 있다. 복수의 반도체 칩(630a)의 최상면은 제2 몰딩 부재(670a)의 최상면과 동일 평면일 수 있다.

도 56 및 도 57에 도시된 실시예들은 각각 도 54 및 도 55에 도시된 실시예들과 비교하여 반도체 칩(630)이 복수인 경우에 관한 것이다. 따라서, 도 54 및 도 55를 참조하여 설명한 실시예들과 중복되는 설명은 생략하기로 한다.

도 56을 참조하면, 반도체 패키지(6c)는 인터포저(620) 상에 위치한 복수의 반도체 칩들(630a)을 포함한다. 반도체 패키지(6c)는 도 54를 참조하여 설명한 제1 몰딩 부재(650) 및 제2 몰딩 부재(670)을 포함한다. 즉, 복수의 반도체 칩들(630a)은 제1 몰딩 부재(650) 및/또는 제2 몰딩 부재(670)에 의하여 밀봉될 수 있다. 제1 몰딩 부재(670)는 복수의 반도체 칩들(630a)의 측부 및 최상부를 밀봉하도록 연장될 수 있다. 복수의 반도체 칩들(630a)은 로직 반도체 칩, 메모리 반도체 칩, 또는 이들의 조합일 수 있다.

도 57을 참조하면, 반도체 패키지(6d)는 인터포저(620) 상에 위치한 복수의 반도체 칩들(630a)을 포함한다. 반도체 패키지(6d)는 도 55를 참조하여 설명한 제1 몰딩 부재(650a) 및 제2 몰딩 부재(670a)을 포함한다. 즉, 복수의 반도체 칩들(630a)은 제1 몰딩 부재(650a) 및/또는 제2 몰딩 부재(670a)에 의하여 밀봉될 수 있다. 제1 몰딩 부재(670a)는 복수의 반도체 칩들(630a)의 측부를 밀봉하도록 연장될 수 있다. 복수의 반도체 칩들(630a)은 로직 반도체 칩, 메모리 반도체 칩, 또는 이들의 조합일 수 있다. 복수의 반도체 칩(630a)의 최상면은 제1 몰딩 부재(650a)에 의하여 밀봉되지 않고, 제1 몰딩 부재(650a)로부터 노출될 수 있다. 복수의 반도체 칩(630a)의 최상면은 제1 몰딩 부재(650a)의 최상면과 동일 평면일 수 있다. 또한, 복수의 반도체 칩(630a)의 최상면은 제2 몰딩 부재(670a)에 의하여 밀봉되지 않고, 제2 몰딩 부재(670a)로부터 노출될 수 있다. 제2 몰딩 부재(670a)에 의하여 밀봉하지 않고 노출될 수 있다. 복수의 반도체 칩(630a)의 최상면은 제2 몰딩 부재(670a)의 최상면과 동일 평면일 수 있다. 복수의 반도체 칩들(630a)은 로직 반도체 칩, 메모리 반도체 칩, 또는 이들의 조합일 수 있다.

도 58은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.

도 58을 참조하면, 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 제어기(5100) 및/또는 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(5200)은 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.

도 59는 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.

도 59를 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 제어기(6100) 및 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.

도 60은 본 발명의 실시예들에 따라 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.

도 60을 참조하면, 전자 시스템(도 59의 6000)이 모바일 폰(7000)에 적용되는 예를 도시한다. 그밖에, 전자 시스템(도 59의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

1, 1a, 1b, 1c, 1d, 2, 3a, 3b, 3c, 3d, 4, 5, 6a, 6b, 6c, 6d: 반도체 패키지,
10: 인터포저 기판, 12: 스크라이빙 라인, 20: 인터포저,
30: 하측 부분, 32: 기저부, 40: 상측 부분, 42: TSV,
50: 배선 부분, 52: 절연층, 54: 배선 패턴, 56: 배선 패턴 패드,
58: 상부 패드, 60, 60a, 60b, 60c: 반도체 칩,
100: 하부 반도체 패키지, 110: 하부 기저 기판, 112: 상부 패드,
114: 하부 패드, 116: 외부 연결 부재,
120: 인터포저, 121: 기저층, 122: TSV, 123: 제1 패드,
124: 제2 패드, 125: 절연층, 126: 배선 패턴층,
128: 인터포저 연결 부재, 130: 하부 반도체 칩,
140: 하부 연결 부재, 150: 하부 몰딩 부재,
151: 언더필 부재, 152: 측면 몰딩 부재, 153: 리세스 부분,
154: 돌출 부분,
160: 개구부, 170: 외측 몰딩 부재, 180, 108a, 108b: 공기 간극,
200: 상부 반도체 패키지, 210: 상부 기저 기판, 212: 상부 패드,
214: 하부 패드, 230: 상부 반도체 칩, 240: 상부 연결 부재,
250: 상부 몰딩 부재, 260, 270, 280: 패키지 연결 부재

Claims

상면과 하면을 포함하는 하부 기저 기판; 상기 하부 기저 기판의 상기 하면에 접촉하게 형성된 외부 연결 부재들, 상기 하부 기저 기판의 상면 상에 위치하고 TSV(through silicon via)를 가지는 인터포저, 상기 인터포저 상에 실장되고 상기 인터포저에 전기적으로 연결된 하부 반도체 칩, 및 상기 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 포함하는 하부 반도체 패키지;
상기 하부 반도체 패키지 상에 위치하고, 상부 반도체 칩 및 상기 상부 반도체 칩을 몰딩하는 상부 몰딩 부재를 포함하는 상부 반도체 패키지;
상기 인터포저 상에 위치하고, 상기 상부 반도체 패키지와 상기 인터포저를 전기적으로 연결하는 패키지 연결 부재들;
상기 하부 기저 기판의 상면으로부터 상기 상부 반도체 패키지의 하면으로 연장되면서 상기 인터포저를 밀봉하는 외측 몰딩 부재; 및
상기 상부 반도체 패키지와 상기 하부 반도체 패키지 사이에 위치하는 공기 간극을 포함하되,
상기 하부 몰딩 부재는 상기 하부 반도체 칩의 상면을 노출하면서 상기 패키지 연결 부재들이 위치하는 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
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제 1 항에 있어서, 상기 인터포저는 상측에 상기 하부 반도체 칩 및 상기 패키지 연결 부재들에 전기적으로 연결되는 배선 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지.
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제 1 항에 있어서, 상기 패키지 연결 부재들 각각은,
상기 인터포저와 접촉하는 제1 패키지 연결 부재; 및
상기 제1 패키지 연결 부재 상에 위치하고 상기 상부 반도체 패키지와 접촉하는 제2 패키지 연결 부재;
를 포함하는 것을 특징으로 하는 반도체 패키지.
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상면과 하면을 포함하는 하부 기저 기판, 상기 하부 기저 기판의 상기 하면에 접촉하게 형성된 외부 연결 부재들; 상기 하부 기저 기판의 상면 상에 위치하고 TSV(through silicon via)를 가지며 인터포저 연결 부재들을 통해 상기 하부 기저 기판의 패드들과 전기적으로 연결된 인터포저, 상기 인터포저 상에 실장되고 상기 인터포저와 하부 연결 부재들을 통해 전기적으로 연결된 하부 반도체 칩, 및 상기 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 포함하는 하부 반도체 패키지;
상기 하부 반도체 패키지 상에 위치하고, 상부 기저 기판 상에 상부 연결 부재들을 통해 전기적으로 연결된 상부 반도체 칩, 및 상기 상부 반도체 칩을 몰딩하는 상부 몰딩 부재를 포함하는 상부 반도체 패키지;
상기 인터포저 상에서 상기 하부 반도체 칩의 최상면보다 높게 위치하여 상부 반도체 패키지와 상기 인터포저를 전기적으로 연결하는 패키지 연결 부재들;
상기 하부 기저 기판의 상면으로부터 상기 상부 반도체 패키지의 하면으로 연장되면서 상기 인터포저 및 상기 하부 반도체 패키지를 밀봉하는 외측 몰딩 부재; 및
상기 상부 반도체 패키지와 상기 하부 반도체 패키지 사이에 위치하는 공기 간극을 포함하되,
상기 하부 몰딩 부재는 상기 하부 반도체 칩의 상면을 노출하면서 상기 패키지 연결 부재들이 위치하는 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
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TSV를 가지는 복수의 인터포저들을 포함하는 인터포저 기판을 제공하는 단계;
인터포저 기판 상에 제1 패키지 연결 부재들을 부착하는 단계;
상기 인터포저 기판 상에 하부 반도체 칩을 부착하는 단계;
상기 하부 반도체 칩을 밀봉하는 하부 몰딩 부재를 형성하는 단계;
상기 하부 반도체 칩 상에 위치하는 상기 하부 몰딩 부재를 제거하는 단계;
상기 하부 반도체 칩 상에 보조 기판을 부착하는 단계;
상기 인터포저 기판의 하측 부분을 제거하여 상기 TSV들이 노출시키는 단계;
상기 보조 기판을 제거하는 단계;
상기 인터포저 기판을 다이싱하여 상기 하부 반도체 칩이 전기적으로 각각 연결된 복수의 인터포저들을 형성하는 단계;
상기 인터포저를 하부 기저 기판 상에 부착하여 하부 반도체 패키지를 완성하는 단계; 및
상기 인터포저 상에 상부 반도체 칩을 포함하는 상부 반도체 패키지를 부착하는 단계;
를 포함하는 반도체 패키지의 제조 방법.
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제 51 항에 있어서, 상기 인터포저 상에 상부 반도체 칩을 포함하는 상부 반도체 패키지를 부착하는 단계를 수행한 후에,
상기 인터포저와 상기 하부 반도체 칩을 밀봉하는 외측 몰딩 부재를 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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제 51 항에 있어서, 상기 인터포저 기판은 상기 TSV가 관통하는 상측 부분과 상기 TSV가 관통하지 않는 하측 부분을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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TSV를 가지는 복수의 인터포저들을 포함하는 인터포저 기판을 제공하는 단계;
상기 인터포저 기판 상에 하나 또는 그 이상의 반도체 칩들을 부착하는 단계;
상기 반도체 칩을 밀봉하는 몰딩 부재를 형성하는 단계;
상기 반도체 칩 상에 위치하는 상기 몰딩 부재를 제거하는 단계;
상기 반도체 칩 상에 보조 기판을 부착하는 단계;
상기 인터포저 기판의 하측 부분을 제거하여 상기 TSV들이 노출시키는 단계;
상기 보조 기판을 제거하는 단계; 및
상기 인터포저 기판을 다이싱하여 상기 반도체 칩이 전기적으로 각각 연결된 복수의 인터포저들을 형성하는 단계;
를 포함하는 반도체 패키지의 제조 방법.
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