JPH05167073A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH05167073A JPH05167073A JP3333454A JP33345491A JPH05167073A JP H05167073 A JPH05167073 A JP H05167073A JP 3333454 A JP3333454 A JP 3333454A JP 33345491 A JP33345491 A JP 33345491A JP H05167073 A JPH05167073 A JP H05167073A
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- insulating film
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- semiconductor
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Abstract
(57)【要約】
【目的】 ＳＯＩトランジスタに対して基板不純物濃度
やゲ−ト材料、さらにはゲ−ト絶縁膜厚等によらず閾電
圧値を各トランジスタごとに独立して制御する半導体回
路装置を提供する。 【構成】 シリコン基板１上に絶縁膜２が形成され、絶
縁膜２上部にＭＯＳトランジスタ（ソ−ス領域７１、ド
レイン領域８１、ゲ−ト酸化膜５２、ゲ−ト電極６３）
をふくむ回路を構成した半導体集積回路において、薄膜
層（ソ−ス領域７１、ドレイン領域８１）のゲ−ト酸化
膜５２と反対側に埋込ゲ−ト絶縁膜５１、埋込ゲ−ト電
極６１、４１、電極保護絶縁膜を順に形成し、埋込ゲ−
ト電極６１、は回路構成に従い、所定の閾値電位を与え
る為の電圧を加える。 【効果】 ＳＯＩトランジスタの閾電圧値を各トランジ
スタごとに独立して制御できるので、ＳＯＩトランジス
タにより構成される種々の機能の半導体集積回路装置を
実現でき、超高速で信頼性の高い電子機器、装置が実現
できる。
やゲ−ト材料、さらにはゲ−ト絶縁膜厚等によらず閾電
圧値を各トランジスタごとに独立して制御する半導体回
路装置を提供する。 【構成】 シリコン基板１上に絶縁膜２が形成され、絶
縁膜２上部にＭＯＳトランジスタ（ソ−ス領域７１、ド
レイン領域８１、ゲ−ト酸化膜５２、ゲ−ト電極６３）
をふくむ回路を構成した半導体集積回路において、薄膜
層（ソ−ス領域７１、ドレイン領域８１）のゲ−ト酸化
膜５２と反対側に埋込ゲ−ト絶縁膜５１、埋込ゲ−ト電
極６１、４１、電極保護絶縁膜を順に形成し、埋込ゲ−
ト電極６１、は回路構成に従い、所定の閾値電位を与え
る為の電圧を加える。 【効果】 ＳＯＩトランジスタの閾電圧値を各トランジ
スタごとに独立して制御できるので、ＳＯＩトランジス
タにより構成される種々の機能の半導体集積回路装置を
実現でき、超高速で信頼性の高い電子機器、装置が実現
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置及び
その製造方法、特に絶縁膜上にＭＯＳトランジスタを含
む半導体回路が集積化された半導体集積回路装置及びそ
の製造方法に関する。
その製造方法、特に絶縁膜上にＭＯＳトランジスタを含
む半導体回路が集積化された半導体集積回路装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】絶縁膜上に半導体回路が構成された構造
は、ＳＯＩ(シリコン オン インシュレータ “Silic
on On Insulator”)構造として知られており、α線照射
の影響を受けにくい、ラッチアップ現象がない、さらに
は超薄膜半導体層の完全空乏化による大電流化、高速動
作化等の利点を持つ。ＳＯＩ構造のＭＯＳトランジスタ
(以下ＳＯＩトランジスタと略称する)は図１の断面図に
示す構造をしている。支持基板１上に絶縁膜２を介して
ＳＯＩトランジスタの単結晶半導体層３（ソ−ス拡散層
７、ドレイン拡散層８）、単結晶半導体層３上に素子分
離用絶縁膜４、ゲ−ト絶縁膜５、ゲ−ト電極６、及びソ
−ス電極９、ドレイン電極１０等が構成されている。Ｓ
ＯＩトランジスタは、単結晶半導体層３が１００ｎｍ程
度と極めて薄く、ゲ-ト電極６に印加するゲ-ト電圧によ
り完全空乏化が生じる条件では従来のトランジスタに比
べて、約１．５倍程度の大電流を得ることができる特長
をもつ。
は、ＳＯＩ(シリコン オン インシュレータ “Silic
on On Insulator”)構造として知られており、α線照射
の影響を受けにくい、ラッチアップ現象がない、さらに
は超薄膜半導体層の完全空乏化による大電流化、高速動
作化等の利点を持つ。ＳＯＩ構造のＭＯＳトランジスタ
(以下ＳＯＩトランジスタと略称する)は図１の断面図に
示す構造をしている。支持基板１上に絶縁膜２を介して
ＳＯＩトランジスタの単結晶半導体層３（ソ−ス拡散層
７、ドレイン拡散層８）、単結晶半導体層３上に素子分
離用絶縁膜４、ゲ−ト絶縁膜５、ゲ−ト電極６、及びソ
−ス電極９、ドレイン電極１０等が構成されている。Ｓ
ＯＩトランジスタは、単結晶半導体層３が１００ｎｍ程
度と極めて薄く、ゲ-ト電極６に印加するゲ-ト電圧によ
り完全空乏化が生じる条件では従来のトランジスタに比
べて、約１．５倍程度の大電流を得ることができる特長
をもつ。
【０００３】一方、ＳＯＩトランジスタの閾電圧値は通
常のトランジスタに比べて低い傾向を有しており、閾電
圧値を任意の値に制御することが難しかった。そのた
め、インバータ、フリップフロップ回路、メモリ回路、
その他の論理回路を形成することに制約があった。ＭＯ
Ｓトランジスタの閾電圧値の制御は、一般的には単結晶
半導体層３の不純物濃度、ゲ−ト電極６の仕事函数、ゲ
−ト絶縁膜５膜厚及び支持基板１に印加する基板電圧に
よるが、ＳＯＩトランジスタの単結晶半導体層３は極め
て薄いため不純物濃度で閾電圧値を制御できる程度は極
く僅かである。極度に不純物濃度を高めることは耐圧、
伝達コンダクタンス等の低下をもたらす。ゲ−ト電極６
材料及びゲ-ト絶縁膜５膜厚を所望トランジスタごとに
設定することは製造工程の複雑化を招き、製造歩留まり
の低下及び製造価格の上昇をもたらす。
常のトランジスタに比べて低い傾向を有しており、閾電
圧値を任意の値に制御することが難しかった。そのた
め、インバータ、フリップフロップ回路、メモリ回路、
その他の論理回路を形成することに制約があった。ＭＯ
Ｓトランジスタの閾電圧値の制御は、一般的には単結晶
半導体層３の不純物濃度、ゲ−ト電極６の仕事函数、ゲ
−ト絶縁膜５膜厚及び支持基板１に印加する基板電圧に
よるが、ＳＯＩトランジスタの単結晶半導体層３は極め
て薄いため不純物濃度で閾電圧値を制御できる程度は極
く僅かである。極度に不純物濃度を高めることは耐圧、
伝達コンダクタンス等の低下をもたらす。ゲ−ト電極６
材料及びゲ-ト絶縁膜５膜厚を所望トランジスタごとに
設定することは製造工程の複雑化を招き、製造歩留まり
の低下及び製造価格の上昇をもたらす。
【０００４】また、H.Lim and J.Fossum, スレショルド
ボルテージ オブ スィン−フィルム シリコン−オ
ン インスレータ（エス オウ アイ） ＭＯＳＦＥ
Ｔ，ｓアイ イー イー イー トランスアクション
エレクトロン デバイス ＥＤ−３０巻 １０号 １２
４４頁ないし１２５１１ １９８３年 １０月"Thresho
ld Voltage of Thin-Film Silicon-on Insuator (SOI)
MOSFET's; IEEE Trans．Electron Devices, vol. ED-3
0,No.10, pp1244-12511 (Oct) 1983 に報告されている
ように、支持基板に印加する基板電圧で閾電圧値を制御
する方法は通常絶縁膜２として１μｍ程度の厚いシリコ
ン酸化膜を用いるため高電圧を印加しないと効果が得ら
れず、高電圧を用いることは実用的とはいえない。また
集積回路中の特定のトランジスタ毎に基板電圧を制御す
ることも不可能である。
ボルテージ オブ スィン−フィルム シリコン−オ
ン インスレータ（エス オウ アイ） ＭＯＳＦＥ
Ｔ，ｓアイ イー イー イー トランスアクション
エレクトロン デバイス ＥＤ−３０巻 １０号 １２
４４頁ないし１２５１１ １９８３年 １０月"Thresho
ld Voltage of Thin-Film Silicon-on Insuator (SOI)
MOSFET's; IEEE Trans．Electron Devices, vol. ED-3
0,No.10, pp1244-12511 (Oct) 1983 に報告されている
ように、支持基板に印加する基板電圧で閾電圧値を制御
する方法は通常絶縁膜２として１μｍ程度の厚いシリコ
ン酸化膜を用いるため高電圧を印加しないと効果が得ら
れず、高電圧を用いることは実用的とはいえない。また
集積回路中の特定のトランジスタ毎に基板電圧を制御す
ることも不可能である。
【０００５】
【発明が解決しようとする課題】従って、本発明の主な
目的は、ＳＯＩ構造に形成されるＭＯＳトランジスタの
閾電圧値をＳＯＩトランジスタの不純物濃度、ゲ−ト電
極材料、ゲ−ト絶縁膜厚、及び支持基板印加電圧に依ら
ず、制御することにある。すなわち、耐圧、伝達コンダ
クタンス等の低下をもたらすことなく制御きる半導体集
積回路装置を実現することである。本発明の他の目的
は、ＳＯＩ構造に形成される半導体集積回路装置が複数
のＭＯＳトランジスタを含むとき、上記のＭＯＳトラン
ジスタの閾電圧値制御は所望トランジスタ、又は所望ト
ランジスタ群ごとに任意の値に設定できる半導体集積回
路装置を実現することである。本発明の更に他の目的
は、上記目的を達成すると共に、製造工程が比較的簡単
で、製造歩留まりがよく、経済的にＳＯＩトランジスタ
を製造できる半導体集積回路装置の製造方法を実現する
ことである。
目的は、ＳＯＩ構造に形成されるＭＯＳトランジスタの
閾電圧値をＳＯＩトランジスタの不純物濃度、ゲ−ト電
極材料、ゲ−ト絶縁膜厚、及び支持基板印加電圧に依ら
ず、制御することにある。すなわち、耐圧、伝達コンダ
クタンス等の低下をもたらすことなく制御きる半導体集
積回路装置を実現することである。本発明の他の目的
は、ＳＯＩ構造に形成される半導体集積回路装置が複数
のＭＯＳトランジスタを含むとき、上記のＭＯＳトラン
ジスタの閾電圧値制御は所望トランジスタ、又は所望ト
ランジスタ群ごとに任意の値に設定できる半導体集積回
路装置を実現することである。本発明の更に他の目的
は、上記目的を達成すると共に、製造工程が比較的簡単
で、製造歩留まりがよく、経済的にＳＯＩトランジスタ
を製造できる半導体集積回路装置の製造方法を実現する
ことである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＭＯＳトランジスタを含む半導体集積回
路がＳＯＩ構造に形成される半導体集積回路装置におい
て、上記ＭＯＳトランジスタの活性層を構成する単結晶
半導体層の下部に埋め込み絶縁膜を介して埋め込みゲ−
ト電極を有する構造にし、上記埋め込みゲ−ト電極を所
望電位にする回路手段を設けて半導体集積回路装置を構
成した。上記埋め込みゲ−ト電極は回路構成に基づき所
定の電圧を接続することにより所望トランジスタあるい
はトランジスタ群ごとに所望閾電圧値が制御される。例
えば上記相補型トランジスタにおいてはｐチャネル・ト
ランジスタ群の各埋め込みゲ−ト電極は正の所望電位
に、またｎチャネル・トランジスタ群の各埋め込みゲ−
ト電極は零電位又はソ−ス電位に対して負の所望電位に
固定する。また、構成回路によっては同一チャネルトラ
ンジスタ群に対して異なる電位に設定する構成としても
良い。
め、本発明は、ＭＯＳトランジスタを含む半導体集積回
路がＳＯＩ構造に形成される半導体集積回路装置におい
て、上記ＭＯＳトランジスタの活性層を構成する単結晶
半導体層の下部に埋め込み絶縁膜を介して埋め込みゲ−
ト電極を有する構造にし、上記埋め込みゲ−ト電極を所
望電位にする回路手段を設けて半導体集積回路装置を構
成した。上記埋め込みゲ−ト電極は回路構成に基づき所
定の電圧を接続することにより所望トランジスタあるい
はトランジスタ群ごとに所望閾電圧値が制御される。例
えば上記相補型トランジスタにおいてはｐチャネル・ト
ランジスタ群の各埋め込みゲ−ト電極は正の所望電位
に、またｎチャネル・トランジスタ群の各埋め込みゲ−
ト電極は零電位又はソ−ス電位に対して負の所望電位に
固定する。また、構成回路によっては同一チャネルトラ
ンジスタ群に対して異なる電位に設定する構成としても
良い。
【０００７】本発明による埋め込みゲ−ト電極を持つ半
導体集積回路装置の製造は、ＭＯＳ型トランジスタの製
造工程に基づき素子間分離絶縁膜、埋め込みゲ−ト絶縁
膜、埋め込みゲ−ト電極及び配線保護膜まで製造した第
一の半導体基板と主表面に酸化膜を形成した第二の半導
体基板を貼合せた多層構造半導体基板を製造し、上記多
層構造半導体基板の第一の半導体基板裏面側から研削及
び研磨で薄化させ、素子間分離絶縁膜の裏面で規定され
る面まで第一の半導体基板を選択研磨することにより多
層構造半導体基板の主表面を新たに得る。なお、上記貼
合せを可能にするために配線保護絶縁膜上に厚い半導体
膜を堆積し、その表面を機械的・化学的研磨により超平
坦に加工してから貼合せ工程を実施する。素子間分離絶
縁膜の裏面で規定される面までの選択研磨により素子間
分離絶縁膜膜厚のほぼ半分の膜厚を有する単結晶超薄膜
半導体層が互いに分離された状態で残置されるが、上記
単結晶超薄膜半導体層の下部領域には埋め込みゲ-ト絶
縁膜を介して埋め込まれた構造で埋め込みゲ-ト電極が
構成されている。埋め込みゲ-ト電極は素子間分離絶縁
膜下部にまで延在されており素子間分離絶縁膜の所望個
所に開孔を設け多層構造半導体基板の主表面側と回路的
に接続すればよい。露出形成された単結晶超薄膜半導体
層に公知の製造工程に基づきＭＯＳ型トランジスタを形
成する。
導体集積回路装置の製造は、ＭＯＳ型トランジスタの製
造工程に基づき素子間分離絶縁膜、埋め込みゲ−ト絶縁
膜、埋め込みゲ−ト電極及び配線保護膜まで製造した第
一の半導体基板と主表面に酸化膜を形成した第二の半導
体基板を貼合せた多層構造半導体基板を製造し、上記多
層構造半導体基板の第一の半導体基板裏面側から研削及
び研磨で薄化させ、素子間分離絶縁膜の裏面で規定され
る面まで第一の半導体基板を選択研磨することにより多
層構造半導体基板の主表面を新たに得る。なお、上記貼
合せを可能にするために配線保護絶縁膜上に厚い半導体
膜を堆積し、その表面を機械的・化学的研磨により超平
坦に加工してから貼合せ工程を実施する。素子間分離絶
縁膜の裏面で規定される面までの選択研磨により素子間
分離絶縁膜膜厚のほぼ半分の膜厚を有する単結晶超薄膜
半導体層が互いに分離された状態で残置されるが、上記
単結晶超薄膜半導体層の下部領域には埋め込みゲ-ト絶
縁膜を介して埋め込まれた構造で埋め込みゲ-ト電極が
構成されている。埋め込みゲ-ト電極は素子間分離絶縁
膜下部にまで延在されており素子間分離絶縁膜の所望個
所に開孔を設け多層構造半導体基板の主表面側と回路的
に接続すればよい。露出形成された単結晶超薄膜半導体
層に公知の製造工程に基づきＭＯＳ型トランジスタを形
成する。
【０００８】
【作用】本発明の半導体集積回路装置によれば、支持基
板から完全に絶縁分離された単結晶超薄膜半導体層の下
部に埋め込み絶縁膜を介して埋め込みゲ−ト電極を構成
するので、上記単結晶超薄膜半導体層に構成するＭＯＳ
トランジスの閾電圧値を埋め込みゲ−ト電極に印加する
電圧で所望値に設定制御できる。ｎチャネルトランジス
タを例にとると閾電圧値を増大させるためには単結晶超
薄膜半導体層下部が蓄積(accumulation)状態になるよう
に、埋め込みゲ−ト電極に負の一定値以上の電圧を印加
する。閾電圧値を低下させるためには正の一定値以上の
電圧を印加し、反転(inversion)状態にすれば良い。上
記の閾電圧値制御は、所望トランジスタ、又は所望トラ
ンジスタ群ごとに制御でき、これにより所望の閾電圧値
を有するＳＯＩトランジスタで構成された半導体集積回
路装置が構成され、電子機器の構成装置として有効な手
段となる。
板から完全に絶縁分離された単結晶超薄膜半導体層の下
部に埋め込み絶縁膜を介して埋め込みゲ−ト電極を構成
するので、上記単結晶超薄膜半導体層に構成するＭＯＳ
トランジスの閾電圧値を埋め込みゲ−ト電極に印加する
電圧で所望値に設定制御できる。ｎチャネルトランジス
タを例にとると閾電圧値を増大させるためには単結晶超
薄膜半導体層下部が蓄積(accumulation)状態になるよう
に、埋め込みゲ−ト電極に負の一定値以上の電圧を印加
する。閾電圧値を低下させるためには正の一定値以上の
電圧を印加し、反転(inversion)状態にすれば良い。上
記の閾電圧値制御は、所望トランジスタ、又は所望トラ
ンジスタ群ごとに制御でき、これにより所望の閾電圧値
を有するＳＯＩトランジスタで構成された半導体集積回
路装置が構成され、電子機器の構成装置として有効な手
段となる。
【０００９】本発明による半導体集積回路装置は閾電圧
値の制御において、単結晶半導体層の不純物濃度は所望
濃度、即ち、１０16／ｃｍ3以下の低不純物濃度でよ
く、ソ-ス・ドレイン耐圧や伝達コンダクタンスの低下を
避けることができる。さらにゲ-ト電極材料及びゲ-ト絶
縁膜膜厚を所望トランジスタごとに設定する必要もな
く、従って製造工程の複雑化や製造歩留まりの低下及び
製造価格の上昇をもたらす恐れもない。本発明による半
導体集積回路装置は、従来のＳＯＩトランジスタの特
徴、即ち、トランジスタが絶縁膜により半導体基板から
完全に分離されていることによる優れた耐α線照射特
性、及びラッチアップ現象からの完全解決、さらには超
薄膜半導体層の完全空乏化による大電流化、高速動作化
等の緒特長は損なわれない。
値の制御において、単結晶半導体層の不純物濃度は所望
濃度、即ち、１０16／ｃｍ3以下の低不純物濃度でよ
く、ソ-ス・ドレイン耐圧や伝達コンダクタンスの低下を
避けることができる。さらにゲ-ト電極材料及びゲ-ト絶
縁膜膜厚を所望トランジスタごとに設定する必要もな
く、従って製造工程の複雑化や製造歩留まりの低下及び
製造価格の上昇をもたらす恐れもない。本発明による半
導体集積回路装置は、従来のＳＯＩトランジスタの特
徴、即ち、トランジスタが絶縁膜により半導体基板から
完全に分離されていることによる優れた耐α線照射特
性、及びラッチアップ現象からの完全解決、さらには超
薄膜半導体層の完全空乏化による大電流化、高速動作化
等の緒特長は損なわれない。
【００１０】
【実施例】以下、本発明を実施例により詳細に説明す
る。 実施例１ 図２ないし図５は、本発明による半導体集積回路装置の
第１の実施例の製造工程を順に示す断面図である。図２
に示す工程においては、まず、面方位（１００）、抵抗
率１０Ωｃｍ、直径１２．５ｃｍ、ｐ導電型の単結晶シ
リコン（Ｓｉ）基板３０の主表面に３００ｎｍ厚の熱酸
化膜を選択的に形成して素子間分離絶縁膜４とした。続
いて、所望活性領域の基板３０表面には８ｎｍ厚のシリ
コン熱酸化膜を形成して埋め込み絶縁膜５１とし、多結
晶シリコン膜とタングステン珪化膜の積層堆積膜による
埋め込み電極６１及び６２を形成した。この状態より電
極保護絶縁膜４１を全面に堆積してから厚さ５μｍの多
結晶シリコン膜３１を堆積し、その表面を機械的・化学
的研磨により二乗平均粗さが０．３ｎｍになるように鏡
面研磨を施した。
る。 実施例１ 図２ないし図５は、本発明による半導体集積回路装置の
第１の実施例の製造工程を順に示す断面図である。図２
に示す工程においては、まず、面方位（１００）、抵抗
率１０Ωｃｍ、直径１２．５ｃｍ、ｐ導電型の単結晶シ
リコン（Ｓｉ）基板３０の主表面に３００ｎｍ厚の熱酸
化膜を選択的に形成して素子間分離絶縁膜４とした。続
いて、所望活性領域の基板３０表面には８ｎｍ厚のシリ
コン熱酸化膜を形成して埋め込み絶縁膜５１とし、多結
晶シリコン膜とタングステン珪化膜の積層堆積膜による
埋め込み電極６１及び６２を形成した。この状態より電
極保護絶縁膜４１を全面に堆積してから厚さ５μｍの多
結晶シリコン膜３１を堆積し、その表面を機械的・化学
的研磨により二乗平均粗さが０．３ｎｍになるように鏡
面研磨を施した。
【００１１】図３に示す工程においては、別途用意した
主表面に２００ｎｍ厚のシリコン熱酸化膜２が形成され
た第二の単結晶Ｓｉ基板１の酸化膜２の面と図２の多結
晶シリコン膜３１面とを直接貼合せた。単結晶Ｓｉ基板
１の仕様は上記単結晶Ｓｉ基板３０と同一仕様とした。
上記直接貼合せは貼合せ面が極めて清浄であり、かつ表
面の微細な凹凸が約５ｎｍ以下と平坦であればボイドの
発生なしで均一に貼合せることができる。
主表面に２００ｎｍ厚のシリコン熱酸化膜２が形成され
た第二の単結晶Ｓｉ基板１の酸化膜２の面と図２の多結
晶シリコン膜３１面とを直接貼合せた。単結晶Ｓｉ基板
１の仕様は上記単結晶Ｓｉ基板３０と同一仕様とした。
上記直接貼合せは貼合せ面が極めて清浄であり、かつ表
面の微細な凹凸が約５ｎｍ以下と平坦であればボイドの
発生なしで均一に貼合せることができる。
【００１２】図４に示す工程においては、図３の状態よ
り接着強度を向上させるための熱処理を１０００℃、２
時間の条件で施した。上記熱処理の後、接着強度を引張
り試験により調べたところ約８００ｋｇ／ｃｍ2とな
り、Ｓｉ単結晶の破壊強度と同程度の破壊強度が得られ
た。この状態より単結晶Ｓｉ基板３０の裏面側（図面の
上側）より高精度研削装置により約１０μｍ厚さになる
まで薄化させ、続いてエチレンジアミン・ピロカテコ−
ルが添加された研磨液を用いて機械的・化学的研磨を施
した。上記研磨は回転円盤上に設けられた研磨布にＳｉ
基板を １．９×１０4Ｐａの圧力で押しつけ、研磨液
を供給しながら行ったが研磨の進行に伴って露出される
素子間分離絶縁膜４の研磨速度は単結晶Ｓｉに比べて極
めて遅く、１／１０4倍以下であった。従って、上記研
磨により単結晶Ｓｉ基板３０は完全に平坦化され、素子
間分離絶縁膜４の裏面と同一面となった。これにより活
性領域に対応して素子間分離絶縁膜４により互いに分離
された約１００ｎｍ厚の超薄膜である単結晶半導体層３
２及び３３が得られた。
り接着強度を向上させるための熱処理を１０００℃、２
時間の条件で施した。上記熱処理の後、接着強度を引張
り試験により調べたところ約８００ｋｇ／ｃｍ2とな
り、Ｓｉ単結晶の破壊強度と同程度の破壊強度が得られ
た。この状態より単結晶Ｓｉ基板３０の裏面側（図面の
上側）より高精度研削装置により約１０μｍ厚さになる
まで薄化させ、続いてエチレンジアミン・ピロカテコ−
ルが添加された研磨液を用いて機械的・化学的研磨を施
した。上記研磨は回転円盤上に設けられた研磨布にＳｉ
基板を １．９×１０4Ｐａの圧力で押しつけ、研磨液
を供給しながら行ったが研磨の進行に伴って露出される
素子間分離絶縁膜４の研磨速度は単結晶Ｓｉに比べて極
めて遅く、１／１０4倍以下であった。従って、上記研
磨により単結晶Ｓｉ基板３０は完全に平坦化され、素子
間分離絶縁膜４の裏面と同一面となった。これにより活
性領域に対応して素子間分離絶縁膜４により互いに分離
された約１００ｎｍ厚の超薄膜である単結晶半導体層３
２及び３３が得られた。
【００１３】図５は、最後の工程の図であり、かつ本発
明による半導体集積回路装置の第１の実施例の構成を示
す断面図で、図６はその等価回路図を示す。図４の状態
において従来知られているＭＯＳトランジスタの製造方
法に基づいて単結晶半導体層３２及び３３領域に８ｎｍ
厚のゲ−ト酸化膜５２、ゲ−ト電極６３及び６４、高濃
度不純物層によるソ−ス領域７１及び７２、ドレイン領
域８１及び８２、さらに、金属電極９１、９２及び９３
を形成した。埋め込みゲ−ト電極６１及び６２の取り出
しはゲ−ト電極６３及び６４又は金属電極９１、９２及
び９３の形成前に埋め込みゲ−ト電極６１及び６２が素
子間分離絶縁膜４下部に延在されている領域での開孔
（図示せず）により実施した。
明による半導体集積回路装置の第１の実施例の構成を示
す断面図で、図６はその等価回路図を示す。図４の状態
において従来知られているＭＯＳトランジスタの製造方
法に基づいて単結晶半導体層３２及び３３領域に８ｎｍ
厚のゲ−ト酸化膜５２、ゲ−ト電極６３及び６４、高濃
度不純物層によるソ−ス領域７１及び７２、ドレイン領
域８１及び８２、さらに、金属電極９１、９２及び９３
を形成した。埋め込みゲ−ト電極６１及び６２の取り出
しはゲ−ト電極６３及び６４又は金属電極９１、９２及
び９３の形成前に埋め込みゲ−ト電極６１及び６２が素
子間分離絶縁膜４下部に延在されている領域での開孔
（図示せず）により実施した。
【００１４】上述の製造方法に基づいて製造された半導
体集積回路装置は、埋め込みゲ−ト電極６１及び６２が
単結晶半導体層３２及び３３の底部で埋め込みゲ−ト絶
縁膜５１を介して埋め込みまれた構造になっており、ト
ランジスタ１及びトランジスタ２の各々の閾電圧値を埋
め込みゲ−ト電極６１及び６２に印加する電圧を任意値
に各々設定することで互いに独立の値に設定制御でき
た。また、単結晶半導体層３２及び３３が１００ｎｍと
極めて薄く、ゲ−ト電極６３及び６４に印加するゲ−ト
電圧により完全空乏化がなされて通常構造トランジスタ
の１．８倍の伝達コンダクタンスを得ることができ大電
流、高速動作化が実現できた。また、２つのトランジス
タ１及びトランジスタ２の間には何の干渉も観測され
ず、ラッチアップ現象が生じないことが確認された。
体集積回路装置は、埋め込みゲ−ト電極６１及び６２が
単結晶半導体層３２及び３３の底部で埋め込みゲ−ト絶
縁膜５１を介して埋め込みまれた構造になっており、ト
ランジスタ１及びトランジスタ２の各々の閾電圧値を埋
め込みゲ−ト電極６１及び６２に印加する電圧を任意値
に各々設定することで互いに独立の値に設定制御でき
た。また、単結晶半導体層３２及び３３が１００ｎｍと
極めて薄く、ゲ−ト電極６３及び６４に印加するゲ−ト
電圧により完全空乏化がなされて通常構造トランジスタ
の１．８倍の伝達コンダクタンスを得ることができ大電
流、高速動作化が実現できた。また、２つのトランジス
タ１及びトランジスタ２の間には何の干渉も観測され
ず、ラッチアップ現象が生じないことが確認された。
【００１５】実施例２ 図７は、本発明による半導体集積回路装置の第２の実施
例を示す回路構成図である。本実施例は、相補型トラン
ジスタインバ−タを含む半導体集積回路装置を実施例１
で説明した製造方法に従って製造したものである。トラ
ンジスタ（Ｔｒと略記する）１とＴｒ２の単結晶半導体
層（例えば、図４の３３）は、図４の状態よりイオン注
入法により硼素イオンの注入とその後の活性化熱処理に
よりｎ導電型とした。また、図５の上記単結晶半導体層
におけるソ−ス領域（例えば図５の７２、図７では１０
３及び１０９）及びドレイン領域（例えば図５の８２、
図７では１０２及び１０８）はｐ型高濃度不純物層をイ
オン注入法で形成し、他の製造工程は前記実施例１に基
づいた。本実施例による半導体集積回路装置では、Ｔｒ
１及びＴｒ３の埋め込みゲ−ト電極は、各々１０５及び
１１１で正の一定電圧が印加された配線１５０に接続さ
れ、Ｔｒ２及びＴｒ４の埋め込みゲ−トは各々１０６及
び１１２でソ−ス電位に対して負の電位が印加された配
線２５０に接続されている。配線１００は電源電圧線、
配線２００は接地電位線、１０１は入力、１０２と１０
７との間は次段のインバ−タ間の接続線、１０８は出力
線である。本実施例に基づく半導体集積回路装置におい
てはｐチャネル及びｎチャネルの各トランジスタごとに
所望極性の電圧を埋め込みゲ−ト電極に印加することに
より正常なインバ−タ動作を実現することができた。ま
た基本トランジスタの高速動作特性の効果により遅延時
間を従来装置に比べて約３０％低減できた。
例を示す回路構成図である。本実施例は、相補型トラン
ジスタインバ−タを含む半導体集積回路装置を実施例１
で説明した製造方法に従って製造したものである。トラ
ンジスタ（Ｔｒと略記する）１とＴｒ２の単結晶半導体
層（例えば、図４の３３）は、図４の状態よりイオン注
入法により硼素イオンの注入とその後の活性化熱処理に
よりｎ導電型とした。また、図５の上記単結晶半導体層
におけるソ−ス領域（例えば図５の７２、図７では１０
３及び１０９）及びドレイン領域（例えば図５の８２、
図７では１０２及び１０８）はｐ型高濃度不純物層をイ
オン注入法で形成し、他の製造工程は前記実施例１に基
づいた。本実施例による半導体集積回路装置では、Ｔｒ
１及びＴｒ３の埋め込みゲ−ト電極は、各々１０５及び
１１１で正の一定電圧が印加された配線１５０に接続さ
れ、Ｔｒ２及びＴｒ４の埋め込みゲ−トは各々１０６及
び１１２でソ−ス電位に対して負の電位が印加された配
線２５０に接続されている。配線１００は電源電圧線、
配線２００は接地電位線、１０１は入力、１０２と１０
７との間は次段のインバ−タ間の接続線、１０８は出力
線である。本実施例に基づく半導体集積回路装置におい
てはｐチャネル及びｎチャネルの各トランジスタごとに
所望極性の電圧を埋め込みゲ−ト電極に印加することに
より正常なインバ−タ動作を実現することができた。ま
た基本トランジスタの高速動作特性の効果により遅延時
間を従来装置に比べて約３０％低減できた。
【００１６】実施例３ 図８は、本発明による半導体集積回路装置の第３の実施
例を示す回路構成図である。本実施例においては異なる
閾電圧値を有するｎチャネルトランジスタ群で構成さ
れ、基準電圧発生回路を含む半導体集積回路装置を前記
実施例１に従って製造した。定電流供給トランジスタＴ
ｒ５、ソ−スホロ−トランジスタＴｒ７及びＴｒ８の埋
め込みゲ−ト電極は各々１１７、１２３及び１２４で負
の低電位が印加された配線１８０に、Ｔｒ６は負の高電
位が印加された配線２５０に接続した。配線１００は電
源電圧線、配線２００は接地電位線、出力１２０は差動
増幅器の一端へ接続した。上記構成によりによりＴｒ
５、Ｔｒ７及びＴｒ８はデプレション型に、Ｔｒ６はエ
ンハンス型のトランジスタとして動作し、出力１２０に
は閾電圧値差に相当する安定な基準電位を発生できた。
例を示す回路構成図である。本実施例においては異なる
閾電圧値を有するｎチャネルトランジスタ群で構成さ
れ、基準電圧発生回路を含む半導体集積回路装置を前記
実施例１に従って製造した。定電流供給トランジスタＴ
ｒ５、ソ−スホロ−トランジスタＴｒ７及びＴｒ８の埋
め込みゲ−ト電極は各々１１７、１２３及び１２４で負
の低電位が印加された配線１８０に、Ｔｒ６は負の高電
位が印加された配線２５０に接続した。配線１００は電
源電圧線、配線２００は接地電位線、出力１２０は差動
増幅器の一端へ接続した。上記構成によりによりＴｒ
５、Ｔｒ７及びＴｒ８はデプレション型に、Ｔｒ６はエ
ンハンス型のトランジスタとして動作し、出力１２０に
は閾電圧値差に相当する安定な基準電位を発生できた。
【００１７】実施例４ 図９は、本発明による半導体集積回路装置の第４の実施
例を示す断面構成図である。図１０は、図９の半導体集
積回路装置の等価回路図である。本実施例は前記実施例
１に従って随時書込み読出し（ＲＡＭ）型記憶装置を含
む半導体集積回路装置を製造した。図２の製造工程にお
いて、中央部の素子間分離絶縁膜４を設けない状態で、
電極保護絶縁膜４１の堆積の後、所望領域の電極保護絶
縁膜４１に選択的に開孔を施し、不純物の添加された低
抵抗多結晶Ｓｉ膜の堆積とパタ−ニングにより容量素子
電極７５及び７５１を形成した。続いて容量素子電極７
５の表面に ６ｎｍ厚の薄い絶縁膜５３を形成してから
プレ−ト電極となる厚さ５μｍ、不純物が添加された低
抵抗のシリコン膜３４を堆積した。その後、実施例１の
製造工程に従い本実施例の半導体集積回路装置を製造し
た。なお、本実施例においては単結晶半導体層７３上に
ゲ−ト絶縁膜５２、ワ−ド線として働くゲ−ト電極６５
及び６５１の形成後、配線層間絶縁膜４２の堆積と所望
箇所への開孔を施し、金属配線によるビット線９４を形
成した。上記製造工程を経て製造された半導体集積回路
装置は埋め込み電極６６及び６６１を負電位に設定する
ことにより各トランジスタをエンハンス型にすることが
できた。これにより超薄膜トランジスタの特長を活かし
た超高速でソフトエラ−に耐性のある半導体記憶装置を
含む半導体集積回路装置を実現することができた。
例を示す断面構成図である。図１０は、図９の半導体集
積回路装置の等価回路図である。本実施例は前記実施例
１に従って随時書込み読出し（ＲＡＭ）型記憶装置を含
む半導体集積回路装置を製造した。図２の製造工程にお
いて、中央部の素子間分離絶縁膜４を設けない状態で、
電極保護絶縁膜４１の堆積の後、所望領域の電極保護絶
縁膜４１に選択的に開孔を施し、不純物の添加された低
抵抗多結晶Ｓｉ膜の堆積とパタ−ニングにより容量素子
電極７５及び７５１を形成した。続いて容量素子電極７
５の表面に ６ｎｍ厚の薄い絶縁膜５３を形成してから
プレ−ト電極となる厚さ５μｍ、不純物が添加された低
抵抗のシリコン膜３４を堆積した。その後、実施例１の
製造工程に従い本実施例の半導体集積回路装置を製造し
た。なお、本実施例においては単結晶半導体層７３上に
ゲ−ト絶縁膜５２、ワ−ド線として働くゲ−ト電極６５
及び６５１の形成後、配線層間絶縁膜４２の堆積と所望
箇所への開孔を施し、金属配線によるビット線９４を形
成した。上記製造工程を経て製造された半導体集積回路
装置は埋め込み電極６６及び６６１を負電位に設定する
ことにより各トランジスタをエンハンス型にすることが
できた。これにより超薄膜トランジスタの特長を活かし
た超高速でソフトエラ−に耐性のある半導体記憶装置を
含む半導体集積回路装置を実現することができた。
【００１８】実施例５ 図１１は、本発明による半導体集積回路装置の第５の実
施例を示す回路構成図である。本実施例では前記実施例
２に従ってフリップ・フロップ回路を記憶回路の一単位
とするスタテック型記憶装素子を含む半導体集積回路装
置を製造した。フリップ・フロップ回路を構成するＴｒ
９からＴｒ１２までのトランジスタのうちＴｒ９とＴｒ
１１はｐチャネル型、 Ｔｒ１０とＴｒ１２はｎチャネ
ル型である。スイッチトランジスタＴｒ１３及びＴｒ１
４もｎチャネル型である。ｎチャネルトランジスタの各
埋め込みゲ−ト電極は、ソ−ス電位に対して負の電位が
印加された配線２５０に１０６及び１１２で接続した。
ｐチャネルトランジスタの埋め込みゲ−ト電極は正の一
定電圧が印加された配線１５０に１０５及び１１１で接
続した。配線２００は接地電位線、配線１００は電源電
圧線、１２６及び１２７はデ−タ線である。本実施例に
基づく半導体集積回路装置においてはｐチャネル、及び
ｎチャネルの各トランジスタごとに所望極性の電圧を埋
め込みゲ−ト電極に印加することにより正常な記憶動作
を実現できた。これにより超薄膜トランジスタの特徴を
活かし、従来装置より１．３倍超高速で、ソフトエラ−
に耐性のある半導体記憶装置を含む半導体集積回路装置
を実現することができた。
施例を示す回路構成図である。本実施例では前記実施例
２に従ってフリップ・フロップ回路を記憶回路の一単位
とするスタテック型記憶装素子を含む半導体集積回路装
置を製造した。フリップ・フロップ回路を構成するＴｒ
９からＴｒ１２までのトランジスタのうちＴｒ９とＴｒ
１１はｐチャネル型、 Ｔｒ１０とＴｒ１２はｎチャネ
ル型である。スイッチトランジスタＴｒ１３及びＴｒ１
４もｎチャネル型である。ｎチャネルトランジスタの各
埋め込みゲ−ト電極は、ソ−ス電位に対して負の電位が
印加された配線２５０に１０６及び１１２で接続した。
ｐチャネルトランジスタの埋め込みゲ−ト電極は正の一
定電圧が印加された配線１５０に１０５及び１１１で接
続した。配線２００は接地電位線、配線１００は電源電
圧線、１２６及び１２７はデ−タ線である。本実施例に
基づく半導体集積回路装置においてはｐチャネル、及び
ｎチャネルの各トランジスタごとに所望極性の電圧を埋
め込みゲ−ト電極に印加することにより正常な記憶動作
を実現できた。これにより超薄膜トランジスタの特徴を
活かし、従来装置より１．３倍超高速で、ソフトエラ−
に耐性のある半導体記憶装置を含む半導体集積回路装置
を実現することができた。
【００１９】実施例６ 図１２は、本発明による半導体集積回路装置を、命令や
演算を処理するプロセッサ５００が、複数個並列に接続
された高速大型計算機に適用した例である。本実施例６
では、本発明による高速半導体集積回路装置の集積度が
高いため、命令や演算を処理するプロセッサ５００や、
記憶制御装置５０１や、主記憶装置５０２等を、一辺が
約１０〜３０ｍｍのシリコン半導体チップで構成でき
た。プロセッサ５００と、記憶制御装置５０１と、化合
物半導体集積回路よりなるデータ通信インタフェース５
０３を、同一セラミック基板５０６に実装した。また、
データ通信インタフェース５０３と、データ通信制御装
置５０４を、同一セラミック基板５０７に実装した。こ
れらセラミック基板５０６並びに５０７と、主記憶装置
５０２を実装したセラミック基板を、大きさが一辺約５
０ｃｍ程度、あるいはそれ以下の基板に実装し、大型計
算機の中央処理ユニット５０８を形成した。この中央処
理ユニット５０８内データ通信や、複数の中央処理ユニ
ット間データ通信、あるいはデータ通信インタフェース
５０３と入出力プロセッサ５０５を実装した基板５０９
との間のデータの通信は、図中の両端矢印線で示される
光ファイバ５１０を介して行なわれた。この計算機で
は、命令や演算を処理するプロセッサ５００や、記憶制
御装置５０１や、主記憶装置５０２等のシリコン半導体
集積回路が、並列に高速で動作し、また、データの通信
を光を媒体に行なったため、１秒間当りの命令処理回数
を大幅に増加することができた。
演算を処理するプロセッサ５００が、複数個並列に接続
された高速大型計算機に適用した例である。本実施例６
では、本発明による高速半導体集積回路装置の集積度が
高いため、命令や演算を処理するプロセッサ５００や、
記憶制御装置５０１や、主記憶装置５０２等を、一辺が
約１０〜３０ｍｍのシリコン半導体チップで構成でき
た。プロセッサ５００と、記憶制御装置５０１と、化合
物半導体集積回路よりなるデータ通信インタフェース５
０３を、同一セラミック基板５０６に実装した。また、
データ通信インタフェース５０３と、データ通信制御装
置５０４を、同一セラミック基板５０７に実装した。こ
れらセラミック基板５０６並びに５０７と、主記憶装置
５０２を実装したセラミック基板を、大きさが一辺約５
０ｃｍ程度、あるいはそれ以下の基板に実装し、大型計
算機の中央処理ユニット５０８を形成した。この中央処
理ユニット５０８内データ通信や、複数の中央処理ユニ
ット間データ通信、あるいはデータ通信インタフェース
５０３と入出力プロセッサ５０５を実装した基板５０９
との間のデータの通信は、図中の両端矢印線で示される
光ファイバ５１０を介して行なわれた。この計算機で
は、命令や演算を処理するプロセッサ５００や、記憶制
御装置５０１や、主記憶装置５０２等のシリコン半導体
集積回路が、並列に高速で動作し、また、データの通信
を光を媒体に行なったため、１秒間当りの命令処理回数
を大幅に増加することができた。
【００２０】
【発明の効果】本発明によれば従来のトランジスタに比
べて超高速動作が可能でソフトエラ-やラッチアップ不
良に耐性のあるＳＯＩトランジスタに対して基板不純物
濃度やゲ−ト材料、さらにはゲ−ト絶縁膜厚等によらず
閾電圧値を各トランジスタ毎、あるいはトランジスタ群
毎に独立して制御できる。これにより種々の回路装置を
ＳＯＩトランジスタを含んで構成される半導体集積回路
装置で実現でき、かつ超高速で信頼性の高い半導体集積
回路装置を提供できる。
べて超高速動作が可能でソフトエラ-やラッチアップ不
良に耐性のあるＳＯＩトランジスタに対して基板不純物
濃度やゲ−ト材料、さらにはゲ−ト絶縁膜厚等によらず
閾電圧値を各トランジスタ毎、あるいはトランジスタ群
毎に独立して制御できる。これにより種々の回路装置を
ＳＯＩトランジスタを含んで構成される半導体集積回路
装置で実現でき、かつ超高速で信頼性の高い半導体集積
回路装置を提供できる。
【図１】従来の半導体集積回路装置であるＳＯＩトラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
【図２】本発明による半導体集積回路装置の実施例１の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】本発明による半導体集積回路装置の実施例１の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】本発明による半導体集積回路装置の実施例１の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】本発明による半導体集積回路装置の実施例１の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】本発明による半導体集積回路装置の実施例１の
等価回路を示す図である。
等価回路を示す図である。
【図７】本発明による半導体集積回路装置の実施例２の
等価回路を示す図である。
等価回路を示す図である。
【図８】本発明による半導体集積回路装置の実施例３の
等価回路を示す図である。
等価回路を示す図である。
【図９】本発明による半導体集積回路装置の実施例４の
構成を示す断面図である。
構成を示す断面図である。
【図１０】本発明による半導体集積回路装置の実施例４
の等価回路を示す図である。
の等価回路を示す図である。
【図１１】本発明による半導体集積回路装置の実施例５
の等価回路を示す図である。
の等価回路を示す図である。
【図１２】本発明の半導体集積回路装置を使用した計算
機の構成図である。
機の構成図である。
１：支持基板、 ８１、８２：ドレ
イン領域、２：絶縁膜、９１、９２、９３：金属電極、
３：半導体薄膜、 ９４：ビット線、
４：素子間分離絶縁膜、 １００：電源電圧
線、５：ゲ−ト絶縁膜、 １０１：入
力、６：ゲ−ト電極、 １０２及び１
０８：ｐ型ドレイン領域、７：ソ−ス拡散層、
１０３及び１０９：ｐ型ソ−ス領域、８：ドレ
イン拡散層、 １２０：出力、９：ソ−ス
電極、 １２６及び１２７：デ−タ
線、１０：ドレイン電極、 １５０：正電
圧線、３０：単結晶Ｓｉ基板、 １８０及び２５０：負
電圧線、３１：多結晶シリコン膜、 ２００：
接地電位線、３２及び３３：単結晶超薄膜、 ５０
０：命令や演算を処理するプロセッサ、３４：低抵抗シ
リコン膜、 ５０１：半導体集積回路（記憶制
御装置）、４１：電極保護絶縁膜、 ５０
２：半導体集積回路（主記憶装置）、５１：埋込ゲ−ト
絶縁膜、 ５０３：データ通信インタフェー
ス、５２：ゲ−ト酸化膜、 ５０４：デー
タ通信制御装置、５３：薄い絶縁膜、
５０５：入出力プロセッサ、61、62、66、661：埋込ゲ−ト
電極、 ５０６、５０７：セラミック基板、63、64、6
5、651：ゲ−ト電極、 ５０８：中央処理ユニッ
ト、７１、７２：ソ−ス領域、 ５０９：入出
力プロセッサ実装基板、７５、７５１：容量素子電極
５１０：データ通信用光ファイバ。
イン領域、２：絶縁膜、９１、９２、９３：金属電極、
３：半導体薄膜、 ９４：ビット線、
４：素子間分離絶縁膜、 １００：電源電圧
線、５：ゲ−ト絶縁膜、 １０１：入
力、６：ゲ−ト電極、 １０２及び１
０８：ｐ型ドレイン領域、７：ソ−ス拡散層、
１０３及び１０９：ｐ型ソ−ス領域、８：ドレ
イン拡散層、 １２０：出力、９：ソ−ス
電極、 １２６及び１２７：デ−タ
線、１０：ドレイン電極、 １５０：正電
圧線、３０：単結晶Ｓｉ基板、 １８０及び２５０：負
電圧線、３１：多結晶シリコン膜、 ２００：
接地電位線、３２及び３３：単結晶超薄膜、 ５０
０：命令や演算を処理するプロセッサ、３４：低抵抗シ
リコン膜、 ５０１：半導体集積回路（記憶制
御装置）、４１：電極保護絶縁膜、 ５０
２：半導体集積回路（主記憶装置）、５１：埋込ゲ−ト
絶縁膜、 ５０３：データ通信インタフェー
ス、５２：ゲ−ト酸化膜、 ５０４：デー
タ通信制御装置、５３：薄い絶縁膜、
５０５：入出力プロセッサ、61、62、66、661：埋込ゲ−ト
電極、 ５０６、５０７：セラミック基板、63、64、6
5、651：ゲ−ト電極、 ５０８：中央処理ユニッ
ト、７１、７２：ソ−ス領域、 ５０９：入出
力プロセッサ実装基板、７５、７５１：容量素子電極
５１０：データ通信用光ファイバ。
Claims (11)
- 【請求項１】 第１の絶縁膜が積層された支持基板の上
記絶縁膜の上側に少なくとも１つのＭＯＳトランジスタ
を含む半導体集積回路が形成された装置であって、上記
ＭＯＳトランジスタの活性領域を形成する単結晶半導体
層のゲート酸化膜側と反対側に埋め込み絶縁膜及び上記
埋め込み絶縁膜上に設けられ埋め込み電極が形成された
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、上記埋め込み絶縁膜及び上記埋め込み電極と上記
第１の絶縁膜との間に電極保護絶縁膜と、多結晶シリコ
ン膜を介在させて構成されたことを特徴とする半導体集
積回路装置。 - 【請求項３】 請求項１又は２記載の半導体集積回路装
置において、上記ＭＯＳトランジスタは複数個であり、
上記複数個のＭＯＳトランジスタに対応する複数の埋め
込み電極に選択的に同一又は異なる電圧を加える回路が
付加されたことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１又は２記載の半導体集積回路装
置において、上記ＭＯＳトランジスタは複数個であり、
上記複数個の一部のＭＯＳトランジスタの単結晶半導体
層は第一の導電型であり、上記複数個の他の一部のＭＯ
Ｓトランジスタの単結晶半導体層は第二の導電型であ
り、上記第一の導電型のＭＯＳトランジスタに設けられ
た上記埋め込み電極は第一の一定電位に固定され、上記
第二の導電型のＭＯＳトランジスタに設けられた上記埋
め込み電極は第二の一定電位に固定されたことを特徴と
する半導体集積回路装置。 - 【請求項５】 請求項１又は２記載のの半導体集積回路
装置において、上記ＭＯＳトランジスタは複数個であ
り、上記複数個のＭＯＳトランジスタの１部は同一導電
型の単結晶半導体層で、かつ上記埋め込み電極に加えら
れる固定電圧が異なることを特徴とする半導体集積回路
装置。 - 【請求項６】 請求項１又は２記載の半導体集積回路装
置において、上記ＭＯＳトランジスタは複数個であり、
上記ＭＯＳトランジスタの活性層を形成する単結晶半導
体層の上記埋め込み電極側の１部に容量素子が形成さ
れ、上記上記ＭＯＳトランジスタのそれぞれが記憶素子
の１単位であるように半導体素子が構成されていること
を特徴とする半導体集積回路装置。 - 【請求項７】 請求項１又は２記載の半導体集積回路装
置において、上記上記ＭＯＳトランジスタは複数個であ
り、その少なくとも一部は相補形ＭＯＳインバータ回路
を構成することを特徴とする半導体集積回路装置。 - 【請求項８】 請求項１又は２記載の半導体集積回路装
置において、上記上記ＭＯＳトランジスタは複数個であ
り、その少なくとも一部はフリップ・フロップ回路を構
成することを特徴とする半導体集積回路装置。 - 【請求項９】 請求項１から請求項５のいずれかの半導
体集積回路装置で少なくとも一部が構成されたことを特
徴とする電子計算機。 - 【請求項１０】 単結晶基板に埋め込みゲ-ト絶縁膜、
埋め込みゲ-ト電極、配線保護膜及び多結晶半導体層を
順に積層した第一の半導体基板を作る工程と、多結晶半
導体層の主表面に絶縁膜膜を形成した第二の半導体基板
を作る工程と、上記第一の半導体基板の単結晶基板の面
と第二の半導体基板の多結晶半導体層の面とを貼合せた
多層構造半導体基板を作る工程と、上記多層構造半導体
基板の第一の半導体基板の単結晶基板を研磨し、ＭＯＳ
トランジスタの単結晶半導体層を形成する工程と、上記
形成された単結晶半導体層上にＭＯＳ型トランジスタを
形成する工程とを含む半導体集積回路装置の製造方法。 - 【請求項１１】 単結晶基板に素子間分離絶縁膜、埋め
込みゲ−ト絶縁膜、埋め込みゲ−ト電極、配線保護膜及
び多結晶半導体層を形成した第一の半導体基板と第一の
半導体基板を作る工程と、主表面に酸化膜を形成した第
二の半導体基板を作る工程と、上記第一の半導体基板の
単結晶基板の面と第二の半導体基板の多結晶半導体層の
面とを貼合せた多層構造半導体基板を作る工程と、上記
多層構造半導体基板の第一の半導体基板裏面側から研削
及び研磨で薄化させ、素子間分離絶縁膜の裏面で規定さ
れる面まで第一の半導体基板を選択研磨することにより
多層構造半導体基板の主表面を形成する工程と、上記選
択研磨により上記素子間分離絶縁膜で分離された単結晶
半導体層上にＭＯＳ型トランジスタを形成する工程とを
含む半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333454A JPH05167073A (ja) | 1991-12-17 | 1991-12-17 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333454A JPH05167073A (ja) | 1991-12-17 | 1991-12-17 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167073A true JPH05167073A (ja) | 1993-07-02 |
Family
ID=18266268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3333454A Pending JPH05167073A (ja) | 1991-12-17 | 1991-12-17 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167073A (ja) |
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