KR101411810B1

KR101411810B1 - 반도체 디바이스 및 그 제조 방법

Info

Publication number: KR101411810B1
Application number: KR1020120108317A
Authority: KR
Inventors: 김진영; 린 글렌; 박두현; 김윤주; 이춘흥; 김진한; 이승재; 차세웅; 김성규; 배재훈; 김동진; 윤주훈
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2012-09-27
Filing date: 2012-09-27
Publication date: 2014-06-27
Anticipated expiration: 2032-09-27
Also published as: KR20140042094A

Abstract

본 발명은 원가절감을 할 수 있으며 초박형의 반도체 패키지를 구현할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일례로, 제 1 면에 다수의 본드 패드가 형성된 반도체 다이를 준비하고, 상기 제 1 면을 외부로 노출시키도록 상기 반도체 다이를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계; 상기 본드 패드와 전기적으로 연결되도록 상기 제 1 면의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계; 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착단계; 상기 솔더볼을 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계; 상기 반도체 다이의 제 1 면의 반대면인 제 2 면을 그라인딩 하는 제 1 그라인딩 단계; 상기 제 1 재배선층과 전기적으로 연결되도록 상기 그라인딩 된 반도체 다이의 제 2 면에 제 2 재배선층을 형성하는 제 2 재배선층 형성 단계; 및 상기 솔더볼이 부착된 면을 그라인딩하는 제 2 그라인딩 단계를 포함하는 반도체 디바이스의 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and fabricating method thereof}

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.

최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)는 보다 혁신적으로 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로는 관통 전극(Through Mold Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다. 그러나, 이러한 TMV 패키지는 0.3mm이하로 두께를 구현하기 어려운 문제점이 있다.

본 발명은 원가절감을 할 수 있으며 초박형의 반도체 패키지를 구현할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.

본 발명에 의한 반도체 디바이스의 제조 방법은 제 1 면에 다수의 본드 패드가 형성된 반도체 다이를 준비하고, 상기 제 1 면을 외부로 노출시키도록 상기 반도체 다이를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계; 상기 본드 패드와 전기적으로 연결되도록 상기 제 1 면의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계; 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착단계; 상기 솔더볼을 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계; 상기 반도체 다이의 제 1 면의 반대면인 제 2 면을 그라인딩 하는 제 1 그라인딩 단계; 상기 제 1 재배선층과 전기적으로 연결되도록 상기 그라인딩 된 반도체 다이의 제 2 면에 제 2 재배선층을 형성하는 제 2 재배선층 형성 단계; 및 상기 솔더볼이 부착된 면을 그라인딩하는 제 2 그라인딩 단계를 포함하는 것을 특징으로 한다.

또한, 상기 제 1 재배선층 형성 단계에서는 상기 다수의 본드 패드의 일부을 외부로 노출시키도록 상기 반도체 다이의 제 1 면에 제 1 패시베이션층을 형성하고, 상기 제 1 재배선층의 일부를 외부로 노출시키도록 상기 제 1 패시베이션층에 제 2 패시베이션층을 형성할 수 있다.

또한, 상기 제 1 재배선층은 제 1 패시베이션층의 상면에 형성되어 상기 본드 패드와 전기적으로 연결될 수 있다.

또한, 상기 제 2 인캡슐란트 단계에서는 상기 제 2 패시베이션층의 상면을 제 2 인캡슐란트로 인캡슐레이션 할 수 있다.

또한, 상기 제 1 그라인딩 단계에서는 상기 반도체 다이와 상기 제 1 인캡슐란트의 일부를 그라인딩 할 수 있다.

또한, 상기 제 2 재배선층 형성 단계에서는 상기 그라인딩 된 반도체 다이의 제 2 면에 제 3 패시베이션층을 형성하고, 상기 제 2 재배선층의 일부를 외부로 노출시키도록 상기 제 3 패시베이션층에 제 4 패시베이션층을 형성할 수 있다.

또한, 상기 제 2 재배선층은 상기 제 3 패시베이션층의 상면에 형성되어 상기 제 1 재배선층과 전기적으로 연결될 수 있다.

또한, 상기 재배선층 형성 단계에서는 상기 제 3 패시베이션층, 제 1 인캡슐란트 및 제 2 패시베이션층의 일부를 에칭하여 상기 제 1 재배선층의 일부를 외부로 노출시킬 수 있다.

또한, 상기 제 2 그라인딩 단계에서는 상기 솔더볼과 상기 제 2 인캡슐란트의 일부를 그라인딩 할 수 있다.

더불어, 상기와 같은 방법에 의해 제조된 반도체 디바이스를 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 반도체 디바이스의 제조 방법은 제 1 면에 다수의 본드 패드가 형성된 반도체 다이를 준비하고, 상기 제 1 면을 외부로 노출시키도록 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 반도체 다이의 제 1 면에 제 1 패시베이션층을 형성하고, 본드 패드의 일부를 노출시키는 제 1 개구부와 상기 제 1 인캡슐란트에 관통 비아를 형성하는 제 1 패시베이션층 형성 단계; 상기 관통 비아를 도전성 물질로 채워 관통 전극을 형성하는 관통 전극 형성 단계; 상기 본드 패드와 상기 관통 전극을 전기적으로 연결하는 재배선층을 형성하는 재배선층 형성 단계; 상기 재배선층을 덮도록 상기 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하고, 상기 재배선층의 일부를 노출시키는 제 2 개구부를 형성하는 제 2 패시베이션층 형성 단계; 상기 인캡슐란트를 그라인딩하여 상기 관통 전극을 외부로 노출시키는 그라인딩 단계; 및 상기 관통 전극에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하는 것을 특징으로 한다.

또한, 상기 관통 전극의 높이는 상기 반도체 다이의 높이보다 높을 수 있다.

또한, 상기 관통 전극은 상기 반도체 다이의 외주연에 형성될 수 있다.

또한, 상기 제 1 패시베이션층 형성 단계에서 상기 제 1 개구부는 상기 본드 패드에 형성된 제 1 패시베이션층을 에칭하여 형성되고, 상기 관통 비아는 상기 반도체 다이의 외주연에 형성된 제 1 패시베이션층 및 인캡슐란트를 에칭하여 형성될 수 있다.

또한, 상기 관통 전극 형성 단계에서는 상기 관통 전극을 형성하기 전에 상기 제 1 패시베이션층에 씨드층을 먼저 형성할 수 있다.

또한, 상기 솔더볼 부착 단계에서는 상기 관통 전극의 측면을 에칭할 수 있다.

또한, 상기 그라인딩 단계에서는 상기 반도체 다이의 제 1 면의 반대면인 제 2 면과 동일한 면이 되도록 상기 인캡슐란트를 그라인딩 할 수 있다.

본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 반도체 다이와 상기 솔더볼을 그라인딩하여 반도체 디바이스의 전체적인 크기를 줄일 수 있으므로, 원가를 절감할 수 있으며 공정 수율을 획기적으로 향상시킬 수 있다.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 반도체 다이를 기준으로 비교적 대칭적인 구조가 가능해지므로, 워 페이지 성능을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 4a 내지 도 4i는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다. 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 제 1 인캡슐레이션 단계(S1), 제 1 재배선층 형성 단계(S2), 솔더볼 부착 단계(S3), 제 2 인캡슐레이션 단계(S4), 제 1 그라인딩 단계(S5), 제 2 재배선층 형성 단계(S6) 및 제 2 그라인딩 단계(S7)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2a 내지 도 2f를 참조하여 설명하도록 한다.

상기 제 1 인캡슐레이션 단계(S1)는 반도체 다이(110)를 제 1 인캡슐란트(120)로 인캡슐레이션하는 단계이다.

도 2a를 참조하면, 상기 제 1 인캡슐레이션 단계(S1)에서는 먼저, 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성된 반도체 다이(110)를 준비한다. 상기 반도체 다이(110)는 평평한 제 1 면(110a)과 상기 제 1 면(110a)의 반대면으로서 평평한 제 2 면(110b)을 가지며, 상기 제 1 면(110a)에는 다수의 본드 패드(111)가 형성된다. 다음으로, 상기 반도체 다이(110)의 제 1 면(110a)을 접착 필름(10)에 부착하고, 상기 반도체 다이(110)를 제 1 인캡슐란트(120)로 인캡슐레이션한다. 따라서, 상기 반도체 다이(110)는 상기 본드 패드(111)가 형성된 제 1 면(110a)을 제외한 나머지 면들이 제 1 인캡슐란트(120)로 인캡슐레이션된다. 상기 제 1 인캡슐란트(120)는 에폭시 계열의 수지로 형성될 수 있다.

상기 제 1 재배선층 형성 단계(S2)는 상기 반도체 다이(110)의 제 1 면(110a)에 제 1 재배선층(130)을 형성하는 단계이다.

도 2b를 참조하면, 상기 제 1 재배선층 형성 단계(S2)에서는 먼저, 상기 접착 필름(10)을 제거하고 상기 반도체 다이(110)의 제 1 면(110a)에 제 1 패시베이션층(131)을 형성한다. 또한, 상기 제 1 패시베이션층(131)은 상기 본드 패드(111)의 일부를 외부로 노출시킬 수 있다. 다음으로, 상기 제 1 패시베이션층(131) 위에 제 1 재배선층(130)을 형성한다. 상기 제 1 재배선층(130)은 상기 본드 패드(111)와 전기적으로 연결되며, 상기 반도체 다이(110)의 외주연으로 연장되게 형성될 수 있다. 이러한 제 1 재배선층(130)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 및 그 등가물중 선택된 어느 하나로 형성될 수 있다. 마지막으로, 상기 제 1 재배선층(130)을 덮도록 상기 제 1 패시베이션층(131) 위에 제 2 패시베이션층(132)을 형성한다. 또한, 상기 제 2 패시베이션층(132)은 상기 반도체 다이(110)의 외주연으로 연장된 제 1 재배선층(130)의 일부를 외부로 노출시킬 수 있다. 이러한, 제 1 패시베이션층(131) 및 제 2 패시베이션층(132)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.

상기 솔더볼 부착 단계(S3)는 상기 제 1 재배선층(130)에 솔더볼(140)을 부착하는 단계이다.

도 2b를 참조하면, 상기 솔더볼 부착 단계(S3)에서는 상기 제 2 패시베이션층(132)에 의해 외부로 노출된 상기 제 1 재배선층(130)에 솔더볼(140)을 부착한다. 따라서, 상기 솔더볼(140)은 상기 제 1 재배선층(130)과 전기적으로 연결되며, 상기 반도체 다이(110)의 외주연에 형성될 수 있다. 상기 솔더볼(140)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.

상기 제 2 인캡슐레이션 단계(S4)는 상기 솔더볼(140)을 제 2 인캡슐란트(150)로 인캡슐레이션하는 단계이다.

도 2c를 참조하면, 상기 제 2 인캡슐레이션 단계(S4)에서는 상기 반도체 다이(110)의 제 1 면(110a)에 형성된 제 1 재배선층(130)과 전기적으로 연결된 솔더볼(140)을 제 2 인캡슐란트(160)로 인캡슐레이션한다. 따라서, 상기 제 2 인캡슐란트(150)는 상기 제 2 패시베이션층(132) 위에 형성된다. 또한, 상기 제 2 인캡슐란트(150)는 상기 제 1 인캡슐란트(120)와 서로 마주보게 형성된다. 이러한 제 2 인캡슐란트(150)는 상기 제 1 인캡슐란트(120)와 동일한 물질로 형성될 수 있다.

상기 제 1 그라인딩 단계(S5)는 상기 반도체 다이(110)의 제 2 면(110b)을 그라인딩하는 단계이다.

도 2d를 참조하면, 상기 제 1 그라인딩 단계(S5)에서는 상기 제 1 인캡슐란트(120)와 상기 반도체 다이(110)의 제 2 면(110b)을 기계적으로 깍는 그라인딩(grinding) 공정이 이루어진다. 이때, 상기 제 1 그라인딩 단계(S5)에서는 상기 반도체 다이(110)의 제 1 면(110a)에 본드 패드(111)가 형성된 부분의 활성 영역을 제외한 나머지 부분을 그라인딩한다. 이에 따라, 반도체 다이(110')의 두께가 줄어들게 되므로, 전체적인 반도체 디바이스의 크기를 줄일 수 있게 된다. 상기 그라인딩 공정은 예를 들면 다이아몬드 그라인더를 이용하여 수행할 수 있으나, 여기서 이러한 그라인딩 방법을 한정하는 것은 아니다.

상기 제 2 재배선층 형성 단계(S6)는 상기 그라인딩 된 반도체 다이(110')의 제2면(110b')에 제 2 재배선층(160)을 형성하는 단계이다.

도 2e를 참조하면, 상기 제 2 재배선층 형성 단계(S6)에서는 먼저, 상기 반도체 다이(110')의 제 2 면(110b')에 제 3 패시베이션층(161)을 형성한다. 또한, 상기 제 3 패시베이션층(161)은 상기 제 1 재배선층(130)의 일부를 외부로 노출시킬 수 있다. 구체적으로, 상기 반도체 다이(110')의 제 2 면(110b')에 제 3 패시베이션층(161)을 형성한 후, 상기 제 1 재배선층(130)이 형성된 부분의 상부에 위치한 제 1 패시베이션층(131), 인캡슐란트(120') 및 제 3 패시베이션층(161)을 에칭하여, 상기 제 1 재배선층(130)을 외부로 노출시킬 수 있다. 다음으로, 상기 제 3 패시베이션층(161) 위에 제 2 재배선층(160)을 형성한다. 상기 제 2 재배선층(160)은 상기 제 1 재배선층(130)과 전기적으로 연결되며, 상기 반도체 다이(110')의 외주연으로 연장되게 형성될 수 있다. 이러한 제 2 재배선층(160)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 및 그 등가물중 선택된 어느 하나로 형성될 수 있다. 마지막으로, 상기 제 2 재배선층(160)을 덮도록 상기 제 3 패시베이션층(161) 위에 제 4 패시베이션층(162)을 형성한다. 또한, 상기 제 4 패시베이션층(162)은 상기 반도체 다이(110')의 외주연으로 연장된 제 2 재배선층(160)의 일부를 외부로 노출시킬 수 있다. 이러한, 제 3 패시베이션층(161) 및 제 4 패시베이션층(162)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.

상기 제 2 그라인딩 단계(S7)는 상기 솔더볼(140)이 부착된 면을 그라인딩하는 단계이다.

도 2f를 참조하면, 상기 제 2 그라인딩 단계(S7)에서는 상기 제 2 인캡슐란트(150)와 상기 솔더볼(140)을 기계적으로 깍는 그라인딩 공정이 이루어진다. 이때, 상기 제 2 그라인딩 단계(S7)에서는 상기 반도체 다이(110')와 외부 회로 간의 전기적인 접속을 위해 상기 솔더볼(140)의 일부만 그라인딩한다. 또한, 원하는 반도체 디바이스의 크기에 따라 그라인딩 정도를 조절할 수 있다. 이와 같이, 솔더볼(140')의 크기가 줄어들게 되므로, 전체적인 반도체 디바이스의 크기를 줄일 수 있게 된다. 상기 그라인딩 공정은 예를 들면 다이아몬드 그라인더를 이용하여 수행할 수 있으나, 여기서 이러한 그라인딩 방법을 한정하는 것은 아니다.

상기와 같은 방법으로 형성된 반도체 디바이스(100)는 반도체 다이(110'), 상기 반도체 다이(110')를 인캡슐레이션하는 제 1 인캡슐란트(120'), 상기 반도체 다이(110')의 제 1 면(110a)에 형성된 제 1 재배선층(130), 상기 반도체 다이(110')의 제 2 면(110b')에 형성되며 상기 제 1 재배선층(130)과 전기적으로 연결된 제 2 재배선층(160), 상기 제 1 재배선층(130)에 부착된 솔더볼(140') 및 상기 솔더볼(140')을 인캡슐레이션하는 제 2 인캡슐란트(150')를 포함한다.

이와 같이, 상기 반도체 디바이스(100)는 상기 반도체 다이(110')와 상기 솔더볼(140')을 그라인딩하여 반도체 디바이스(100)의 전체적인 크기를 줄일 수 있으므로, 원가를 절감할 수 있으며 공정 수율을 획기적으로 향상시킬 수 있다.

또한, 상기 반도체 디바이스(100)는 반도체 다이(100')를 기준으로 비교적 대칭적인 구조가 가능해지므로, 워 페이지 성능을 향상시킬 수 있다.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 대해 설명하기로 한다.

도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다. 도 4a 내지 도 4i는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 인캡슐레이션 단계(S11), 제 1 패시베이션층 형성 단계(S12), 관통 전극 형성 단계(S13), 재배선층 형성 단계(S14), 제 2 패시베이션층 형성 단계(S15), 그라인딩 단계(S16) 및 솔더볼 부착 단계(S17)를 포함한다. 이하에서는 도 3의 각 단계들을 도 4a 내지 도 4i를 참조하여 설명하도록 한다.

상기 인캡슐레이션 단계(S11)는 반도체 다이(210)를 인캡슐란트(220)로 인캡슐레이션하는 단계이다.

도 4a를 참조하면, 상기 인캡슐레이션 단계(S11)에서는 먼저, 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성된 반도체 다이(210)를 준비한다. 상기 반도체 다이(210)는 평평한 제 1 면(210a)과 상기 제 1 면(210a)의 반대면으로서 평평한 제 2 면(210b)을 가지며, 상기 제 1 면(210a)에는 다수의 본드 패드(211)가 형성된다. 다음으로, 상기 반도체 다이(210)의 제 1 면(210a)을 접착 필름(10)에 부착하고, 상기 반도체 다이(210)를 인캡슐란트(220)로 인캡슐레이션한다. 따라서, 상기 반도체 다이(210)는 상기 본드 패드(211)가 형성된 제 1 면(210a)을 제외한 나머지 면들이 인캡슐란트(220)로 인캡슐레이션된다. 상기 인캡슐란트(220)는 에폭시 계열의 수지로 형성될 수 있다.

상기 제 1 패시베이션층 형성 단계(S12)는 상기 반도체 다이(210)의 제 1 면(210a)에 제 1 패시베이션층(230)을 형성하는 단계이다.

도 4b를 참조하면, 상기 제 1 패시베이션층 형성 단계(S12)에서는 먼저, 접착 필름(10)을 제거하고, 상기 반도체 다이(210)의 제 1 면(210a)에 제 1 패시베이션층(230)을 형성한다. 상기 제 1 패시베이션층(230)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성될 수 있다. 다음으로, 상기 제 1 패시베이션층(230)의 일부를 에칭하여 제 1 개구부(231) 및 관통 비아(232)를 형성한다. 상기 제 1 개구부(231)는 상기 반도체 다이(210)의 본드 패드(211)에 형성된 제 1 패시베이션층(230)을 에칭하여 형성되므로, 상기 제 1 개구부(231)를 통해 상기 본드 패드(211)가 외부로 노출된다. 상기 관통 비아(232)는 상기 인캡슐란트(220)에 형성되며, 상기 반도체 다이(210)의 외주연에 위치한다. 즉, 상기 관통 비아(232)는 상기 반도체 다이(210)의 외주연에 형성된 제 1 패시베이션층(230) 및 인캡슐란트(220)를 에칭하여 형성된다. 또한, 상기 관통 비아(232)의 높이는 상기 반도체 다이(210)의 높이보다 더 높게 형성된다. 여기서, 상기 관통 비아(232)는 레이저 드릴링 또는 플라즈마 에칭과 같은 방법에 의해 형성될 수 있다.

상기 관통 전극 형성 단계(S13)는 상기 관통 비아(232)를 도전성 물질로 채워 관통 전극(250)을 형성하는 단계이다.

도 4c를 참조하면, 상기 관통 전극 형성 단계(S13)에서는 먼저, 상기 반도체 다이(210)의 제 1 면(210a)에 씨드층(240)을 형성한다. 상기 씨드층(240)은 상기 제 1 패시베이션층(230) 위에 형성되며, 상기 제 1 개구부(231) 및 관통 비아(232)에 형성된다. 상기 씨드층(240)은 금, 은, 구리, 텅스텐 또는 그 등가물 중 선택되는 어느 하나의 물질로 형성될 수 있다. 또한, 상기 씨드층(240)은 스퍼터링 등의 방법에 의해 형성될 수 있다. 다음으로, 상기 씨드층(240)이 형성된 관통 비아(232)에 도전성 물질을 채워서 관통 전극(250)을 형성한다.

상기 재배선층 형성 단계(S14)는 상기 본드 패드(211)와 상기 관통 전극(250)을 전기적으로 연결시키는 재배선층(260)을 형성하는 단계이다.

먼저, 도 4d를 참조하면, 상기 재배선층 형성 단계(S14)에서는 상기 씨드층(240)에 재배선층(260)을 형성한다. 또한, 상기 재배선층(260)은 상기 관통 전극(250)의 상부에도 형성된다. 여기서, 상기 씨드층(240)은 제 1 개구부(231) 및 관통 비아(232)에 형성되므로, 상기 씨드층(240)은 상기 제 1 개구부(231)에 위치한 본드 패드(211)와 전기적으로 연결되는 동시에 상기 관통 비아(232)에 형성된 관통 전극(250)과도 전기적으로 연결된다. 따라서, 상기 씨드층(240)에 형성된 상기 재배선층(260)은 상기 관통 전극(250)과 본드 패드(211)에 모두 전기적으로 연결된다.

다음으로, 도 4e를 참조하면, 상기 재배선층(260)에 포토레지스트 패턴(20)을 형성하고, 상기 포토레지스트 패턴(20)이 형성되지 않은 부분을 에칭하여 씨드층(240') 및 재배선층(260')의 일부가 제거된다. 여기서, 상기 씨드층(240') 및 재배선층(260')은 건식 에칭 또는 습식 에칭 등과 같은 방법으로 제거될 수 있으며, 이러한 에칭을 통해 상기 제 1 패시베이션층(230)이 외부로 노출된다. 그리고 나서, 상기 포토레지스트 패턴(20)을 제거한다. 이와 같이, 상기 재배선층(260')은 필요한 부분의 본드 패드(211)와 관통 전극(250)을 전기적으로 연결하며, 상기 반도체 다이(210)의 외주연으로 연장되게 형성된다.

상기 제 2 패시베이션층 형성 단계(S15)는 상기 재배선층(260')을 덮도록 상기 제 1 패시베이션층(230)의 상부에 제 2 패시베이션층(270)을 형성하는 단계이다.

도 4f를 참조하면, 상기 제 2 패시베이션층 형성 단계(S15)에서는 먼저, 상기 재배선층(260')과 상기 제 1 패시베이션층(230)의 상부에 제 2 패시베이션층(270)을 형성한다. 다음으로, 상기 제 2 패시베이션층(270)의 일부를 에칭하여 상기 재배선층(260')의 일부를 외부로 노출시키는 개구부(271)를 형성한다. 상기 개구부(271)는 상기 관통 전극(250)의 상부에 형성될 수 있다. 여기서, 상기 제 2 패시베이션층(270)은 상기 제 1 패시베이션층(230)과 동일한 물질로 형성될 수 있다.

상기 그라인딩 단계(S16)는 상기 인캡슐란트(220)를 그라인딩하는 단계이다.

도 4g를 참조하면, 상기 그라인딩 단계(S16)에서는 상기 인캡슐란트(220)를 기계적으로 깍는 그라인딩 공정이 이루어진다. 이때, 상기 그라인딩 단계(S16)에서는 상기 인캡슐란트(220)를 그라인딩하여, 상기 반도체 다이(210)의 제 2 면(210b) 및 상기 관통 전극(250)을 외부로 노출시킨다. 즉, 그라인딩 된 인캡슐란트(220')의 면은 상기 반도체 다이(210)의 제 2 면(210b)과 동일한 면이 될 수 있다. 이와 같이, 상기 인캡슐란트(220')를 그라인딩함으로써, 전체적인 반도체 디바이스의 크기를 줄일 수 있게 된다. 상기 그라인딩 공정은 예를 들면 다이아몬드 그라인더를 이용하여 수행할 수 있으나, 여기서 이러한 그라인딩 방법을 한정하는 것은 아니다.

상기 솔더볼 부착 단계(S17)는 상기 그라인딩 단계(S16)에서 노출된 관통 전극(250)에 솔더볼(270)을 부착하는 단계이다.

먼저, 도 4h를 참조하면, 상기 솔더볼 부착 단계(S17)에서는 상기 관통 전극(250)의 측면에 형성된 인캡슐란트(220')를 에칭하여 홈(221)을 형성한다.

다음으로, 도 4i를 참조하면, 상기 관통 전극(250)에 솔더볼(280)을 부착하여, 반도체 디바이스(200)를 완성한다. 따라서, 상기 솔더볼(280)은 상기 관통 전극(250)과 전기적으로 연결되며, 상기 반도체 다이(210)의 외주연에 형성될 수 있다. 상기 솔더볼(250)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.

상기와 같은 방법으로 형성된 반도체 디바이스(200)는 제 1 면(210a)에 다수의 본드 패드(211)가 형성된 반도체 다이(210), 상기 반도체 다이(210)를 인캡슐레이션하는 인캡슐란트(220'), 상기 반도체 다이(210)의 제 1 면(210a)에 형성된 제 1 패시베이션층(230), 상기 반도체 다이(210)의 외주연에 위치하며 상기 인캡슐란트(220') 및 제 1 패시베이션층(230)을 관통하여 형성된 관통 전극(250), 상기 반도체 다이(210)의 제 1 면(210a)에 형성되며 상기 본드 패드(211) 및 관통 전극(250)을 전기적을 연결하는 재배선층(260'), 상기 재배선층(260')의 일부를 외부로 노출시키며 제 1 패시베이션층(230) 위에 형성된 제 2 패시베이션층(270) 및 상기 관통 전극(250)에 부착된 솔더볼(280)을 포함한다. 또한, 상기 반도체 디바이스(200)는 상기 반도체 다이(210)의 제 2 면(210b)에 형성된 인캡슐란트(220)를 그라인딩하고, 상기 반도체 다이(210)의 외주연에 형성된 관통 전극(250)과 상기 관통 전극(250)과 전기적으로 연결된 솔더볼(280)을 구비함으로써, 반도체 디바이스(200)의 전체적인 크기를 줄일 수 있다.

또한, 도 5에 도시된 바와 같이, 상기 반도체 디바이스(200)는 다수개를 적층하여 하나의 반도체 디바이스(300)를 형성할 수 있다.

이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

100, 200, 300: 반도체 디바이스 110, 110', 210: 반도체 다이
120, 120': 제 1 인캡슐란트 130: 제 1 재배선층
140, 140', 280: 솔더볼 150, 150': 제 2 인캡슐란트
160: 제 2 재배선층 220, 220': 인캡슐란트
230: 제 1 패시베이션층 240, 240': 씨드층
250: 관통 전극 260, 260': 재배선층
270: 제 2 패시베이션층

Claims

제 1 면에 다수의 본드 패드가 형성된 반도체 다이를 준비하고, 상기 제 1 면을 외부로 노출시키도록 상기 반도체 다이를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계;
상기 본드 패드와 전기적으로 연결되도록 상기 제 1 면의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계;
상기 제 1 재배선층에 솔더볼을 부착하는 솔더볼 부착단계;
상기 솔더볼을 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계;
상기 반도체 다이의 제 1 면의 반대면인 제 2 면을 그라인딩 하는 제 1 그라인딩 단계;
상기 제 1 재배선층과 전기적으로 연결되도록 상기 제 1 그라인딩 단계에서 그라인딩 된 반도체 다이의 제 2 면에 제 2 재배선층을 형성하는 제 2 재배선층 형성 단계; 및
상기 솔더볼이 부착된 면을 그라인딩하는 제 2 그라인딩 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 1 항에 있어서,
상기 제 1 재배선층 형성 단계에서는 상기 다수의 본드 패드의 일부을 외부로 노출시키도록 상기 반도체 다이의 제 1 면에 제 1 패시베이션층을 형성하고, 상기 제 1 재배선층의 일부를 외부로 노출시키도록 상기 제 1 패시베이션층에 제 2 패시베이션층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 2 항에 있어서,
상기 제 1 재배선층은 제 1 패시베이션층의 상면에 형성되어 상기 본드 패드와 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 2 항에 있어서,
상기 제 2 인캡슐란트 단계에서는 상기 제 2 패시베이션층의 상면을 제 2 인캡슐란트로 인캡슐레이션 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 1 항에 있어서,
상기 제 1 그라인딩 단계에서는 상기 반도체 다이와 상기 제 1 인캡슐란트의 일부를 그라인딩 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 1 항에 있어서,
상기 제 2 재배선층 형성 단계에서는 상기 제 1 그라인딩 단계에서 그라인딩 된 반도체 다이의 제 2 면에 제 3 패시베이션층을 형성하고, 상기 제 2 재배선층의 일부를 외부로 노출시키도록 상기 제 3 패시베이션층에 제 4 패시베이션층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 6 항에 있어서,
상기 제 2 재배선층은 상기 제 3 패시베이션층의 상면에 형성되어 상기 제 1 재배선층과 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 6 항에 있어서,
상기 제 2 재배선층 형성 단계에서는 상기 제 3 패시베이션층, 제 1 인캡슐란트 및 제 2 패시베이션층의 일부를 에칭하여 상기 제 1 재배선층의 일부를 외부로 노출시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 1 항에 있어서,
상기 제 2 그라인딩 단계에서는 상기 솔더볼과 상기 제 2 인캡슐란트의 일부를 그라인딩 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 1 항 내지 제 9 항에 기재된 방법 중 어느 한 방법으로 제조된 반도체 디바이스.
제 1 면에 다수의 본드 패드가 형성된 반도체 다이를 준비하고, 상기 제 1 면을 외부로 노출시키도록 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
상기 반도체 다이의 제 1 면에 제 1 패시베이션층을 형성하고, 본드 패드의 일부를 노출시키는 제 1 개구부와 상기 인캡슐란트에 관통 비아를 형성하는 제 1 패시베이션층 형성 단계;
상기 관통 비아를 도전성 물질로 채워 관통 전극을 형성하는 관통 전극 형성단계;
상기 본드 패드와 상기 관통 전극을 전기적으로 연결하는 재배선층을 형성하는 재배선층 형성 단계;
상기 재배선층을 덮도록 상기 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하고, 상기 재배선층의 일부를 노출시키는 제 2 개구부를 형성하는 제 2 패시베이션층 형성 단계;
상기 인캡슐란트를 그라인딩하여 상기 관통 전극을 외부로 노출시키는 그라인딩 단계; 및
상기 관통 전극에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 11 항에 있어서,
상기 관통 전극의 높이는 상기 반도체 다이의 높이보다 높은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 11 항에 있어서,
상기 관통 전극은 상기 반도체 다이의 외주연에 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 11 항에 있어서,
상기 제 1 패시베이션층 형성 단계에서 상기 제 1 개구부는 상기 본드 패드에 형성된 제 1 패시베이션층을 에칭하여 형성되고, 상기 관통 비아는 상기 반도체 다이의 외주연에 형성된 제 1 패시베이션층 및 인캡슐란트를 에칭하여 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 11 항에 있어서,
상기 관통 전극 형성 단계에서는 상기 관통 전극을 형성하기 전에 상기 제 1 패시베이션층에 씨드층을 먼저 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 11 항에 있어서,
상기 솔더볼 부착 단계에서는 상기 관통 전극의 측면을 에칭하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 11 항에 있어서,
상기 그라인딩 단계에서는 상기 반도체 다이의 제 1 면의 반대면인 제 2 면과 동일한 면이 되도록 상기 인캡슐란트를 그라인딩 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
제 11 항 내지 제 17 항 중 어느 한 항에 기재된 방법으로 제조된 반도체 디바이스.