KR100677816B1

KR100677816B1 - 능동 소자 및 스위치 회로 장치

Info

Publication number: KR100677816B1
Application number: KR1020060025611A
Authority: KR
Inventors: 데쯔로 아사노
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-03-28
Filing date: 2006-03-21
Publication date: 2007-02-02
Anticipated expiration: 2026-03-21
Also published as: US7514727B2; TWI297181B; TW200703516A; US20060249752A1; KR20060103843A

Abstract

본 발명은, HBT에서, 베이스 전류를 증가시켜 전류 밀도의 향상을 도모하면, 2차 항복을 일으켜, 파괴에 이르기 쉬워지는 문제를 해결하기 위해 이루어진 것으로, 단위 HBT와 단위 FET를 분리 영역을 개재하여 인접하여 배치하고, 단위 HBT의 베이스 전극에 단위 FET의 소스 전극을 접속한 단위 소자를 복수 접속하여 능동 소자를 구성한다. 이에 의해, 단위 소자에 전류가 집중하기 어려워, 2차 항복에 의한 파괴가 발생하지 않는 능동 소자를 실현할 수 있다. 또한, 단위 FET에서는 내압을 확보하기 위해서 매립 게이트 전극 구조를 채용하지만, 매립부를 InGaP층으로 확산시키지 않는 구조로 함으로써 Pt의 이상 확산을 방지할 수 있다. 또한, 단위 HBT의 에미터 메사, 베이스 메사 형성, 렛지 형성 및 단위 FET의 게이트 리세스 에칭에 선택 에칭을 채용할 수 있어, 재현성이 양호하게 된다.

서브 콜렉터층, 에미터층, 채널 하부층, 매립층, 분리 소자

Description

능동 소자 및 스위치 회로 장치{ACTIVE DEVICE AND SWITCH CIRCUIT APPARATUS}

도 1은 본 발명의 제1 실시예를 설명하기 위한 회로도.

도 2는 본 발명의 제1 실시예를 설명하기 위한 평면도.

도 3은 본 발명의 제1 실시예를 설명하기 위한 (A) 단면도, (B) 단면도, (C) 사시도, (D) 사시도.

도 4는 본 발명의 제1 실시예를 설명하기 위한 단면도.

도 5는 본 발명의 제1 실시예를 설명하기 위한 (A) 회로도, (B) 회로 블록도.

도 6은 본 발명의 제2 실시예를 설명하기 위한 단면도.

도 7은 본 발명의 제2 실시예를 설명하기 위한 단면도.

도 8은 본 발명의 제3 실시예를 설명하기 위한 (A) 회로 개요도, (B) 회로도.

도 9는 본 발명의 제3 실시예를 설명하기 위한 평면도.

도 10은 본 발명의 제3 실시예를 설명하기 위한 (A) 단면도, (B) 단면도, (C) 사시도, (D) 사시도.

도 11은 본 발명의 제3 실시예를 설명하기 위한 특성도.

도 12는 본 발명의 제3 실시예를 설명하기 위한 단면도.

도 13은 본 발명의 제4 실시예를 설명하기 위한 단면도.

도 14는 본 발명의 제4 실시예를 설명하기 위한 단면도.

도 15는 본 발명의 제5 실시예를 설명하기 위한 회로 개요도.

도 16은 본 발명의 제5 실시예를 설명하기 위한 (A) 평면도, (B) 단면도.

도 17은 본 발명의 제5 실시예를 설명하기 위한 단면도.

도 18은 본 발명의 제6 실시예를 설명하기 위한 회로 개요도.

도 19는 본 발명의 제7 실시예를 설명하기 위한 회로 개요도.

도 20은 본 발명의 제8 실시예를 설명하기 위한 (A) 단면도, (B) 단면도, (C) 사시도, (D) 사시도.

도 21은 본 발명의 제8 실시예를 설명하기 위한 단면도.

도 22는 본 발명의 제8 실시예를 설명하기 위한 단면도.

도 23은 본 발명의 제9 실시예를 설명하기 위한 단면도.

도 24는 본 발명의 제10 실시예를 설명하기 위한 (A) 단면도, (B) 사시도, (C) 사시도.

도 25는 본 발명의 제10 실시예를 설명하기 위한 단면도.

도 26은 종래의 기술을 설명하기 위한 (A) 회로도, (B) 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : GaAs 기판

2 : 서브 콜렉터층

3 : 제1 반도체층(콜렉터층)

4 : 제2 반도체층(p⁺형 GaAs층)

4a : 베이스층

5 : 제3 반도체층(n형 InGaP층)

5a : 에미터층

6 : n⁺형 GaAs층

6a : 에미터 컨택트층

7, 13 : 콜렉터 전극

8 : 베이스 전극

9, 15 : 에미터 전극

4b : p⁺형 버퍼층

5b : 채널 하부층

5b' : 채널층

6bs, 6bd, 6bse, 6bde, 6bsd, 6bdd : 컨택트층

10, 16 : 드레인 전극

11 : 소스 전극

12 : 게이트 전극

12b : 매립부

17 : 접속 배선

18, 18a : 제4 반도체층(n형 AlGaAs층 또는 n형 GaAs층)

18b : 채널 상부층

19, 19a : 제5 반도체층(n형 InGaP층)

20 : 분리 영역

23 : 전도 영역

30 : 분리 소자

31 : 난얼로이 오믹층

33, 33a, 33b : 밸러스트 저항층

41 : 인버터 회로

51 : 질화막

100 : 단위 소자

101 : 단위 HBT

102 : 단위 FET

115, 135, 115e, 115d, 135e, 135d : 소스 전극

116, 136, 116e, 116d, 136e, 136d : 드레인 전극

120 : 게이트 배선

127 : 제1 게이트 전극

127b : 매립부

128 : 제2 게이트 전극

130 : 콜렉터 배선

150 : 에미터 배선

160 : 드레인 배선

170 : 주변 전도 영역

200 : 능동 소자

200a : 집합 소자

210 : 파워 앰프 회로 장치

R1, R2, R11, R12, R13, R21, R22, R23, R31, R32, R33, 411 : 저항

412 : E형 FET

413 : D형 FET

414 : E형 FET

L : 렛지

EM : 에미터 메사

BM : 베이스 메사

CP : 접속점

SW, SW1, SW2, SW1-1, SW1-2, SW1-3, SW2-1, SW2-2, SW2-3, SW3-1, SW3-2, SW3-3 : 스위칭 소자

S1, S2, S3 : 스위칭 소자군

IN : 공통 입력 단자

OUT1 : 제1 출력 단자

OUT2 : 제2 출력 단자

OUT3 : 제3 출력 단자

Ctl : 제어 단자

Ctl1 : 제1 제어 단자

Ctl2 : 제2 제어 단자

Ctl3 : 제3 제어 단자

BP : 바이어스 포인트

[특허 문헌 1] 일본 특개 2000-260782호 공보

본 발명은, 헤테로 접합형 바이폴라 트랜지스터를 갖는 능동 소자 및 스위치 회로 장치에 관한 것으로, 특히 온도 보상형의 능동 소자 및 스위치 회로 장치에 관한 것이다.

헤테로 접합형 바이폴라 트랜지스터(Hetero junction Bipolar Transistor: 이하 HBT)는, 통상의 호모 접합형 바이폴라 트랜지스터에 비하여 에미터 효율이 높고 전류 증폭률 h_FE가 높기 때문에 베이스 농도를 대폭 높일 수 있어, 베이스 전체에 걸쳐 트랜지스터 동작을 균일하게 할 수 있다. 그 결과, GaAs MESFET(Metal Semiconductor Field Effect Transistor), GaAs JFET(Junction FET), HEMT(High Electron Mobility Transistor)와 비교하여 전류 밀도가 높고 온 저항이 낮기 때문에, 효율성, 이득성, 왜곡 특성이 우수하다.

휴대 전화 등의 이동체용 통신 기기에서는, 고효율, 소형의 고주파 스위칭 소자가 불가결하게 된다. 따라서, 도 26과 같이, 쌍방향의 HBT를 스위칭 소자로 해서 스위치 회로를 구성한 것이 알려져 있다.

도 26은, HBT를 스위칭 소자로서 사용한, 스위치 회로의 일례를 나타내고 있다. 도 26의 (A)가 회로도이고 도 26의 (B)가 HBT의 구조를 도시하는 단면도이다.

도 26의 (A)와 같이, 이 회로는 에미터가 안테나(ANT)에 접속되는 제1 HBT(320)와, 콜렉터가 안테나(ANT)에 접속되는 제2 HBT(321)를 구비하고, 제1 HBT(320)의 콜렉터가 발신용측 회로(Tx)에 접속된다. 또한, 제2 HBT(321)의 에미터가 수신측 회로(Rx)에 접속되고, HBT(320, 321)의 각 베이스가 저항(322)을 통하여 발신용 제어 단자(CtrlTx)와 수신용 제어 단자(CtrlRx)에 각각 접속된다.

도 26의 (B)와 같이, 반절연성의 GaAs 기판(310) 상에 n형 GaAs 서브 콜렉터층(311)이 형성되고, 서브 콜렉터층(311) 상에 n형 AlGaAs 콜렉터층(312), p형 GaAs 베이스층(313), n형 AlGaAs 에미터층(314), n형 GaAs 에미터 컨택트층(315) 등이 메사형으로 적층되어 구성되어 있다.

서브 콜렉터층(311)의 표면에는, 콜렉터층(312)을 사이에 끼우는 위치에, 콜렉터 전극(316)이 배치된다. 베이스층(313)의 표면에는, 에미터층(314)을 사이에 끼우는 위치에, 베이스 전극(317)이 배치된다. 에미터 컨택트층(315)의 상부에는 에미터 전극(318)이 배치된다. 도면에 도시하는 최소 단위의 HBT를 단위 소자 (320')(321')로 하고, 이들을 병렬로 접속함으로써, 능동 소자인 제1 HBT(320)(제2 HBT(321))가 구성된다(예를 들면, 특허 문헌1 참조).

HBT의 에미터 전극(318), 베이스 전극(317), 콜렉터 전극(316)은 빗살 형상으로 형성된다. 그리고, 도 26의 (B)에 도시한 구조를 1개의 단위 소자로 하고, 복수의 단위 소자를 병렬로 접속하여 스위칭 소자 등의 능동 소자가 구성된다.

HBT는, 베이스-에미터 사이의 전류가 플러스의 온도 계수를 갖기 때문에, 콜렉터 전류도 플러스의 온도 계수를 갖는다. 따라서, 베이스 전류를 증가시켜 전류 밀도의 향상을 도모하면, 복수 병렬 접속된 HBT의 단위 소자 중, 1개의 단위 소자에 전류가 집중하여 2차 항복을 일으켜, 파괴에 이르기 쉬워진다.

종래에서는 이러한 신뢰성 상의 문제를 회피하기 때문에, 전류 밀도를 충분히 향상시킬 수 없다는 문제가 있었다.

또한, 이 문제를 해결하기 위해, 일반적으로는 HBT(320)의 빗살 형상의 단위 소자(320')에 에미터 밸러스트 저항이나 베이스 밸러스트 저항을 삽입한다고 하는 대책이 반드시 취해지고 있다. 그러나, 에미터 밸러스트 저항이나 베이스 밸러스트 저항을 삽입하면, 고주파 특성이 그만큼 열화된다고 하는 문제가 새롭게 발생한다.

본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째, 적어도 1개의 헤테로 접합을 형성하는 복수의 반도체층을 적층한 화합물 반도체 기판과, 상기 기판 에 형성되고, 상기 반도체층의 제1, 제2, 제3 반도체층을 각각 콜렉터층, 베이스층, 에미터층으로 하고, 콜렉터 전극, 베이스 전극, 에미터 전극을 갖는 제1 트랜지스터와, 상기 기판에 형성되고, 게이트 전극, 소스 전극, 드레인 전극을 갖는 제2 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터를 분리 영역을 개재하여 인접하여 배치하고, 상기 제1 트랜지스터의 상기 베이스 전극과 상기 제2 트랜지스터의 상기 소스 전극을 접속한 단위 소자를 구비하고, 복수의 상기 단위 소자를 병렬로 접속하고, 상기 각 단위 소자의 상기 제2 트랜지스터의 드레인 전극을 전원 단자에 접속하여, 상기 제2 트랜지스터의 상기 게이트 전극에 입력되는 전압 신호에 의해 상기 각 단위 소자의 상기 제1 트랜지스터의 콜렉터-에미터 사이의 전류를 변화시킴으로써 해결하는 것이다.

둘째, 적어도 1개의 헤테로 접합을 형성하는 복수의 반도체층을 적층한 화합물 반도체 기판과, 상기 기판에 형성되고, 상기 반도체층의 제1, 제2, 제3 반도체층을 각각 콜렉터층, 베이스층, 에미터층으로 하고 콜렉터 전극, 베이스 전극, 에미터 전극을 갖는 제1 트랜지스터와, 상기 기판에 형성되고, 게이트 전극, 소스 전극, 드레인 전극을 갖는 제2 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터를 분리 영역을 개재하여 인접하여 배치하고, 상기 제1 트랜지스터의 상기 베이스 전극과 상기 제2 트랜지스터의 상기 소스 전극을 접속한 단위 소자와, 상기 단위 소자를 병렬로 접속한 복수의 스위칭 소자와, 상기 복수의 스위칭 소자의 콜렉터 전극 또는 에미터 전극에 공통으로 접속하는 제1 RF 포트와, 상기 복수의 스위칭 소자의 에미터 전극 또는 콜렉터 전극에 각각 접속하는 복수의 제2 RF 포트 와, 상기 복수의 스위칭 소자의 드레인 전극에 각각 접속하는 전원 단자를 구비하고, 상기 제2 트랜지스터의 게이트 전극에 각각 제어 신호를 인가하여 상기 제2 트랜지스터의 도통에 의해 공급되는 전류에 의해 상기 제1 트랜지스터를 구동하고, 상기 제1 및 제2 RF 포트 사이에 신호 경로를 형성함으로써 해결하는 것이다.

<실시예>

이하에, 도 1 내지 도 25를 이용하여, 본 발명의 실시예를 상세하게 설명한다.

우선, 도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예의 능동 소자를 나타낸다. 도 1의 (A)는 능동 소자의 회로도이고, 도 1의 (B)는 능동 소자를 구성하는 단위 소자의 회로도이다.

도 1의 (A)와 같이, 능동 소자(200)는, 복수의 단위 소자(100)(파선)를 병렬로 접속한 것이다. 단위 소자(100)는, 제1 트랜지스터(101)와, 제2 트랜지스터(102)를 갖는다.

제1 트랜지스터(101)는, 화합물 반도체 기판에 콜렉터층, 베이스층, 에미터층으로 되는 반도체층을 적층하여 적어도 1개의 헤테로 접합을 형성하고, 각 반도체층에 각각 접속하는 콜렉터 전극, 베이스 전극, 에미터 전극을 갖는 HBT이다. HBT는 메사 구조를 갖고 있고, 본 실시예에서는 최소 단위의 메사 구조로 구성되는 제1 트랜지스터를 이하 단위 HBT(101)라고 칭한다.

제2 트랜지스터(102)는, 단위 HBT(101)와 동일한 기판에 형성되고, 2개의 반도체층을 채널층으로 하고, 게이트 전극, 소스 전극, 드레인 전극을 갖는 MESFET(Metal Semiconductor Field Effect Transistor FET)이다. 본 실시예에서는 각 전극의 최소 단위로 구성되는 제2 트랜지스터(102)를 이하 단위 FET(102)라고 칭한다. 단위 FET(102)는 단위 HBT(101)에 베이스 전류를 공급하기 위한 구동 트랜지스터이다.

1조의 단위 HBT(101)와 단위 FET(102)는, 후술하는 분리 영역을 개재하여 인접하여 배치되어 있고, 단위 HBT(101)의 베이스와 단위 FET(102)의 소스가 접속하여 1개의 단위 소자(100)(파선)를 구성하고 있다.

복수의 단위 소자(100)는, 병렬로 접속되어, 능동 소자(200)를 구성한다. 구체적으로는, 1개의 단위 소자(100)는, 단위 HBT(101)의 에미터, 콜렉터, 및 단위 FET(102)의 드레인, 게이트를, 다른 단위 소자(100)의 에미터, 콜렉터, 드레인, 게이트와 각각 공통 접속한다.

각 단위 소자(100)는, 단위 FET(102)의 드레인이 전원 단자(V_DD)에 접속된다. 그리고 단위 FET(102)의 게이트에 인가된 전압 신호에 의해, 단위 HBT(101)의 콜렉터-에미터 사이의 전류를 변화시킨다.

도 1의 (B)를 참조하여, 단위 소자(100)의 단위 HBT(101)와 단위 FET(102)는 분리 영역을 개재하여 인접하여 배치되어 있고(후술), 단위 HBT(101)의 베이스와 단위 FET(102)의 소스가 접속되어 있다. 단위 소자(100)는 병렬 접속되어 있지만, 1개의 단위 소자(100)의 베이스 및 소스는, 다른 단위 소자(100)의 베이스 및 소스는 공통 접속되지 않는다.

도 2는, 능동 소자(200)의 평면도를 나타낸다.

이와 같이, 단위 HBT(101)는 평면도에서 예를 들면 빗살 형상으로 패터닝된다. 그리고, 각 단위 HBT(101)에 단위 FET(102)가 접속된다. 즉, 본 실시예의 단위 소자(100)는 빗살 형상으로 형성되고, 각 빗살 무늬를 각각 병렬로 접속하여 능동 소자(200)가 구성된다.

화합물 반도체 기판 상에 복수의 반도체층을 적층하고, 단위 HBT(101) 및 단위 FET(102)를 형성한다.

단위 HBT(101)는, 후술하겠지만, 원하는 패턴으로 각 반도체층을 메사 에칭하여, 에미터층, 베이스층으로 되는 각 반도체층을 메사 형상으로 형성한다.

오믹 금속층(AuGe/Ni/Au)에 의해, 에미터층, 서브 콜렉터층과 각각 접속되는 1층째의 에미터 전극(9), 콜렉터 전극(7)이 형성되고, 오믹 금속층(Pt/Ti/Pt/Au)에 의해 베이스층과 접속되는 베이스 전극(8)이 형성된다. 에미터 전극(9) 및 콜렉터 전극(7)은 빗살 형상으로 형성된다. 베이스 전극(8)은, 에미터 전극(9)을 중앙으로 해서 그 주위에 해칭과 같이 배치된다. 그리고, 베이스 전극(8)의 외측의 서브 콜렉터층 상에 베이스 전극(8)을 사이에 끼우는 2개의 콜렉터 전극(7)이 배치된다.

1층째의 에미터 전극(9), 콜렉터 전극(7) 상에는 이들과 중첩되는 배선 금속층(Ti/Pt/Au)에 의해 2층째의 에미터 전극(15), 콜렉터 전극(13)이 형성된다. 2층째의 에미터 전극(15)은 1층째와 마찬가지의 빗살 형상이다. 2층째의 콜렉터 전극(13)은 콜렉터 배선(130)과 연속된다. 베이스 전극(8)은, 오믹 금속층만으로 1층 구조이다. 또한, 2층째의 에미터 전극(15) 상에는, 금 도금층에 의해 에미터 배선 (150)이 형성된다.

단위 FET(102)는, 후술하겠지만, 단위 HBT(101)와 동일한 기판 및 반도체층 상에 형성된다. 원하는 패턴으로 반도체층을 메사 에칭하여, 컨택트층 및 채널층으로 되는 각 반도체층을 메사 형상으로 형성한다.

오믹 금속층(AuGe/Ni/Au)에 의해, 각 컨택트층과 각각 컨택트하는 1층째의 드레인 전극(10), 소스 전극(11)이 형성된다. 드레인 전극(10) 및 소스 전극(11) 사이의 채널층 표면에는, 게이트 금속층(Pt/Mo)에 의해 게이트 전극(12)이 형성된다. 게이트 전극(12)은, 섬 형상의 소스 전극(11), 드레인 전극(10) 사이에서, 빗살 형상의 단위 HBT(101)의 각 전극의 연장 방향과 직교하는 방향으로 연장한다.

드레인 전극(10), 소스 전극(11), 게이트 전극(12)이 배치되는 단위 FET(102)의 동작 영역은, 반도체층을 분리 영역(20)에 의해 분리한 전도 영역(23) 상에 형성한다. 분리 영역(20)은 B⁺ 등의 이온 주입에 의한 절연화 영역이므로, 본 실시예에서는 분리 영역(20) 이외의 영역, 즉 이점 쇄선으로 둘러싸인 영역은 전도 영역(23)으로 된다. 전도 영역(23)은, 예를 들면 n형 불순물을 포함한 영역이다.

1층째의 드레인 전극(10) 상에는, 배선 금속층(Ti/Pt/Au)에 의해 2층째의 드레인 전극(16)이 형성된다. 또한 2층째의 드레인 전극(16) 상에는, 금 도금층에 의해 드레인 배선(160)이 형성된다.

게이트 전극(12)은 동작 영역 밖으로 연장되어, 배선 금속층에 의한 게이트 배선(120)과 접속된다. 게이트 배선(120)은 게이트 전극(12)끼리 배선하고, 전압 신호가 입력되는 단자에 접속된다. 게이트 배선(120)의 주위에도 분리 영역(20)을 배치한다.

1층째의 소스 전극(11) 상에는 배선 금속층에 의한 접속 배선(17)이 형성된다. 접속 배선(17)은, 단위 FET(102)의 소스 전극(11)과 단위 HBT(101)의 베이스 전극(8)을 접속한다.

단위 FET(102)와 단위 HBT(101)는, 동일 기판 및 동일 반도체층 상에 형성되지만, 일부의 반도체층은 메사 형상으로 형성되어 공간에 의해 분리되어 있다. 메사 에칭되지 않은 영역에서는, 이온 주입에 의한 분리 영역(20)에 의해 분리되어 있다. 즉, 단위 HBT(101)와 단위 FET(102)는 동일한 기판 및 반도체층에 형성한 분리 영역(20)을 개재하여 인접하여 배치되고, 단위 HBT(101)의 베이스 전극(8) 및 단위 FET(102)의 소스 전극(11)이 접속 배선(17)에 의해 접속된다. 또한 본 실시예에서는, 단위 HBT(101)의 베이스층 및 콜렉터층은, 각각 단위 FET(102)의 상당하는 반도체층과 연속된다.

본 실시예에서는, 파선과 같이, 에미터 전극(9, 15), 베이스 전극(8), 콜렉터 전극(7, 13)으로 이루어지는 최소 단위의 메사 구조의 단위 HBT(101)와, 1조의 소스 전극(11), 게이트 전극(12), 드레인 전극(10, 16)으로 이루어지는 단위 FET(102)를 접속하여, 1개의 단위 소자(100)를 구성한다.

능동 소자(200)는, 단위 소자(100)를 각각 병렬로 복수 접속하여 구성한다. 즉 콜렉터 배선(130)에 의해 각 단위 HBT(101)의 콜렉터 전극(13, 7)이 서로 접속되고, 또한 에미터 배선(150)에 의해 각 단위 HBT(101)의 에미터 전극(15, 9)이 서 로 접속된다. 또한, 콜렉터 전극(7, 13)은 인접하는 단위 소자(100)에서 공용하고 있다. 또한, 단위 FET(102)의 게이트 배선(120)에 의해, 각 단위 FET(102)의 게이트 전극(12)이 서로 접속된다.

여기서, 단위 HBT(101)의 베이스 전극(8)과 단위 FET(102)의 소스 전극(11)은, 1개의 단위 소자(100)에 있어서 접속 배선(17)으로 접속되지만, 복수의 단위 소자(100)가 빗살 형상으로 배치되는 레이아웃에서, 단위 HBT(101)의 베이스 전극(8)끼리 및 단위 FET(102)의 소스 전극(11)끼리 직접 접속하지는 않는다.

단위 FET(102)의 드레인 전극(16)은 금 도금층에 의한 드레인 배선(160)에 의해 배선되고, 드레인 배선(160)은 전원 단자(V_DD)에 접속된다. 그리고, 단위 FET(102)의 게이트 배선(120)은 전압 신호가 입력되는 단자에 접속된다.

도 3은, 단위 소자(100)를 설명하는 도면으로서, 도 3의 (A)가 도 2의 a-a선 단면도이고, 도 3의 (B)가 도 2의 b-b선에서의 단위 HBT(101)의 단면도이다. 또한, 도 3의 (C)는, 도 3의 (A)의 c-c선을 따라 자른 단면으로 단위 소자를 상기 2개의 영역으로 분리하였을 때의 단위 HBT(101)의 사시도이고, 도 3의 (D)가 단위 FET(102)의 사시도이다. 또한, 도 3의 (B), (C), (D)에서는 접속 전극(17)은 생략하고 있다. 또한, 도 3의 (C), (D)에서는 2층째 이상의 전극을 생략하고 있다.

또한, 본원의 모든 실시예에서, 단위 소자(100) 및 능동 소자(200)의 회로도(도 1의 (A)) 및 평면도(도 2)는 마찬가지이다. 그러나, 도 3과 같이 단위 소자(100)(능동 소자(200))를 구성하는 각 반도체층은, 능동 소자(200)의 용도에 따라 적절하게 선택한다. 따라서, 제1 실시예(도 3)에서는, 일례로서 증폭기(앰프) 용도의 능동 소자(200)를 구성하는 단위 소자(100)를 나타내고, 설명한다.

도 3의 (A)와 같이, 반절연성의 GaAs 기판(1) 상에, 복수의 반도체층, 즉 n⁺형 GaAs층(2), n^-형 GaAs층(3), p⁺형 GaAs층(4), n형 InGaP층(5), n형 AlGaAs층(18), n형 InGaP층(19) 및 n⁺형 GaAs층(6)이 적층된다. 또한, n형 AlGaAs층(18)은, n형 GaAs층이어도 되지만, 본 실시예에서는 n형 AlGaAs층(18)으로서 설명한다.

반도체층의 일부는 에칭에 의해 제거되고, 메사 형상으로 형성된다. 또한 기판(1)에 도달하는 분리 영역(20)이 형성된다. 분리 영역은, B⁺등의 이온 주입에 의한 절연화 영역(20)이다.

단위 소자(100)는, 메사 형상의 반도체층 및 절연화 영역(20)에 의해, 2개의 영역으로 분리되고, 한 쪽의 영역에는 단위 HBT(101)가 형성되고, 다른 쪽의 영역에는 단위 FET(102)가 형성된다.

도 3의 (B), (C)와 같이, 단위 HBT(101)의 서브 콜렉터층(2)은, 기판(1) 상에 에피택셜 성장법에 의해 형성되고, 3E18㎝^-3~6E18㎝^-3의 비교적 고불순물 농도로 실리콘(Si) 도핑된 n⁺형 GaAs층이다. 그 두께는 수천Å이다. 콜렉터층(3)은, 서브 콜렉터층(2)의 일부 영역 상에 형성되고, 실리콘 도핑에 의해 1E16㎝^-3~1OE16cm^-3정도의 불순물 농도로 도핑된 n^-형 GaAs층이다. 그 두께는 수천Å이다. 베이스층 (4a)은, 콜렉터층(3) 상에 형성되고, 카본(C) 도핑에 의해 1E18㎝^-3~50E18㎝^-3 정도의 불순물 농도로 도핑된 p⁺형 GaAs층이다. 두께는 수백~2000Å이다. 에미터층(5a)은, 베이스층(4a)의 일부 영역 상에 메사 형상(에미터 메사(EM))으로 형성되고, 실리콘 도핑에 의해 1E17㎝^-3~5E17㎝^-3 정도의 불순물 농도로 도핑된 n형의 InGaP층이다. 두께는 수백~천수백Å이다. 에미터층(5a) 상에는 1E17㎝^-3~5E17㎝^-3 정도의 불순물 농도로 되도록 실리콘이 도핑되고, 수백~수천Å의 두께를 갖는 n형 AlGaAs층(18a)를 적층한다. 에미터층(5a)은, 상층 및 하층의 AlGaAs층 및 GaAs층과 격자 정합한다. 또한, n형 AlGaAs층(18a) 상에 1E17㎝^-3~60E17㎝^-3정도의 불순물 농도로 되도록 실리콘이 도핑되고, 수백~수천Å의 두께를 갖는 n형 InGaP층(19a)을 적층한다.

여기서, n형 InGaP층(5)은 단위 HBT(101)의 에미터층(5a) 및 단위 FET(102)의 채널층의 일부를 형성함과 함께, 에미터층(5a)측면 부근에서 렛지(L)를 형성한다. 나중에 상세하게 설명하겠지만, n형 InGaP층(5)의 두께를 수백~천수백Å로 얇게 함으로써, 렛지(L) 부분에서는 표면 공핍층에 의해 완전 공핍화되어, 베이스층(4a) 표면에서의 에미터-베이스 사이의 재결합 전류가 흐르는 것을 방지한다. n형 AlGaAs층(18)은, n형 InGaP층(5)과 함께 단위 FET(102)의 채널층의 일부를 형성한다. 즉, n형 AlGaAs층(18) 표면에 단위 FET(102)의 게이트 전극을 형성하고, n형 AlGaAs층(18)의 두께는, 단위 FET(102)가 소정의 핀치 오프 전압(Vp)이 얻어지는 두께로 설정한다. n형 InGaP층(19)은, 단위 FET(102)의 게이트 전극을 형성하기 위해 n형 AlGaAs층(18) 표면을 노출시키는 공정에서, n⁺형 GaAs층(6)을 에칭할 때의 에칭 스톱층이다.

n형 InGaP층(19)의 불순물 농도는 2종류의 케이스가 있다. 제1 케이스는 1E17㎝^-3~5E17㎝^-3정도의 불순물 농도로 되도록 실리콘이 도핑되는 경우이다. 에미터-베이스 사이에 역 바이어스가 인가되면, 에미터-베이스 사이의 헤테로 접합으로부터 공핍층이 에미터층(5a) 및 n형 AlGaAs층(18)으로 넓어진다. 에미터-베이스 사이의 접합이 소정의 내압을 얻기 위해서는 이 공핍층이 신장하는 거리를 충분히 확보할 필요가 있다. 그런데, 에미터층(5a) 및 n형 AlGaAs층(18)의 토탈 두께에 따라서는, 이 공핍층을 신장할 수 있는 거리로서 불충분한 경우가 있다.

이러한 경우에는, n형 InGaP층(19)도, 에미터-베이스 사이의 소정의 내압을 얻기 위한, 공핍층이 신장하는 영역의 일부로 한다. 즉, 제1 케이스에서는, n형 InGaP층(19)의 불순물 농도를 1E17㎝^-3~5E17㎝^-3 정도로 하고, 에미터층(5a), n형 AlGaAs층(18) 및 n형 InGaP층(19)의 3층으로 공핍층을 넓히는 것에 의해, 에미터-베이스 사이의 소정의 내압을 확보한다.

제2 케이스는 n형 InGaP층(19)에, 20E17㎝^-3~60E17㎝^-3 정도의 불순물 농도로 되도록 실리콘을 도핑하는 경우이다. 이미 설명한 바와 같이, 에미터-베이스 사이에 역 바이어스가 인가되었을 때, 에미터층(5a) 및 n형 AlGaAs층(18)으로 공핍층을 넓혀서, 에미터-베이스 사이의 소정의 내압을 확보한다. 제2 케이스는, 공핍층을 넓혀 신장할 수 있는 거리로서 에미터층(5a) 및 n형 AlGaAs층(18)의 토탈 두께만으로 충분한 경우이다. 이 경우에는, n형 InGaP층(19)의 불순물 농도를 20E17㎝^-3~60E17㎝^-3 정도로 고농도로 함으로써, 단위 HBT(101)의 에미터 기생 저항분 및 단위 FET(102)의 소스(드레인) 기생 저항분을 저감한다.

한편, 제1 케이스에서 n형 InGaP층(19)의 불순물 농도를 20E17㎝^-3~60E17㎝^-3 정도로 고농도로 하면, 에미터-베이스 사이에 역 바이어스를 인가할 때, 에미터-베이스 사이의 소정의 내압 이하의 역 바이어스 전압으로 공핍층이 n형 InGaP층(19)에 도달한다. 그리고, 그 이상 높은 역 바이어스 전압을 인가해도, n형 InGaP층(19) 내에는 거의 공핍층이 신장하지 않기 때문에, 소정의 내압 이하의 역 바이어스 전압으로, 에미터-베이스 사이가 브레이크 다운한다.

또한, 제2 케이스에서 n형 InGaP층(19)의 불순물 농도는 20E17㎝^-3~60E17㎝^-3 정도로 고농도(n+)이기는 하지만, 여기서는 제1 케이스 및 제2 케이스를 총칭하여 n형 InGaP층(19)으로 표기한다.

n형 AlGaAs층(18) 및 n형 InGaP층(19)은, 메사 에칭에 의해, 각각 n형 AlGaAs층(18a, 18b)과, n형 InGaP층(19a, 19b)으로 공간적으로 분리된다.

에미터 컨택트층(6a)은, n형 InGaP층(19a) 상에 형성되고, 실리콘 도핑에 의해 3E18㎝^-3~6E18㎝^-3정도의 불순물 농도로 도핑된 n⁺형 GaAs층으로서, 두께는 수천 Å이다.

베이스층(4a) 및 콜렉터층(3)도 메사 형상(베이스 메사(BM))으로 형성된다. 또한, 베이스층(4a)보다 하층에는 면(S1') 부근에서 분리를 위한 절연화 영역(20)이 형성되어 있다.

서브 콜렉터층(2)의 표면에는, 콜렉터층(3)을 사이에 끼우는 위치에 오믹 금속층(AuGe/Ni/Au)으로 이루어지는 1층째의 콜렉터 전극(7)이 배치된다. 베이스층(4a)의 표면에는, 에미터층(5a)을 둘러싸는 패턴으로, 오믹 금속층(Pt/Ti/Pt/Au)으로 이루어지는 베이스 전극(8)이 배치된다. 에미터 컨택트층(6a)의 상부에는 오믹 금속층(AuGe/Ni/Au)으로 이루어지는 1층째의 에미터 전극(9)이 배치된다. 1층째의 콜렉터 전극(7), 에미터 전극(9) 및 베이스 전극(8) 상은 질화막(51)으로 피복된다. 1층째의 콜렉터 전극(7), 에미터 전극(9)은 질화막(51)에 형성한 컨택트홀을 통하여, 배선 금속층(Ti/Pt/Au)에 의해 형성된 2층째의 콜렉터 전극(13) 및 에미터 전극(15)과 각각 컨택트한다.

여기서, 도 3의 (A), (B)와 같이, 에미터층(5a)은 양 측에 있는 베이스 전극(8)측으로 튀어나온 형상의 렛지(선반)(L)로 되어 있다. 렛지(L)의 상방에는 어떠한 반도체층도 형성되지 않고, 렛지(L) 표면으로부터 표면 공핍층이 연장된다. 또한, 렛지(L)의 두께, 즉 에미터층(5a)의 두께는, 표면 공핍층이 신장하는 두께 이하로 얇게 설계되어 있다. 따라서, 렛지(L)는 표면 공핍층에 의해 완전하게 공핍화된다. 이에 의해, 렛지(L) 하방의 베이스층(4a) 표면에서 에미터-베이스 사이의 재결합 전류가 흐르는 것을 방지하고 있다.

예를 들면, 후술하는 다른 실시예에서 설명하지만, HBT의 구조로서는 렛지(L)의 두께보다 두꺼운 에미터층(5a)과 n⁺형 GaAs층(6)이 직접 컨택트하도록 적층되는 경우가 있다. 그 경우에서도, 렛지(L)는 상술한 바와 같이 완전 공핍화할 필요가 있어, 렛지(L)는 에미터층(5a)의 포토 에칭에 의해 형성된다.

그러나, 이 방법에서는, 웨트 에칭의 제어가 곤란하기 때문에, 소정의 두께의 렛지(L)를 재현성 좋게 형성할 수 없다는 문제가 있다. 즉, 렛지(L)의 두께가 지나치게 두꺼우면, 렛지(L) 표면으로부터 렛지(L) 내부로 신장하는 표면 공핍층이 베이스층(4a)에 도달하지 않는다. 그 경우, 렛지(L)가 완전하게 공핍화되지 않기 때문에, 베이스층(4a) 표면에서, 에미터-베이스 사이의 재결합 전류가 흘러, HBT의 전류 증폭률이 저하한다. 또한, 렛지(L)를 형성하기 위한 n형 InGaP층(5)의 에칭이 과잉으로 되면 렛지(L) 그 자체가 없어진다. 또한, 웨트 에칭의 정밀도를 높이려고 하면, 에칭 레이트를 낮출 필요가 있어, 에칭 시간이 길어진다고 하는 문제가 있다.

따라서, 본 실시예에서는, 단위 FET(102)가, 소정의 핀치 오프 전압(Vp)이 얻어지는 채널층의 두께가 얻어지도록, 에미터층(n형 InGaP층)(5a) 상에 n형 AlGaAs층(18a)을 추가한다. 즉, 후술하겠지만, 단위 FET(102)의 채널층 두께는 n형 InGaP층(5) 및 n형 AlGaAs층(18)의 토탈 두께이다. AlGaAs층과 InGaP층은, 웨트 에칭의 선택비가 크다. 따라서, 에미터층(5a)을 렛지(L)에 최적인 소정의 두께로 형성하고, n형 AlGaAs층(18a)과, n형 InGaP층(5a)을 선택 에칭함으로써 렛지(L) 를 형성한다. 이에 의해, 렛지(L)를 소정의 두께로 재현성 좋게, 단시간에 형성할 수 있다.

또한, 상기한 바와 같이, 에미터-베이스 사이에 역 바이어스가 인가될 때, n형 InGaP층(19a) 내에도 공핍층을 넓혀, 단위 HBT(101)의 에미터-베이스 접합이 소정의 내압을 확보할 수 있도록 설계하는 경우가 있다. 에미터측에서의 공핍층을 신장할 수 있는 거리로서, 에미터층(5a) 및 n형 AlGaAs층(18a)의 토탈 두께로 충분하지 않은 경우에는, n형 AlGaAs층(18a) 상에 형성되는 n형 InGaP층(19a)의 불순물 농도를 1E17㎝^-3~5E17㎝^-3정도로 한다. 이에 의해, n형 InGaP층(19a)에도 공핍층을 신장할 수 있도록 한다.

도 3의 (D)는, 도 3의 (A)의 c-c선을 따라 자른 단면으로 단위 소자를 분리하였을 때의 단위 FET(102)의 사시도이다. 단위 FET(102)는 n형 InGaP층(5) 및 n형 AlGaAs층(18)이 채널층으로서 기능한다. 그래서, InGaP층(5)을 채널 하부층(5b), n형 AlGaAs층(18)을 채널 상부층(18b)으로 한다. 또한, 최상층의 n⁺형 GaAs층(6)을 컨택트층(6bs, 6bd)으로 한다. 컨택트층(6bd, 6bs)은 각각 FET의 드레인 영역 및 소스 영역으로 되고, 컨택트층(6bd, 6bs) 상에는, 오믹 금속층에 의해 1층째의 드레인 전극(10), 소스 전극(11)이 각각 형성된다.

컨택트층(6bd, 6bs)과 그 하층의 n형 InGaP층(19b)도, 메사 형상으로 형성되고, 이들 사이에 n형 InGaP층(19b)의 하층의 n형 AlGaAs층(18b)이 노출된다. 노출된 n형 AlGaAs층(18b)에는 게이트 전극(12)이 형성된다.

단위 FET(102)는 소정의 핀치 오프 전압(Vp)이 얻어지도록, 게이트 전극(12)의 바닥부로부터 채널층의 일부로 되는 채널 하부(n형 InGaP)층(5b) 바닥부까지의 깊이를 결정한다. 즉, 이것에 따라서, 게이트 전극(12)을 형성하는 위치(깊이)가 결정된다. 이 때문에, 핀치 오프 전압(Vp)에 따라서 원하는 반도체층을 소정의 깊이까지 리세스 에칭하고, 노출된 표면에 게이트 전극(12)을 형성한다. 이 때, 리세스 에칭에 변동이 있으면, 핀치 오프 전압(Vp)의 변동을 야기시켜, 단위 FET(102)의 특성이 열화한다.

따라서 본 실시예에서는, 채널 하부(n형 InGaP)층(5a), 채널 상부(n형 AlGaAs)층(18b), n형 InGaP층(19b) 및 n⁺형 GaAs층(6)을 적층한다. 그리고, 게이트 전극 형성을 위한 리세스 에칭 공정에서, 우선 n⁺형 GaAs층(6)과 n형 InGaP층(19b)의 선택 에칭에 의해, n⁺형 GaAs층(6)을 에칭하여, 컨택트층인 6bd와 6bs로 분리한다. 다음에, n형 InGaP층(19b)과 n형 AlGaAs층(18b)의 선택 에칭에 의해 n형 InGaP층(19b)을 에칭하여, 게이트 전극을 형성하는 n형 AlGaAs층(18b)의 표면을 노출시킨다. n형 AlGaAs층(18b)을 소정의 핀치 오프 전압(Vp)에 따른 두께로 설정함으로써, 재현성이 좋은 게이트 전극(12) 형성을 위한 리세스 에칭이 가능하게 된다.

이와 같이, 단위 FET(102)에서, n형 AlGaAs층(18b) 및 n형 InGaP층(19b)은, 게이트 전극(12)을 형성할 표면을 노출시키는 리세스 에칭에서 선택 에칭을 가능하게 하기 위해 형성되지만, 또 게이트 전극의 내압 확보에서도 유리하게 된다.

본 실시예에서는, 단위 FET(102)의 게이트 전극(12)은 n형 AlGaAs층(18b) 상에 형성한다. 그리고, 게이트 전극(12)을 구성하는 게이트 금속층(금속 다층막)의 최하층 금속의 일부를 n형 AlGaAs층(18b)에 매립한, 매립 게이트 전극 구조를 채용한다.

여기서, 도 4에, 매립 게이트 전극 구조의 확대 단면도를 나타낸다. 매립 게이트 전극 구조를 채용하는 경우, 게이트 전극(12)은 최하층 금속에 Pt를 채용한 복수의 금속 다층막(예를 들면 Pt/Mo)으로 이루어진다. 그리고, 금속 다층막을 반도체층에 증착한 후, 최하층 금속인 Pt의 일부를 반도체층으로 확산시켜, 매립부(12b)를 형성한다. 매립부(12b)는 확산 영역이기 때문에 본래는 반도체층 표면으로부터 소정의 곡률로 외측을 향해서 만곡된 형상으로 형성되어, 내압의 향상에 기여할 수 있다.

도 4의 (A) 및 도 4의 (B)는, Pt를 InGaP층으로 확산시킨 경우를 나타낸다. 예를 들면 도 4의 (A)에서는, 비도핑 AlGaAs층(401) 상에 비도핑 InGaP층(402)을 적층하고, 게이트 전극(12)을 InGaP층(402) 표면에 형성한다. 이와 같이 함으로써, 게이트 전극(12)의 양 옆에 노출되는 층이 InGaP층(402)으로 된다. InGaP층(402)은 산화되기 어렵고 화학적으로 안정되어, 게이트 전극(12)의 양 측의 동작 영역의 패시베이션층으로서 이용할 수 있다는 이점이 있다. 매립부(12b')는, 게이트 전극(12)의 일부로서 기능하기 때문에, 핀치 오프 전압(Vp)에 따라서 매립부(12b')의 바닥부의 위치(확산 깊이)를 결정한다.

그러나, InGaP층(402) 표면에 게이트 전극(12)의 Pt를 확산시킨 것을 실제로 관찰하면, 도 4의 (A)와 같이 Pt가 InGaP층(402) 표면에서 가로 방향으로 이상 확산하여, 단부(X점)가 뾰족한 형상으로 되어 있는 것이 판명되었다. 즉, 내압을 향상시키기 위한 매립부(12b')의 형상은, 실제로는, 외측을 향하여 소정의 곡률로 만곡된 형상으로는 되지 않아, 내압 향상에 유리한 형상이 얻어지고 있지 않다.

또한, 도 4의 (B)에는, 비도핑 AlGaAs층(401, 403)과 비도핑 InGaP층(402)을 교대로 적층하고, AlGaAs층(403) 표면에 게이트 전극(12)을 형성하는 구조를 나타낸다. 이와 같이, InGaP층(402) 표면에 게이트 전극(12)을 형성하지 않는 경우에도, AlGaAs층(403)을 관통하여 확산한 Pt가 InGaP층(402)에 도달하면, 그 표면에서 가로 방향으로 이상 확산을 일으킨다.

또한, 도 4의 (A), (B)에서 반도체층은 모두 비도핑층으로 도시하였지만, Pt의 이상 확산은, InGaP층(또는 AlGaAs층)이 불순물을 포함하는 층(도핑된 InGaP층, 도핑된 AlGaAs층)이더라도 마찬가지이다.

이와 같이 InGaP층(402)의 표면에서는 Pt가 이상 확산하기 때문에, 어떠한 경우에도 X점에서 전계 집중이 발생하여, 매립 게이트 전극 본래의 높은 내압을 확보할 수 없다. 즉, 이 때의 내압은 게이트 전극을 매립하지 않는 경우와 동일한 레벨에 머문다.

도 4의 (C)는, 본 실시예의 게이트 전극(12) 및 매립부(12b)이다. 이와 같이, 본 실시예에서는, 채널 하부층(n형 InGaP층)(5b) 상에 채널 상부층(n형 AlGaAs층)(18b)을 형성하고, 이 표면에 게이트 전극(12)을 형성한다. 그리고, 매립부(12b)의 바닥부는 n형 AlGaAs층(18b) 내에 위치시킨다. 이에 의해, InGaP층(5b) 표면에서의 Pt의 이상 확산을 방지할 수 있어, 매립부(12b)의 형상이 외측을 향해서 소정의 곡률로 만곡된 형상으로 되어, 내압 향상을 도모할 수 있다.

또한, 목적으로 하는 핀치 오프 전압(Vp)은 게이트 전극(12)의 바닥부(매립부(12b)의 바닥부)로부터 채널 하부층(5b) 바닥부까지의 거리, 및 채널층 하부층(5b)과 채널 상부층(18b)의 불순물 농도로 결정한다. 여기서, 매립부(12b)의 깊이는, 게이트 금속층 최하층의 Pt의 증착막 두께가 110Å 이하이면, 증착막 두께에 비례(매립부(12b)의 깊이= Pt 증착막 두께×2.4)한다. 즉, 매립부(12b)의 깊이는 Pt 증착막 두께에 의해 재현성이 좋은 제어가 가능하다. 또한, 불순물 농도는 MOCVD 장치에 의해 에피택셜층을 형성할 때의 불순물 농도이기 때문에, 매우 정밀한 제어가 가능하다.

한편, 매립부(12b)의 바닥부로부터 채널 하부층(5b) 표면까지의 채널층은, 채널 상부(n형 AlGaAs)층(18b)에 의해 구성된다. 본 실시예에서는, 우선 채널 하부(n형 InGaP)층(5b) 및 채널 상부(n형 AlGaAs)층(18b)의 불순물 농도를, 단위 FET(102)가 소정의 내압 및 온 저항이 얻어지도록 설정한다. 다음에, 채널 하부(n형 InGaP)층(5b)의 두께는, 단위 HBT(101)의 렛지(L)의 두께와 동일하게 되기 때문에, 단위 HBT(101)의 렛지(L)가 정상적으로 기능하는 두께로 설정한다. 마지막으로 채널 상부(n형 AlGaAs)층(18b)의 두께를, 단위 FET(102)가 소정의 핀치 오프 전압(Vp)이 얻어지는 두께로 설정한다. 채널 상부(n형 AlGaAs)층(18b)의 상층에는 n형 InGaP층(19b)을 적층한다. 그리고, n형 InGaP층(19b)과 n형 AlGaAs층(18b)의 선택 에칭에 의해, n형 AlGaAs층(18b)을 노출시킨다. 충분히 두꺼운 n형 AlGaAs층 (18b)을 준비하고, 웨트 에칭에 의해 소정의 깊이까지 에칭하여, 게이트 전극을 형성할 표면을 노출시키는 종래의 방법에서는, 에칭의 재현성이 나빠서, 핀치 오프 전압(Vp)이 크게 변동되어 있었다. 그러나, 본 실시예에 따르면 재현성 좋게, 게이트 전극을 형성하는 n형 AlGaAs층(18b) 표면을 노출시킬 수 있다.

채널 상부(n형 AlGaAs)층(18b)의 하층에는 채널 하부층(5b)이 배치되고, 채널 하부층(5b)의 하층에는 p⁺형 버퍼층(4b)이 배치된다. p⁺형 버퍼층(4b)은 p⁺형 GaAs층이고, 이 층에 의해, 채널로부터 기판측으로 리크되는 캐리어를 방지할 수 있다.

또한, p⁺형 GaAs층(4)보다 하층은 FET로서 특별히 동작에 영향을 주지 않는 층이기 때문에, 단위 HBT(101)의 특성이 최적으로 되도록 설계하면 된다.

재차 도 3을 참조한다. 도 3의 (A)와 같이 단위 소자(100)는, 도 3의 (B), (C)에 도시하는 단위 HBT(101)의 면(S1')과 도 3의 (D)에 도시하는 단위 FET(102)의 면(S1)을 접촉시킨 구조이다. 접촉면은 도 3의 (A)의 c-c선의 면이다. 그리고, 단위 FET(102)의 소스 전극(11) 상에 배선 금속층(Ti/Pt/Au)에 의해 접속 배선(17)이 형성된다. 접속 배선(17)은, 단위 FET(102)의 메사를 따라서, 또한 절연화 영역(20) 상을 통과하여 단위 HBT(101)의 베이스 전극(8) 상까지 연장한다.

여기서, 메사 형상과 배선의 방향에 대하여 설명한다.

GaAs의 메사 에칭에 웨트 에칭을 채용한 경우, 메사 형상에 결정면이 영향을 준다. 결정 방향과 메사 형상의 관계로서, [01바(bar) 1바](이하, [01-1-]로 기재 함)의 방향과 평행 방향으로 에칭 단차 표면을 트레이스하는 경우의 메사 형상은 순 메사 형상(사다리꼴의 형상)으로 된다. 또한, [01-1-]의 방향과 수직 방향으로 에칭 단차 표면을 트레이스하는 경우의 메사 형상은 역 메사 형상(오버행 형상)으로 된다.

즉, 예를 들면 배선 금속층이 메사 단차를 승강하는 경우, 메사 형상 혹은 배선 금속층의 연장 방향에 따라서는 스텝 커버리지의 문제가 발생한다.

금속층이 [01-1-]의 방향과 평행 방향으로 연장하여 메사 단차를 승강하는 경우, 순 메사 형상이기 때문에 스텝 커버리지의 문제는 발생하지 않는다. 그런데, 배선이 [01-1-]의 방향과 수직 방향으로 연장하여 메사 단차를 승강할 때에는, 역 메사 형상으로 되기 때문에, 스텝 커버리지의 문제가 발생한다.

본 실시예에서는, 단위 HBT(101)의 에미터 컨택트층(6a), n형 InGaP층(19a), n형 AlGaAs층(18a) 및 에미터층(5a)을 형성하는 메사 에칭에 의해, 동시에 단위 FET(102)의 영역에도 메사가 형성된다. 즉, 도 2에서 에미터 메사(EM)가 동시에 형성되는 메사이다.

또한, 단위 HBT(101)의 베이스층(4a) 및 콜렉터층(3)을 형성하는 메사 에칭에 의해, 동시에 단위 FET(102)의 영역에도 메사가 형성된다. 즉, 도 2에서 베이스 메사(BM)가 동시에 형성되는 메사이다.

따라서, 단위 FET(102)의 소스 전극(11)과 단위 HBT(101)의 베이스 전극(8)을 접속하는 접속 배선(17)이 에미터 메사(EM)를 승강하고, 또 게이트 배선(120)이 베이스 메사(BM)를 승강한다.

따라서, 본 실시예에서는 접속 배선(17), 게이트 배선(120)이 메사를 승강하는 방향을 일치시켜, 모두 [01-1-]의 방향과 평행 방향(도면의 화살표의 방향)으로 연장시키고 있다.

이와 같이, n⁺형 GaAs층(6), n형 InGaP층(19), n형 AlGaAs층(18) 및 n형 InGaP층(5)은 메사 형상이고, 공간에 의해 분리된다. 한편, p⁺형 GaAs층(4)보다 하층은, 분리 영역(절연화 영역)(20)에 의해 분리된다. 즉, 단위 HBT(101)의 베이스층(4a), 콜렉터층(3), 서브 콜렉터층(2)은, 단위 FET(102)의 버퍼층(4b), n^-형 GaAs층(3), n⁺형 GaAs층(2)과, 전기적으로는 분리되어 있지만, 구조 상으로는 연속된다. 단위 HBT(101)와 단위 FET(102)는, 분리 영역(20)을 개재하여 인접하여 배치된다.

본 실시예에서는, 단위 소자(100)마다 단위 FET(102)와 단위 HBT(101)가 근접해서 접속된다. 그리고, 단위 HBT(101)와 단위 FET(102)의 반도체층의 적층 구조는 동일하고, 단위 HBT(101)의 베이스층(4a), 콜렉터층(3), 서브 콜렉터층(2)은, 각각 단위 FET(102)의 p⁺형 GaAs층(4b), n^-형 GaAs층(3), n⁺형 GaAs층(2)과 연속되어 있다. 따라서, 단위 HBT(101)의 동작에 의한 발열을 단위 FET(102)에 전달하는 것이 가능하게 된다. 단위 FET(102)의 드레인 전류는 마이너스의 온도 계수를 갖기 때문에, 단위 HBT(101)의 베이스 전류도 마이너스의 온도 계수를 갖는다. 따라서, 단위 HBT(101)의 발열은 단위 HBT(101)의 콜렉터 전류를 저감시키게 된다.

복수의 단위 소자(100)를 병렬 접속하여 구성된 능동 소자(200)에서는, 단위 소자(100) 사이에서 동작 전류가 불균일하게 되는 경우가 있다. 종래의 HBT(320)(또는 321)는, 도 26에 도시하는 최소 단위의 HBT를 단위 소자(320')로 하여 이것을 복수 병렬 접속하여 구성된 능동 소자이다. 이 경우 일반적으로 HEMT에 비하여 잠재적으로 매우 높은 전류 밀도를 얻을 수 있고, 매우 낮은 온 저항(Ron)을 얻을 수 있다. 그러나, HBT(320)는 온도에 의한 정귀환 작용에 의해 전류가 1개의 단위 소자에 집중하여 2차 항복에 의해 파괴된다는 문제를 내포하고 있다. 이 때문에, 실제로 충분히 전류 밀도를 높일 수 없다. 또한, 이 문제를 해결하기 위해 일반적으로는 HBT(320)의 빗살 형상의 단위 소자(320')에 에미터 밸러스트 저항이나 베이스 밸러스트 저항을 삽입한다고 하는 대책이 반드시 취해지고 있다. 그러나, 에미터 밸러스트 저항이나 베이스 밸러스트 저항을 삽입하면, 고주파 특성이 그 만큼 열화된다고 하는 문제가 새롭게 발생한다.

HBT(320)의 베이스-에미터 사이의 전압(V_BE)-베이스 전류의 특성은 온도에 대하여 플러스의 계수를 갖기 때문에, 어떠한 설계상의 불균일 요인에 의해, 단위 소자(320')가 다른 단위 소자(320')에 대하여 베이스-에미터 사이의 전압(V_BE) 바이어스가 조금 크게 인가되는 경우가 있다. 그 결과 베이스 전류, 콜렉터 전류가 많이 흐르고, 온도가 상승하여 더 많은 베이스 전류, 콜렉터 전류를 흘리려고 하는 것이 통상적인 2차 항복의 프로세스이다.

그러나, 본 실시예의 단위 소자(100)는 2차 항복의 프로세스가 실제로 개시되지는 않는다. 단위 소자(100)의 단위 HBT(101)의 베이스 전류를 공급하는 것은 단위 FET(102)이지만, 단위 FET(102)는 단위 HBT(101)와 달리, 온도에 대하여 마이너스의 온도 계수를 갖는다. 또한, 단위 HBT(101)와 단위 FET(102)가 근접해 있기 때문에 발열한 단위 HBT(101)의 열이 인접한 단위 FET(102)에 전해져 단위 FET(102)의 소스 전류가 감소한다. 소스와 베이스가 접속하고 있기 때문에 단위 FET(102)의 소스 전류는 단위 HBT(101)의 베이스 전류로 된다. 즉, 단위 HBT(101)의 발열에 의해 단위 FET(102)의 소스 전류가 감소하고, 단위 HBT(101)의 베이스 전류가 감소한다. 이에 의해, 단위 HBT(101)의 콜렉터 전류가 감소하고, 반대로 단위 HBT(101)가 냉각하는 방향으로 된다. 즉, 결과적으로 2차 항복의 발생을 방지할 수 있다.

즉, 본 실시예에서는, 단위 HBT(101)에 인접하여 단위 FET(102)를 접속함으로써 온도 보상형의 능동 소자(200)를 실현하여, 종래의 능동 소자와 비교하여 대폭 전류 밀도를 향상시켜 동작시킬 수 있다. 즉, 에미터 밸러스트 저항이나 베이스 밸러스트 저항 등 일체의 고주파 특성을 열화시키는 요인을 부가하지 않고 2차 항복의 발생을 방지할 수 있기 때문에, 종래의 능동 소자와 비교하여 전류 밀도를 대폭 높일 수 있다.

도 5는, 도 3의 상기한 증폭기 용도의 능동 소자(200)를 이용한 파워 앰프 회로 장치(210)를 나타낸다. 도 5의 (A)가 회로도이고, 도 5의 (B)는 회로 블록도이다.

현재의 시장에서의 HBT의 주된 용도는 휴대 전화의 파워 앰프(고출력 증폭기)이다. 휴대 전화의 파워 앰프에서는 특히 제3 세대 이후, 한정된 주파수 대역 내에서 얼마나 많은 통신 회선을 확보할지가 기술적으로 가장 큰 열쇠로 되고 있으며, CDMA 등의 고밀도의 통신 방식이 채용되고 있다. 통신 방식의 고밀도화에 따른, 보다 선형성이 높은 파워 앰프용 디바이스가 요구된다. 휴대 전화의 파워 앰프에는 HEMT도 사용되고 있지만, 제3 세대 이후에는 HEMT보다 전류 밀도가 높고 선형성이 높은 HBT의 사용 비율이 높아지고 있다. HEMT는 유니폴라 디바이스인 데 비해 HBT는 바이폴라 디바이스이기 때문에 압도적으로 전류 밀도를 높일 수 있다.

본 실시예에 따르면, 증폭 소자로 되는 능동 소자(200)의 각 단위 소자에 에미터 밸러스트 저항이나 베이스 밸러스트 저항을 삽입하지 않고, 2차 항복을 회피한 파워 앰프 회로 장치(210)를 제공할 수 있다.

도 5의 (A)와 같이, 단위 소자(100)를 병렬로 접속한 능동 소자(200)에 의해 파워 앰프 회로 장치(210)를 구성한다. 파워 앰프 회로 장치(210)는 증폭 소자인 능동 소자(200)와 바이어스용이나 정합용 등의 수동 소자를 집적화한 것이다.

파워 앰프 회로 장치(210)를 구성하는 증폭 소자(200)에서는 각 단위 소자(100)를 구성하는 단위 FET(102)의 게이트로부터 입력 신호가 들어오고, 단위 HBT(101)의 콜렉터로부터 출력 신호가 나온다. 단위 FET(102)의 드레인은 고주파 신호의 누설을 방지하는 분리 소자(인덕터)(30)를 통하여 전원 단자(V_DD)에 접속한다. 전원 단자(V_DD)는 단위 FET(102)에 전류를 공급한다. 또한, 에미터는 GND에 접속된다. 본 실시예의 단위 소자(100)는, 단위 HBT(101)에 단위 FET(102)가 접속된 구성이다. 즉, 증폭 소자로서의 단위 HBT(101)의 전단에, 증폭 소자로서의 단 위 FET(102)가 접속되어 있다.

즉, 도 5의 (B)와 같이, 본 실시예의 단위 소자(100)를 병렬로 접속한 증폭 소자(200)에 의해 파워 앰프 회로(210)를 구성하면, 1단째의 증폭 소자로서의 FET의 후단에, 2단째의 증폭 소자로서의 HBT가 접속된 2단 증폭 소자로서 기능한다.

즉, HBT의 전류 증폭률 h_FE에 FET의 상호 컨덕턴스 gm이 부가됨으로써, 1개의 증폭 소자(200)의 증폭 성능이 상호 컨덕턴스 gm과 전류 증폭률 h_FE의 적산값으로 된다. 즉, 1개의 증폭 소자(200)의 gm이 FET의 gm과 HBT의 h_FE의 적산값으로 된다. HBT만으로 구성한 증폭 소자의 증폭 성능이 전류 증폭률 h_FE만인 것과 비교하면, 증폭 소자로서 대폭 이득이 향상된다.

도 6 및 도 7은, 제2 실시예로서, 증폭기 용도의 능동 소자(200)를 구성하는, 단위 소자(100)의 다른 형태를 나타낸다. 증폭기 용도의 능동 소자(200)의 경우, 각 단위 소자(100)의 에피택셜층의 구조는, 기본적으로는 도 3의 (B), (C)에 도시하는 구조이지만, 도 6 및 도 7에 도시하는 구조이어도 된다. 제2 실시예는, 제1 실시예와 마찬가지의 단위 소자(100)에 다른 반도체층을 부가하는 것이다.

도 6은, 제1 실시예와 마찬가지의 단위 소자(100)에 밸러스트 저항층을 형성하는 경우이다. 도 6의 (A)는 도 2의 a-a선에 상당하는 단위 소자(100)의 단면도이고, 도 6의 (B)가 도 2의 b-b선에 상당하는 단위 HBT(101)의 단면도이다.

이미 설명한 바와 같이 본 실시예에 따르면, 밸러스트 저항층을 형성하지 않아도 2차 항복의 발생을 방지할 수 있다. 그러나, 단위 소자(100)를 구성하는 단 위 FET(102)나 단위 HBT(101)의 설계에 따라서는 2차 항복을 충분히 방지할 수 없는 경우가 있다. 또한, 단위 HBT(101)에 매우 큰 전류를 흘리는 경우에도 2차 항복의 발생을 완전하게 회피하는 것은 곤란하다. 그와 같은 경우에는 단위 HBT(101)의 에피택셜 구조에 밸러스트 저항층을 포함시킴으로써 거듭 2차 항복 대책을 취하면 된다.

즉, 에미터층(5a)측에 밸러스트 저항층으로서 n^-형 GaAs층(33)을 배치한다. 소정의 저항값을 갖는 n^-형 GaAs층(33)이 밸러스트 저항층으로 되기 때문에, 1개의 단위 소자(100)에 전류가 집중함에 따른 2차 항복의 발생을 방지할 수 있다.

밸러스트 저항층(33)은 비도핑의 GaAs층으로 형성해도 되고, n^-형 InGaP층이나 비도핑 InGaP층이어도 된다. 다른 반도체층은 도 3의 (B)와 마찬가지이다. 상술한 바와 같이 HBT에서의 밸러스트 저항은 통상적으로, 온도 보상을 위해 형성된다. 즉, 예를 들면 도 26의 (B)에 도시한 HBT(320)의 단위 소자(320')의 에미터에 직렬로 밸러스트 저항을 접속하면, 온도에 의한 정귀환 작용에 의해 전류가 1개의 단위 소자(320')에 집중한 경우, 그 단위 소자(320')의 밸러스트 저항의 양 단의 전위차가 커진다. 그 결과, 그 단위 소자(320')의 에미터-베이스 접합에 인가되는 바이어스 전압이 낮아지기 때문에, 그 단위 소자(320')의 콜렉터 전류가 적어진다. 결과적으로, 그 단위 소자(320')가 2차 항복에 의해 파괴되는 것을 방지할 수 있다. 그러나, 종래의 HBT(320)에서는, 밸러스트 저항에 의해 고주파 특성이 열화하는 문제가 있다.

본 실시예는 온도 보상형의 단위 소자(100)에 의해 능동 소자(200)를 구성하기 때문에, 밸러스트 저항을 형성하는 경우에도, 종래의 HBT(320)보다 낮은 저항값의 밸러스트 저항으로 동일한 효과를 얻을 수 있다. 따라서, 밸러스트 저항을 형성하는 것에 의한 고주파 특성의 열화의 정도를, 종래보다 적게 할 수 있다.

이 경우, 도 6의 (A)와 같이, 단위 FET(102)에도 n^-형 GaAs층(33)이 배치되지만, 단위 FET(102)에 흐르는 전류는 소량이며, n^-형 GaAs층(33)을 형성하는 것에 의한 영향은 적다.

도 7은, 제1 실시예와 마찬가지의 단위 HBT(101)에서, 난얼로이 오믹층(31)을 형성하고, 에미터 전극을 난얼로이 오믹층에 컨택트시키는 경우이다. 도 7의 (A)가 도 3의 단위 HBT(101)에서 난얼로이 오믹층(31)을 형성하는 경우이고, 도 7의 (B)는 도 7의 밸러스트 저항층을 형성하는 구조에서, 난얼로이 오믹층(31)을 더 형성하는 경우이다. 또한, 도 7은 도 2의 b-b선에 상당하는 단위 HBT(101)의 단면도이다. 난얼로이 오믹층(31)은 에미터 컨택트층(6a)의 컨택트 저항을 저감하기 위해, 에미터 컨택트층(6a) 상에 형성된다. 난얼로이 오믹층(31)은 n⁺형 InGaAs층이다. 이 경우, 에미터 컨택트층(6a)은 n⁺형 GaAs층이고, 다른 반도체층도 도 3의 (B)와 마찬가지이다. 도시하지는 않았지만, 이 때 동시에 단위 FET(102)에서도 컨택트층(6bs, 6bd) 상에 난얼로이 오믹층(31)이 형성된다.

다음으로, 도 8 내지 도 12를 참조하여, 본 발명의 제3 실시예를 나타낸다. 제3 실시예는, 스위칭 소자 용도의 능동 소자(200)에 의해 스위치 회로 장치(220)를 구성한 경우이다.

우선, 도 8을 참조하여, 제3 실시예의 스위치 회로 장치의 회로도를 나타낸다. 도 8의 (A)는 회로 개요도이고, 도 8의 (B)는 실제의 회로도이다.

스위치 회로 장치는, 예를 들면, SPDT(Single Pole Double Throw) 스위치(MMIC)이다.

SPDT 스위치(MMIC)는, 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)를 갖는다. 제1 스위칭 소자(SW1)는 단위 소자를 병렬 접속한 능동 소자(200)이고, 제2 스위칭 소자(SW2)도 단위 소자를 병렬 접속한 능동 소자이다.

단위 소자는, 제1 실시예와 마찬가지로서, 단위 HBT 및 단위 FET에 의해 구성된다. 여기서 도 8의 (A)에서는 스위치 회로 장치(220)의 개략을 도시하기 위해서, 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)로 되는 각 능동 소자의 단위 HBT를 통괄하여 HBT1, HBT2로 나타내고, 각 능동 소자의 단위 FET를 통괄하여 FET1, FET2로 나타내었다.

또한, FET1, FET2는 MESFET(Metal Semiconductor Field Effect Transistor)로서, HBT1, HBT2에 각각 베이스 전류를 공급하기 위한 구동 트랜지스터이다.

제1 및 제2 스위칭 소자(SW1, SW2)는, HBT1 및 HBT2의 콜렉터가 공통으로 제1 RF 포트에 접속된다. 제1 RF 포트는, 예를 들면 안테나 등에 접속하는 공통 입력 단자(IN)이다.

또한, 제1 및 제2 스위칭 소자(SW1, SW2)는, HBT1, HBT2의 에미터가 각각 제 2 RF 포트에 접속된다. 제2 RF 포트는, 예를 들면 발신용측 회로 등에 접속하는 제1 출력 단자(OUT1)와, 수신측 회로 등에 접속하는 제2 출력 단자(OUT2)이다.

HBT1 및 HBT2의 베이스는 각각 FET1 및 FET2를 통하여, 예를 들면 발신용 제어 단자 및 수신용 제어 단자인 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)에 접속된다.

FET1 및 FET2는, 각각 드레인이 전원 단자(V_DD)에 접속되고, 소스가 각각 HBT1, HBT2의 베이스에 접속된다. 게이트는, 각각 컨트롤 저항(R1 및 R2)을 통하여 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)에 접속된다. 컨트롤 저항(R1, R2)은, 교류 접지로 되는 제어 단자(Ctl1, Ctl2)의 직류 전위에 대하여, 게이트를 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다. 컨트롤 저항(R1, R2)의 저항값은 ㏀5~10㏀ 정도이다.

제1 제어 단자(Ctl1) 및 제2 제어 단자(Ctl2)에 인가되는 제어 신호가 상보 신호인 경우를 설명한다. 그 경우, 제1 제어 단자(Ctl1)의 신호가 H 레벨(예를 들면 3V)일 때에는 제2 제어 단자(Ctl2)의 신호가 L 레벨(예를 들면, 0V)로 된다. 그리고, H 레벨이 인가된 측의 FET가 도통하고, FET에 의해 공급되는 전류에 의해, HBT1 또는 HBT2 중 어느 한 쪽을 구동한다. 그리고, 제1 RF 포트 및 제2 RF 포트 사이에 1개의 신호 경로를 형성한다.

예를 들면, 제1 제어 단자(Ctl1)에 H 레벨이 인가되면 FET1의 소스-드레인 사이가 도통한다. 이에 의해, 전원 단자(V_DD)로부터 공급되는 베이스 전류(I_B)를 베이스 바이어스로 하여, HBT1이 동작한다. 이 때, 제2 제어 단자(Ctl2)는 L 레벨의 신호가 인가되므로, FET2는 도통하지 않고, HBT2는 동작하지 않는다. 이에 의해, 공통 입력 단자(IN)-제1 출력 단자(OUT1) 사이에 1개의 신호 경로가 형성되고, 예를 들면 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호가 제1 출력 단자(OUT1)로부터 출력된다. 한편, 제2 제어 단자(Ctl2)에 H 레벨의 신호가 인가되면, 공통 입력 단자(IN)-제2 출력 단자(OUT2) 사이에 1개의 신호 경로가 형성된다.

HBT1 및 HBT2의 에미터 및 콜렉터에는 바이어스 포인트(BP)를 각각 접속한다. 바이어스 포인트(BP)는, HBT1 및 HBT2의 에미터 및 콜렉터와 동일한 바이어스 전위(예를 들면 GND 전위)를 인가한다.

그리고, HBT1 및 HBT2의 에미터와 바이어스 포인트(BP) 사이, 및 HBT1 및 HBT2의 콜렉터와 바이어스 포인트(BP) 사이에 각각 고주파 신호의 분리 소자(30)를 접속한다. 분리 소자(30)는, 예를 들면 저항값 5㏀ 내지 10㏀의 저항으로서, 바이어스 전위(GND 전위)에 대하여 고주파 신호가 누설되는 것을 방지한다.

또한, 마찬가지의 이유에 의해, 드레인 바이어스를 인가하는 전원 단자(V_DD)와 (FET1) 사이, 및 전원 단자(V_DD)와 (FET2) 사이에도 고주파 신호의 분리 소자(30)를 접속한다.

이하, 이 회로 동작에 대하여 설명한다.

HBT1, HBT2의 온 전압(베이스-에미터 사이의 전압(V_BE))은 예를 들면 2.0V이다. 그리고, FET1, FET2는 디프레션형이고 핀치 오프 전압(Vp)은 -0.4V이다.

즉, 온측의 제어 단자(예를 들면 제1 제어 단자(Ctl1))의 전위가 HBT1의 에미터 및 콜렉터의 전위보다, 1.6V(=2.0V-0.4V) 이상 높아진 시점에서, 처음으로 FET1과 HBT1이 온한다.

여기서는 HBT1, HBT2의 에미터 및 콜렉터의 전위는 GND 전위(0V)로 하고 있다. 온측의 제1 제어 단자(Ctl1)에는 3V가 인가되기 때문에, 제1 제어 단자(Ctl1)와, HBT1의 에미터 및 콜렉터의 전위의 전위차는 3V(=3V-0V)로 된다. 이것은, FET1 및 HBT1이 모두 온하는 전위(1.6V)보다 충분히 높다. 즉, 바이어스 포인트(BP)에 접속하는 분리 소자(30)(저항)에 의한 전압 드롭을 고려해도 제1 제어 단자(Ctl1)로부터 인가되는 전위에 의해 FET1과 HBT1은 충분히 온하여, HBT1의 에미터-콜렉터 사이가 도통한다.

한편, 오프측은, HBT2의 에미터 및 콜렉터의 전위 0V(GND)에 대하여, 제2 제어 단자(Ctl2)는 0V이다. 제2 제어 단자(Ctl2)의 전위가 HBT2의 에미터 및 콜렉터의 전위보다 1.6V 이상 높아진 시점에서 FET2와 HBT2가 온하기 때문에 OFF측은 1.6V의 진폭의 파워에 견딜 수 있다.

1.6V의 진폭은 20.1dBm의 파워에 대응하고, 무선 LAN이나 Bluetooth 용도로 충분히 사용할 수 있다.

이와 같이, 예를 들면 제1 스위칭 소자(SW1)는, HBT1의 에미터 및 콜렉터의 전위를 기준으로 한 제1 제어 단자(Ctl1)의 전위가, HBT1의 온 전압과 FET1의 핀치 오프 전압을 가산한 값을 초과하였을 때, 온하기 시작한다(제2 스위칭 소자(SW2)측도 마찬가지). 제2 실시예에서는, HBT1, HBT2의 에미터 및 콜렉터의 전위를 GND로 하였다. 또한, 도시는 생략하지만, 저항 분할 등의 바이어스 회로를 형성함으로써, HBT1, HBT2의 에미터 및 콜렉터의 전위는 자유롭게 설정할 수 있다. 따라서, HBT1, HBT2의 온 전압과 FET1, FET2의 핀치 오프 전압을 가산한 값은, 상기한 예에 한정하지 않고 어떠한 값이라도, 바이어스 회로를 조정함으로써 제2 실시예와 동일한 특성을 얻을 수 있다. 즉, FET1 및 FET2는, 인핸스먼트형 및 디프레션형 중 어느 것이어도 된다.

도 8의 (B)는, 도 8의 (A)에 도시한 HBT1과 FET1의 실제의 접속, 및 HBT2와 FET2의 실제의 접속을 도시하는 회로도이다. 제1 및 제2 스위칭 소자(SW1, SW2)를 구성하는 HBT1 및 HBT2의 실제의 패턴은 콜렉터, 베이스, 에미터를 빗살 형상으로 배치하고, FET1, FET2도 소스, 드레인, 게이트를 빗살 형상으로 배치하고 있다. 그리고, HBT1의 베이스와 FET1의 소스의 접속, 및 HBT2의 베이스와 FET2의 소스의 접속은, 실제는 모두 각 빗살 무늬마다 대응하고 있다.

도 8의 (B)에서는, HBT1 및 FET1, HBT2 및 FET2를 각 빗살 무늬 즉 단위 소자(100)마다 나타내었다. 이와 같이, 제3 실시예의 스위치 회로 장치(220)는, 제1 트랜지스터(단위 HBT)(101) 및 제2 트랜지스터(단위 FET)(102)를 접속하여 단위 소자(100)로 하고, 단위 소자(100)를 복수 병렬 접속한 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)에 의해 구성한다. 단위 FET(102)는 단위 HBT(101)에 베이스 전류를 공급하기 위한 구동 트랜지스터이다.

단위 소자(100), 단위 HBT(101) 및 단위 FET(102)의 회로도에 대해서는, 제1 실시예와 마찬가지이므로, 중복 부분에 대한 상세한 설명은 생략한다.

1조의 단위 HBT(101)와 단위 FET(102)는, 분리 영역을 개재하여 인접하여 배치되어 있고, 단위 HBT(101)의 베이스와 단위 FET(102)의 소스가 접속하여 1개의 단위 소자(100)(파선)를 구성하고 있다.

그리고, 단위 소자(100)를 병렬 접속하여, 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)가 구성된다. 단위 소자(100)는 병렬 접속되어 있지만, 1개의 단위 소자(100)의 베이스 및 소스는, 다른 단위 소자(100)의 베이스 및 소스와는 각각 공통 접속되지 않는다.

구체적으로는, 1개의 단위 소자(100)는, 단위 HBT(101)의 에미터, 콜렉터, 및 단위 FET(102)의 드레인, 게이트를, 다른 단위 HBT(101)의, 에미터, 콜렉터, 및 단위 FET(102)의 드레인, 게이트와 각각 공통 접속한다.

각 단위 소자(100)는, 단위 FET(102)의 드레인이 전원 단자(V_DD)에 접속된다. 그리고, 단위 HBT(101)의 콜렉터-에미터 전압(V_CE)을 OV로 바이어스하고, 제1 및 제2 제어 단자(Ctl1, Ctl2)에 상보 신호를 인가한다. 이에 의해, 제1 스위칭 소자(SW1) 또는 제2 스위칭 소자(SW2) 중 어느 한 쪽의 단위 HBT(101)에 소정의 베이스 전류를 인가하여 콜렉터-에미터 사이를 도통시킨다. 혹은 베이스 전류를 0으로 해서 콜렉터-에미터 사이를 차단한다. 이에 의해, 공통 입력 단자(IN)-제1 출력 단자(OUT1) 사이 또는, 공통 입력 단자(IN)-제2 출력 단자(OUT2) 사이 중 어느 한 쪽에 신호 경로를 형성한다.

도 8의 (A)는 이들을 개략적으로 도시한 것으로, 제1 스위칭 소자(SW1)의 단 위 HBT(101)에 의해 HBT1이 구성되고, 제1 스위칭 소자(SW1)의 단위 FET(102)에 의해 FET1이 구성되는 모습을 나타낸다. 마찬가지로, 제2 스위칭 소자(SW2)의 단위 HBT(101)에 의해 도 8의 (A)에 도시하는 HBT2가 구성되고, 제2 스위칭 소자(SW2)의 단위 FET(102)에 의해 FET2가 구성되는 모습을 나타내고 있다.

이상, 제3 실시예의 스위치 회로 장치의 동작으로서, 제1 제어 단자(Ctl1) 및 제2 제어 단자(Ctl2)에 인가되는 제어 신호가 상보 신호이고, 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)의 어느 쪽인가가 도통하는 경우를 나타내었다.

그러나, 제1 제어 단자(Ctl1) 및 제2 제어 단자(Ctl2)에 인가되는 제어 신호가 양방 L 레벨인 경우도 있고, 양방 L 레벨일 때는 SW1 및 SW2가 양방 차단한다.

도 9는, 도 8의 (B)의 회로를 화합물 반도체 기판에 집적화한 스위치(MMIC)의 패턴예를 나타낸다.

반절연성 GaAs 기판에 복수의 반도체층을 적층한 기판에 스위치를 행하는 제1 및 제2 스위칭 소자(SW1, SW2)를 배치한다. 또한, 공통 입력 단자(IN), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2), 전원 단자(V_DD), 접지 단자(GND)로 되는 각 패드(I, O1, O2, C1, C2, V, G)가 기판의 주변에 형성되어 있다.

제1 스위칭 소자(SW1)측과 제2 스위칭 소자(SW2) 및 각 패드는, 칩의 중심에 대하여 대칭으로 배치되어 있다. 따라서, 이하 제1 스위칭 소자(SW1)측에 대하여 설명하지만, 제2 스위칭 소자(SW2)측도 마찬가지다.

제1 스위칭 소자(SW1)는, 단위 소자(100)를 복수 병렬 접속하여 구성되고, 각 단위 소자(100)는 단위 HBT(101) 및 단위 FET(102)로 이루어진다. 단위 HBT(101) 및 단위 FET(102)는, 반절연성 GaAs 기판 상의 복수의 반도체층을 소정의 메사 형상으로 에칭하여 형성된다. 또한, 반도체층으로 이루어지는 전도 영역에 의해 저항 등의 스위치(MMIC)를 구성하는 소자가 형성된다. 또한, 후술하지만, 본 실시예의 전도 영역은 불순물 영역으로서, 기판에 도달하는 분리 영역(20)에 의해 다른 영역으로부터 분리된다.

단위 HBT(101)의 1층째의 에미터 전극(9), 베이스 전극(8), 콜렉터 전극(7)은, 오믹 금속층에 의해 빗살 형상으로 형성된다. 2층째의 에미터 전극(15) 및 콜렉터 전극(13)은 배선 금속층에 의해 형성되고, 에미터 전극(15)은 1층째의 에미터 전극(9)과 마찬가지의 빗살 형상으로 형성된다. 2층째의 콜렉터 전극(13)은, 콜렉터 배선(130)에 의해 다른 단위 HBT(101)의 콜렉터 전극(13)과 접속되어, 공통 입력 단자 패드(I)에 접속한다. 2층째의 에미터 전극(15) 상에는 금 도금층에 의한 에미터 배선(150)이 형성되고, 다른 단위 HBT(101)의 에미터 전극(15)과 접속되어, 제1 출력 단자 패드(O1)에 접속한다. 또한, 콜렉터 배선(130) 상에도 금 도금층이 중첩되어 있다.

단위 HBT(101)는 베이스 전류를 인입하기 위해서, 에미터 전극(9, 15) 및 콜렉터 전극(7, 13)을 바이어스 포인트(BP)로 되는 GND 패드(G)에 접속한다. 에미터 전극(15)은 에미터 배선(150)에 의해 제1 출력 단자 패드(O1)에 공통 접속되어 있다. 따라서, 출력 단자 패드(O1)와 GND 패드(G)를 접속함으로써 에미터 전극(9, 15)을 바이어스 포인트(BP)에 접속할 수 있다. 또한, 콜렉터 전극(13)은 콜렉터 배선(130)에 의해 공통 접속되어 있다. 따라서, 콜렉터 배선(130)과 GND 패드(G)를 분리 소자(30)의 저항을 통하여 접속함으로써 콜렉터 전극(7, 13)을 바이어스 포인트(BP)에 접속할 수 있다. 바이어스 포인트(BP)(GND 패드(G))는, 도 9와 같이 제1 출력 단자 패드(O1)와 제2 출력 단자 패드(O2) 사이에서, 공통 입력 단자 패드(I)와 반대측에 배치한다. 이 배치에 의해, 특별히 새로운 스페이스를 확보하지 않고 단위 HBT(101)의 에미터 전극 및 콜렉터 전극에 바이어스 전위를 부여할 수 있다.

단위 FET(102)의 1층째의 드레인 전극(10), 소스 전극(11)은 오믹 금속층에 의해 섬 형상으로 형성된다. 2층째의 드레인 전극(16)은 배선 금속층에 의해 섬 형상으로 형성된다. 2층째의 드레인 전극(16) 상에는 금 도금층에 의한 드레인 배선(160)이 형성되고, 다른 단위 FET(102)의 드레인 전극과 접속되어, 전원 단자 패드(V)에 접속한다.

단위 HBT(101)와 단위 FET(102)는, 분리 영역(20)을 개재하여 인접하여 배치되고, 단위 HBT(101)의 베이스 전극(8)과, 단위 FET(102)의 소스 전극(11)이 배선 금속층에 의해 형성되는 접속 배선(17)에 의해 접속되어, 1개의 단위 소자(100)를 구성한다.

소스 전극(11) 및 드레인 전극(10) 사이의 전도 영역(불순물 영역)(23)에는 게이트 금속층으로 이루어지는 게이트 전극(12)이 형성된다. 게이트 전극(12)은, 배선 금속층으로 이루어지는 게이트 배선(120)에 의해 다른 단위 FET(102)의 게이 트 전극(12)과 접속되어, 컨트롤 저항(R1)을 통하여 제1 제어 단자 패드(C1)에 접속한다.

제1 출력 단자 패드(O1)와, 접지 단자 패드(G) 사이에는 분리 소자(30)로 되는 저항이 접속된다. 또한, 전원 단자 패드(V)-드레인 배선(160) 사이, 및 공통 입력 단자 패드(I)-접지 단자 패드(G) 사이에도 분리 소자(30)로 되는 저항이 접속된다. 분리 소자는 고주파 신호의 누출을 방지한다.

컨트롤 저항(R1) 및 분리 소자(30)의 저항은, 분리 영역(20)에 의해 분리된 전도 영역(23)이다.

또한, 각 패드의 주변 및 게이트 배선(120)의 주변에는 각각, 아이솔레이션 향상을 위해, 주변 전도 영역(불순물 영역)(170)이 형성된다.

단위 소자(100)의 확대 평면도는, 도 2와 마찬가지이다. 도 2를 참조하여, 빗살 형상 패턴의 단위 HBT(101)에 각각 단위 FET(102)가 접속되고, 빗살 형상의 단위 소자(100)가 병렬 접속되어 능동 소자(200)인 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2)가 구성된다.

제1 스위칭 소자(SW1)는, 단위 소자(100)가 병렬 접속된 것이다. 즉, 콜렉터 배선(130)에 의해 각 단위 HBT(101)의 콜렉터 전극(13, 7)이 서로 접속되고, 또한 에미터 배선(150)에 의해 각 단위 HBT(101)의 에미터 전극(15, 9)이 서로 접속된다. 또한, 콜렉터 전극(7, 13)은 서로 이웃하는 단위 소자(100)에서 공용하고 있다. 또한, 단위 FET(102)의 게이트 배선(120)에 의해, 각 단위 FET(102)의 게이트 전극(12)이 서로 접속되고, 단위 FET(102)의 게이트 배선(120)은 제1 제어 단자 (Ctl1)에 접속된다. 드레인 배선(160)에 의해 각 단위 FET(102)의 드레인 전극(10, 16)이 서로 접속되어, 전원 단자(V_DD)에 접속한다.

또한, 단위 FET(102)의 각 게이트 전극(12)은 동작 영역 밖으로 연장하여, 배선 금속층에 의한 게이트 배선(120)과 접속한다. 게이트 배선(120)은 게이트 전극(12)끼리 배선하여, 제어 단자에 접속된다. 게이트 배선의 주위에도 분리 영역(20)을 배치한다. 또한, 제2 스위칭 소자(SW2)도 마찬가지이다.

이 이외의 구성은, 도 2의 단위 소자(100)와 마찬가지이므로 설명은 생략한다.

도 10은, 제3 실시예의 단위 소자(100)를 설명하는 도면으로서, 도 10의 (A)가 도 2의 a-a선 단면도, 도 10의 (B)가 도 2의 b-b선 단면도, 도 10의 (C)가 단위 HBT(101)의 사시도, 도 10의 (D)가 단위 FET(102)의 사시도이다. 또한, 도 10의 (C), (D)에서는 2층째 이상의 전극을 생략하고 있다.

이미 설명한 바와 같이, 단위 소자(100)(능동 소자(200))를 구성하는 각 반도체층은, 능동 소자(200)의 용도에 따라 적절하게 선택한다. 스위치 회로 장치에 이용하는 능동 소자(200)의 경우, 단위 HBT(101)의 콜렉터층(3)이 n형 InGaP층으로 된다. 이 이외의 구성은, 제1 실시예의 단위 소자(100)와 마찬가지이므로 설명은 생략한다.

제3 실시예에서도, n형 AlGaAs층(또는 n형 GaAs층)(18)은 에미터층(5a)의 InGaP층과 선택적으로 에칭되어, 재현성이 좋은 두께를 갖는 렛지(L)를 형성할 수 있다. 또한, 에미터층(5a)의 InGaP층은 베이스층(4a)의 p⁺형 GaAs층과 선택적으로 에칭하는 것이 가능하게 된다.

또한, n형 InGaP층(19)을 형성함으로써, 단위 FET(102)의 게이트 전극을 형성하는 n형 AlGaAs층(18) 표면을 선택 에칭으로 노출시킬 수 있다. 또한, 단위 FET(102)의 게이트 전극(12)은, n형 AlGaAs층(18b) 상에 형성되고, 매립부(12b)는 n형 AlGaAs층(18b) 내에 위치한다. 이에 의해, InGaP층 표면에서의 Pt의 이상 확산을 방지하여, 소정의 내압을 확보할 수 있다.

또한, 본 실시예에서도, 단위 소자(100)마다 단위 FET(102)와 단위 HBT(101)가 근접하여 접속된다. 그리고 단위 HBT(101)와 단위 FET(102)의 반도체층의 적층 구조는 동일하며, 단위 HBT(101)의 베이스층(4a), 콜렉터층(3), 서브 콜렉터층(2)은, 각각 단위 FET(102)의 상당하는 반도체층과 연속되어 있다. 따라서, 단위 HBT(101)의 동작에 의한 발열을 단위 FET(102)에 전달하는 것이 가능하게 된다. 단위 FET(102)의 드레인 전류는 마이너스의 온도 계수를 갖기 때문에, 단위 HBT(101)의 베이스 전류도 마이너스의 온도 계수를 갖는다. 따라서, 단위 HBT(101)의 발열은 단위 HBT(101)의 콜렉터 전류를 저감시키게 된다.

이러한 메카니즘을 채용함으로써, 에미터 밸러스트 저항이나 베이스 밸러스트 저항 등 일체의 고주파 특성을 열화시키는 요인을 부가하지 않고 2차 항복의 발생을 방지할 수 있기 때문에, 종래보다 HBT의 전류 밀도를 대폭 높일 수 있다. 그 결과, 제1 및 제2 스위칭 소자(SW1, SW2)의 온 저항(Ron)을 매우 작게 할 수 있어, 스위치(MMIC)의 인서션 손실을 매우 작게 할 수 있다.

도 10과 같이, 스위치 회로 장치(220)에 이용하는 단위 소자(100)의 경우, 단위 HBT(101)는, 에미터층(5a)과 베이스층(4a)으로, InGaP/GaAs 헤테로 접합을 형성하고 있다. 또한 이에 부가해서, 콜렉터층(3)과 베이스층(4a)에 의해서도 InGaP/GaAs 헤테로 접합을 형성하고 있다. 그리고, 에미터층(5a)을 에미터로 하여 동작하는 순방향의 트랜지스터 동작 시(이하, 순 트랜지스터 동작 시)와, 에미터층(5a)을 콜렉터로 하여 동작하는 역방향의 트랜지스터 동작 시(이하, 역 트랜지스터 동작 시)에, 트랜지스터 특성이 대략 동일한 특성으로 되도록 구조 상의 각 파라미터를 설계하고, 콜렉터-에미터 사이의 전압을 0V, 콜렉터-에미터 사이의 전류를 0A 부근의 바이어스로 동작시킨다. 본 실시예에서는, 이와 같이 베이스를 기준으로 하여 에미터와 콜렉터가 대칭인 HBT(이하, 대칭형 HBT)를 채용한다.

스위치(MMIC)에 일반적으로 사용되고 있는 HEMT는 유니폴라 디바이스인 데 비해 HBT는 바이폴라 디바이스이기 때문에, 압도적으로 높게 전류 밀도를 높일 수 있어, 온 저항(Ron)을 매우 작게 할 수 있다. 또한, 단위 HBT(101)로서, 대칭형 HBT를 사용함으로써 콜렉터-에미터 사이의 소비 전류를 0A로 하기 때문에 에너지 절약 동작이 가능하게 된다. 이유는 HEMT로 드레인-소스 사이의 전압을 0V로 바이어스하는 것과 마찬가지로 대칭형 HBT로 콜렉터-에미터 사이의 전압을 0V로 바이어스할 수 있기 때문이다.

도 11의 특성도를 참조하여, 대칭형 HBT에 대하여 설명한다. 도면은, 대칭 형 HBT의, 소정의 베이스 전류(I_B)에서의 콜렉터-에미터 전압(V_CE)과 콜렉터 전류(I_C)의 V-I 커브를 나타낸다.

임의의 소정의 베이스 전류(I_B)에서 콜렉터-에미터 전압(V_CE) 및 콜렉터 전류(I_C)가 플러스(+) 값을 나타내는 트랜지스터를 순 트랜지스터라고 하고, 마이너스(-)의 값을 나타내는 트랜지스터를 역 트랜지스터라고 한다.

도 11의 (A)와 같이, 대칭형 HBT는, 굵은 선과 같이 순 트랜지스터 동작 시의 온 저항(Ron)(=ΔV_CE/ΔI_C)과 역 트랜지스터 동작 시의 온 저항(Ron')(= ΔV_CE'/ΔI_C')이 대략 동일하게 되도록 구성한 HBT이다. 이것을 실현하기 위해, 에미터층(5a)과 콜렉터층(3)은 기본적으로 동일한 구조로 한다. 예를 들면, 에미터층(5a)에 InGaP층을 사용하는 경우에는 콜렉터층(3)에도 InGaP층을 사용한다. 그리고, 에미터층(5a)과 콜렉터층(3)에 InGaP층을 사용하는 경우에는 GaAs층 또는 AlGaAs층(베이스층(4a), 서브 콜렉터층(2) 및 n형 AlGaAs층(18a))과 각각 격자 정합시킨다. 또한, 에미터층(5a)과 콜렉터층(3)에 AlGaAs층을 사용하는 경우에는 Al의 몰 비율을 동일하게 한다.

그리고, 에미터층(5a)의 불순물 농도와 콜렉터층(3)의 불순물 농도를 대략 동등한 값으로 설정한다. 이에 의해, 통상의 HBT에 비하여 베이스-콜렉터 내압이 저하하지만, 스위치 회로 장치에서는 베이스-콜렉터 내압은 7~8V이면 충분하다.

대칭형 HBT는 콜렉터-에미터 사이의 전압을 0V의 바이어스로 동작시킴으로 써, 기본적으로 콜렉터-에미터 사이의 소비 전류를 0A로 할 수 있다.

도 11의 (B)는, 대칭형이 아닌 HBT의 특성을 나타낸다. 대칭형이 아닌 HBT에서는, 순 트랜지스터의 상승 전압이 OV가 아니고, 백~수백㎷ 정도의 오프셋 전압(V_OFF)을 갖는다. 이 경우, 콜렉터-에미터 사이의 전압(V_CE)을 0V로 바이어스하였을 때, 콜렉터-에미터 사이에서 약간의 소비 전류가 발생한다. 또한, 에미터와 콜렉터의 구조가 상이하기 때문에, 굵은 선과 같이 순 트랜지스터 동작 시의 온 저항(Ron)과 역 트랜지스터 동작 시의 온 저항(Ron')이 크게 상이하다.

여기서 태선은 동작의 부하선을 나타내고, 동작의 절반은 역 트랜지스터의 동작이다. 즉, 콜렉터-에미터 사이의 전압(V_CE)을 0V로 바이어스하였을 때, 동작의 부하선은 바이어스 포인트 부근에서 절곡되어, 왜곡 레벨이 매우 나빠진다. 또한, 역 트랜지스터의 전류는 순 트랜지스터의 전류에 비하여 매우 적기 때문에, 통과시킬 수 있는 파워는 매우 작다. 또한, 역 트랜지스터 동작 시의 온 저항(Ron')이 매우 크기 때문에 인서션 손실이 매우 커진다.

한편, 대칭형 HBT는, 에미터와 콜렉터를 기본적으로 대략 동일한 구조(동일한 화합물 반도체 및 대략 동일한 불순물 농도)로 한다. 따라서, 도 11의 (A)와 같이 대칭형 HBT는 오프셋 전압이 대략 0V이다. 따라서, 콜렉터-에미터 사이의 전압(V_CE)을 0V로 바이어스하였을 때, 콜렉터-에미터 사이의 소비 전류를 0A로 할 수 있다. 또한, 동작의 부하선은 바이어스 포인트로 절곡되지는 않기 때문에 왜곡 레벨을 양호하게 할 수 있다. 또한, 역 트랜지스터의 전류와 순 트랜지스터의 전류 는 동일하기 때문에, 통과시킬 수 있는 파워를 크게 할 수 있다. 또한 역 트랜지스터 동작 시의 온 저항(Ron')은 순 트랜지스터 동작 시의 온 저항(Ron)과 마찬가지로 작기 때문에 인서션 손실을 작게 할 수 있다.

도 12에는, 패드 및 배선의 단면도를 도시한다. 도 12의 (A) 및 도 12의 (B)가 도 9의 d-d선 단면도이고, 도 12의 (C)가 도 9의 e-e선 단면도이다.

공통 입력 단자 패드(I), 제1 출력 단자 패드(O1), 제1 제어 단자 패드(C1)(제2 스위칭 소자(SW2)측도 마찬가지), 전원 단자 패드(V), 접지 단자 패드(G)로 되는 패드(P) 및 게이트 배선(120)은, 도면과 같이 서브 콜렉터층(n⁺형 GaAs)층 상에 형성되어 있다. 패드(P) 및 게이트 배선(120)은 질화막(51)을 개재하여 서브 콜렉터층(2) 상에 형성되거나(도 12의 (B)), 서브 콜렉터층(2) 상에 직접 형성되고, 서브 콜렉터층(2) 표면과 쇼트키 접합을 형성한다(도 12의 (A), (C)).

따라서, 패드(P) 및 게이트 배선(120) 주변의 아이솔레이션 대책으로서, 패드(P) 및 게이트 배선(120)의 주위에 주변 전도 영역(170)을 배치한다. 주변 전도 영역(170)은 이미 설명한 바와 같이 전도 영역(23)으로서, 절연화 영역(20)에 의해 다른 영역과 분리된다.

도 13 및 도 14는, 제4 실시예로서 스위칭 소자 용도의 능동 소자(200)를 구성하는 단위 소자(100)의, 다른 형태를 나타낸다. 스위칭 소자 용도인 경우, 각 단위 소자(100)의 에피택셜층의 구조는, 기본적으로는 도 10에 도시하는 구조이지만, 이하에 기재하는 구조이어도 된다.

도 13의 (A)는, 도 2의 a-a선 단면에 상당하는 단위 소자(100)의 단면도이고, 도 13의 (B)는 도 2의 b-b선 단면에 상당하는 단위 HBT(101) 단면도이다.

이미 설명한 바와 같이 본 실시예에 따르면, 밸러스트 저항층을 형성하지 않더라도 2차 항복의 발생을 방지할 수 있다. 그러나, 단위 소자(100)를 구성하는 단위 FET(102)나 단위 HBT(101)의 설계에 따라서는 2차 항복을 충분히 방지할 수 없는 경우가 있다. 또한, 단위 HBT(101)에 매우 큰 전류를 흘리는 경우에도 2차 항복의 발생을 완전하게 회피하는 것은 곤란하다. 그와 같은 경우에는 단위 HBT(101)의 에피택셜 구조에 밸러스트 저항층을 포함시킴으로써 거듭 2차 항복 대책을 취하면 된다.

즉, 에미터층(5a)측에 밸러스트 저항층으로서 n^-형 GaAs층(33b)을 배치한다. 또한, 스위치 회로 장치(220)인 경우에는, 단위 HBT(101)는 에미터 및 콜렉터가 베이스에 대하여 대칭적으로 동작하기 때문에, 콜렉터층(3)측에도 밸러스트 저항층으로서 n^-형 GaAs층(33a)을 배치한다. 소정의 저항값을 갖는 n^-형 GaAs층(33a, 33b)이 밸러스트 저항층으로 되기 때문에, 1개의 단위 소자(100)에 전류가 집중함에 따른 2차 항복의 발생을 방지할 수 있다.

밸러스트 저항층(33a, 33b)은 비도핑의 GaAs층으로 형성해도 되고, n^-형 InGaP층이나 비도핑 InGaP층이라도 된다. 다른 반도체층은 도 10의 (B)와 마찬가지이다. 종래의 HBT(320')에서는 밸러스트 저항을 형성함으로써 고주파 특성이 열화하지만, 본 실시예는 온도 보상형의 단위 소자(100)에 의해 능동 소자(200)를 구 성하기 때문에, 밸러스트 저항을 형성하는 경우에도, 종래의 HBT보다는 낮은 저항값의 밸러스트 저항으로 동일한 효과를 얻을 수 있다. 따라서, 밸러스트 저항을 형성하는 것에 의한 고주파 특성의 열화의 정도를, 종래보다 적게 할 수 있다.

이 경우, 도 13의 (A)와 같이, 단위 FET(102)에도 n^-형 GaAs층(33)이 배치되지만, 단위 FET(102)에 흐르는 전류는 소량이며, n^-형 GaAs층(33)을 형성하는 것에 의한 영향은 적다.

도 14는, 제3 실시예에서, 난얼로이 오믹층을 부가하고, 에미터 전극(9)의 컨택트층을 난얼로이 오믹층으로 하는 경우이다. 도 14의 (A)가 도 10의 단위 HBT(101)에서 난얼로이 오믹층을 형성하는 경우이고, 도 14의 (B)는 도 13의 밸러스트 저항층을 형성하는 구조에서, 난얼로이 오믹층을 더 형성하는 경우이다. 또한, 도 14는 단위 HBT(101)의 단면도(도 2의 b-b선 단면에 상당)만 도시한다. 난얼로이 오믹층(31)은 에미터 컨택트층(6a)의 컨택트 저항을 저감하기 위해, 에미터 컨택트층(6a) 상에 형성된다. 난얼로이 오믹층(31)은 n⁺형 InGaAs층이다. 이 경우, 에미터 컨택트층(6a)은 n⁺형 GaAs층으로, 다른 반도체층도 도 10의 (B)와 마찬가지이다. 도시하지는 않았지만, 이 때 동시에 단위 FET(102)에서도 컨택트층(6bs, 6bd) 상에 난얼로이 오믹층(31)이 형성된다.

본 실시예에서는 상기한 대칭형 HBT를 단위 HBT(101)에 이용하여, 스위치 회로 장치를 구성한다. 이에 의해, 콜렉터-에미터 사이의 소비 전류가 0A인 스위치 회로가 실현한다. 또한, 대칭형 HBT는 순 트랜지스터 동작 시의 온 저항(Ron)과 역 트랜지스터 동작 시의 온 저항(Ron')이 대략 동일하기 때문에, 고주파 신호의 진폭에서 콜렉터-에미터 전압(V_CE)이 플러스인 부분과, 콜렉터-에미터 전압(V_CE)이 마이너스인 부분의 절환 부분에서 선형성이 좋은 스위치 회로를 얻을 수 있다.

GaAsMESFET나 HEMT에 의한 스위치 회로는, 드레인-소스 사이의 바이어스가 0V이기 때문에 드레인-소스 사이의 소비 전류가 0A이고, 고주파 신호의 진폭에서 드레인-소스간 전압(V_DS)이 플러스인 부분과, 드레인-소스간 전압(V_DS)이 마이너스인 부분의 절환 부분에서 선형성이 좋다. 즉, 본 실시예의 스위치 회로 장치(220)는, GaAsMESFET나 HEMT의 스위치 회로 장치와 마찬가지의 장점을 갖고 있다. 또한, 유니폴라 디바이스의 FET보다도 바이폴라 디바이스의 HBT 쪽이 압도적으로 온 저항이 낮다. 본 실시예의 스위칭 소자는, 단위 HBT(101)에 단위 FET(102)를 접속한 단위 소자(100)에 의해 구성되기 때문에, 온 저항에 있어서 HBT의 특성을 얻을 수 있다. 즉, 스위치 회로 장치(220)는 고주파 특성이 대폭 향상하여, 칩 사이즈를 대폭 소형화할 수 있다.

다음으로, 도 15 내지 도 17을 참조하여, 본 발명의 제5 실시예를 기술한다.

제5 실시예는, 제3 실시예의 스위치 회로 장치(220)에서 로직 회로를 형성함으로써, 1개의 제어 단자로 동작을 가능하게 하는 스위치 회로 장치이다.

도 15는 회로도이다. 또한, 도 15에서는 도 8의 (A)와 마찬가지의 회로 개요도를 나타내지만, 제1 및 제2 스위칭 소자(SW1, SW2)는 실제로는 도 8의 (B)에 도시하는 구성이다.

도 15의 (A)는, 로직 회로로서 저항 부하의 인버터 회로(41)를 접속한 경우이다. 즉, 저항 부하(411)와, GaAsMESFET(412)(핀치 오프 전압(Vp)=0.25V: 인핸스먼트형)를 접속점(CP)에서 직렬 접속하고, 접속점(CP)과, 예를 들면 제2 스위칭 소자(SW2)의 FET2의 게이트를, 컨트롤 저항(R2)을 통하여 접속한다. 또한, MESFET(412)의 게이트는, 1개의 제어 단자(Ctl)에 접속한다.

도 15의 (B)는, 로직 회로로서 인핸스먼트형/디프레션형 DCFL(Direct Coupled FET Logic)의 인버터 회로(41)를 접속한 경우이다. 즉, 디프레션형 MESFET(413)(핀치 오프 전압(Vp)=-0.4V)의 소스 및 게이트와, 인핸스먼트형 MESFET(414)(핀치 오프 전압(Vp)=0.25V)의 드레인을 접속점(CP)에 의해 직렬 접속하고, 접속점(CP)과, 예를 들면 FET2의 게이트를 컨트롤 저항(R2)을 통하여 접속한다. 또한, 인핸스먼트형 MESFET(414)의 게이트를, 1개의 제어 단자(Ctl)에 접속한다. 도 15의 어느 것도, 다른 구성 요소는 제3 실시예와 마찬가지이므로, 설명은 생략한다.

이와 같이 인버터 회로(41)를 접속함으로써, 제어 단자(Ctl)에 인가된 제어 신호가 제1 스위칭 소자(SW1)의 FET1의 게이트에 인가되고, 제어 신호의 상보 신호가 제2 스위칭 소자(SW2)의 FET2의 게이트에 인가된다. 즉, SPDT 스위치(MMIC)에 의해 제어 단자를 1개로 할 수 있다.

로직 회로(41)도, 저항 및/또는 MESFET로 형성할 수 있다. 즉, 로직 회로를 내장한 스위치(MMIC)를, GaAs 기판의 1 칩에 모두 집적화할 수 있다.

도 16은, 도 15의 (B)에 도시한 인핸스먼트형/디프레션형 DCFL의 인버터 회로(41)를 도시한다. 도 16의 (A)는 평면 패턴도이고, 도 16의 (B)는 도 16의 (A)의 f-f선 단면도이다.

D형 FET(413)는 도 10의 (A), (D)에 도시한 단위 FET(102)와 마찬가지이다. 즉, 배선 금속층으로 이루어지는 2층째의 소스 전극(135d)과 드레인 전극(136d) 사이에 제1 게이트 전극(127)이 배치된다. 소스 전극(135d) 및 드레인 전극(136d)의 하방에는 오믹 금속층으로 이루어지는 1층째의 소스 전극(115d) 및 드레인 전극(116d)이 배치되고, 이점 쇄선으로 나타내는 분리 영역(20)에 의해 동작 영역이 분리된다. 소스 전극(115d) 및 드레인 전극(116d)은, 콘택트층(6bsd, 6bdd)과 각각 접속된다.

제1 게이트 전극(127)은 소스 전극 및 드레인 전극 사이에 배치되고, 동작 영역 밖에서 2층째의 소스 전극(135d)에 접속된다. 또한, 제1 게이트 전극(127)은, n형 AlGaAs층(18b) 표면에 형성되고, 매립부(127b)는 n형 AlGaAs층(18b) 내에 위치한다. 그리고, D형 FET(413)의 채널층은 단위 FET(102)의 채널층과 마찬가지로, 채널 하부층(n형 InGaP층)(5b) 및 채널 상부층(n형 AlGaAs층)(18b)으로 구성된다.

한편, E형 FET(414)의 채널층은 채널 하부층(n형 InGaP층)(5b)만으로 구성된다. 그리고, E형 FET(414)에서, 배선 금속층으로 이루어지는 2층째의 소스 전극(135e)과 드레인 전극(136e)이 교대로 배치되고, 그 동안의 채널 하부층(n형 InGaP층)(5b) 표면에 제2 게이트 전극(128)이 배치된다. 제2 게이트 전극(128)의 게이 트 금속층은, 예를 들면 Ti/Pt/Au이고, 제1 게이트 전극(127)과 달리 매립 게이트 전극 구조는 채용하지 않는다.

소스 전극(135e) 및 드레인 전극(136e)의 하방에는 오믹 금속층으로 이루어지는 1층째의 소스 전극(115e) 및 드레인 전극(116e)이 배치된다. 소스 전극(115e) 및 드레인 전극(116e)은, 컨택트층(6bse, 6bde)과 각각 접속된다.

E형 FET(414)의 단부의 2층째의 드레인 전극(136e)(1층째의 드레인 전극(116e)도 마찬가지)은 D형 FET(413)의 2층째의 소스 전극(135d)(1층째의 소스 전극(115d)도 마찬가지)과 공용하고 있다. 마찬가지로 E형 FET(414)의 단부의 드레인 컨택트층(6bde)은 D형 FET(413)의 소스 컨택트층(6bsd)과 공용하고 있다.

이와 같이, D형 FET(413)와 E형 FET(414)는, 제1 및 제2 게이트 전극(127, 128)을 형성하는 반도체층을 상이하게 한다. 이에 의해, 제1 게이트 전극(127)의 바닥부(매립부(127b) 바닥부)로부터 채널 하부층(5b)의 바닥부까지의 거리의 설정 및, 제2 게이트 전극의 바닥부로부터 채널 하부층(5b)의 바닥부까지의 거리의 설정에 의해 각각 소정의 핀치 오프 전압(Vp)을 실현하고 있다.

로직 회로를 구성하는 경우, E형 FET(414)의 제2 게이트 전극(128)은 매립 게이트 전극 구조로 하지 않고, 제1 게이트 전극(127)만 매립 게이트 전극 구조로 한다. 이미 설명한 바와 같이, 제1 게이트 전극(127)의 매립부(127b)는, n형 AlGaAs층(18b) 내에 위치하기 때문에, InGaP층 표면에서의 Pt의 이상 확산은 방지할 수 있다. 한편, E형 FET(414)에서는 큰 내압이 필요없기 때문에, 매립 게이트 전극 구조로 하지 않더라도 소정의 내압을 충분히 확보할 수 있다.

또한, 제1 게이트 전극(127)과, 제2 게이트 전극(128)은, 각각 채널 상부층(n형 AlGaAs층)(18b) 표면 및 채널 하부층(n형 InGaP층)(5b) 표면에 형성한다. 이 경우, 제1 게이트 전극(127)을 형성할 표면을 노출시키는 리세스 에칭은, n형 InGaP층(19b)과 채널 상부층(n형 AlGaAs층)(18b)의 선택 에칭에 의해 재현성 좋게 실시할 수 있다. 또한, 제2 게이트 전극(128)을 형성할 표면을 노출시키는 리세스 에칭은, 채널 상부층(n형 AlGaAs층)(18b)과 채널 하부층(n형 InGaP층)(5b)의 선택 에칭에 의해 재현성 좋게 실시할 수 있다.

이와 같이, 채널 하부층(n형 InGaP층)(5b)과 n⁺형 GaAs층(6) 사이에, n형 InGaP층(19b)과 채널 상부층(n형 AlGaAs층)(18b)을 배치함으로써, D형 FET(413) 및 E형 FET(414) 모두, 제1 게이트 전극(127) 및 제2 게이트 전극(128)을 형성하는 표면을 노출시키는 리세스 에칭을, 각각 선택 에칭으로 실시할 수 있다.

또한, 도 15의 (A)에 도시하는 로직 회로인 경우에도 E형 FET(412)가 필요하게 된다. 한편, 제1 스위칭 소자(SW1)(제2 스위칭 소자(SW2)도 마찬가지)를 구성하는 단위 FET(102)는, D형 FET이다. 즉, 도 15의 (A)의 경우도, 동일 기판 및 동일 반도체층 상에 로직 회로의 E형 FET(412) 및 단위 FET(102)의 D형 FET를 형성할 필요가 있다. 이 경우, 단위 FET(102)(D형 FET)와 로직 회로의 E형 FET(412)의 단면도는, 패턴 상 D형 FET와 E형 FET가 인접하지는 않았지만, 각각 도 16의 (B)와 마찬가지로 된다. 즉, 단위 FET(102)(D형 FET)의 제1 게이트 전극(127)과 로직 회로의 E형 FET(412)의 제2 게이트 전극(128)을 형성할 표면을 노출시키는 리세스 에 칭을 각각 선택 에칭으로 실시할 수 있다.

도 17은, 로직 회로를 포함하는 스위치 회로 장치에서, 도 13의 (B)와 같이, 밸러스트 저항층을 배치한 경우의, 도 16의 (B)에 대응하는 D형 FET(413) 및 E형 FET(414)의 단면도이다.

단위 HBT(101)는 마찬가지로 대칭형 HBT로서, 동일 기판 및 동일 반도체층에 집적화되는 D형 FET(413) 및 E형 FET(414)에도 마찬가지로 밸러스트 저항층(33a, 33b)이 배치된다.

로직 회로의 동작 전류는 소량이기 때문에, 이 경우의 밸러스트 저항층(33a, 33b)은 로직 회로의 동작에 영향을 주지는 않는다. 또한, 이들의 밸러스트 저항층(33a, 33b)이 배치된 경우에도, 제1 게이트 전극(127), 제2 게이트 전극(128)을 형성하는 표면을 노출시키는 리세스 에칭은 선택 에칭으로 실시하는 것이 가능하다. 또한, 도 15의 (A)의 로직 회로의 E형 FET(412)와 단위 FET(102)(D형 FET)도 인접하고 있지는 않지만 도 17과 마찬가지이다. 즉, 제1 게이트 전극(127) 및 제2 게이트 전극(128)의 리세스 에칭을 선택 에칭으로 행하는 것이 가능하게 된다.

도 18은, 제6 실시예를 나타내는 회로 개요도이다.

제6 실시예는, SP3T(Single Pole Three Throw) 스위치(MMIC)이다. 제3 실시예와 마찬가지로, 도 18은 도 8의 (A)에 대응하는 회로 개요도를 도시하지만, 각 스위칭 소자(SW)는 실제로는 도 8의 (B)에 도시하는 구성이다.

SP3T는, 각각 스위칭 소자(SW)를 직렬로 다단 접속한 제1 스위칭 소자군(S1), 제2 스위칭 소자군(S2), 제3 스위칭 소자군(S3)으로 이루어진다. 제1 스위 칭 소자군(S1)의 일단의 콜렉터, 제2 스위칭 소자군(S2)의 일단의 콜렉터, 및 제3 스위칭 소자군(S3)의 일단의 콜렉터가 공통으로, 제1 RF 포트에 접속한다. 제1 RF 포트는, 예를 들면 공통 입력 단자(IN)이다.

제1 스위칭 소자군(S1)은 스위칭 소자(SW1-1, SW1-2, SW1-3)를 직렬로 접속한 것이다. 스위칭 소자(SW1-1, SW1-2, SW1-3)는 각각 도 8의 (B)와 마찬가지로, 단위 HBT(101)의 베이스에 단위 FET(102)의 소스를 접속한 단위 소자(100)를 복수 병렬 접속하여 구성된다. 단위 소자(100)의 단면도 및 사시도는 도 10과 동일하다. 스위칭 소자(SW1-1, SW1-2, SW1-3)로 되는 각 능동 소자(200)의 단위 HBT(101)를 통괄하여 각각 HBT1-1, HBT1-2, HBT1-3으로 나타내고, 각 능동 소자(200)의 단위 FET를 통괄하여 FET1-1, FET1-2, FET1-3으로 나타내었다.

FET1-1, FET1-2, FET1-3은 MESFE이고, 소스가 각각 HBT1-1, HBT1-2, HBT1-3의 베이스에 접속되어 있다. 그리고, FET1-1, FET1-2, FET1-3의 각 게이트가 각각 컨트롤 저항(R11, R12, R13)을 통하여 제1 제어 단자(Ctl1)에 접속된다.

또한, 제2 스위칭 소자군(S2)은 스위칭 소자(SW2-1, SW2-2, SW2-3)를 직렬로 접속한 것이다. 스위칭 소자(SW2-1, SW2-2, SW2-3)를 구성하는 HBT2-1, HBT2-2, HBT2-3의 베이스는, FET2-1, FET2-2, FET2-3의 소스와 각각 접속되고, 각 게이트가 컨트롤 저항(R21, R22, R23)을 통하여 제2 제어 단자(Ctl2)에 접속된다. 다른 구성은, 제1 스위칭 소자(SW1)와 마찬가지이다.

제3 스위칭 소자군(S3)은 스위칭 소자(SW3-1, SW3-2, SW3-3)를 직렬로 접속한 것이다. 스위칭 소자(SW3-1, SW3-2, SW3-3)를 구성하는 HBT3-1, HBT3-2, HBT3- 3의 베이스도 FET3-1, FET3-2, FET3-3의 소스와 각각 접속되고, 각 게이트가 컨트롤 저항(R31, R32, R33)을 통하여 제3 제어 단자(Ctl3)에 접속된다.

또한, 제1 스위칭 소자군(S1), 제2 스위칭 소자군(S2), 제3 스위칭 소자군(S3)의 타단의 각 에미터가, 각각 제2 RF 포트인 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제3 출력 단자(OUT3)에 접속된다.

제1, 제2 및 제3 제어 단자(Ctl1, Ctl2, Ctl3)에 인가되는 제어 신호는 H 레벨 또는 L 레벨이며, H 레벨의 신호가 인가된 FET가 온하여 대응하는 HBT의 베이스에 전류를 공급한다. 이에 의해, HBT에 베이스 전류가 공급된 스위칭 소자가 온하여 신호 경로를 형성하고, 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호를 온으로 된 스위칭 소자에 대응하는 출력 단자에 전달하도록 되어 있다. 저항은, 교류 접지로 되는 제어 단자(Ctl1, Ctl2, Ctl3)의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다. 또한, 각 HBT의 콜렉터 및 에미터와 GND 사이의 분리 소자(30), 및 각 FET의 드레인과 V_DD 사이의 분리 소자(30)는 모두 인덕터를 사용하고 있다. 다른 구성 요소는, 제3 실시예와 마찬가지이므로 설명은 생략한다.

도 18의 스위치 회로 장치는, HBT의 온 전압(베이스-에미터 사이의 전압)(V_BE)이 예를 들면 2.0V이고, FET의 핀치 오프 전압(Vp)이 -0.4V이기 때문에, HBT의 에미터 및 콜렉터의 전위보다 제어 단자의 전위가 1.6V 이상 높아진 시점에서 FET와 HBT가 함께 온하기 시작한다. 따라서, 제어 단자에 3V가 인가되어 온 상태 로 된 스위칭 소자에서, 분리 소자(30)는 인덕터이기 때문에 인덕터를 흐르는 베이스 전류에 의한 전압 드롭은 0V이고, HBT와 FET는 충분히 온하여, 온측의 스위칭 소자의 에미터-콜렉터 사이가 도통한다. 한편, 오프측은 제어 단자에 OV가 인가되어 있기 때문에, 1.6V의 진폭의 파워에 견딜 수 있다. 이 때, SP3T는 3단 구성이기 때문에, 1.6V의 진폭은 29.6dBm의 파워에 대응하여, CDMA 휴대 전화 용도로 충분히 사용할 수 있다. 또한, 각 HBT의 에미터, 콜렉터 양쪽을 GND 전위에 접속하고 있고, 각 HBT의 베이스 전류의 인입에 사용되고 있다. 또한, CDMA 휴대 전화용 스위치 회로 장치 등 하이 파워 용도에서는 HBT를 구동하는 베이스 전류가 크기 때문에, 분리 소자(30)로서는, 베이스 전류가 흐르는 것에 의한 전압 드롭이 없는 인덕터를 사용한다.

도 19는, 제7 실시예를 도시하는 회로도이다. 제7 실시예는, SP3T(Single Pole Three Throw) 스위치(MMIC)이다.

SP3T는, 각각 스위칭 소자(SW)를 직렬로 다단 접속한 제1 스위칭 소자군(S1), 제2 스위칭 소자군(S2), 제3 스위칭 소자군(S3)으로 이루어진다. 제1 스위칭 소자군(S1)의 일단의 콜렉터, 제2 스위칭 소자군(S2)의 일단의 콜렉터, 및 제3 스위칭 소자군(S3)의 일단의 콜렉터가 공통 입력 단자(IN)에 접속된다.

제1 스위칭 소자군(S1)은 스위칭 소자(SW1-1, SW1-2, SW1-3)를 직렬로 접속한 것이다. 스위칭 소자(SW1-1, SW1-2, SW1-3)는 각각, 단위 HBT(101)에 단위 FET(102)를 접속한 단위 소자(100)를 복수 접속하여 일점 쇄선과 같이 집합 소자(200a)를 구성하고, 또한, 집합 소자(200a)를 복수 병렬 접속하여 파선과 같이 능 동 소자(200)를 구성한다.

단위 FET(102)는 단위 HBT(101)에 베이스 전류를 공급하기 위한 구동 트랜지스터이다. 또한, 단위 소자(100)의 단면도 및 사시도는 도 10과 동일하다

단위 FET(102)는 소스가 단위 HBT(101)의 베이스에 접속되고, 드레인이 전원 단자(V_DD)에 접속된다. 그리고, 1개의 단위 소자(100)는, 단위 HBT(101)의 에미터, 콜렉터 및 단위 FET(102)의 드레인, 게이트를, 다른 단위 HBT(101)의 에미터, 콜렉터 및 단위 FET(102)의 드레인, 게이트와 각각 공통 접속한다.

이와 같이 본 실시예에서는, 복수의 단위 소자(100)를 병렬 접속하여 집합 소자(200a)를 구성하고, 복수의 집합 소자(200a)의 병렬 접속에 의해 능동 소자(200)인 각 스위칭 소자를 구성한다.

1개의 집합 소자(200a)는, 도 19에서는 3개의 단위 소자(100)를 접속한다. 즉, 3개의 단위 HBT(101)의 에미터를 공통 접속하여 집합 소자(200a)의 공통 에미터(E)로 하고, 단위 HBT(101)의 콜렉터를 공통 접속하여 집합 소자(200a)의 공통 콜렉터(C)로 한다. 또한, 3개의 단위 FET(102)의 드레인을 공통 접속하여 집합 소자(200a)의 공통 드레인(D)으로 한다. 단위 FET(102)의 게이트도 마찬가지로 공통 접속한다.

그리고, 각 집합 소자(200a)의 공통 에미터(E)끼리, 공통 콜렉터(C)끼리, 단위 FET(102)의 게이트끼리 각각 공통 접속하여, 능동 소자(200)인 1단째의 스위칭 소자(SW1-1)를 구성한다. 2단째의 스위칭 소자(SW1-2), 3단째의 스위칭 소자(SW1- 3)도 마찬가지이다.

또한, 제2 스위칭 소자군(S2)은 제1 스위칭 소자군(S1)과 마찬가지로서, 스위칭 소자(SW2-1, SW2-2, SW2-3)를 직렬로 접속한 것이다. 제3 스위칭 소자군(S3)도 제1 스위칭 소자군(S1)과 마찬가지로서, 스위칭 소자(SW3-1, SW3-2, SW3-3)를 직렬로 접속한 것이다.

제1 스위칭 소자군(S1), 제2 스위칭 소자군(S2), 제3 스위칭 소자군(S3)의 일단의 콜렉터, 즉 1단째의 스위칭 소자를 구성하는 단위 HBT(101)의 콜렉터는 공통으로, 제1 RF 포트에 접속한다. 제1 RF 포트는, 예를 들면 공통 입력 단자(IN)이다.

또한, 제1 스위칭 소자군(S1), 제2 스위칭 소자군(S2), 제3 스위칭 소자군(S3)의 타단의 각 에미터, 즉 3단째의 스위칭 소자를 구성하는 단위 HBT(101)의 에미터가, 각각 제2 RF 포트인 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제3 출력 단자(OUT3)에 접속된다.

단위 HBT(101)의 베이스는, 단위 FET(102)의 소스에 접속되고, 각단의 단위 FET(102)의 게이트는, 고주파 신호의 분리 소자(30)를 통하여 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3)에 접속된다.

분리 소자(30)는 저항으로서, 교류 접지로 되는 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2), 제3 제어 단자(Ctl3)의 직류 전위에 대하여, 게이트를 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다. 분리 소자(30)의 저항값은 5㏀~10㏀ 정도이다.

제1, 제2 및 제3 제어 단자(Ctl1, Ctl2, Ctl3)에 인가되는 제어 신호는 어느 1개가 H 레벨이고 그 이외가 L 레벨, 또는 모두 L 레벨인 케이스가 있고, H 레벨의 신호가 인가된 단위 FET(102)가 온하여 대응하는 단위 HBT(101)의 베이스에 전류를 공급한다. 이에 의해, 단위 HBT(101)에 베이스 전류가 공급된 스위칭 소자군이 온하여 1개의 신호 경로를 형성하고, 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호를 어느 하나의 출력 단자에 전달하도록 되어 있다.

또한 제1, 제2 및 제3 제어 단자(Ctl1, Ctl2, Ctl3) 모두가 L 레벨인 경우에는 제1 스위칭 소자군(S1), 제2 스위칭 소자군(S2), 제3 스위칭 소자군(S3)의 전체가 차단된다.

이하, 제1 스위칭 소자군(S1), 제2 스위칭 소자군(S2), 제3 스위칭 소자군(S3)의 구성은 마찬가지이므로, 이하 제1 스위칭 소자군(S1)에 대하여 설명한다.

제1 스위칭 소자군(S1)의 각 단의 스위칭 소자(SW1-1, SW1-2, SW1-3)의 에미터 및 콜렉터에는 바이어스 포인트(BP)를 각각 접속한다. 바이어스 포인트(BP)는, 예를 들면 각 집합 소자(200a)마다 접속된다. 즉, 1개의 집합 소자(200a)의 공통 에미터(E)에 1개의 바이어스 포인트(BP)가 접속되고, 1개의 공통 콜렉터(C)에 1개의 바이어스 포인트(BP)가 접속된다. 그리고 각 바이어스 포인트(BP)에는, 각각 동일한 DC 바이어스 전위(예를 들면 GND 전위)가 인가된다.

그리고, 1개의 집합 소자(200a)의 공통 에미터(E)와 바이어스 포인트(BP) 사이, 및 1개의 집합 소자(200a)의 공통 콜렉터(C)와 바이어스 포인트(BP) 사이에, 각각 1개의 고주파 신호의 분리 소자(30)를 접속한다.

스위칭 소자가 단위 HBT(101)에 의해 구성되는 경우, 일반적으로는 전류 증폭률 h_FE는 1000에 미치지 않기 때문에, 매우 큰 베이스 전류를 필요로 한다. 따라서, 단위 HBT(101)의 에미터 및 콜렉터를 예를 들면 각 스위칭 소자마다 각각 모두 공통 접속하고, 각 스위칭 소자마다 통합하여 분리 소자(30)를 통하여 바이어스 포인트(BP)에 접속하는 구성에서는, 분리 소자(저항)(30)를 흐르는 베이스 전류에 의한 전압 드롭이 커진다. 그 결과, 단위 HBT(101)에 충분한 바이어스를 인가할 수 없어, 단위 HBT(101)를 충분히 동작시킬 수 없다.

만약, 전류 증폭률 h_FE가 매우 커서, 예를 들면 1000 이상인 경우에도, 본 실시예와 같이 다단 접속의 스위치 회로 장치인 경우에는, 토탈 필요한 베이스 전류가 커진다. 이것은 온하는 포트의 각 단의 단위 HBT(101) 전체에 베이스 전류를 공급하기 때문이다. 그리고, 필요한 베이스 전류는, 1단의 경우의 단수배가 아니라, 단수의 제곱배 커진다.

그 이유는, 예를 들면 3단의 경우에는 스위칭 소자(SW1-1, SW1-2, SW1-3)가 3개 직렬로 접속되기 때문에, 각 단위 HBT(101)의 사이즈를 3배로 하지 않으면 시리즈 접속된 제1 스위칭 소자군(S1)의 토탈의 온 저항이, 1단인 경우와 동일하게 되지 않기 때문이다.

즉, 3단인 경우, 각 단위 HBT 사이즈가 1단인 경우의 3배이고 스위칭 소자(SW)가 3단이기 때문에, 토탈 베이스 전류는 1단일 때의 9배(3×3=9)로 된다.

따라서, 스위칭 소자(SW1-1, SW1-2, SW1-3)가 3단 접속된 스위치 회로 장치 를 구동하기 위해 필요한 토탈 베이스 전류는, 1단인 경우의 약 1자릿수 커진다. 이와 같이 베이스 전류가 매우 커지면, 2개의 문제가 발생한다.

제1 문제는 전술한 바와 같이, 분리 소자(30)를 흐르는 베이스 전류에 의한 전압 드롭이 커져, 단위 HBT(101)를 충분히 동작시킬 수 없다는 문제이다. 제2 문제는, 휴대 전화의 베이스 밴드 LSI에서는 단위 HBT(101)를 구동할 수 없다고 하는 문제이다.

따라서 본 실시예에서는, 제1 문제의 대책으로서 빗살 형상으로 병렬 접속된 복수의 단위 소자(100)에 의해 집합 소자(200a)를 구성하고, 집합 소자(200a)의 공통 에미터(E) 및 공통 콜렉터(C)를, 집합 소자(200a)마다 분리 소자(30)를 통하여 바이어스 포인트(BP)에 접속한다. 바이어스 포인트(BP)에는 DC 바이어스(예를 들면 GND 전위)를 인가한다.

분리 소자(30)의 저항값은 통상 5~10㏀이다. 베이스 전류가 분리 소자(30)를 흐를 때에는, 저항의 양 단에서, 베이스 전류의 크기에 비례한 전압 드롭이 발생한다. 복수 병렬 접속된 단위 HBT(101)를 그룹으로 나누고, 집합 소자(200a)로서 그룹마다 각각 1개의 분리 소자(30)를 통하여 바이어스 포인트(BP)에 접속함으로써, 그 전압 드롭을 단위 HBT(101)의 동작에 영향을 주지 않을 정도로 작게 할 수 있다.

즉, 그룹으로 나눔으로써 베이스 전류를 분산시킬 수 있기 때문에, 5~10㏀의 각 집합 소자(200a)에 접속되는 분리 소자(30)에 흐르는 베이스 전류가 작아져, 전압 드롭이 작아진다. 또한, 분리 소자(30)는 인덕터가 아니라 저항이기 때문에 1 칩에 집적화할 수 있다.

단위 FET(102)는 단위 HBT(101)에 베이스 전류를 공급하기 때문에, 전원 단자(V_DD)로부터 공급되는 단위 FET(102)의 드레인 전류는 단위 HBT(101)의 베이스 전류로 된다. 그리고, 단위 FET(102)와 전원 단자(V_DD) 사이에 흐르는 그 베이스 전류에 대해서도 마찬가지이다.

즉, 단위 FET(102)에서도, 집합 소자(200a)마다 드레인을 공통 접속하여 공통 드레인(D)으로 하고, 공통 드레인(D)마다 분리 소자(30)를 통하여 전원 단자(V_DD)에 접속한다. 이들의 분리 소자(30)는 각 집합 소자(200a)마다 1개 접속된다.

단위 FET(102)가 접속되는 저항(30)을 흐르는 베이스 전류에 의한 전압 드롭이 커지면, 단위 FET(102)의 드레인 전위가 낮아져, 단위 FET(102)의 소스-드레인 사이의 전압을 충분히 확보할 수 없다. 이에 의해, 단위 FET(102)의 소스-드레인 사이의 전압을 흐르는 전류가 작아져, 결과적으로 단위 HBT(101)의 베이스 전류가 불충분하게 된다.

따라서, 단위 FET(102)도 그룹으로 나눔으로써, 저항(30)에 의한 소스-드레인 사이의 전압 드롭이 작아지기 때문에, 단위 HBT(101)를 충분히 동작시킬 수 있다.

분리 소자(30)는 인덕터가 아니라 저항이기 때문에, 스위치 회로 장치의 모든 구성 요소를 1 칩에 집적화할 수 있다. 또한, 각 단위 HBT(101)의 에미터, 콜렉터 양쪽을 GND 전위에 접속하고 있고, 에미터, 콜렉터에 DC 바이어스 전위를 인 가함과 함께, 각 단위 HBT의 베이스 전류의 인입에 사용하고 있다.

제2 문제에 대한 대책은, 각 단위 HBT(101)에 각각 단위 FET(102)를 대응시켜, 단위 HBT(101)와 단위 FET(102)를 인접하여 배치한 온도 보상형의 단위 소자(100)를 채용하는 것이다. 즉, 단위 소자(100)는, 단위 HBT(101)의 베이스 전류를 단위 FET(102)에 의해 공급하고, 단위 FET(102)에는 전원 단자(V_DD)로부터 전류를 공급한다. 이에 의해, 단위 HBT(101)에 충분히 베이스 전류를 공급할 수 있어, 단위 HBT(101)를 동작시킬 수 있다.

도 19의 회로 동작의 일례에 대하여 설명한다.

[제1 제어 단자(Ctl1)에 H 레벨, 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3)에 L 레벨의 신호가 인가되는 경우]

단위 HBT(101)의 온 전압(V_BE)을 2.0V로 하고, 단위 FET(102)의 핀치 오프 전압(Vp)을 -0.4V로 한다. 이 경우, 제1 제어 단자(Ctl1)의 전위가 단위 HBT(101)의 에미터 및 콜렉터의 전위보다, 1.6V(2.0V-0.4V) 이상 높아진 시점에서 처음으로 단위 FET(102)와 단위 HBT(101)가 온한다. 여기서는 단위 HBT(101)의 에미터 및 콜렉터의 전위는 GND 전위(0V)로 하고 있다.

온 측의, 제1 제어 단자(Ctl1)에는 3V가 인가되기 때문에, 제1 제어 단자(Ctl1)의 전위는 3V(3V-0V)로 되어 1.6V보다 충분히 높다. 또한, 분리 소자(30)인 저항을 흐르는 베이스 전류에 의한 전압 드롭은, 상기한 바와 같이 충분히 작기 때문에, 단위 FET(102)와 단위 HBT(101)는 충분히 온하여, 온 측의 단위 HBT(101)의 에미터-콜렉터 사이가 도통한다.

한편, 오프 측은, 단위 HBT(101)의 에미터 및 콜렉터의 전위0V(GND)에 대하여, 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3)의 전위는 0V이다. 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3)의 전위가 단위 HBT(101)의 에미터 및 콜렉터의 전위보다 1.6V 이상 높아진 시점에서 단위 FET(102)와 단위 HBT(101)가 온하기 때문에, 오프 측은 1.6V의 진폭의 파워에 견딜 수 있다. 이 때, SP3T는 3단 구성이기 때문에, 1.6V의 진폭은 29.6dBm의 파워에 대응하여, CDMA 휴대 전화 용도로 충분히 사용할 수 있다.

[제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3) 전부에 L 레벨의 신호가 인가되는 경우]

제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3) 전부에 L 레벨의 신호가 인가되는 경우에는 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3) 전부에 0V가 인가되고, 상기와 마찬가지로 모든 스위칭 소자(SW)는 1.6V의 진폭에 견딜 수 있다. 또한, 여기서는 RF 포트의 공통 입력 단자(IN), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2) 및 제3 출력 단자(OUT3)를 GND 전위로 하고 있다.

MESFET를 스위칭 소자로 하는 스위치 회로 장치는, RF 포트를 만약 GND 전위로 한다고 고려하면 MESFET이 디프레션형이기 때문에 제어 단자에 접속되는 게이트에 0V를 인가해도 MESFET의 채널을 차단할 수 없어, 0V 인가로는 오프할 수 없다. 따라서 MESFET를 스위칭 소자로 하는 스위치 회로 장치는 RF 포트를 GND 전위로 설 정할 수 없어 플러스 전위로 설정할 필요가 있다. 그리고, 외부의 고주파 신호 라인은 GND 전위로서 RF 포트와 전위가 상이하기 때문에, 외부의 고주파 신호 라인과 RF 포트를 직결할 수 없다. 즉, 외부의 고주파 신호 라인과 RF 포트 사이를 DC적으로 분리하기 때문에, 그 사이에 외장으로 용량을 접속할 필요가 있다.

그러나, 본 실시예는 단위 HBT 및 단위 FET에 의해 스위칭 소자를 구성하고, RF 포트를 GND 전위로 설정하여 제어 단자에 0V를 인가함으로써 오프할 수 있다. 따라서 외장으로 용량을 접속할 필요가 없어, FET를 스위칭 소자로 하는 스위치 회로 장치에 비하여 실장 면적을 줄일 수 있다. 또한, 오프측에서는 1.6V의 진폭의 파워에 견딜 수 있지만, 3단 접속이기 때문에 1.6V의 진폭은 29.6dBm의 파워에 상당한다. 즉, CDMA 휴대 전화 용도에 충분히 적용할 수 있다.

제6 및 제7 실시예는, 모두 3단의 SP3T이지만, 단수는 3단에 한정되지 않고 몇 단이어도 된다. 또한, 회로는 SP3T에 한정되지 않고, SP4T, SP5T…SPnT로 출력 단자의 수가 몇 개 있어도 된다. 또한, DPDT(Double Pole Double Throw) 등, 입력 단자의 수도 몇 개 있어도 되고, 또한, 제5 실시예와 같이 로직 회로를 형성해도 된다.

도 20 내지 도 25를 참조하여, 제8 실시예 내지 제10 실시예로서, 단위 소자(100)에서의 n형 AlGaAs층(18a) 및 n형 InGaP층(19a)을 형성하지 않는 경우에 대해 설명한다.

제8 실시예 및 제9 실시예가, 증폭기 용도의 능동 소자(200)를 구성하는 단위 소자(100)의 경우이고, 제10 실시예가 스위칭 소자 용도의 능동 소자(200)를 구 성하는 단위 소자(100)의 경우이다.

도 20 내지 도 22를 참조하여, 제8 실시예로서 증폭기 용도의 단위 소자(100)의 다른 형태를 나타낸다. 제8 실시예는, 제1 실시예의 단위 소자(100)에서의 n형 AlGaAs층(18a) 및 n형 InGaP층(19a)을 형성하지 않는 경우이다. 이 경우, 렛지(L)는 에미터층(5a)의 메사 에칭(EM)에 의해 형성된다.

도 20의 (A)가 도 2의 a-a선 단면도이고, 도 20의 (B)가 도 2의 b-b선에 있어서의 단위 HBT(101)의 단면도이다. 또한, 도 20의 (C)는, 도 20의 (A)의 c-c선을 따라 자른 단면으로 단위 소자(100)를 상기 2개의 영역으로 분리하였을 때의 단위 HBT(101)의 사시도이고, 도 20의 (D)가 단위 FET(102)의 사시도이다. 또한, 도 20의 (B), (C), (D)에서는 접속 전극(17)은 생략하고 있다. 또한, 도 20의 (C), (D)에서는 2층째 이상의 전극을 생략하고 있다.

도 20의 (A)와 같이, 반절연성의 GaAs 기판(1) 상에, 복수의 반도체층, 즉 n⁺형 GaAs층(2), n^-형 GaAs층(3), p⁺형 GaAs층(4), n형 InGaP층(5), n⁺형 GaAs층(6)이 적층된다. 반도체층의 일부는 에칭에 의해 제거되고, 메사 형상으로 형성된다. 또한, 기판(1)에 도달하는 분리 영역(20)이 형성된다. 분리 영역(20)은, 전술한 바와 같이 B⁺ 등의 이온 주입에 의한 절연화 영역이다.

도 20의 (B), (C)와 같이, 단위 HBT(101)의 서브 콜렉터층(2)은, 기판(1) 상에 에피택셜 성장법에 의해 형성되고, 3E18㎝^-3~6E18㎝^-3의 비교적 고불순물 농도로 실리콘(Si) 도핑된 n⁺형 GaAs층이다. 그 두께는 수천Å이다. 콜렉터층(3)은, 서브 콜렉터층(2)의 일부 영역 상에 형성되고, 실리콘 도핑에 의해 1E16㎝^-3~1OE16cm^-3 정도의 불순물 농도로 도핑된 n^-형 GaAs층이다. 그 두께는 수천Å이다. 베이스층(4a)은, 콜렉터층(3) 상에 형성되고, 카본(C) 도핑에 의해 1E18㎝^-3~50E18㎝^-3 정도의 불순물 농도로 도핑된 p⁺형 GaAs층이다. 두께는 수백Å~2000Å이다. 에미터층(5a)은, 베이스층(4a)의 일부 영역 상에 형성되고, 실리콘 도핑에 의해 1E17㎝^-3~10E17cm^-3 정도의 불순물 농도로 도핑된 n형의 InGaP층이다. 두께는 1000Å~5000Å이다. 에미터층(5a)은, 상층 및 하층의 GaAs층과 격자 정합시킨다. 에미터 컨택트층(6a)은, 에미터층(5a) 상에 형성되고, 실리콘 도핑에 의해 3E18㎝^-3~6E18㎝^-3 정도의 불순물 농도로 도핑된 n⁺형 GaAs층으로, 두께는 수천Å이다.

본 실시예의 단위 HBT(101)는, 에미터층(5a)와 베이스층(4a)에 의해, InGaP/GaAs 헤테로 접합을 형성하고 있다. 또한, 에미터층(5a)으로 되는 반도체층은 InGaP층 대신에 AlGaAs층이어도 되고, 그 경우에도 상층 및 하층의 GaAs층과 격자 정합하고 있다. 베이스층(4a)보다 하층은 면(S1') 부근(도 20의 (C) 참조)에서 분리를 위한 절연화 영역(20)이 형성되어 있다. 또한, 도 20의 (B)에 도시하는 바와 같이, 에미터층(5a)의 하부는 양 측에 있는 베이스 전극(8)측으로 튀어나오는 형상의 렛지(선반)(L)가 형성되어 있다.

즉, 에미터층(5a)은, 측면 부근에서, 렛지(L)가 완전 공핍화하는 소정의 두께로 될 때까지 포토 에칭된다. 이에 의해, 렛지(L)는 에미터층(5a)의 일부를 사용하여, 그 하방 부분에 형성된다. 즉, 포토 에칭 프로세스에 의해 n⁺형 GaAs층(6)을 메사 에칭하고, 계속해서 n형 InGaP층(5)의 도중까지를 메사 에칭한다. 레지스트 제거 후 새로운 포토 에칭 프로세스에 의해 나머지 n형 InGaP층(5)을 메사 에칭하고, 레지스트를 제거한다. 이에 의해, 에미터 컨택트층(6a)과 에미터층(5a)이 메사 형상으로 형성(에미터 메사(EM))됨과 함께, 에미터층(5a)의 일부를 사용하여 그 하방에 렛지(L)가 형성된다. 렛지(L)는 공핍화되어 있어, 렛지(L) 하방의 베이스층(4a) 표면에서 에미터-베이스 사이의 재결합 전류가 흐르는 것을 방지하고 있다. 제1 내지 제7 실시예와 같이, 렛지(L)의 두께를 선택 에칭을 이용하여 간단하게 제어할 수는 없지만, 렛지(L)의 두께는 ±백~수백Å의 정밀도로 제어하면 되므로, 레이트가 느린 에칭 용액을 이용함으로써 렛지(L)의 두께의 제어는 가능하다.

서브 콜렉터층(2)의 표면에는, 콜렉터층(3)을 사이에 끼우는 위치에 오믹 금속층(AuGe/Ni/Au)으로 이루어지는 1층째의 콜렉터 전극(7)이 배치된다. 베이스층(4a)의 표면에는, 에미터층(5a)을 둘러싸는 패턴으로, 오믹 금속층(Pt/Ti/Pt/Au)으로 이루어지는 베이스 전극(8)이 배치된다. 에미터 컨택트층(6a)의 상부에는 오믹 금속층(AuGe/Ni/Au)으로 이루어지는 1층째의 에미터 전극(9)이 배치된다.

도 20의 (D)는, 도 20의 (A)의 c-c선을 따라 자른 단면으로 단위 소자(100)를 분리하였을 때의 단위 FET(102)의 사시도이다. 단위 FET(102)는 n형 InGaP층(5)을 채널층(5b')으로 한다. 또한, 최상층의 n⁺형 GaAs층(6)을 컨택트층(6bs, 6bd)으로 한다. 컨택트층(6bd, 6bs)은 각각 단위 FET(102)의 드레인 영역 및 소스 영역으로 된다. 컨택트층(6bd, 6bs)도 메사 형상으로 형성되고, 이들 사이에 노출된 채널층(5b')에 게이트 전극(12)이 형성된다. InGaP층에 게이트 금속 최하층의 Pt를 매립하는 매립 게이트 전극인 경우, InGaP층 표면의 결정이 양호하면, InGaP층 표면에서 Pt가 가로 방향으로 이상 확산하지는 않는다. 컨택트층(6bd, 6bs) 상에는, 오믹 금속층에 의해 1층째의 드레인 전극(10), 소스 전극(11)이 각각 형성된다.

여기서는, 단위 FET(102)의 채널층(5b')이, 단위 HBT(101)의 에미터층(5a)과 동일한 InGaP층이다. 이에 의해, 단위 FET(102)의 고 내압화, 및 채널층(5b') 표면의 안정화가 도모된다.

또한, 채널층(5b')의 하층에는 p⁺형 GaAs층(4b)이 배치된다. 이 층에 의해, 채널로부터 기판측으로 리크하는 캐리어를 방지할 수 있다.

또한, p⁺형 GaAs층(4b)보다 하층은 단위 FET(102)로서 특별히 동작에 영향을 주지 않는 층이기 때문에, 단위 HBT(101)의 특성이 최적으로 되도록 설계하면 된다.

도 20의 (A)를 다시 참조하면, 단위 소자(100)는, 도 20의 (C)에 도시하는 단위 HBT(101)의 면(S1')과 도 20의 (D)에 도시하는 단위 FET(102)의 면(S1)을 접촉시킨 구조이다. 접촉면은 도 20의 (A)의 c-c선의 면이다. 그리고, 단위 FET(102)의 소스 전극(11) 상에 배선 금속층(Ti/Pt/Au)에 의해 접속 배선(17)이 형성된다. 접속 배선(17)은, 단위 FET(102)의 메사를 따라, 또한 절연화 영역(20) 상을 통과하여 단위 HBT(101)의 베이스 전극(8) 상까지 연장한다.

이하, 도 21 및 도 22를 참조하여, 제8 실시예의 단위 소자(100)의 다른 형태에 대하여 설명한다. 또한, 단면도는 도 2의 b-b선 단면에 상당하지만, 에피택셜층을 설명하기 위한 개략이며, 접속 전극(17)은 생략하고 있다.

도 21의 (A)는, 제8 실시예에서 난얼로이 오믹층을 형성하고, 에미터 컨택트층(6a)을 난얼로이 오믹층으로 하는 경우이다.

에미터 컨택트층(6a)의 컨택트 저항을 저감하기 위해, 에미터 컨택트층(6a) 상에 난얼로이 오믹층(31)을 형성하는 경우가 있다. 난얼로이 오믹층(31)은 n⁺ InGaAs층이다. 이 경우, 에미터 컨택트층(6a)은 n형 GaAs층으로 하지만, 다른 반도체층은 도 20의 (B)와 마찬가지이다.

도 21의 (B)는, Grading층을 형성하는 경우이다.

에미터층(5a)에, Al₀ _.3Ga₀ _.7As층을 채용하여, 베이스층(4a)의 GaAs층 사이에 헤테로 접합을 형성하는 경우가 있다. 헤테로 접합은, 전도대의 바닥에 밴드 스파이크가 존재하고 있어, 이 밴드 스파이크가 오프셋 전압 발생의 원인의 하나로 된 다. 이 밴드 스파이크를 없애기 위해, GaAs로부터 서서히 AlGaAs로 천이하기 위한 Grading층(32)을 배치하고, 오프셋 전압을 작게 하는 경우가 있다.

Grading층(32)은, 예를 들면 n형의 Al_xGa₁ _- _xAs(X=0→0.3)층이고, 이에 의해, 베이스-에미터 사이에 있어서 GaAs로부터 Al₀ _.3Ga₀ _.7As로 서서히 변화한다. 다른 반도체층의 구조는 도 20의 (B)와 마찬가지이다.

도 22의 (A)는, 제8 실시예에서, 밸러스트 저항층을 형성하는 경우이다. 단위 소자(100)를 구성하는 단위 FET(102)나 단위 HBT(101)의 설계에 따라서는 2차 항복을 충분히 방지할 수 없는 경우가 있다. 또한, 단위 HBT(101)에 매우 큰 전류를 흘리는 경우에도 2차 항복의 발생을 완전하게 회피하는 것은 곤란하다. 그와 같은 경우에는 단위 HBT의 에피택셜 구조에 밸러스트 저항층을 포함시킴으로써 거듭 2차 항복 대책을 취하면 된다.

밸러스트 저항층(33)은 비도핑의 GaAs층으로 형성해도 되고, 에미터층(5a)이 InGaP층인 경우에는, n^-형 InGaP층이나 비도핑 InGaP층이어도 된다. 또한, 에미터층(5a)이 AlGaAs층인 경우에는, 밸러스트 저항층(33)은 n^-형 AlGaAs층이나 비도핑 AlGaAs층으로 형성해도 된다. 다른 반도체층은 도 20의 (B)와 마찬가지이다.

도 22의 (B)는, 제8 실시예에서, 헤테로 접합을 에미터-베이스 사이의 pn 접합으로부터 어긋나게 하는 경우로서, 에미터층(5a)은 n형 AlGaAs층으로 한다.

일반적인 HBT의 구조에서는, 에미터층(5a)의 n형 AlGaAs층과 베이스층(4a)의 p⁺형 GaAs층 사이의 에미터-베이스 사이의 pn 접합이, 헤테로 접합와 일치하고 있다. 이 접합에서 전도대의 바닥에 밴드 스파이크가 존재하고 있어, 이 밴드 스파이크가 오프셋 전압 발생의 원인의 하나로 된다. 밴드 스파이크에 의한 오프셋 전압의 발생을 방지하기 위해, 베이스층(4a)의 p⁺형 GaAs층과 에미터층(5a)의 n형 AlGaAs층 사이에 n형 GaAs층(34)을 추가함으로써, 헤테로 접합 위치를 베이스-에미터 사이의 pn 접합 위치로부터 변위시키면 된다. 이 경우 헤테로 접합 위치가 에미터-베이스 사이의 pn 접합과 일치하지 않기 때문에 오프셋 전압을 매우 작게 할 수 있다.

HBT의 원리로서, 베이스의 홀을 에미터측에 주입시키지 않기 때문에, 베이스층(4a)인 GaAs층보다 밴드 갭이 큰 AlGaAs층을 에미터층(5a)으로서 배치한다. 이 구조의 경우, 추가한 n형 GaAs층(34)과 그 위에 위치하는 에미터층의 n형 AlGaAs층(5a)의 접합이 헤테로 접합으로 된다.

도 23은, 제9 실시예로서, 제8 실시예에서 기술한, 증폭기 용도의 단위 소자(100)에서, 단위 HBT(101)의 에미터층(5a) 상에, 선택 에칭이 가능한 다른 반도체층을 형성하는 경우이다. 즉, 제9 실시예에서는, 제1 내지 제7 실시예의 단위 소자(100)에서의 에미터층(5a), n형 AlGaAs층(18a) 및 n형 InGaP층(19a)을 다른 반도 체층으로 변경하고, 에미터층(5a)의 두께를 렛지(L)의 두께와 동일하게 하여, 렛지(L)의 형성에 선택 에칭을 이용한다. 또한, 단면도는 도 2의 b-b선 단면에 상당하지만, 에피택셜층을 설명하기 위한 개략으로서, 접속 전극(17)은 생략하고 있다.

예를 들면 도 23의 (A)에서는 에미터층(n형 InGaP층)(5a) 상에 n형 GaAs층(35)을 추가하고, GaAs/InGaP의 선택 에칭에 의해 렛지(L)를 형성한다. 단위 FET(102)의 게이트 전극은 n형 GaAs층(35)에 형성한다. 그 때, 선택 에칭을 사용할 수 없지만, n⁺형 GaAs층(6a)의 막 두께를 얇게 하거나, 혹은 에칭 레이트를 느리게 하는 등의 대책에 의해, 제어는 가능하다.

도 23의 (B)에서는, 에미터층(n형 InGaP층)(5a) 상에 n형 AlGaAs층(36)을 추가하고, AlGaAs/InGaP의 선택 에칭에 의해 렛지(L)를 형성한다. 단위 FET(102)의 게이트 전극은 n형 AlGaAs층(36)에 형성한다. 그 때, 선택 에칭을 사용할 수 없지만, n⁺형 GaAs층(6a)의 막 두께를 얇게 하거나, 혹은 에칭 레이트를 느리게 하는 등의 대책에 의해, 제어는 가능하다.

도 23의 (C)에서는, 에미터층(n형 AlGaAs층)(5a) 상에 n형 InGaP층(37)을 추가하고, InGaP/AlGaAs의 선택 에칭에 의해 렛지(L)를 형성한다. 베이스 전극을 형성하기 위해 베이스층(4a) 표면을 노출시킬 때, 선택 에칭을 사용할 수 없다. 그러나, 에칭한 표면을 직접 프로빙함으로써, 베이스층(4a)이 노출되었는지의 여부를 확인할 수 있다. 따라서, 베이스층(4a) 표면을 노출시키는 에칭의 제어는 가능하다. 즉, 에칭이 부족하여 에미터층(5a)이 아직 남아 있는 경우에는, 에미터층(5a) 의 불순물 농도는 낮기 때문에, 직접 프로빙해도 접촉 저항이 매우 높아, 저항값이 매우 높다. 한편, 베이스층(4a)은 불순물 농도가 매우 높기 때문에, 직접 프로빙하여 저항값을 측정하면, 접촉 저항이 낮아, 저항값이 낮아진다.

도 23에서는, 렛지(L)의 형성에 선택 에칭을 이용한다. 따라서, 로직 회로를 집적화할 때, 제5 실시예와 마찬가지로, E형 FET의 게이트 전극을 형성하는 표면을, 선택 에칭을 이용하여 노출시키는 것이 가능하다.

도 23에서, 다른 반도체층은, 도 20의 (B)와 마찬가지이다.

도 24 및 도 25를 참조하여, 제10 실시예로서 스위칭 소자에 이용하는 단위 소자(100)의 다른 형태를 나타낸다. 도 24의 (A)가 도 2의 a-a선 단면도이고, 도 24의 (B)가 단위 HBT(101)의 사시도이고, 도 24의 (C)가 단위 FET(102)의 사시도이다. 또한, 도 24에서는 접속 배선(17) 이외의 2층째 이상의 전극을 생략하고 있다.

도 24의 (A)와 같이, 반절연성의 GaAs 기판(1) 상에, 복수의 반도체층, 즉 n⁺형 GaAs층(2), n형 InGaP층(3), p⁺형 GaAs층(4), n형 InGaP층(5), n⁺형 GaAs층(6)이 적층된다. 반도체층의 일부는 에칭에 의해 제거되어, 메사 형상으로 형성된다. 또한 기판(1)에 도달하는 분리 영역(20)이 형성된다. 분리 영역은, B⁺ 등의 이온 주입에 의한 절연화 영역(20)이다.

단위 소자(100)는, 메사 형상의 반도체층 및 절연화 영역(20)에 의해, 2개의 영역으로 분리되고, 한 쪽의 영역에는 단위 HBT(101)가 형성되고, 다른 쪽의 영역 에는 단위 FET(102)가 형성된다.

도 24의 (B)는, 도 24의 (A)의 c-c선을 따라 자른 단면으로 단위 소자를 상기 2개의 영역으로 분리하였을 때의 단위 HBT(101)의 사시도이다. 또한, 여기서는 접속 전극(17)은 생략하고 있다. 단위 HBT(101)의 서브 콜렉터층(2)은, 기판(1) 상에 에피택셜 성장법에 의해 형성되고, 3E18㎝^-3~6E18㎝^-3의 비교적 고불순물 농도로 실리콘(Si) 도핑된 n⁺형 GaAs층이다. 그 두께는 수천Å이다. 콜렉터층(3)은, 서브 콜렉터층(2)의 일부 영역 상에 형성되고, 실리콘 도핑에 의해 1E17㎝^-3~5E17㎝^-3 정도의 불순물 농도로 도핑된 n형 InGaP층이다. 그 두께는 1000Å~5000Å이다. 베이스층(4a)은, 콜렉터층(12) 상에 형성되고, 카본(C) 도핑에 의해 1E18㎝^-3~50E18㎝^-3 정도의 불순물 농도로 도핑된 p⁺형 GaAs층이다. 두께는 수백Å~2000Å이다. 에미터층(5a)은, 베이스층(4a)의 일부 영역 상에 형성되고, 실리콘 도핑에 의해 1E17㎝^-3~5E17㎝^-3 정도의 불순물 농도로 도핑된 n형의 InGaP층이다. 두께는 1000Å~5000Å이다. 에미터층(5a)은, 상층 및 하층의 GaAs층과 격자 정합시킨다. 에미터 컨택트층(6a)은, 에미터층(5a) 상에 형성되고, 실리콘 도핑에 의해 3E18㎝^-3~6E18㎝^-3 정도의 불순물 농도로 도핑된 n⁺형 GaAs층으로, 두께는 수천Å이다.

본 실시예의 단위 HBT(101)는, 에미터층(5a)과 베이스층(4a)으로, InGaP/GaAs 헤테로 접합을 형성하고 있는 데 부가해서, 콜렉터층(3)과 베이스층(4a)에 의해서도 InGaP/GaAs 헤테로 접합을 형성하고 있다. 즉, 단위 HBT(101)는, 대칭형 HBT이다.

또한, 에미터층(5a) 및 콜렉터층(3)으로 되는 반도체층은 InGaP층 대신에 AlGaAs층이어도 되고, 그 경우에도 베이스층(4a)의 GaAs층과 격자 정합하고 있다.

베이스층(4a)보다 하층은 면(S1') 부근에서 분리를 위한 절연화 영역(20)이 형성되어 있다.

도 24의 (C)는, 도 24의 (A)의 c-c선을 따라 자른 단면으로 단위 소자를 분리하였을 때의 단위 FET(102)의 사시도이다. 단위 FET(102)는 n형 InGaP층(5)을 채널층(5b')으로 한다. 또한, 최상층의 n⁺형 GaAs층(6)을 컨택트층(6bs, 6bd)으로 한다. 컨택트층(6bd, 6bs)은 각각 단위 FET(102)의 드레인 영역 및 소스 영역으로 된다. 컨택트층(6bd, 6bs)도 메사 형상으로 형성되고, 이들 사이에 노출된 채널층(5b')에 게이트 전극(12)이 형성된다. 컨택트층(6bd, 6bs) 상에는, 오믹 금속층에 의해 1층째의 드레인 전극(10), 소스 전극(11)이 각각 형성된다.

또한, 채널층(5b')의 하층에는 p⁺형 버퍼층(4b)이 배치된다. p⁺형 버퍼층(4b)은 p⁺형 GaAs층이고, 이 층에 의해, 채널로부터 기판측으로 리크하는 캐리어를 방지할 수 있다.

도 24의 (A)에 도시하는 단위 소자(100)는, 도 24의 (B)에 도시하는 단위 HBT(101)의 면(S1')과 도 24의 (C)에 도시하는 단위 FET(102)의 면(S1)을 접촉시킨 구조이다. 접촉면은 도 24의 (A)의 c-c선의 면이다. 그리고, 단위 FET(102)의 소스 전극(11) 상에 배선 금속층(Ti/Pt/Au)에 의해 접속 배선(17)이 형성된다. 접속 배선(17)은, 단위 FET(102)의 메사를 따라, 또한 절연화 영역(20) 상을 통과하여 단위 HBT(101)의 베이스 전극(8) 상까지 연장한다.

도 25는, 제10 실시예에서의 단위 소자(100)의 다른 형태를 설명하는 단면도로서, 단위 HBT(101)의 단면도(도 2의 b-b선에 상당)만 도시한다.

도 25의 (A)는, 밴드 스파이크를 없애기 위해 Grading층을 갖는 구조이다.

예를 들면, 에미터층(5a) 및 콜렉터층(3)에 Al₀ _.3Ga₀ _.7As층을 채용한다. 그리고, 베이스-에미터 사이, 베이스-콜렉터 사이에 Grading층(32)을 배치한다. 즉 베이스-에미터 사이에서는 GaAs로부터 Al₀ _.3Ga₀ _.7As로 서서히 변화하는 n형의 Al_xGa_1-xAs(X=0→0.3)층을 배치하고, 베이스-콜렉터 사이에서는 예를 들면 Al_0.3Ga_0.7As로부 터 GaAs로 서서히 변화하는 n형의 Al_xGa₁ _- _xAs(X=0.3→0)층을 배치한다. 이에 의해, 오프셋 전압을 더욱 최대한 작게 할 수 있다.

도 25의 (B)는, 밸러스트 저항층을 형성하는 경우이다. 단위 소자(100)를 구성하는 단위 FET(102)나 단위 HBT(101)의 설계에 따라서는 2차 항복을 충분히 방지할 수 없는 경우가 있다. 또한 단위 HBT(101)에 매우 큰 전류를 흘리는 경우에는, 2차 항복의 발생을 완전하게 회피할 수 있는 것은 아니다. 그와 같은 경우에는 단위 HBT(101)의 에피택셜 구조에 밸러스트 저항층을 포함시킴으로써 거듭 2차 항복 대책을 취하면 된다.

즉, 대칭형 HBT를 채용하기 위해서 에미터층(5a)측 및 콜렉터층(3)측에 밸러스트 저항층으로서 n^-형 GaAs층(33)을 배치한다. 소정의 저항값을 갖는 n^-형 GaAs층(33)이 밸러스트 저항층으로 되기 때문에, 이것에 의해서도 1개의 단위 소자에 전류가 집중함에 따른 2차 항복의 발생을 방지할 수 있다.

밸러스트 저항층(33)은 비도핑의 GaAs층으로 형성해도 되고, 에미터층(5a) 및 콜렉터층(3)이 InGaP층인 경우에는, n^-형 InGaP층이나 비도핑 InGaP층이어도 된다. 또한, 에미터층(5a) 및 콜렉터층(3)이 AlGaAs층인 경우에는, 밸러스트 저항층(33)은 n^-형 AlGaAs층이나 비도핑 AlGaAs층으로 형성해도 된다. 다른 반도체층은 도 24의 (B)와 마찬가지이다.

또한, 제3, 제4, 제5, 제6, 제7, 제10 실시예에서, 스위칭 소자에 이용하는 단위 HBT(101)는 전부 대칭형 HBT이기 때문에, 단위 HBT(101)의 에미터와 콜렉터를 교체해도 된다.

또한, 도시는 생략하였지만, 제3, 제4, 제5, 제6, 제7, 제10 실시예에서 저항 분할 등의 바이어스 회로를 형성함으로써, 단위 HBT(101)의 에미터 및 콜렉터의 전위는 GND 전위에 한정하지 않고 자유롭게 설정할 수 있다.

본 실시예에 따르면, HBT과 FET를 분리 영역을 개재하여 인접하여 배치하고, HBT의 베이스 전극에 MESFET의 소스 전극을 접속한 단위 소자를 복수 접속하여 스위칭 소자를 구성하고, 스위치 회로 장치를 실현한다. 즉, 단위 소자는 빗살 형상의 HBT의 베이스 전극마다 MESFET가 접속되고, 또한 HBT와 MESFET가 분리 영역을 개재하여 서로 이웃하여 배치되어 있다. 그리고, 스위칭 소자는, MESFET의 드레인 전극을 전원 단자(V_DD)에 접속하고, MESFET의 게이트 전극에 입력된 전압 신호에 의해, HBT의 콜렉터-에미터 사이의 전류를 변화시킨다. HBT와 MESFET의 거리가 근접해 있기 때문에, HBT의 동작에 의한 발열은 MESFET에 전달된다. 그러나, MESFET의 드레인 전류는 마이너스의 온도 계수를 갖기 때문에, 본 실시예의 HBT의 베이스 전류도 마이너스의 온도 계수를 갖는다. 즉, 본 실시예에서는 HBT의 발열은, HBT의 콜렉터 전류를 감소시킨다.

따라서, 이러한 단위 소자를 병렬로 복수 접속한 스위칭 소자에서, 단위 소자마다 동작 전류가 불균일하게 되어도, 1개의 단위 소자에 전류가 집중하지는 않 아 2차 항복에 의한 파괴는 발생하지 않는다. 즉, 종래의 HBT에 비하여 대폭 전류 밀도를 향상시켜 동작시킬 수 있다.

또한, 단위 FET에서는 내압을 확보하기 위해 매립 게이트 전극 구조를 채용하지만, 매립부를 InGaP층으로 확산시키지 않는 구조로 함으로써 Pt의 이상 확산을 방지할 수 있다. 또한, 단위 HBT의 에미터 메사, 베이스 메사 형성, 렛지 형성 및 단위 FET의 게이트 리세스 에칭에 선택 에칭을 채용할 수 있어, 재현성이 양호하게 된다.

Claims

적어도 1개의 헤테로 접합을 형성하는 복수의 반도체층을 적층한 화합물 반도체 기판과,

상기 기판에 형성되고, 상기 반도체층의 제1, 제2, 제3 반도체층을 각각 콜렉터층, 베이스층, 에미터층으로 하고, 콜렉터 전극, 베이스 전극, 에미터 전극을 갖는 제1 트랜지스터와,

상기 기판에 형성되고, 게이트 전극, 소스 전극, 드레인 전극을 갖는 제2 트랜지스터와,

상기 제1 트랜지스터와 상기 제2 트랜지스터를 분리 영역을 개재하여 인접하여 배치하고, 상기 제1 트랜지스터의 상기 베이스 전극과 상기 제2 트랜지스터의 상기 소스 전극을 접속한 단위 소자

를 구비하고,

복수의 상기 단위 소자를 병렬로 접속하고, 상기 각 단위 소자의 상기 제2 트랜지스터의 드레인 전극을 전원 단자에 접속하여, 상기 제2 트랜지스터의 상기 게이트 전극에 입력되는 전압 신호에 의해 상기 각 단위 소자의 상기 제1 트랜지스터의 콜렉터-에미터 사이의 전류를 변화시키는 것을 특징으로 하는 능동 소자.
제1항에 있어서,

상기 제3 반도체층 상에 형성된 제4 반도체층과,

상기 제4 반도체층 상에 형성되고, 상기 제4 반도체층과의 에칭의 선택비가 큰 제5 반도체층을 갖는 것을 특징으로 하는 능동 소자.
제1항에 있어서,

1개의 상기 단위 소자는, 상기 제2 트랜지스터의 상기 드레인 전극, 상기 게이트 전극, 및 상기 제1 트랜지스터의 상기 에미터 전극, 상기 콜렉터 전극을, 다른 상기 단위 소자가 대응하는 상기 각 전극과 각각 병렬로 공통 접속하는 것을 특징으로 하는 능동 소자.
제1항에 있어서,

상기 제2 트랜지스터의 채널층의 적어도 일부는, 상기 에미터층과 동일한 반도체층에 형성하는 것을 특징으로 하는 능동 소자.
제1항에 있어서,

상기 베이스층 및 상기 콜렉터층으로 되는 상기 반도체층은, 상기 제2 트랜지스터에 연속되는 것을 특징으로 하는 능동 소자.
제1항에 있어서,

상기 제1 트랜지스터의 상기 각 전극은 빗살 형상으로 형성되어 제1 방향으로 연장하고, 상기 제2 트랜지스터의 상기 게이트 전극은 제2 방향으로 연장되는 것을 특징으로 하는 능동 소자.
제1항에 있어서,

상기 베이스층은 p⁺형 GaAs층인 것을 특징으로 하는 능동 소자.
제1항에 있어서,

상기 에미터층은 InGaP층인 것을 특징으로 하는 능동 소자.
제1항에 있어서,

상기 제1 트랜지스터의 콜렉터 전류가 마이너스의 온도 계수를 갖는 것을 특징으로 하는 능동 소자.
제2항에 있어서,

상기 제2 트랜지스터의 각 게이트 전극은, 상기 제4 반도체층 상에 형성하는 것을 특징으로 하는 능동 소자.
제2항에 있어서,

상기 제2 트랜지스터의 각 게이트 전극은, 최하층 금속의 일부를 상기 제4 반도체층 내에 매립하는 것을 특징으로 하는 능동 소자.
적어도 1개의 헤테로 접합을 형성하는 복수의 반도체층을 적층한 화합물 반도체 기판과,

상기 기판에 형성되고, 상기 반도체층의 제1, 제2, 제3 반도체층을 각각 콜렉터층, 베이스층, 에미터층으로 하고 콜렉터 전극, 베이스 전극, 에미터 전극을 갖는 제1 트랜지스터와,

상기 기판에 형성되고, 게이트 전극, 소스 전극, 드레인 전극을 갖는 제2 트랜지스터와,

상기 제1 트랜지스터와 상기 제2 트랜지스터를 분리 영역을 개재하여 인접하여 배치하고, 상기 제1 트랜지스터의 상기 베이스 전극과 상기 제2 트랜지스터의 상기 소스 전극을 접속한 단위 소자와,

상기 단위 소자를 병렬로 접속한 복수의 스위칭 소자와,

상기 복수의 스위칭 소자의 콜렉터 전극 또는 에미터 전극에 공통으로 접속되는 제1 RF 포트와,

상기 복수의 스위칭 소자의 에미터 전극 또는 콜렉터 전극에 각각 접속되는 복수의 제2 RF 포트와,

상기 복수의 스위칭 소자의 드레인 전극에 각각 접속되는 전원 단자

를 구비하고,

상기 제2 트랜지스터의 게이트 전극에 각각 제어 신호를 인가하여 상기 제2 트랜지스터의 도통에 의해 공급되는 전류에 의해 상기 제1 트랜지스터를 구동하고, 상기 제1 및 제2 RF 포트 사이에 신호 경로를 형성하는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 제3 반도체층 상에 형성된 제4 반도체층과,

상기 제4 반도체층 상에 형성되고, 상기 제4 반도체층과의 에칭의 선택비가 큰 제5 반도체층을 갖는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

1개의 상기 단위 소자는, 상기 제2 트랜지스터의 상기 드레인 전극, 상기 게이트 전극, 및 상기 제1 트랜지스터의 상기 에미터 전극, 상기 콜렉터 전극을, 다른 상기 단위 소자가 대응하는 상기 각 전극과 각각 병렬로 공통 접속하는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 에미터층과 상기 제2 트랜지스터의 채널층의 적어도 일부는 동일 반도체층에 형성하는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 제1 트랜지스터의 상기 각 전극은 빗살 형상으로 형성되어 제1 방향으 로 연장하고, 상기 제2 트랜지스터의 상기 게이트 전극은 제2 방향으로 연장되는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 제1 트랜지스터는, 상기 에미터층 및 상기 베이스 층 사이와 상기 베이스층 및 상기 콜렉터 층 사이에 헤테로 접합을 갖고, 순 트랜지스터 동작 시의 온 저항값과 역 트랜지스터 동작 시의 온 저항값이, 하나의 베이스 전류값에 있어서 대략 동일한 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

복수의 상기 제2 트랜지스터의 각 게이트 전극과, 적어도 1개의 제어 단자에 접속되는 로직 회로를 갖고, 상기 1개의 제어 단자로부터 각 게이트 전극에 각각 제어 신호를 인가하는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 스위칭 소자에 다른 상기 스위칭 소자를 직렬로 다단 접속하는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 베이스층은 p⁺형 GaAs층인 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 에미터층은 InGaP층인 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 제1 트랜지스터의 콜렉터 전류가 마이너스의 온도 계수를 갖는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 스위칭 소자의 에미터 전극 및 콜렉터 전극과 동일한 바이어스 전위를 인가하는 바이어스 포인트를 각각 접속하는 것을 특징으로 하는 스위치 회로 장치.
제23항에 있어서,

상기 스위칭 소자의 에미터 전극과 상기 바이어스 포인트 사이, 및 상기 스위칭 소자의 콜렉터 전극과 상기 바이어스 포인트 사이에 각각 고주파 신호의 분리 소자를 접속하는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 전원 단자와 상기 제2 트랜지스터 사이에 고주파 신호의 분리 소자를 접속하는 것을 특징으로 하는 스위치 회로 장치.
제12항에 있어서,

상기 베이스층 및 상기 콜렉터층으로 되는 상기 반도체층은, 상기 제2 트랜지스터에 연속되는 것을 특징으로 하는 스위치 회로 장치.
제13항에 있어서,

상기 제2 트랜지스터의 각 게이트 전극은, 상기 제4 반도체층 상에 형성하는 것을 특징으로 하는 스위치 회로 장치.
제13항에 있어서,

상기 제2 트랜지스터의 각 게이트 전극은, 최하층 금속의 일부를 상기 제4 반도체층 내에 매립하는 것을 특징으로 하는 스위치 회로 장치.
제18항에 있어서,

상기 로직 회로는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트 전극은 상기 제3 반도체층에 형성되는 것을 특징으로 하는 스위치 회로 장치.