KR100538810B1

KR100538810B1 - 반도체소자의 소자분리 방법

Info

Publication number: KR100538810B1
Application number: KR10-2003-0098450A
Authority: KR
Inventors: 피승호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-29
Filing date: 2003-12-29
Publication date: 2005-12-23
Anticipated expiration: 2023-12-29
Also published as: US20050139951A1; JP4977842B2; KR20050067466A; JP2005197644A; CN1298043C; US7579255B2; CN1638087A; US20090278225A1; US8022501B2; JP2012033952A

Abstract

STI 소자분리 기술이 개시되어 있는 바, 본 발명의 소자분리 구조는 실리콘기판의 소자분리영역에 트렌치가 형성되고, 트렌치 내부에는 바닥면에서부터 상부로 확장된 복수의 실리콘 기둥이 형성되며, 실리콘 기둥의 표면을 포함한 트렌치 내부에는 소자분리절연막이 매립되는 구조이다. 이와 같이 소자분리 구조가 트렌치 내부에 실리콘기둥을 포함하게 되면, 전지장 차폐 효과를 가지면서 종래기술과 대비되어 소자와 소자간의 분리 길이가 크기 때문에 소자분리막 측벽을 따라 흐르는 누설전류를 억제할 수 있다. 즉, 한정된 면적에서 미세한 소자분리구조를 요구하는 초고집적소자에 매우 유용하다.

또한, 본 발명의 소자분리 구조는 인접한 실리콘기둥들 사이에 미세 트렌치가 형성되고 이 트렌치 내에 공동이 형성된다. 이에 의해 되어 RC 딜레이를 유발하는 커패시턴스의 감소 효과를 얻을 수 있다.

Description

반도체소자의 소자분리 방법{Method of isolation in semiconductor device}

본 발명은 반도체 소자의 소자분리 기술에 관한 것으로, 특히 STI (Shallow Trench Isolation) 기술을 이용한 소자분리 방법에 관한 것이다.

잘 알려진 바와 같이, 반도체 집적회로 제조 시 트랜지스터나 캐패시터 등과 같은 개별 소자들 사이를 전기적으로 서로 분리하기 위하여 소자분리기술을 사용한다.

소자분리 방법으로서 가장 널리 알려진 방법은 로코스(Local Oxidation of Silicon; LOCOS) 기술과, STI (Shallow Trench Isolation) 기술이다.

로코스 공정은 소자가 형성될 활성영역의 기판상에 질화막 마스크패턴을 형성하고 이를 마스크로하여 실리콘기판을 열산화시키는 방법으로서 비교적 면적이 크고 경계면에 발생되는 버즈빅(bird's beak) 등의 문제로 인하여 고집적 소자에 적용하는데 한계가 있다.

따라서, 최근 고집적 메모리 소자 등에서는 기판에 얕은 깊이의 트렌치를 형성하고 이 트렌치에 산화막을 매립시켜 소자분리 영역을 형성하는 STI 기술을 적용하고 있다.

도 1a 내지 도 1c는 STI 기술을 적용한 종래기술에 따른 소자분리 방법을 설명하기 위한 단면도이다.

도 1a를 참조하면, 실리콘과 같은 반도체 기판(10) 상에 산화막(11) 및 질화막(12)을 순차적으로 증착한 후, 소자분리 마스크 및 식각 공정으로 질화막(12) 및 산화막(11)을 패터닝하여 기판(10)의 소자분리영역을 노출시킨다.

여기서, 산화막(11)은 기판(10)과 질화막(12)의 직접 접촉으로 인한 스트레스를 방지하기 위한 버퍼층으로서 작용하고, 질화막(12)은 트렌치 식각 마스크 및 후속 공정인 화학기계연마(Chemical Mechanical Polishing; CMP) 공정시 식각정지막으로서 작용한다.

그 다음, 노출된 기판(10)을 소정 깊이 식각하여 트렌치를 형성하고, 트렌치 측벽에 측벽산화막(wall oxide, 13)의 개재하에 라이너 질화막(liner nitride, 14)을 형성한다. 여기서, 라이너 질화막(nitride, 14)은 보론 격리(boron segregation) 현상 등을 억제하여 소자특성을 개선하고 후속 산화 공정에서 측벽 추가산화에 의한 스트레스 유발을 억제하기 위하여 형성된다. 그후, 라이너 질화막(14)이 형성된 트렌치를 완전히 매립하도록 기판 전면 상에 소자분리산화막(15)을 갭필(gap fill)한다.

이후, 도 1b와 같이, 질화막(12) 표면이 노출되도록 소자분리산화막(15)이 증착된 기판의 전면을 CMP한다.

이후, 도 1c와 같이 습식식각에 의해 질화막(12)을 제거한다.

상술한 바와 같은 STI는 LOCOS가 가지고 있는 한계를 극복하여 상당히 집적도가 높은 소자에서도 적용이 가능하여 최근에 가장 널리 적용되는 소자분리법으로 자리잡고 있다.

그러나, 공정의 한계에 점점 가까워지면서 트렌치 소자분리 역시 그 구현이 힘들어지고 있다. 특히 소자분리막의 내부는 CVD에 의한 산화막 등의 절연막으로 채워져야 하지만 소자분리의 너비가 줄어듦에 따라 트렌치를 절연막으로 매립하는 것이 종래처럼 쉽지 않게되어 현재의 기술적 요구사항만으로 트렌치의 산화막 매립은 거의 한계에 도달해 있다고 해도 과언이 아니다.

또한 트렌치 소자분리막의 너비가 좁아질수록 이웃하는 셀에서의 전기장이 주변 셀에 영향을 미칠 가능성 또한 그 만큼 커지고 있기 때문에, 소자의 집적도가 높아지면 이웃 셀에 의한 전기장 때문에 소자분리막의 측벽이 반전될 가능성이 커지게되어 소자의 리프레쉬(Refresh) 특성을 떨어뜨리게 되며, 또한 이웃하고 있는 MOSFET에도 영향을 줄 가능성이 커지기 때문에 소자의 이상 동작 가능성도 커진다.

한편, 0.1㎛ 테크놀러지 이하의 DRAM에서는 전기장 차폐 효과를 얻기 위하여 트렌치 내부를 폴리실리콘으로 매립하는 MSE(metal shield embedded)-STI 구조가 제안되어 있는 바, 도 2는 그 구조를 도시하고 있다. 도 2는 Yongjik Park 등에 의해 제안[Yongjik Park, and Kinam Kim, Tech. Digest of IEDM, pp391-394(2001)]된 MSE(metal shield embedded)-STI 구조이다.

그러나, 도 2에 도시된 소자분리 구조는 소자와 소자간의 분리 길이[소자분리막(oxide)과 실리콘기판(Si-Sub.)이 접하는 계면의 길이]가 한정되어 있기 때문에 더욱더 미세한 소자분리구조를 요구하는 초고집적소자에서는 소자분리막 측벽을 따라 누설전류가 발생되게 된다.

또한, 도 2에 도시된 소자분리막을 형성하기 위한 제조 공정 측면에서 살펴보면, 트렌치내에 폴리실리콘을 매립하기 위한 에치백 공정이 수반되게 되는데 이 에치백후에 패드질화막 측벽에 폴리실리콘 잔유물(residue)이 발생하게 되어 소자 특성을 저하시킨다. 또한 에치백 된 후의 폴리실리콘 상부에 산화막을 형성하여야 하고 이 산화막을 형성하기 위하여 열 산화(Themal Oxidation)를 수반하여야 하므로, 열 산화시에 기판이 심한 스트레스를 받게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 초고집적소자에서 소자분리막의 측벽 반전에 의한 누설전류 발생을 억제하고, 트렌치 내부에 커패시턴스가 작은 공동(cavity)을 형성하여 소자의 RC 딜레이를 감소시킨 반도체소자의 소자분리 구조를 제공하는데 있다.

본 발명의 다른 목적은 제조 공정시 에스펙트 비(aspect ratio)가 큰 트렌치내에 용이하게 소자분리산화막을 매립하고, 전기장 차폐를 위한 실리콘을 트렌치내에 에치백 없이 형성할 수 있어 패드질화막 측벽의 실리콘 잔유물 생성을 방지하며, 열산화에 의한 스트레스 발생을 방지하는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 소자분리 구조는 실리콘기판에 형성된 트렌치; 상기 트렌치 내에 형성되며 트렌치 바닥면의 기판에서부터 상부로 확장되어 형성된 실리콘 기둥; 및 상기 실리콘 기둥의 표면을 포함한 상기 트렌치 내부에 매립된 소자분리절연막을 포함한다. 상기 실리콘기둥은 복수개로 구비될 수 있다.

이와 같이 소자분리 구조가 트렌치 내부에 실리콘기둥을 포함하게 되면, 전지장 차폐 효과를 가지면서 도2의 종래기술과 대비되어 소자와 소자간의 분리 길이가 크기 때문에 소자분리막 측벽을 따라 흐르는 누설전류를 억제할 수 있다. 즉, 한정된 면적에서 미세한 소자분리구조를 요구하는 초고집적소자에서 전기장 차폐 및 누설전류 억제의 효과를 얻을 수 있다.

상기 트렌치는 예정된 소자분리영역의 너비를 갖는 제1트렌치와, 상기 제1트렌치와 연장되어 제1트렌치 하부에 형성되고 미세 너비를 갖는 복수의 제2트렌치로 구성되고, 상기 제2트렌치에는 상기 소자분리절연막의 매립이 없는 공동(cavity)이 형성될 수 있다. 공동은 복수의 제2트렌치중에서 일부의 제2트렌치에만 형성될수 있다. 공동은 커패시턴스가 매우 작기 때문에 RC 딜레이를 유발하는 커패시턴스의 감소 효과를 얻을 수 있다.

본 발명의 소자분리 방법은, 소자분리영역의 실리콘기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 바닥면의 상기 실리콘기판을 미세하게 다수군데 식각하여 실리콘기둥 및 제2트렌치를 형성하는 단계; 및 상기 실리콘기둥을 포함하는 상기 제1 및 제2트렌치 내에 소자분리절연막을 매립하는 단계를 포함하는 것을 특징으로 한다.

상기 실리콘기둥 및 상기 제2트렌치를 형성하는 단계는, 제1트렌치의 바닥면에 실리콘과 식각 선택비를 갖는 식각마스크층을 형성하는 단계와, 상기 식각마스크층 상에 HSG를 형성하는 단계, 상기 HSG를 마스크로하여 상기 식각마스크층을 식각하여 패터닝하는 단계, 상기 패턴된 식각마스크를 마스크로하여 상기 제1트렌치 바닥면의 상기 실리콘기판을 식각하는 단계를 포함한다. 상기 식각마스크층은 열 산화에 의한 산화막으로 형성하는 것이 바람직하다.

상기 제1트렌치를 형성하는 단계는, 실리콘기판상에 패드절연막을 형성하는 단계; 상기 패드절연막 상에 소자분리마스크를 사용한 포토리소그라피 공정에 의해 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로하여 상기 패드절연막과 상기 실리콘기판을 식각하여 상기 제1트렌치를 형성하는 단계; 및 상기 포토레지스트 패턴을 스트립하는 단계를 포함한다. 통상적으로 상기 패드절연막은 버퍼산화막과 패드질화막을 적층하여 형성한다.

상기 소자분리절연막을 매립하는 단계는, 상기 실리콘기둥을 포함하는 제1 및 제2 트렌치의 실리콘기판 표면에 열 산화에 의한 제1산화막을 형성하는 단계; 제1산화막이 형성된 기판 전체구조 상에 화학기상증착에 의해 제2산화막을 형성하는 단계; 상기 패드절연막이 드러나도록 기판 전면을 화학기계연마하는 단계; 및 상기 패드절연막을 제거하는 단계를 포함한다. 상기 제2산화막의 화학기상증착 시 상기 제2트렌치 내에 공동을 형성하는 것이 바람직하다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명을 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 바람직한 실시예에 따른 소자분리 구조를 도시한 것이다.

도 3을 참조하면, 실리콘기판(301)의 소자분리영역에 트렌치(T1, T2)가 형성되어 있고, 트렌치(T1, T2) 내부에는 바닥면에서부터 상부로 확장된 복수의 실리콘 기둥(320a)이 형성되어 있으며, 실리콘 기둥(320a)의 표면을 포함한 트렌치(T1, T2) 내부에는 산화막(303, 304)이 매립되어 있다. 산화막(303)은 열 산화막이며, 산화막(304)는 CVD 산화막이다.

트렌치(T1, T2)는 예정된 소자분리영역의 너비를 갖는 하나의 제1트렌치(T1)와, 제1트렌치(T1) 하부에 형성된 복수의 제2트렌치(T2)로 이루어지며, 제1트렌치(T1)는 소자분리 마스크 및 식각에 의해 정의된 것이고, 제2트렌치(T2)는 제1트렌치(T1) 바닥면의 실리콘기판(301)이 미세하게 복수군데 식각되어 정의된 것이다. 실리콘기판(301)이 미세하게 복수군데 식각되어 제2트렌치(T2)가 형성됨과 동시에 복수개의 실리콘 기둥(320a)도 형성된다. 실리콘기둥은 증착 및 에치백에 의해 트렌치 내부에 형성되는 것이 아니므로, 도 2의 종래기술이 갖는 문제점인 폴리실리콘 잔유물의 문제를 해결할 수 있다

다시 도 3을 참조하면, 제2트렌치(T2)는 그 폭이 매우 미세하여 산화막(304)이 완전히 매립되지 않아서 공동(Cavity, 'C')이 형성된다. 이 공동(C)은 커패시턴스가 매우 작기 때문에 RC 딜레이를 유발하는 커패시턴스의 감소 효과를 얻을 수 있다. 공동(Cavity, 'C')은 복수개의 제2트렌치(T2) 중에서 일부에만 형성되고 나머지 일부에는 형성되지 않을 수 있다. 아울러, 제2트렌치(T2)는 완전히 매립하지 않아도 되므로 도 2의 종래기술에 대비하여 트렌치(T1, T2)에 산화막(304)을 매립하는 것이 용이한 효과가 있다.

산화막(304)는 열 산화가 아닌 화학기상증착(CVD)에 의해 증착되어 트렌치를 매립한다. 따라서 도2의 종래기술이 갖는 문제점인 열 산화에 의한 스트레스 유발을 방지할 수 있다.

도 4a 내지 도 4f는 본 발명의 바람직한 일실시예에 따른 소자분리 방법을 나타낸다. 여기서는 도 3에 도시된 소자분리 구조를 제조하기 위한 방법의 일예이다.

도 4a는 실리콘기판(401) 상부에 트렌치 식각을 위한 식각마스크 및 CMP시의 식각정지를 위해 버퍼 산화막(402)과 패드 질화막(403)을 형성한 상태이다.

버퍼 산화막(402)은 실리콘기판(401)과 패드 질화막(403)의 직접 접촉으로 인한 스트레스 발생을 억제하기 위한 버퍼 절연막으로서, 본 실시예에서 버퍼 절연막은 산화막(402)이 단층으로 사용되었으나, 이외에 폴리실리콘/산화막의 적층구조가 가능하며 질화산화막의 사용도 가능하다. 그리고, 버퍼 절연막은 그 생략이 가능하다. 기판(401)은 실리콘 웨이퍼 이외에 실리콘에피택셜층 등이 기타의 실리콘층이 될 수 있다.

이어서, 도 4b는 소자분리마스크를 사용한 리소그라피 공정으로 패드 질화막(403)과 버퍼 산화막(402) 및 그 하부의 실리콘기판(401)을 소정 깊이 식각하여 제1트렌치(404)를 형성한 상태이다. 이때 제1트렌치(404)는 목적하고자 하는 깊이의 일부 깊이만을 갖도록 한다.

구체적인 과정을 설명하면, 질화막(403) 상에 포토레지스트를 도포하고 소자분리마스크를 사용한 노광 및 현상에 의해 포토레지스트 패턴을 형성한다. 이어서, 포토레지스트 패턴을 마스크로하여 질화막과 산화막을 식각하고, 계속하여 실리콘기판(401)을 식각한다. 이후 잔류하는 포토레지스트를 스트립한다.

이어서, 도 4c는 열 산화(Thermal oxidation)에 의해 제1트렌치(404) 내면의 실리콘기판표면에 얇은 산화막(405)을 형성하고, 그 위에 HSG(Hemi spherical silicon grain)(406)를 형성한 상태이다. 산화막(405)은 후속 공정에서 제2트렌치를 형성하기 위한 식각마스크 역할을 하게 된다. 식각마스크 기능을 위한 박막으로서 산화막(404) 이외에 CVD 증착에 의한 산화막, 질화막/산화막의 적층막 등 실리콘과 식각선택비를 갖는 박막이 사용가능하다.

이어서, 도 4d는 HSG(406)을 마스크로하여 산화막(405)를 비등방성 식각한 상태로서, 제1트렌치(404)의 바닥면에 형성된 산화막(405)는 국부적으로 다수군데 식각되어 산화막패턴(405a)를 형성된다. HSG(406)는 기하학적으로 골(그레인 바운더리 부분)과 산(그레인 부분)을 갖게 되는데, 골 부분에서 산화막(405)의 식각이 일어나게 된다.

이어서, 도 4e는 산화막패턴(405a)을 마스크로하여 제1트렌치(404)의 바닥면에서 드러난 실리콘기판(401)을 식각한 상태로서, 복수개의 제2트렌치(407)와 복수개의 실리콘기둥(401a)이 형성된다.

끝으로, 도 4f는 열 산화 공정에 의해 얇게 산화막(408)을 성장한 다음, CVD에 의해 제1트렌치(404) 및 제2트렌치(407)에 산화막(409)을 매립하고, 화학기계연마(CMP) 및 패드질화막(403) 제거 등 통상의 과정을 통해 소자분리막을 완성한 상태이다. 제2트렌치는 미세하기 때문에 산화막(409)가 완전히 매립되지 않아 공동(cavity)(410)을 형성하게 된다. CMP의 타겟은 패드 질화막(403)의 표면이 노출될때까지로하고, 패드질화막(403)의 제거는 질화막 제거용 습식 식각 용액(예컨대 H₃PO₄용액)에 기판을 딥(Dip)하여 실시한다.

도 3, 도 4a 내지 도 4f의 실시예서 실리콘기둥을 3개 도시하였으나, 본 발명은 그 개수가 중요한 것이 아니고 트렌치 내에 바닥면에서부터 상부로 확장된 적어도 하나의 실리콘 기둥이 존재한다는 것이며, 이에 의해 전기장차폐 기능을 부여하고 소자분리 길이를 증가시키므로써 초고집적소자에서 이웃한 소자간의 누설전류를 방지/억제하는 효과를 구현한다.

또한, 제2트렌치는 완전히 매립되지 않아 공동을 형성하게 되면 커패시턴스 감소라는 부가적인 효과를 얻을 수 있고, 또한 제1트렌치에만 충분히 소자분리용 산화막을 매립하면되기 때문에 갭-필되어야 할 홀(Hole) 깊이가 상대적으로 얕아지는 효과를 보게되어 산화막 매립이 용이해진다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 한정된 면적에서 미세한 소자분리구조를 요구하는 초고집적소자에 매우 유용하게 적용된다. 특히 미세한 너비를 갖는 소자분리 구조에서도 원하는 전기장 차폐 및 누설전류 억제의 효과를 얻을 수 있다.

도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.

도 2는 종래기술에 따른 MSE(metal shield embedded)-STI 구조이다.

도 3은 본 발명의 바람직한 실시예에 따른 소자분리 구조를 단면도.

도 4a 내지 도 4f는 본 발명의 바람직한 일실시예에 따른 소자분리 방법을 나타낸 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

301 : 실리콘기판

320a : 실리콘 기둥

303 : 열산화막

304 : CVD 산화막

C : 공동(Cavity)

T1, T2 : 트렌치

Claims

삭제
삭제
실리콘기판에 형성된 트렌치;

상기 트렌치 내에 형성되며 트렌치 바닥면의 기판에서부터 상부로 확장되어 형성된 복수개의 실리콘 기둥; 및

상기 실리콘 기둥의 표면을 포함한 상기 트렌치 내부에 매립된 소자분리절연막을 포함하고,

상기 트렌치는 예정된 소자분리영역의 너비를 갖는 제1트렌치와, 상기 제1트렌치와 연장되어 제1트렌치 하부에 형성되고 미세 너비를 갖는 복수의 제2트렌치로 구성되는

반도체 소자.
제3항에 있어서,

상기 제2트렌치에는 상기 소자분리절연막의 매립이 없는 공동(cavity)이 형성된 것을 특징으로 하는 반도체 소자.
제4항에 있어서,

상기 공동은 복수의 제2트렌치중에서 일부의 제2트렌치에만 형성된 것을 특징으로 하는 반도체 소자.
제3항에 있어서,

상기 소자분리절연막은 화학기상증착(CVD)에 의한 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
소자분리영역의 실리콘기판을 식각하여 제1트렌치를 형성하는 단계;

상기 제1트렌치의 바닥면의 상기 실리콘기판을 미세하게 다수군데 식각하여 실리콘기둥 및 제2트렌치를 형성하는 단계; 및

상기 실리콘기둥을 포함하는 상기 제1 및 제2트렌치 내에 소자분리절연막을 매립하는 단계

를 포함하는 반도체소자의 소자분리방법
제7항에 있어서,

상기 실리콘기둥 및 상기 제2트렌치를 형성하는 단계는,

제1트렌치의 바닥면에 실리콘과 식각 선택비를 갖는 식각마스크층을 형성하는 단계;

상기 식각마스크층 상에 HSG를 형성하는 단계; 및

상기 HSG를 마스크로하여 상기 식각마스크층을 식각하여 패터닝하는 단계;

상기 패턴된 식각마스크를 마스크로하여 상기 제1트렌치 바닥면의 상기 실리콘기판을 식각하는 단계

를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제8항에 있어서,

상기 식각마스크층은 열 산화에 의한 산화막인 것을 특징으로 하는 반도체소자의 소자분리 방법.
제8항에 있어서,

상기 제1트렌치를 형성하는 단계는,

실리콘기판상에 패드절연막을 형성하는 단계;

상기 패드절연막 상에 소자분리마스크를 사용한 포토리소그라피 공정에 의해 포토레지스트 패턴을 형성하는 단계;

상기 포토레지스트 패턴을 마스크로하여 상기 패드절연막과 상기 실리콘기판을 식각하여 상기 제1트렌치를 형성하는 단계; 및

상기 포토레지스트 패턴을 스트립하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제10항에 있어서,

상기 패드절연막은 버퍼산화막과 패드질화막을 작층하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제10항에 있어서,

상기 소자분리절연막을 매립하는 단계는,

상기 실리콘기둥을 포함하는 제1 및 제2 트렌치의 실리콘기판 표면에 열 산화에 의한 제1산화막을 형성하는 단계;

제1산화막이 형성된 기판 전체구조 상에 화학기상증착에 의해 제2산화막을 형성하는 단계;

상기 패드절연막이 드러나도록 기판 전면을 화학기계연마하는 단계; 및

상기 패드절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
제12항에 있어서,

상기 제2산화막의 화학기상증착 시 상기 제2트렌치 내에 공동을 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.