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JP2003060024A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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Publication number
JP2003060024A
JP2003060024A JP2001245209A JP2001245209A JP2003060024A JP 2003060024 A JP2003060024 A JP 2003060024A JP 2001245209 A JP2001245209 A JP 2001245209A JP 2001245209 A JP2001245209 A JP 2001245209A JP 2003060024 A JP2003060024 A JP 2003060024A
Authority
JP
Japan
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film
trench
semiconductor device
recess
manufacturing
Prior art date
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Withdrawn
Application number
JP2001245209A
Other languages
English (en)
Inventor
Jun Sumino
潤 角野
Satoru Shimizu
悟 清水
Takeshi Sugihara
剛 杉原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US10/136,404 priority patent/US6849919B2/en
Priority to TW091109563A priority patent/TW541649B/zh
Priority to KR10-2002-0025454A priority patent/KR100491550B1/ko
Priority to DE10220898A priority patent/DE10220898A1/de
Publication of JP2003060024A publication Critical patent/JP2003060024A/ja
Priority to US11/033,322 priority patent/US7268056B2/en
Priority to US11/822,467 priority patent/US7326627B2/en
Priority to US11/822,470 priority patent/US7808031B2/en
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  • Manufacturing & Machinery (AREA)
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  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】 配線工程におけるコンタクトの突き抜けが防
止され、接合リーク不良の発生が抑止され、かつゲート
酸化膜の信頼性が確保される半導体装置の製造方法およ
び半導体装置を提供する。 【解決手段】 半導体基板１０の主表面に上部トレンチ
４０ａを形成し、上部トレンチ４０ａ内に埋め込み酸化
膜５０ａを埋設し、この埋め込み酸化膜５０ａを少なく
とも上部トレンチ４０ａの底面の一部が露出するように
除去し、残存した埋め込み酸化膜５０ａにてサイドウォ
ール５０ｂを形成し、サイドウォール５０ｂをマスクと
して上部トレンチ４０ａの底面に下部トレンチ４０ｂを
形成し、上部トレンチ４０ａ内にサイドウォール５０ｂ
を残存させたまま、上部トレンチ４０ａおよび下部トレ
ンチ４０ｂ内に酸化膜５０ｃ，５０ｄを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置に関し、より具体的には、半導体
装置の素子間を分離するトレンチ分離構造を有する半導
体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】半導体装置の素子分離構造として、ＳＴ
Ｉ（Shallow Trench Isolation）分離構造が一般的に広
く利用されている。このＳＴＩ分離構造では、半導体基
板主表面にトレンチ（溝）を形成し、このトレンチ内部
を埋め込み酸化膜によって埋設することで隣接する素子
間の電気的絶縁を行なうものである。
【０００３】このＳＴＩ構造を有する従来の半導体装置
では、トレンチの形状がより矩形に近い形状となってお
り、そのトレンチの側壁と底面の成す角は略直角となっ
ている。これは、近年の半導体装置に要求される微細化
の実現のため、素子分離構造をより微細化する必要があ
るためである。このためトレンチの側壁が急峻となり、
配線工程においてトレンチに隣接する活性領域へのコン
タクトを行なう際に、マスクの重ね合わせずれやコンタ
クト径のばらつきによって、トレンチ分離膜が削れてし
まうことがある。さらに、この削れが大きい場合には、
コンタクトが分離膜下部の半導体基板領域にまで達し、
電気特性に大きな影響を与えることもある。
【０００４】また、ＳＴＩ分離構造では、接合リーク不
良の発生を抑えるためにトレンチ内壁を窒化するか、ま
たは窒化膜を形成する手法がとられる場合が多い。この
接合リーク不良は、半導体装置の製造プロセスにおいて
行なわれる熱履歴により、トレンチの側壁と底面とが構
成する角の部分に応力集中が起こるために発生するもの
で、これを防止するためトレンチ内壁を窒化するか、ま
たは窒化膜を形成することで応力の緩和が図られる。
【０００５】しかし、このトレンチ内壁を窒化する手法
または窒化膜を形成する手法によって接合リーク不良の
発生を抑えた場合には、ゲート酸化膜となる部分の直近
の酸化膜まで窒化されたり、ゲート酸化膜形成後におい
て直近に窒化膜が位置してしまうため、電子のトラップ
による電気特性の悪化が発生していた。これは、特に不
揮発性半導体装置に適用した場合に顕著となり、歩留ま
りの悪化を招き、製品の信頼性に大きく影響することが
懸念される。したがって、接合リーク不良発生の抑制と
ゲート酸化膜の信頼性確保の両立が可能なトレンチ分離
構造の提供が課題となっていた。
【０００６】
【発明が解決しようとする課題】そこで本発明は、上記
の問題点を解決するために成されたものであり、配線工
程におけるコンタクトの突き抜けが防止され、接合リー
ク不良の発生が抑止され、かつゲート酸化膜の信頼性が
確保される半導体装置の製造方法および半導体装置を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の主表面に第１のストッパ膜を形
成する第１の工程と、第１のストッパ膜をマスクとして
半導体基板の主表面に第１の凹部を形成する第２の工程
と、第１の凹部内に第１の絶縁膜を埋設する第３の工程
と、第１の凹部内に埋設した第１の絶縁膜を、少なくと
も第１の凹部の底面を形成する半導体基板の表面の一部
が露出するように除去し、残存した第１の絶縁膜にて第
２のストッパ膜を形成する第４の工程と、第２のストッ
パ膜をマスクとして第１の凹部の底面を形成する半導体
基板の表面に第２の凹部を形成する第５の工程と、第１
の凹部内に第２のストッパ膜を残存させたまま、第１の
凹部内および第２の凹部内に第２の絶縁膜を形成する第
６の工程とを備えている。
【０００８】上記製造方法を用いて半導体装置を製造す
ることで、従来分離膜の均質化のために行なわれていた
第２のストッパ膜の除去を行わないことで製造工程の簡
略化が図られる。また、ストッパ膜の除去を行なわない
ことで凹部側壁が滑らかな形状となるため、熱処理時な
どの応力集中が回避されて接合リーク特性が向上する。
さらには、凹部側壁が滑らかになることで、配線工程時
におけるコンタクトのミスアラインメントが起こって
も、コンタクトと基板がショートすることがなく、歩留
まりの向上が図られる。なお、本製造方法では、第２の
絶縁膜によって第１および第２の凹部が埋設されている
ことが望ましい。
【０００９】上記本発明の半導体装置の製造方法は、た
とえば、さらに、第１の凹部内および第２の凹部内に形
成された第２の絶縁膜の表面を覆うように窒化膜の層を
形成する工程と、窒化膜上に、第１の凹部および第２の
凹部が埋設されるように第３の絶縁膜を形成する工程と
を備えていることが望ましい。
【００１０】上記製造方法を用いて半導体装置を製造す
ることで、窒化膜によって接合リーク特性の改善が行な
われるとともに、この窒化膜と隣接する素子領域および
素子領域上に形成されるゲート酸化膜との間に分厚い第
１の絶縁膜が存在することで窒化膜とゲート酸化膜との
距離が保たれ、電子のトラップが防止されてゲート酸化
膜の信頼性を向上させることが可能となる。なお、本製
造方法では、第３の絶縁膜によって第１および第２の凹
部が埋設されていることが望ましい。
【００１１】本発明の半導体装置は、半導体基板の主表
面に位置するように形成された第１の凹部と、第１の凹
部の底面を形成する半導体基板の表面に形成された第２
の凹部と、第１の凹部を形成する半導体基板の表面を覆
うように形成された第１の絶縁膜と、第１の絶縁膜とは
別工程で、第１の絶縁膜の表面と第２の凹部を形成する
半導体基板の表面とを連続的に覆うように形成された第
２の絶縁膜とを備えている。
【００１２】本構成により、上述の配線工程におけるミ
スアラインメントが発生した場合に、コンタクトの半導
体基板への突き抜けが防止される。さらには、不揮発性
半導体記憶装置に応用することで、カップリング比の向
上が図られる。
【００１３】上記本発明の半導体装置は、たとえば、第
２の絶縁膜の表面に形成され、第１の凹部内および第２
の凹部内に位置するように形成された窒化膜と、窒化膜
の表面を覆うように形成された第３の絶縁膜とを備えて
いることが望ましい。
【００１４】本構成により、上述のコンタクトの突き抜
け防止効果と、不揮発性半導体装置に応用した場合のゲ
ート酸化膜の信頼性向上およびカップリング比の向上と
が図られる。
【００１５】
【発明の実施の形態】本発明の実施の形態について、図
を参照して説明する。
【００１６】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置の製造方法を説明するための
半導体基板の断面図であり、図２は、本製造方法によっ
て製造された半導体装置の構造を説明するための断面図
である。また、図３は、この半導体装置において、コン
タクトホールのミスアラインメントが発生した場合の効
果を説明するための断面図であり、図４は、分離膜端部
が形状異常を起こした場合の半導体基板の断面図、図５
は、本発明を不揮発性半導体記憶装置に適用した場合の
効果を説明するための断面図である。
【００１７】（半導体装置の製造方法）まず、図１を参
照して、本発明の実施の形態１における半導体装置の製
造方法について説明する。まず、半導体基板１０の主表
面上に、第１のストッパ膜である窒化膜３０を堆積する
ために、半導体基板１０主表面上にパッド酸化膜２０を
形成する。その後、このパッド酸化膜２０上に窒化膜３
０を堆積し、フォトリソグラフィ技術を用いて、素子分
離構造を形成する領域の半導体基板１０主表面が露出す
るまで、窒化膜３０およびパッド酸化膜２０を除去す
る。この後、半導体基板１０主表面に残存している窒化
膜３０をマスクとして、半導体基板１０をドライエッチ
ングすることで第１の凹部である上部トレンチ４０ａを
形成する（図１（ａ））。
【００１８】次に、この上部トレンチ４０ａが埋設する
ように埋め込み絶縁膜５０ａを堆積する（図１
（ｂ））。この埋め込み絶縁膜５０ａは、たとえばＴＥ
ＯＳ（テトラエトキシシラン）を用いて形成した膜やＮ
ＳＧ膜（Non-Doped-Silicate Glass）など絶縁膜であれ
ばどのような膜であってもよい。この埋め込み絶縁膜５
０ａの一部が残存するようにエッチングを行なうこと
で、第２のストッパ膜であるサイドウォール５０ｂを形
成する（図１（ｃ））。このサイドウォール５０ｂは、
上部トレンチ４０ａの底面にさらにトレンチを形成する
ためのマスクとなるものであるため、上部トレンチ４０
ａの底面の所定部分が露出するように、条件を設定する
必要がある。次に、サイドウォール５０ｂをマスクとし
て、上部トレンチ４０ａの底面を形成する半導体基板１
０表面をエッチングすることにより、第２の凹部である
下部トレンチ４０ｂが形成される（図１（ｄ））。
【００１９】この後、従来は絶縁膜の均一化のために除
去されていたサイドウォール５０ｂを除去することな
く、下部トレンチ４０ｂの内壁酸化を行なう。この内壁
酸化は、下部トレンチ４０ｂ表面が覆われるだけの厚さ
があれば十分で、接合リーク特性の向上のために一般的
に行なわれるものである。この内壁酸化により、下部ト
レンチ４０ｂ側壁および底面には、第２の絶縁膜である
内壁酸化膜５０ｃが形成される（図１（ｅ））。
【００２０】さらにこの後、サイドウォール５０ｂおよ
び内壁酸化膜５０ｃが形成する溝の内部が埋め込まれる
ように、再びＴＥＯＳを用いて埋め込み酸化膜５０ｄが
形成される（図１（ｆ））。このとき、上部トレンチ４
０ａおよび下部トレンチ４０ｂが完全に埋設された状態
とする。その後、ＣＭＰ（Chemical Mechanical Polish
ing）処理を行なうことで窒化膜３０が露出するまで平
坦化処理が行なわれ、窒化膜３０と酸化膜２０がエッチ
ングにより除去される（図１（ｇ））。
【００２１】以上の工程を経ることにより、半導体基板
１０の主表面に隣接する素子間の分離を行なう２段のト
レンチ分離膜が５０形成される。さらに、その後、素子
の形成工程および配線工程を経て、図２に示す半導体装
置が完成する。図では省略しているが、トレンチ分離膜
形成後に順次ゲート酸化膜（図示せず）の形成や素子形
成などが行なわれた後に、配線工程が行なわれる。この
配線工程では、半導体素子表面に層間絶縁膜７０が堆積
され、この層間絶縁膜７０の所定位置を除去して導電体
を充填することで素子の電気的取出しを行なうコンタク
ト８０が形成されるのが一般的である。
【００２２】（半導体装置の構造）図２を参照して、上
記製造方法にて製造された半導体装置の構造について説
明する。半導体基板１０の主表面には、素子領域と素子
分離領域とが交互に配設されている。この素子分離領域
は上述の工程を経て形成された２段のトレンチ分離膜５
０であり、その上段の上部トレンチの両端はサイドウォ
ール構造による絶縁膜５０ｂで形成されており、この部
分以外のトレンチ内部は内壁酸化膜５０ｃ（図示省略）
および埋め込み酸化膜５０ｄで充填されている。この絶
縁膜５０内の各酸化膜の構造は、ＨＦ（フッ化水素）な
どを用いた薬液処理を行なうことでその構造の差異を明
確化することが可能である。また、トレンチ分離膜５０
上には、上述の層間絶縁膜７０が覆うように形成されて
おり、素子領域上には素子の電気的取出しのためにコン
タクト８０が形成されている。
【００２３】（作用・効果）上記構造のトレンチ分離膜
を備えた半導体装置とすることで、以下の効果が得られ
る。まず、従来分離膜の均質化のために行なわれていた
サイドウォールの除去を行わないことで製造工程の簡略
化が図られる。さらには、トレンチ絶縁膜の側壁部分が
滑らかな形状となるため、熱処理時などの応力集中が回
避され接合リーク特性が向上する。これにより、良好な
耐圧およびリーク電流特性を備えた半導体装置の提供が
可能となる。
【００２４】また、図３（ａ）に示すように、配線工程
におけるコンタクト８０形成用のマスクのミスアライン
メントが発生した場合にも、トレンチ分離膜５０の側壁
部分が滑らかな形状であるため、コンタクト８０がトレ
ンチ分離膜５０下部の半導体基板１０にまで突き抜ける
ことが防止される。これにより、コンタクト８０と半導
体基板１０とのショートが回避されるため、歩留まりが
向上する。なお、図３（ｂ）は、従来のトレンチ分離膜
１５０を有する半導体装置において、コンタクト８０の
ミスアラインメントが発生した場合を示しており、この
場合はトレンチ分離膜１５０の側壁が急峻であるため、
若干のミスアラインメントが発生した場合にも直ちにシ
ョート不良が発生していた。
【００２５】なお、図４（ａ）に示したような半導体基
板主表面における分離膜の端部であるバーズビーク（bi
rd's beak）がいわゆる「肩落ち」と呼ばれる形状異常
を起こした場合、これがゲート酸化膜のシンニング（th
inning)を誘発し、ゲート酸化膜の形状異常を引き起こ
すことがあった。この形状異常が起こった場合には、従
来は内壁酸化工程においてこの「肩落ち」部分の半導体
基板表面を酸化させることでバーズビークを成長させ、
形状の修復が行われていた。本発明では、サイドウォー
ル５０ｂを残存させたまま内壁酸化を行うため、この形
状の修復が行われずに歩留まりの悪化を招くことが懸念
されるが、残存させるサイドウォール５０ｂの厚みを数
１０〜数１００Åの薄さに制御することで、このサイド
ウォール５０ｂ越しに「肩落ち」部分５７の半導体基板
表面を酸化することでバーズビーク部分５８を成長させ
ることが可能であるため（図４（ｂ））、歩留まりの悪
化が防止される。
【００２６】さらには、図５に示すように、本発明を不
揮発性半導体記憶装置に応用した場合には、上記コンタ
クト８０のミスアラインメント時におけるショート防止
効果を維持したまま、素子構造の微細化が可能となる
（図５（ａ））。この微細化により、カップリング比の
向上が図られ、良好な電気特性の不揮発性半導体記憶装
置を提供することが可能となる。カップリング比とは、
フローティングゲート９０上部のＯＮＯ（Oxide Nitrid
e Oxide）膜９２の容量と、下部のトンネル酸化膜９１
の容量との比率のことで、この比率が大きいほど不揮発
性半導体記憶装置の性能は向上することが知られてい
る。なお、図５（ｂ）は、参考のための従来のトレンチ
分離膜を用いた場合の不揮発性半導体記憶装置の断面図
である。
【００２７】（実施の形態２）図６は、本発明の実施の
形態２における半導体装置の製造方法を示した断面図で
ある。なお、本実施の形態では、本発明を不揮発性半導
体記憶装置に適用した場合を示している。
【００２８】（不揮発性半導体装置の製造方法）まず、
半導体基板１０の主表面上にトンネル酸化膜９１を堆積
する。このトンネル酸化膜９１は、第１のストッパ膜で
ある窒化膜３０を堆積するためのパッド酸化膜をも兼ね
ている。次に、トンネル酸化膜９１上にポリシリコン層
９６ａを形成し、さらにその上に窒化膜３０を堆積す
る。この後、フォトリソグラフィ技術を用いて素子分離
構造を形成する領域の半導体基板１０主表面が露出する
まで、窒化膜３０、ポリシリコン層９６ａ、トンネル酸
化膜９１を除去する。つづいて、半導体基板１０主表面
に残存している窒化膜３０をマスクとして、半導体基板
１０をエッチングすることで第１の凹部である上部トレ
ンチ４０ａを形成する（図６（ａ））。
【００２９】その後、上述の実施の形態１と同様に埋め
込み絶縁膜５０ａを形成し、上部トレンチ４０ａ内の一
部に第２のストッパ膜であるサイドウォール５０ｂが残
るように埋め込み絶縁膜５０ａのエッチングを行う。さ
らに、このサイドウォール５０ｂをマスクとして下部ト
レンチ４０ｂを形成し、トレンチ４０の内壁酸化を行っ
た上でトレンチ４０内を埋め込み酸化膜５０ｄによって
埋め込む（図６（ｂ））。つづいて、ＣＭＰ処理を行っ
て窒化膜３０を除去することで、図６（ｃ）に示す構造
が得られる。
【００３０】本実施の形態では、ここで露出した分離膜
５０およびポリシリコン層９６ａの上に、さらにポリシ
リコン層９６ｂを形成する（図６（ｄ））。その後、ポ
リシリコン層９６ａ，９６ｂのパターニングや、ＯＮＯ
膜９２の形成工程、コントロールゲート９０の形成工程
を経て、図６（ｅ）に示した構造の不揮発性半導体記憶
装置が得られる。
【００３１】（作用・効果）上述の製造方法を用いて不
揮発性半導体記憶装置を製造することで、以下の効果が
得られる。まず、上述の実施の形態１と同様にサイドウ
ォールの除去工程を省略することで工程数の削減が図ら
れる。次に、配線工程におけるコンタクトのミスアライ
ンメントが発生した場合のコンタクトと半導体基板のシ
ョートを防止し、歩留まりの向上が図られる。さらに、
カップリング比の向上が図られ、良好な電気特性の不揮
発性半導体記憶装置となる。加えて、フローティングゲ
ートの濃度分布の自由度を増すことが可能となる。これ
は、フローティングゲートとなる２層のポリシリコン層
を異なるドープ量に設定することができ、各ポリシリコ
ン層の組み合わせ次第で４通りの組み合わせが実現可能
である。これによりフローティングゲートの濃度分布の
設計自由度が増すことで、素子の電気特性の改善につな
がる。
【００３２】（実施の形態３）図７は、本発明の実施の
形態３における半導体装置の製造方法および構造を説明
するための断面図である。本実施の形態では、上述の実
施の形態１の製造方法と図１（ｅ）までの工程は同一で
ある。その後、サイドウォール５０ｂおよび内壁酸化膜
５０ｃの露出表面に窒化物イオンを注入することで、窒
化部６０ａを形成する（図７（ａ））。このときの窒化
部６０ａの厚みは、１〜４０Å程度とすることが好まし
い。その後埋め込み酸化膜５０ｅを埋設して表面を平坦
化することで、図７（ｂ）の構造のトレンチ分離膜５５
を有する半導体装置が形成される。
【００３３】本構造とすることで、上述の実施の形態１
の効果に加え、従来の製造方法に比べて、窒化部６０ａ
形成時において、このトレンチ分離膜５５と、このトレ
ンチ分離膜５５に隣接するゲート酸化膜が形成される領
域および活性領域とが、サイドウォール５０ｂによって
覆われているため、ゲート酸化膜の信頼性を維持しつ
つ、接合リーク特性の向上が図られる。
【００３４】（実施の形態４）図８は、本発明の実施の
形態４における半導体装置の製造方法および構造を説明
するための断面図である。本実施の形態では、上述の実
施の形態１の製造方法と図１（ｅ）までの工程は同一で
ある。その後、サイドウォール５０ｂおよび内壁酸化膜
５０ｃの露出表面に窒化膜６０ｂをＣＶＤ（Chemical V
apor Deposition）により堆積する（図８（ａ））。こ
のときの厚みは、数１０〜数１００Å程度が好ましい。
その後埋め込み酸化膜５０ｅを埋設して表面を平坦化す
ることで、図８（ｂ）の構造のトレンチ分離膜５６を有
する半導体装置が形成される。
【００３５】本構造とすることで、上述の実施の形態３
同様、実施の形態１の効果に加え、ゲート酸化膜の信頼
性を維持しつつ、接合リーク特性の向上が図られる。
【００３６】（実施の形態５）図９は、本発明の実施の
形態５における半導体装置の製造方法および構造を説明
するための断面図である。本実施の形態では、上述の実
施の形態１の製造方法において、図９（ａ）に示した下
部トレンチの形成工程後に行うべき内壁酸化の工程を省
略しており、矩形に近い形状のトレンチ４１のまま埋め
込み酸化膜によって埋め込むことで、図９（ｂ）に示す
矩形に近い形状の上部トレンチ分離膜および下部トレン
チ分離膜を有するトレンチ分離膜５１が形成される。
【００３７】本構造とすることで、熱処理時における応
力集中は起こり易くなるが、サイドウォール除去工程の
省略および内壁酸化膜の除去工程の省略が可能となるた
め、製造工程を大幅に簡略することができる。さらに
は、実施の形態１と同様にコンタクトの突き抜け防止効
果や不揮発性半導体装置に応用した場合のカップリング
比の向上効果も得られる。
【００３８】（実施の形態６）図１０は、本発明の実施
の形態６における半導体装置の製造方法および構造を説
明するための断面図である。本実施の形態では、上述の
実施の形態１における上部トレンチの形成工程におい
て、半導体基板の面方位が出るエッチング条件、または
トレンチ壁面が斜めとなるエッチング条件で上部トレン
チ４２を形成する（図１０（ａ））。その後の工程は実
施の形態１と同様であり、この結果図１０（ｂ）に示す
形状のトレンチ分離膜５２が得られる。
【００３９】本構造とすることで、実施の形態１と同様
の効果が得られる。さらには、トレンチ側壁がさらに滑
らかになるため、応力集中による接合リーク不良の発生
が防止される。
【００４０】（実施の形態７）図１１は、本発明の実施
の形態７における半導体装置の製造方法および構造を説
明するための断面図である。本実施の形態では、上述の
実施の形態１における上部トレンチの形成工程におい
て、等方性のエッチング条件を用いて上部トレンチ４３
を形成する（図１１（ａ））。その後の工程は実施の形
態１と同様であり、この結果図１１（ｂ）に示す形状の
トレンチ分離膜５３が得られる。
【００４１】本構造とすることで、実施の形態１と同様
の効果が得られ、さらには、トレンチ側壁がより滑らか
になるため、応力集中による接合リーク不良の発生が防
止される。
【００４２】（実施の形態８）図１２は、本発明の実施
の形態８における半導体装置の製造方法および構造を説
明するための断面図である。本実施の形態では、上述の
実施の形態１における製造工程の図１（ｂ）〜（ｄ）を
繰り返し行なうことにより、３段のトレンチ４４を形成
し（図１２（ａ））、さらにこのトレンチを埋め込むこ
とで図１２（ｂ）に示した３段の分離膜５４を形成して
いる。
【００４３】本構造とすることで、実施の形態１と同様
の効果が得られ、さらには、トレンチ側壁がより滑らか
になるため、応力集中による接合リーク不良の発生が防
止される。
【００４４】（他の応用実施例）図１３に、上記各実施
の形態に示したトレンチ分離膜５０〜５４を、隣接する
各素子の要求に応じて作り分けた場合の概略断面図を示
す。上記各実施の形態に示したトレンチ分離膜５０〜５
４は、それぞれ耐圧や微細化の程度、製造工程の簡略さ
などから考えられる構造であり、隣接する素子の要求に
合った構造を選択することが可能である。また、分離領
域を形成する各工程においては、エッチング条件の変更
や内壁酸化工程の有無、窒化膜の形成の有無などによ
り、同一半導体装置内に異なった構造のトレンチ分離膜
を同時に作り分けることが可能である。このように、隣
接する素子の要求に合った形状のトレンチ分離膜を工程
を統一して製造することで、より安価でかつ高性能の半
導体装置を提供することが可能である。
【００４５】図１４〜図１６に、この場合の具体的な例
を示す。ここでは、不揮発性半導体記憶装置において、
メモリセル部の分離領域には本発明のトレンチ分離膜を
形成し、周辺回路部には従来のトレンチ分離膜を形成す
る場合の製造方法について説明する。
【００４６】（応用実施例１）第１の例として、図１４
に示した製造方法が考えられる。まず、実施の形態１に
示した製造方法を用いてメモリセル部にトレンチを形成
する（図１４（ａ））。このとき、メモリセル部のみに
パターニングを行ない、周辺回路部にはパターニングを
行なわない。この後、埋め込み酸化膜５０ｅを堆積させ
（図１４（ｂ））、ＣＭＰ処理により窒化膜３０の表面
まで平坦化する（図１４（ｃ））。ここで周辺回路をパ
ターニングし、エッチングにより周辺回路部のトレンチ
溝９３を形成し（図１４（ｄ））、さらに埋め込み酸化
膜で埋め込んで表面を平坦化することで従来のトレンチ
分離９４を得る（図１４（ｅ））。
【００４７】本製造方法により、微細化が要求されるメ
モリセル部の分離膜と、特に耐圧やリーク特性が要求さ
れる周辺回路部の分離膜とを同時に作り分けることが可
能となる。特に本製造方法では、メモリセル部のトレン
チと周辺回路部のトレンチとを別々に形成するため、深
さなどの構造設計の自由度が増す利点がある。
【００４８】（応用実施例２）また、第２の例として、
図１５に示した製造方法が考えられる。本製造方法で
は、上記第１の例と同様にメモリセル部にのみパターニ
ングを施し、上部トレンチを形成する。次に、形成した
上部トレンチを埋設するように埋め込み絶縁膜５０ａを
堆積する（図１５（ａ））。つづいて、周辺回路部の埋
め込み絶縁膜５０ａ上にフォトレジスト９５を形成し
（図１５（ｂ））、このフォトレジスト９５をマスクと
して埋め込み絶縁膜５０ａをエッチングして、メモリセ
ル部にはサイドウォール５０ｂを形成し、周辺回路部は
窒化膜３０を露出させる（図１５（ｃ））。
【００４９】さらに、ドライエッチングを行うことでメ
モリセル部においては下部トレンチ４０ｂを形成し、周
辺回路部には通常のトレンチ９３を形成する（図１５
（ｄ））。以下、埋め込み酸化膜５０ｅを形成し（図１
５（ｅ））、表面を平坦化することでメモリセル部に
は、本発明のトレンチ分離膜５０を、周辺回路部には従
来のトレンチ分離膜９４が形成される（図１５
（ｆ））。
【００５０】本製造方法により、上述した分離膜の作り
分けが可能となる。特に本製造方法では、メモリセル部
のトレンチと周辺回路部のトレンチとを同時に形成する
ため、工程数を削減することが可能である。また、本製
造方法では埋め込み絶縁膜の上に周辺回路部のフォトレ
ジストを堆積するため、フォトレジストだけでは耐えら
れないようなハードなエッチング条件を必要とする場合
に特に有効である。
【００５１】（応用実施例３）また、第３の例として、
図１６に示した製造方法が考えられる。本製造方法で
は、上記第２の例と同様にメモリセル部にのみパターニ
ングを施し、上部トレンチを形成する。次に、形成した
上部トレンチを埋設するように埋め込み絶縁膜５０ａを
堆積し（図１６（ａ））、上部トレンチ内の埋め込み酸
化膜の一部が残存するようにエッチングを行うことでサ
イドウォール５０ｂを形成する（図１６（ｂ））。つづ
いて、周辺回路部の窒化膜３０上にフォトレジスト９５
を形成し（図１６（ｃ））、このフォトレジスト９５お
よびサイドウォール５０ｂをマスクとして、ドライエッ
チングにより周辺回路部には通常のトレンチ９３を、メ
モリセル部には下部トレンチ４０ｂを形成する（図１６
（ｄ））。
【００５２】以下、上記第２の例と同様に、埋め込み酸
化膜５０ｅを形成し（図１６（ｅ））、表面を平坦化す
ることでメモリセル部には、本発明のトレンチ分離膜５
０を、周辺回路部には従来のトレンチ分離膜９４が形成
される（図１６（ｆ））。
【００５３】本製造方法により、上述した分離膜の作り
分けおよび工程数の削減が可能である。また、本製造方
法では上記第２の例に比べ、レジストパターンに対する
形状的な制御性がよい利点がある。
【００５４】上記各実施の形態では、各工程において最
適と思われる方法を例示して膜形成やエッチングなどを
行なっているが、この手法によるものに限定されるもの
ではなく、結果的に同じ構成となる手法であればどのよ
うな手法を用いて半導体装置を形成してもよい。
【００５５】また、上記実施の形態では、トレンチ分離
膜を２段および３段で形成する場合を示しているが、特
に段数を限定するものではなく、多段であればどのよう
な場合にも本発明の適用は可能である。また、上記実施
の形態では、上部トレンチのみエッチング条件を変更し
て、トレンチ側壁が斜めのものや曲面のものを例示して
いるが、下部トレンチに適用することも当然に可能であ
る。
【００５６】したがって、今回開示した上記各実施の形
態はすべての点で例示であって、制限的なものではな
い。本発明の技術的範囲は特許請求の範囲によって画定
され、また特許請求の範囲の記載と均等の意味および範
囲内でのすべての変更を含むものである。
【００５７】
【発明の効果】本発明を利用した半導体装置とすること
により、配線工程時にコンタクトのミスアラインメント
が発生した場合にも、トレンチの側壁が滑らかであるた
めコンタクトが半導体基板にまで突き抜けることが防止
される。これにより、さらなる半導体装置の微細化が可
能となる。また、不揮発性半導体装置に応用した場合に
は、ゲート酸化膜の信頼性向上およびカップリング比の
向上が図られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
製造方法を説明するための断面図である。
【図２】 本発明の実施の形態１における半導体装置の
構造を説明するための断面図である。
【図３】 半導体装置にミスアラインメントが発生した
場合の効果を説明するための、（ａ）は本発明の実施の
形態１における半導体装置の断面図であり、（ｂ）は従
来の半導体装置の断面図である。
【図４】 半導体装置の分離膜端部に形状異常が発生し
た場合の、（ａ）は異常な形状を説明するための断面図
であり、（ｂ）はこの形状異常を修復した本発明の実施
の形態１における半導体装置の断面図である。
【図５】 （ａ）は本発明の実施の形態１の製造方法を
不揮発性半導体記憶装置に適用した場合の効果を説明す
るための断面図であり、（ｂ）は従来の不揮発性半導体
記憶装置の断面図である。
【図６】 本発明の実施の形態２における不揮発性半導
体記憶装置の製造方法を説明するための断面図である。
【図７】 本発明の実施の形態３における半導体装置
の、（ａ）は窒化後の構造を説明するための断面図であ
り、（ｂ）は配線工程後の構造を説明するための断面図
である。
【図８】 本発明の実施の形態４における半導体装置
の、（ａ）は窒化膜形成後の構造を説明するための断面
図であり、（ｂ）は配線工程後の構造を説明するための
断面図である。
【図９】 本発明の実施の形態５における半導体装置
の、（ａ）はトレンチ形成後の構造を説明するための断
面図であり、（ｂ）は配線工程後の構造を説明するため
の断面図である。
【図１０】 本発明の実施の形態６における半導体装置
の、（ａ）は上部トレンチ形成後の構造を説明するため
の断面図であり、（ｂ）は配線工程後の構造を説明する
ための断面図である。
【図１１】 本発明の実施の形態７における半導体装置
の、（ａ）は上部トレンチ形成後の構造を説明するため
の断面図であり、（ｂ）は配線工程後の構造を説明する
ための断面図である。
【図１２】 本発明の実施の形態８における半導体装置
の、（ａ）は内壁酸化後の構造を説明するための断面図
であり、（ｂ）は配線工程後の構造を説明するための断
面図である。
【図１３】 本発明の他の応用実施例を用いた半導体装
置の構造を説明するための概略断面図である。
【図１４】 本発明の他の応用実施例１における半導体
装置の製造方法および構造を説明するための断面図であ
る。
【図１５】 本発明の他の応用実施例２における半導体
装置の製造方法および構造を説明するための断面図であ
る。
【図１６】 本発明の他の応用実施例３における半導体
装置の製造方法および構造を説明するための断面図であ
る。
【符号の説明】
１０ 半導体基板、１１ 拡散層領域、２０ パッド酸
化膜、３０ 窒化膜、４０ａ 上部トレンチ、４０ｂ
下部トレンチ、４１〜４４ トレンチ、５０〜５６ ト
レンチ分離膜、５０ａ 埋め込み絶縁膜、５０ｂ〜５４
ｂ サイドウォール、５０ｃ，５４ｃ 内壁酸化膜、５
０ｄ 埋め込み酸化膜、５７ 肩落ち部分、５８ バー
ズビーク部分、６０ａ 窒化部、６０ｂ 窒化膜、７０
層間絶縁膜、８０ コンタクト、９０ フローティン
グゲート、９１ トンネル酸化膜、９２ ＯＮＯ膜、９
３ 周辺回路部のトレンチ、９４ 周辺回路部のトレン
チ分離膜、９５ フォトレジスト、９６ａ，９６ｂ ポ
リシリコン層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 杉原 剛 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA33 AA35 AA44 AA46 AA67 AA70 CA21 DA26 DA30 DA33 5F083 EP04 EP22 EP55 EP56 GA22 GA28 JA04 NA01 NA06 PR06 PR07 PR10 PR29 PR40 ZA03 5F101 BA05 BA12 BA29 BA36 BB02 BD35 BH19 BH21

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に第１のストッパ膜
    を形成する第１の工程と、 前記第１のストッパ膜をマスクとして前記半導体基板の
    主表面に第１の凹部を形成する第２の工程と、 前記第１の凹部内に第１の絶縁膜を埋設する第３の工程
    と、 前記第１の凹部内に埋設した前記第１の絶縁膜を、少な
    くとも前記第１の凹部の底面を形成する前記半導体基板
    の表面の一部が露出するように除去し、残存した前記第
    １の絶縁膜にて第２のストッパ膜を形成する第４の工程
    と、 前記第２のストッパ膜をマスクとして前記第１の凹部の
    底面を形成する前記半導体基板の表面に第２の凹部を形
    成する第５の工程と、 前記第１の凹部内に前記第２のストッパ膜を残存させた
    まま、前記第１の凹部内および前記第２の凹部内に第２
    の絶縁膜を形成する第６の工程とを備えた、半導体装置
    の製造方法。
  2. 【請求項２】 前記第１の凹部内および前記第２の凹部
    内に形成された前記第２の絶縁膜の表面を覆うように窒
    化膜の層を形成する工程と、 前記窒化膜上に、前記第１の凹部および前記第２の凹部
    が埋設されるように第３の絶縁膜を形成する工程とを備
    えた、請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 半導体基板の主表面に位置するように形
    成された第１の凹部と、 前記第１の凹部の底面を形成する前記半導体基板の表面
    に形成された第２の凹部と、 前記第１の凹部を形成する前記半導体基板の表面を覆う
    ように形成された第１の絶縁膜と、 前記第１の絶縁膜とは別工程で、前記第１の絶縁膜の表
    面と前記第２の凹部を形成する前記半導体基板の表面と
    を連続的に覆うように形成された第２の絶縁膜とを備え
    た、半導体装置。
  4. 【請求項４】 前記第２の絶縁膜の表面に形成され、前
    記第１の凹部内および前記第２の凹部内に位置するよう
    に形成された窒化膜と、前記窒化膜の表面を覆うように
    形成された第３の絶縁膜とを備えた、請求項３に記載の
    半導体装置。
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