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JPH118364A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

Info

Publication number
JPH118364A
JPH118364A JP9173111A JP17311197A JPH118364A JP H118364 A JPH118364 A JP H118364A JP 9173111 A JP9173111 A JP 9173111A JP 17311197 A JP17311197 A JP 17311197A JP H118364 A JPH118364 A JP H118364A
Authority
JP
Japan
Prior art keywords
film
insulating film
forming
lower electrode
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9173111A
Other languages
English (en)
Inventor
Noriyuki Tsuda
宣之 津田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP9173111A priority Critical patent/JPH118364A/ja
Publication of JPH118364A publication Critical patent/JPH118364A/ja
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 （修正有） 【課題】 近時の要求である半導体素子の更なる微細化
及び高集積化に応えて、キャパシタを小さく且つ高さを
低く抑えて段差の発生を抑止しつつも、配線間の短絡抑
制の信頼性を確保したままで、十分な蓄積容量を実現す
る。 【解決手段】 下部電極パターン１７内のシリコン酸化
膜１３，１５をウェットエッチングにより除去して、入
り組んだフィン状の内部構造を有するストレージノード
電極２２を形成する際に、シリコン窒化膜２０及び多結
晶シリコン膜１２をエッチングストッパーとして、エッ
チング液による平坦化膜１０への浸食を防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、例えば、ＤＲＡＭ等のメモリキ
ャパシタを有する半導体記憶装置に適用して特に好適な
ものである。
【０００２】
【従来の技術】近時では、半導体素子の微細化及び高集
積化が進行している。それに伴って、代表的な半導体記
憶装置であるＤＲＡＭにおいては、そのメモリキャパシ
タの実効的なメモリセル容量を大きくするため、下部電
極（ストレージノード電極）と上部電極（セルプレート
電極）とが誘電体膜を介して対向配置されてなる、いわ
ゆるスタック型のメモリキャパシタが広く用いられてい
る。このようなメモリキャパシタでは、ストレージノー
ド電極とセルプレート電極との対向面積によりそのメモ
リセル容量が決まる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの微細化及び高集積化が更に進むにつれて、メモリキ
ャパシタに求められる蓄積容量は変わらないままで、そ
の占有面積は減少することになる。従って、ストレージ
ノード電極とセルプレート電極との実効的な対向面積を
稼ぐためには、ストレージノード電極の膜厚を大きくせ
ざるを得ない。そして、このメモリキャパシタの高さを
主原因の一つとして生じるメモリセル部とその周辺回路
部との段差に起因して、後工程に行われるフォトリソグ
ラフィーで解像不良が発生し易くなる。
【０００４】上述の問題に対処可能な技術が特開平６−
３２６２６７号公報に開示されている。この技術は、ス
トレージノード電極を階層構造に形成し、露出した各層
の表面を容量結合に用いるＤＲＡＭを提供するものであ
り、占有平面積を増加させることなく実効的な容量を増
加させることができる。
【０００５】ところが、特開平６−３２６２６７号公報
では、上述のＤＲＡＭを製造する際に、絶縁膜を介して
多層の多結晶シリコン膜を積層してパターニングした後
に、多結晶シリコン膜間の絶縁膜を除去する工程におい
て、ウエットエッチング時に層間絶縁膜が浸食されて層
間絶縁膜に埋設されたビット線まで達してしまう可能性
が高い。この場合、後工程で形成される上部電極とビッ
ト線との間に短絡が生じることになって不都合である。
【０００６】そこで、本発明の目的は、近時の要求であ
る半導体素子の更なる微細化及び高集積化に応えて、キ
ャパシタを小さく且つ高さを低く抑えて段差の発生を抑
止しつつも、配線間の短絡抑制の信頼性を確保したまま
で、十分な蓄積容量を実現することを可能とする半導体
記憶装置及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、ゲート、ソース及びドレインを有するア
クセストランジスタと、下部電極と上部電極とが誘電体
膜を介して対向して容量結合するメモリキャパシタとを
備えた半導体記憶装置の製造方法であって、前記アクセ
ストランジスタを覆う第１の絶縁膜を形成する第１の工
程と、前記第１の絶縁膜に、前記ソースの表面の一部を
露出させる開孔を形成する第２の工程と、前記第１の絶
縁膜上に、前記開孔を埋め込み前記ソースと接続される
第１の導電膜を形成する第３の工程と、前記第１の導電
膜上に、第２の絶縁膜及び第２の導電膜を少なくとも１
層ずつ交互に形成する第４の工程と、前記第１の導電
膜、前記第２の絶縁膜及び前記第２の導電膜をパターニ
ングして島状の下部電極パターンとする第５の工程と、
前記下部電極パターンの側面を覆う第３の導電膜を形成
する第６の工程と、隣接する前記下部電極パターンの側
面を覆う前記第３の導電膜間で露出した前記第１の絶縁
膜の表面を含む全面を覆うように、第３の絶縁膜を形成
する第７の工程と、前記下部電極パターンを加工し、前
記第１の導電膜の表面の一部を露出させる溝を形成する
第８の工程と、前記第３の絶縁膜が存する状態で前記溝
を通じて前記第２の絶縁膜を除去した後に、前記第３の
絶縁膜を除去し、前記下部電極を形成する第９の工程
と、前記第１の導電膜、前記第２の導電膜及び前記第３
の導電膜の前記溝内を含む露出面を覆うように前記誘電
体膜となる第４の絶縁膜を形成する第１０の工程と、前
記誘電体膜を覆うように、前記上部電極となる第４の導
電膜を形成する第１１の工程とを有する。
【０００８】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の絶縁膜が耐酸性膜であり、
前記第９の工程において、前記第３の絶縁膜をエッチン
グストッパーして第１のウェットエッチングにより前記
溝を通じて前記第２の絶縁膜を除去した後、前記第１の
ウェットエッチングに比してエッチング速度の大きい第
１のウェットエッチングにより前記第３の絶縁膜を除去
する。
【０００９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の絶縁膜をシリコン窒化膜と
する。
【００１０】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の絶縁膜を、層間絶縁膜と、
上面が平坦化されてなる平坦化膜との２層構造に形成す
る。
【００１１】本発明の半導体記憶装置の製造方法は、ゲ
ート、ソース及びドレインを有するアクセストランジス
タと、下部電極と上部電極とが誘電体膜を介して対向し
て容量結合するメモリキャパシタとを備えた半導体記憶
装置の製造方法であって、前記アクセストランジスタを
覆う第１の絶縁膜を形成する第１の工程と、前記第１の
絶縁膜上に第２の絶縁膜を形成する第２の工程と、前記
第１の絶縁膜及び前記第２の絶縁膜に、前記ソースの表
面の一部を露出させる開孔を形成する第３の工程と、前
記第２の絶縁膜上に、前記開孔を埋め込み前記ソースと
接続される第１の導電膜を形成する第４の工程と、前記
第１の導電膜上に、第３の絶縁膜及び第２の導電膜を少
なくとも１層ずつ交互に形成する第５の工程と、前記第
１の導電膜、前記第３の絶縁膜及び前記第２の導電膜を
パターニングして下部電極パターンとする第６の工程
と、前記下部電極パターンの側面を覆う第３の導電膜を
形成する第７の工程と、前記下部電極パターンを加工
し、前記第１の導電膜の表面の一部を露出させる溝を形
成する第８の工程と、隣接する前記第３の導電膜間に前
記第２の絶縁膜が存する状態で前記第３の絶縁膜を除去
し、前記下部電極を形成する第９の工程と、前記第１の
導電膜、前記第２の導電膜及び前記第３の導電膜の前記
溝内を含む露出面を覆うように前記誘電体膜となる第４
の絶縁膜を形成する第１０の工程と、前記誘電体膜を覆
うように、前記上部電極となる第４の導電膜を形成する
第１１の工程とを有する。
【００１２】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の絶縁膜が耐酸性膜であり、
前記第９の工程において、前記第２の絶縁膜をストッパ
ーして第１のウェットエッチングにより前記溝を通じて
前記第３の絶縁膜を除去する。
【００１３】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の絶縁膜をシリコン窒化膜と
する。
【００１４】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の絶縁膜を、層間絶縁膜と、
上面が平坦化されてなる平坦化膜との２層構造に形成す
る。
【００１５】本発明の半導体記憶装置は、ゲート、ソー
ス及びドレインを有するアクセストランジスタと、下部
電極と上部電極とが誘電体膜を介して対向して容量結合
するメモリキャパシタとを備えてなる半導体記憶装置で
あって、前記下部電極は、前記アクセストランジスタを
覆う第１の絶縁膜上で側方へ広がって下層の前記ソース
と接続されてなる底壁部と、前記底壁部の縁から上方へ
傘状に広がって内面が入り組んだフィン状とされた側壁
部とを有するとともに、上部が溝された形状に形成され
ており、前記誘電体膜は、前記側壁部の外面から前記側
壁部及び前記底壁部の内面にかけて覆うように形成され
ており、前記上部電極は、前記誘電体膜を介して前記下
部電極を覆うように形成されており、前記層間絶縁膜上
の少なくとも隣接する前記下部電極間に耐酸性の第２の
絶縁膜を有する。
【００１６】本発明の半導体記憶装置の一態様例におい
ては、前記第２の絶縁膜が、シリコン窒化膜からなる。
【００１７】
【作用】本発明の半導体記憶装置の製造方法において
は、第９の工程で、島状の下部電極パターン内に存する
第２の絶縁膜（第３の絶縁膜）を除去するときに、隣接
する下部電極パターン間の第１の絶縁膜の表面が第３の
絶縁膜（第２の絶縁膜）で覆われており、下部電極パタ
ーン内でも底面に第１の導電膜が存する。即ち、このと
き第１の絶縁膜は露出しておらず、第２の絶縁膜（第３
の絶縁膜）を除去するウェットエッチング等を施すとき
に第３の絶縁膜（第２の絶縁膜）及び第１の導電膜がス
トッパーとなって第１の絶縁膜が保護され、浸食が防止
される。従って、第２の絶縁膜及び第２の導電膜を交互
に積層させて階層構造を形成し、第２の絶縁膜（第３の
絶縁膜）を除去することで第１〜第３の導電膜からなる
表面積の大きい入り組んだフィン状の下部電極を、短絡
等を防止して十分な絶縁を確保しつつ設計通りに形成す
ることが可能となる。
【００１８】
【発明の実施の形態】以下、本発明のいくつかの具体的
な実施形態について、図面を参照しながら詳細に説明す
る。
【００１９】（第１の実施形態）初めに、第１の実施形
態について説明する。この第１の実施形態においては、
半導体記憶装置として、アクセストランジスタ及びメモ
リキャパシタを有し、このメモリキャパシタが実質的に
ビット線の上層に形成される所謂ＣＯＢ（Capacitor Ov
er Bitline）構造のＤＲＡＭを例示し、その構成を製造
方法とともに説明する。図１〜図５は、この第１の実施
形態のＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【００２０】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子形成領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、酸化膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造を
形成してもよい。
【００２１】続いて、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法によりリン（Ｐ）等のｎ型不
純物がドープされた多結晶シリコン膜を堆積形成する。
【００２２】続いて、シリコン酸化膜及び多結晶シリコ
ン膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子形成領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極５を形成する。
【００２３】続いて、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、ゲート電極５上を含む
全面にＣＶＤ法によりシリコン酸化膜を堆積形成し、こ
のシリコン酸化膜の全面を異方性エッチングして、ゲー
ト酸化膜４及びゲート電極５の側面にのみシリコン酸化
膜を残してサイドウォール６を形成する。
【００２４】続いて、ゲート電極５及びサイドウォール
６をマスクとして、ゲート電極５の両側のシリコン半導
体基板１の表面領域にイオン注入によりリン（Ｐ）等の
ｎ型不純物を導入し、一対の不純物拡散層であるソース
７及びドレイン８を形成し、ゲート電極５及び一対の不
純物拡散層７を有するアクセストランジスタを完成させ
る。
【００２５】次いで、図１（ｂ）に示すように、フィー
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりシリコン酸化膜を堆積形成し、層間絶縁膜９
を形成する。
【００２６】続いて、層間絶縁膜８に一方の不純物拡散
層であるドレイン８と導通するビット線（不図示）をパ
ターン形成し、この層間絶縁膜９（及びビット線）上に
ホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等からなる平坦化層
１０をＣＶＤ法により堆積形成する。
【００２７】次いで、図１（ｃ）に示すように、平坦化
層１０及び層間絶縁膜９をパターニングして、他方の不
純物拡散層であるソース７の表面の一部を露出させるス
トレージコンタクト孔１１を形成する。
【００２８】次いで、図２（ａ）に示すように、パター
ニングに用いたフォトレジストを灰化処理して除去した
後、低圧ＣＶＤ法により、平坦化層１０上にストレージ
コンタクト孔１１を埋め込むように多結晶シリコン膜１
２を形成する。
【００２９】次いで、図２（ｂ）に示すように、この多
結晶シリコン膜１２上に、シリコン酸化膜１３、多結晶
シリコン膜１４、シリコン酸化膜１５及び多結晶シリコ
ン膜１６を順次堆積する。ここで、シリコン酸化膜１
３，１５を形成する低圧ＣＶＤプロセスでは、ソースガ
ス（の原料）としてＴＥＯＳを用い、多結晶シリコン膜
１２，１４，１６を形成する低圧ＣＶＤプロセスでは、
ソースガスとしてＳｉＨ4 ガスを用いる。
【００３０】次いで、図２（ｃ）に示すように、多結晶
シリコン膜１６、シリコン酸化膜１５、多結晶シリコン
膜１４、シリコン酸化膜１３及び多結晶シリコン膜１２
をパターニングして、各ストレージコンタクト孔１１に
対応するように島状の下部電極パターン１７を形成す
る。具体的には、パターニング時におけるドライエッチ
ングを、ＣＦ4 等のエッチングガスを用いて５Ｔｏｒｒ
以下の所定圧力で１００℃以下の所定温度として３分間
程度行うことにより、フォトレジストのパターンに倣っ
た形状の下部電極パターン１７を形成する。
【００３１】次いで、図３（ａ）に示すように、パター
ニングに用いたフォトレジストを灰化処理して除去した
後、低圧ＣＶＤにより、ソースガスとしてＳｉＨ4 ガス
を用いて、隣接する下部電極パターン１７間を含む全面
に多結晶シリコン膜１８を堆積形成する。
【００３２】次いで、図３（ｂ）に示すように、多結晶
シリコン膜１８の全面を、５Ｔｏｒｒ以下の所定圧力で
１００℃以下の所定温度として１分間程度異方性エッチ
ングすることにより、下部電極パターン１７の側面のみ
に多結晶シリコン膜１８を残して、サイドウォール１９
を形成する。ここで、上述した下部電極パターン１７を
形成する工程で、隣接する下部電極パターン１７間の幅
をフォトリソグラフィーの露光限界の寸法に形成すれ
ば、隣接する下部電極パターン１７の側面を覆うサイド
ウォール１９間の幅を露光限界以下の寸法に形成するこ
とができる。
【００３３】次いで、図３（ｃ）に示すように、低圧Ｃ
ＶＤ法により、耐酸性の薄膜、ここではシリコン窒化膜
２０を全面に形成する。具体的には、ＳｉＨ2 Ｃｌ4 と
ＮＨ3 との混合ガスをソースガスとして用いて、隣接す
る下部電極パターン１７に形成されたサイドウォール１
９間に露出した平坦化膜１１上を含む全面を覆うよう
に、シリコン窒化膜２０を形成する。
【００３４】次いで、図４（ａ）に示すように、シリコ
ン窒化膜２０及び下部電極パターン１７のほぼ中央部位
をパターニングし、底面の多結晶シリコン膜１２の表面
の一部を露出させる溝２１を形成する。具体的には、パ
ターニング時におけるドライエッチングを、ＣＦ4 等の
エッチングガスを用いて５Ｔｏｒｒ以下の所定圧力で１
００℃以下の所定温度として２分間程度行うことによ
り、フォトレジストのパターンに倣った形状の溝２１を
形成する。
【００３５】次いで、図４（ｂ）に示すように、パター
ニングに用いたフォトレジストを灰化処理して除去した
後、溝２１を通じてウェットエッチングし、シリコン酸
化膜１３，１５を除去する。具体的には、０．１％のＢ
ＨＦを含有するエッチング液を用いて、１０分間程度の
ウェットエッチングを行うことにより、下部電極パター
ン１７内のシリコン酸化膜１３，１５を完全に除去す
る。
【００３６】ここで、隣接する下部電極パターン１７間
の平坦化膜１１の表面がシリコン窒化膜２０で覆われて
おり、下部電極パターン１７内でも底面に多結晶シリコ
ン膜１２が存する。即ち、このとき平坦化膜１１は露出
しておらず、シリコン酸化膜１３，１５を除去するウェ
ットエッチングを施すときにシリコン窒化膜２０及び多
結晶シリコン膜１２がストッパーとなって平坦化膜１１
が保護され、エッチング液による平坦化膜１１への浸食
が防止される。
【００３７】次いで、図４（ｃ）に示すように、シリコ
ン窒化膜２０をウエットエッチングにより除去する。具
体的には、温度が１００℃以上の条件で熱燐酸を用い
て、５分間程度のウェットエッチングを行うことによ
り、シリコン窒化膜２０を完全に除去する。このとき、
多結晶シリコン膜１２，１４，１６及びサイドウォール
１９からなる、入り組んだフィン状のストレージノード
電極２２が完成する。
【００３８】次いで、図５に示すように、低圧ＣＶＤ法
により、ＳｉＨ2 Ｃｌ4 とＮＨ3 との混合ガスをソース
ガスとして用いた熱酸化炉内で、ストレージノード電極
２２の表面に、各々所定膜厚のシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を順次成膜して、前記表面
を覆うＯＮＯ膜からなる誘電体膜２３を形成する。
【００３９】続いて、ストレージノード電極２２を埋め
込むように多結晶シリコン膜を堆積形成し、誘電体膜２
３を介してストレージノード電極２２の前記表面と対向
するセルプレート電極２４を形成し、ストレージノード
電極２２、誘電体膜２３及びセルプレート電極２４を有
して構成されるメモリキャパシタを完成させる。
【００４０】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００４１】以上の各工程を経て製造されるＤＲＡＭに
おいては、そのメモリキャパシタのストレージノード電
極２２が、入り組んだフィン状に多結晶シリコン膜１
４，１６が設けられてなる内部構造をもつように形成さ
れており、更に、サイドウォール１９を形成することに
より隣接するストレージノード電極２２間の間隔を例え
ばフォトリソグラフィーの露光限界以下の狭隙となるよ
うに設計できるため、狭い平面積内でストレージノード
電極２２の表面積を大きくすることが可能となる。
【００４２】また、下部電極パターン１７内のシリコン
酸化膜１３，１５をウェットエッチングにより除去する
際に、シリコン窒化膜２０及び多結晶シリコン膜１２が
エッチングストッパーとなるため、エッチング液による
平坦化膜１１の浸食が防止され、平坦化膜１１内に埋設
されたビット線等の上層配線との短絡が抑止される。
【００４３】即ち、第１の実施形態によれば、多結晶シ
リコン膜１２，１４，１６及びシリコン酸化膜１３，１
５を交互に積層させて階層構造を形成し、シリコン酸化
膜１３，１５を除去することで多結晶シリコン膜１２，
１４，１６からなる表面積の大きい入り組んだフィン状
のストレージノード電極２２を、短絡等を防止して十分
な絶縁を確保しつつ設計通りに形成することが可能とな
る。
【００４４】（第２の実施形態）初めに、第２の実施形
態について説明する。この第２の実施形態においては、
第１の実施形態の場合と同様に、半導体記憶装置として
ＣＯＢ（Capacitor OverBitline）構造のＤＲＡＭを例
示するが、耐酸性の薄膜（シリコン窒化膜）の形成工程
及び形成部位が異なる点で相違する。この第２の実施形
態においても、ＤＲＡＭの構成を製造方法とともに説明
する。図６〜図９は、第２の実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。なお、第１の実
施形態で説明したＤＲＡＭに対応する構成部材等につい
ては、同符号を記す。
【００４５】先ず、図６（ａ）に示すように、例えばｐ
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子形成領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、酸化膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造を
形成してもよい。
【００４６】次いで、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法によりリン（Ｐ）等のｎ型不
純物がドープされた多結晶シリコン膜を堆積形成する。
【００４７】次いで、シリコン酸化膜及び多結晶シリコ
ン膜をフォトリソグラフィー及びそれに続くドライエッ
チングによりパターニングして、素子形成領域２にシリ
コン酸化膜及び多結晶シリコン膜を電極形状に残してゲ
ート酸化膜４及びゲート電極５を形成する。
【００４８】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、ゲート電極５上を含む
全面にＣＶＤ法によりシリコン酸化膜を堆積形成し、こ
のシリコン酸化膜の全面を異方性エッチングして、ゲー
ト酸化膜４及びゲート電極５の側面にのみシリコン酸化
膜を残してサイドウォール６を形成する。
【００４９】次いで、ゲート電極５及びサイドウォール
６をマスクとして、ゲート電極５の両側のシリコン半導
体基板１の表面領域にイオン注入によりリン（Ｐ）等の
ｎ型不純物を導入し、一対の不純物拡散層であるソース
７及びドレイン８を形成し、ゲート電極５及び一対の不
純物拡散層７を有するアクセストランジスタを完成させ
る。
【００５０】次いで、図６（ｂ）に示すように、フィー
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりシリコン酸化膜を堆積形成し、層間絶縁膜９
を形成する。
【００５１】続いて、層間絶縁膜８に一方の不純物拡散
層であるドレイン８と導通するビット線（不図示）をパ
ターン形成し、この層間絶縁膜９（及びビット線）上に
ホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等からなる平坦化層
１０をＣＶＤ法により堆積形成する。
【００５２】続いて、低圧ＣＶＤ法により、ＳｉＨ2 Ｃ
ｌ4 とＮＨ3 との混合ガスをソースガスとして用いて、
耐酸性の薄膜、ここではシリコン窒化膜３１を平坦化層
１０上に形成する。
【００５３】続いて、図６（ｃ）に示すように、平坦化
層１０、層間絶縁膜９及びシリコン窒化膜３１をパター
ニングして、他方の不純物拡散層であるソース７の表面
の一部を露出させるストレージコンタクト孔１１を形成
する。
【００５４】次いで、図７（ａ）に示すように、パター
ニングに用いたフォトレジストを灰化処理して除去した
後、低圧ＣＶＤ法により、シリコン窒化膜３１上にスト
レージコンタクト孔１１を埋め込むように多結晶シリコ
ン膜１２を形成する。
【００５５】次いで、図７（ｂ）に示すように、この多
結晶シリコン膜１２上に、シリコン酸化膜１３、多結晶
シリコン膜１４、シリコン酸化膜１５及び多結晶シリコ
ン膜１６を順次堆積する。ここで、シリコン酸化膜１
３，１５を形成する低圧ＣＶＤプロセスでは、ソースガ
ス（の原料）としてＴＥＯＳを用い、多結晶シリコン膜
１２，１４，１６を形成する低圧ＣＶＤプロセスでは、
ソースガスとしてＳｉＨ4 ガスを用いる。
【００５６】次いで、図７（ｃ）に示すように、多結晶
シリコン膜１６、シリコン酸化膜１５、多結晶シリコン
膜１４、シリコン酸化膜１３及び多結晶シリコン膜１２
をパターニングして、各ストレージコンタクト孔１１に
対応するように島状の下部電極パターン１７を形成す
る。具体的には、パターニング時におけるドライエッチ
ングを、ＣＦ4 等のエッチングガスを用いて５Ｔｏｒｒ
以下の所定圧力で１００℃以下の所定温度として３分間
程度行うことにより、フォトレジストのパターンに倣っ
た形状の下部電極パターン１７を形成する。
【００５７】次いで、図８（ａ）に示すように、パター
ニングに用いたフォトレジストを灰化処理して除去した
後、低圧ＣＶＤにより、ソースガスとしてＳｉＨ4 ガス
を用いて、隣接する下部電極パターン１７間を含む全面
に多結晶シリコン膜１８を堆積形成する。
【００５８】次いで、図８（ｂ）に示すように、多結晶
シリコン膜１８の全面を、５Ｔｏｒｒ以下の所定圧力で
１００℃以下の所定温度として１分間程度異方性エッチ
ングすることにより、下部電極パターン１７の側面のみ
に多結晶シリコン膜１８を残して、サイドウォール１９
を形成する。ここで、上述した下部電極パターン１７を
形成する工程で、隣接する下部電極パターン１７間の幅
をフォトリソグラフィーの露光限界の寸法に形成すれ
ば、隣接する下部電極パターン１７の側面を覆うサイド
ウォール１９間の幅を露光限界以下の寸法に形成するこ
とができる。
【００５９】次いで、図８（ｃ）に示すように、下部電
極パターン１７のほぼ中央部位をパターニングし、底面
の多結晶シリコン膜１２の表面の一部を露出させる溝２
１を形成する。具体的には、パターニング時におけるド
ライエッチングを、ＣＦ4 等のエッチングガスを用いて
５Ｔｏｒｒ以下の所定圧力で１００℃以下の所定温度と
して２分間程度行うことにより、フォトレジストのパタ
ーンに倣った形状の溝２１を形成する。
【００６０】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、図９（ａ）に示すよう
に、溝２１を通じてウェットエッチングし、シリコン酸
化膜１３，１５を除去する。具体的には、０．１％のＢ
ＨＦを含有するエッチング液を用いて、１０分間程度の
ウェットエッチングを行うことにより、下部電極パター
ン１７内のシリコン酸化膜１３，１５を完全に除去す
る。このとき、多結晶シリコン膜１２，１４，１６及び
サイドウォール１９からなる、入り組んだフィン状のス
トレージノード電極２２が完成する。
【００６１】ここで、隣接する下部電極パターン１７間
の平坦化膜１１の表面がシリコン窒化膜３１で覆われて
おり、下部電極パターン１７内でも底面に多結晶シリコ
ン膜１２が存する。即ち、このとき平坦化膜１１は露出
しておらず、シリコン酸化膜１３，１５を除去するウェ
ットエッチングを施すときにシリコン窒化膜３１及び多
結晶シリコン膜１２がストッパーとなって平坦化膜１１
が保護され、エッチング液による平坦化膜１１への浸食
が防止される。
【００６２】次いで、図９（ｂ）に示すように、低圧Ｃ
ＶＤ法により、ＳｉＨ2 Ｃｌ4 とＮＨ3 との混合ガスを
ソースガスとして用いた熱酸化炉内で、ストレージノー
ド電極２２の表面に、各々所定膜厚のシリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜を順次成膜して、前
記表面を覆うＯＮＯ膜からなる誘電体膜２３を形成す
る。
【００６３】続いて、ストレージノード電極２２を埋め
込むように多結晶シリコン膜を堆積形成し、誘電体膜２
３を介してストレージノード電極２２の前記表面と対向
するセルプレート電極２４を形成し、ストレージノード
電極２２、誘電体膜２３及びセルプレート電極２４を有
して構成されるメモリキャパシタを完成させる。
【００６４】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００６５】以上の各工程を経て製造されるＤＲＡＭに
おいては、そのメモリキャパシタのストレージノード電
極２２が、入り組んだフィン状に多結晶シリコン膜１
４，１６が設けられてなる内部構造をもつように形成さ
れており、更に、サイドウォール１９を形成することに
より隣接するストレージノード電極２２間の間隔を例え
ばフォトリソグラフィーの露光限界以下の狭隙となるよ
うに設計できるため、狭い平面積内でストレージノード
電極２２の表面積を大きくすることが可能となる。
【００６６】また、下部電極パターン１７内のシリコン
酸化膜１３，１５をウェットエッチングにより除去する
際に、シリコン窒化膜３１及び多結晶シリコン膜１２が
エッチングストッパーとなるため、エッチング液による
平坦化膜１１の浸食が防止され、平坦化膜１１内に埋設
されたビット線等の上層配線との短絡が抑止される。
【００６７】即ち、第２の実施形態によれば、多結晶シ
リコン膜１２，１４，１６及びシリコン酸化膜１３，１
５を交互に積層させて階層構造を形成し、シリコン酸化
膜１３，１５を除去することで多結晶シリコン膜１２，
１４，１６からなる表面積の大きい入り組んだフィン状
のストレージノード電極２２を、短絡等を防止して十分
な絶縁を確保しつつ設計通りに形成することが可能とな
る。
【００６８】
【発明の効果】本発明によれば、近時の要求である半導
体素子の更なる微細化及び高集積化に応えて、キャパシ
タを小さく且つ高さを低く抑えて段差の発生を抑止しつ
つも、配線間の短絡抑制の信頼性を確保したままで、十
分な蓄積容量を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の第１の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図３】図２に引き続き、本発明の第１の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図４】図３に引き続き、本発明の第１の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図５】図４に引き続き、本発明の第１の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図６】本発明の第２の実施形態におけるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本発明の第２の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図８】図７に引き続き、本発明の第２の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【図９】図８に引き続き、本発明の第２の実施形態にお
けるＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【符号の説明】
１ シリコン半導体基板 ２ 素子形成領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ （シリコン酸化膜からなる）サイドウォール ７ ソース ８ ドレイン ９ 層間絶縁膜 １０ 平坦化膜 １１ ストレージコンタクト孔 １２，１４，１６，１８ 多結晶シリコン膜 １３，１５ シリコン酸化膜 １７ 下部電極パターン １９ （多結晶シリコン膜からなる）サイドウォール ２０，３１ シリコン窒化膜 ２１ 溝 ２２ ストレージノード電極 ２３ 誘電体膜 ２４ セルプレート電極

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ゲート、ソース及びドレインを有するア
    クセストランジスタと、下部電極と上部電極とが誘電体
    膜を介して対向して容量結合するメモリキャパシタとを
    備えた半導体記憶装置の製造方法において、 前記アクセストランジスタを覆う第１の絶縁膜を形成す
    る第１の工程と、 前記第１の絶縁膜に、前記ソースの表面の一部を露出さ
    せる開孔を形成する第２の工程と、 前記第１の絶縁膜上に、前記開孔を埋め込み前記ソース
    と接続される第１の導電膜を形成する第３の工程と、 前記第１の導電膜上に、第２の絶縁膜及び第２の導電膜
    を少なくとも１層ずつ交互に形成する第４の工程と、 前記第１の導電膜、前記第２の絶縁膜及び前記第２の導
    電膜をパターニングして島状の下部電極パターンとする
    第５の工程と、 前記下部電極パターンの側面を覆う第３の導電膜を形成
    する第６の工程と、 隣接する前記下部電極パターンの側面を覆う前記第３の
    導電膜間で露出した前記第１の絶縁膜の表面を含む全面
    を覆うように、第３の絶縁膜を形成する第７の工程と、 前記下部電極パターンを加工し、前記第１の導電膜の表
    面の一部を露出させる溝を形成する第８の工程と、 前記第３の絶縁膜が存する状態で前記溝を通じて前記第
    ２の絶縁膜を除去した後に、前記第３の絶縁膜を除去
    し、前記下部電極を形成する第９の工程と、 前記第１の導電膜、前記第２の導電膜及び前記第３の導
    電膜の前記溝内を含む露出面を覆うように前記誘電体膜
    となる第４の絶縁膜を形成する第１０の工程と、 前記誘電体膜を覆うように、前記上部電極となる第４の
    導電膜を形成する第１１の工程とを有することを特徴と
    する半導体記憶装置の製造方法。
  2. 【請求項２】 前記第３の絶縁膜が耐酸性膜であり、 前記第９の工程において、前記第３の絶縁膜をエッチン
    グストッパーして第１のウェットエッチングにより前記
    溝を通じて前記第２の絶縁膜を除去した後、前記第１の
    ウェットエッチングに比してエッチング速度の大きい第
    １のウェットエッチングにより前記第３の絶縁膜を除去
    することを特徴とする請求項１に記載の半導体記憶装置
    の製造方法。
  3. 【請求項３】 前記第３の絶縁膜をシリコン窒化膜とす
    ることを特徴とする請求項２に記載の半導体記憶装置の
    製造方法。
  4. 【請求項４】 前記第１の絶縁膜を、層間絶縁膜と、上
    面が平坦化されてなる平坦化膜との２層構造に形成する
    ことを特徴とする請求項１〜３のいずれか１項に記載の
    半導体記憶装置の製造方法。
  5. 【請求項５】 ゲート、ソース及びドレインを有するア
    クセストランジスタと、下部電極と上部電極とが誘電体
    膜を介して対向して容量結合するメモリキャパシタとを
    備えた半導体記憶装置の製造方法において、 前記アクセストランジスタを覆う第１の絶縁膜を形成す
    る第１の工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する第２の工
    程と、 前記第１の絶縁膜及び前記第２の絶縁膜に、前記ソース
    の表面の一部を露出させる開孔を形成する第３の工程
    と、 前記第２の絶縁膜上に、前記開孔を埋め込み前記ソース
    と接続される第１の導電膜を形成する第４の工程と、 前記第１の導電膜上に、第３の絶縁膜及び第２の導電膜
    を少なくとも１層ずつ交互に形成する第５の工程と、 前記第１の導電膜、前記第３の絶縁膜及び前記第２の導
    電膜をパターニングして下部電極パターンとする第６の
    工程と、 前記下部電極パターンの側面を覆う第３の導電膜を形成
    する第７の工程と、 前記下部電極パターンを加工し、前記第１の導電膜の表
    面の一部を露出させる溝を形成する第８の工程と、 隣接する前記第３の導電膜間に前記第２の絶縁膜が存す
    る状態で前記第３の絶縁膜を除去し、前記下部電極を形
    成する第９の工程と、 前記第１の導電膜、前記第２の導電膜及び前記第３の導
    電膜の前記溝内を含む露出面を覆うように前記誘電体膜
    となる第４の絶縁膜を形成する第１０の工程と、 前記誘電体膜を覆うように、前記上部電極となる第４の
    導電膜を形成する第１１の工程とを有することを特徴と
    する半導体記憶装置の製造方法。
  6. 【請求項６】 前記第２の絶縁膜が耐酸性膜であり、 前記第９の工程において、前記第２の絶縁膜をストッパ
    ーして第１のウェットエッチングにより前記溝を通じて
    前記第３の絶縁膜を除去することを特徴とする請求項５
    に記載の半導体記憶装置の製造方法。
  7. 【請求項７】 前記第２の絶縁膜をシリコン窒化膜とす
    ることを特徴とする請求項６に記載の半導体記憶装置の
    製造方法。
  8. 【請求項８】 前記第１の絶縁膜を、層間絶縁膜と、上
    面が平坦化されてなる平坦化膜との２層構造に形成する
    ことを特徴とする請求項５〜７のいずれか１項に記載の
    半導体記憶装置の製造方法。
  9. 【請求項９】 ゲート、ソース及びドレインを有するア
    クセストランジスタと、下部電極と上部電極とが誘電体
    膜を介して対向して容量結合するメモリキャパシタとを
    備えてなる半導体記憶装置において、 前記下部電極は、前記アクセストランジスタを覆う第１
    の絶縁膜上で側方へ広がって下層の前記ソースと接続さ
    れてなる底壁部と、前記底壁部の縁から上方へ傘状に広
    がって内面が入り組んだフィン状とされた側壁部とを有
    するとともに、上部が溝された形状に形成されており、 前記誘電体膜は、前記側壁部の外面から前記側壁部及び
    前記底壁部の内面にかけて覆うように形成されており、 前記上部電極は、前記誘電体膜を介して前記下部電極を
    覆うように形成されており、 前記層間絶縁膜上の少なくとも隣接する前記下部電極間
    に耐酸性の第２の絶縁膜を有することを特徴とする半導
    体記憶装置。
  10. 【請求項１０】 前記第２の絶縁膜は、シリコン窒化膜
    からなることを特徴とする請求項９に記載の半導体記憶
    装置。
JP9173111A 1997-06-13 1997-06-13 半導体記憶装置及びその製造方法 Withdrawn JPH118364A (ja)

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