JP2000068481A - Ｄｒａｍ装置の製造方法 - Google Patents
Ｄｒａｍ装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
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Abstract
(57)【要約】 （修正有）
【課題】 ストレージノードを形成するポリシリコンの
過エッチングを防止できるＤＲＡＭの製造方法を提供す
る。 【解決手段】 ストレージコンタクトプラグ１６２を形
成する段階と、ストレージコンタクトプラグを含んで第
１絶縁膜１５４上に第２絶縁膜１５６、物質層、第３絶
縁膜１６０を順次形成する段階と、物質層は第３絶縁膜
のエッチング物質が第２絶縁膜に浸透することを防止
し、ストレージノード形成用マスクを使用して第３絶縁
膜、物質層、第２絶縁膜を順次にエッチングし、ストレ
ージコンタクトプラグ及び第１絶縁膜一部の上部表面を
露出させるオープニングを形成する段階と、オープニン
グに導電膜を充填してストレージノード１６４を形成す
る段階と、第３絶縁膜をエッチングする段階と、ストレ
ージノード両側の第２絶縁膜の上部表面が露出されると
きまで、物質層をエッチングする段階とを含むことを特
徴とする。
過エッチングを防止できるＤＲＡＭの製造方法を提供す
る。 【解決手段】 ストレージコンタクトプラグ１６２を形
成する段階と、ストレージコンタクトプラグを含んで第
１絶縁膜１５４上に第２絶縁膜１５６、物質層、第３絶
縁膜１６０を順次形成する段階と、物質層は第３絶縁膜
のエッチング物質が第２絶縁膜に浸透することを防止
し、ストレージノード形成用マスクを使用して第３絶縁
膜、物質層、第２絶縁膜を順次にエッチングし、ストレ
ージコンタクトプラグ及び第１絶縁膜一部の上部表面を
露出させるオープニングを形成する段階と、オープニン
グに導電膜を充填してストレージノード１６４を形成す
る段階と、第３絶縁膜をエッチングする段階と、ストレ
ージノード両側の第２絶縁膜の上部表面が露出されると
きまで、物質層をエッチングする段階とを含むことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくは、ＤＲＡＭの製
造方法に関するものである。
方法に関するものであり、より詳しくは、ＤＲＡＭの製
造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ装置は、スタック型(stack)と
トレンチ型(trench)に区分され、ＤＲＡＭ装置が高集積
化されることによって、トレンチ型よりは、スタック型
のキャパシタが主にＤＲＡＭ装置に適用されることに期
待される。従って、以後本発明を、スタック型のキャパ
シタに観点をおいて述べる。
トレンチ型(trench)に区分され、ＤＲＡＭ装置が高集積
化されることによって、トレンチ型よりは、スタック型
のキャパシタが主にＤＲＡＭ装置に適用されることに期
待される。従って、以後本発明を、スタック型のキャパ
シタに観点をおいて述べる。
【０００３】ＤＲＡＭ装置が高集積化されることによっ
て、ＤＲＡＭ装置を構成する素子は、スケールダウン(s
caling down)されている。ＤＲＡＭ装置の高集積化によ
ってそれを構成する素子のスケールダウンは、キャパシ
タのキャパシタンスを維持させることにおいて、多くの
難しさを発生させるだけではなく、素子を形成するため
に行われるフォト及びエッチング工程でも多くの難点と
問題を発生させている。
て、ＤＲＡＭ装置を構成する素子は、スケールダウン(s
caling down)されている。ＤＲＡＭ装置の高集積化によ
ってそれを構成する素子のスケールダウンは、キャパシ
タのキャパシタンスを維持させることにおいて、多くの
難しさを発生させるだけではなく、素子を形成するため
に行われるフォト及びエッチング工程でも多くの難点と
問題を発生させている。
【０００４】図１乃至図２は、誤整列のとき、従来ＤＲ
ＡＭ装置の製造工程を順序に示す図面である。まず、図
１及び図２を参照すると、半導体基板１０上にビットラ
イン１６を含んで形成された層間絶縁膜１４を貫通して
素子隔離領域、即ちＳＴＩ(shallow trench isolation)
１２の間の半導体基板１０と電気的に連結される障壁コ
ンタクト(buried contact)、即ちストレージコンタクト
プラグ１８が形成される。続いて層間絶縁膜１４上にス
トレージノード形成のためのポリシリコン膜２０が形成
される。
ＡＭ装置の製造工程を順序に示す図面である。まず、図
１及び図２を参照すると、半導体基板１０上にビットラ
イン１６を含んで形成された層間絶縁膜１４を貫通して
素子隔離領域、即ちＳＴＩ(shallow trench isolation)
１２の間の半導体基板１０と電気的に連結される障壁コ
ンタクト(buried contact)、即ちストレージコンタクト
プラグ１８が形成される。続いて層間絶縁膜１４上にス
トレージノード形成のためのポリシリコン膜２０が形成
される。
【０００５】図３を参照すると、フォトリソグラフィ工
程でポリシリコン膜上にストレージノード形成領域を定
義するためのマスク（未図示）が形成された後、マスク
を使用するポリシリコン膜工程でストレージノード２０
ａが形成される。そして、ストレージノードの有効表面
積を増加させるために、ストレージノード表面上にＨＳ
Ｇ(hemisphrical glass)（未図示）膜が形成される。続
いて、ストレージノードを含んで絶縁膜上にキャパシタ
形成用誘電膜（未図示）が蒸着され、上部電極用導電膜
（未図示）が形成されてセルキャパシタが形成される。
程でポリシリコン膜上にストレージノード形成領域を定
義するためのマスク（未図示）が形成された後、マスク
を使用するポリシリコン膜工程でストレージノード２０
ａが形成される。そして、ストレージノードの有効表面
積を増加させるために、ストレージノード表面上にＨＳ
Ｇ(hemisphrical glass)（未図示）膜が形成される。続
いて、ストレージノードを含んで絶縁膜上にキャパシタ
形成用誘電膜（未図示）が蒸着され、上部電極用導電膜
（未図示）が形成されてセルキャパシタが形成される。
【０００６】しかし、このようなＤＲＡＭ装置のキャパ
シタ形成方法では、マスクがストレージコンタクトプラ
グ１８に誤整列された場合、次のような問題がある。通
常、ポリシリコン膜２０のエッチング工程は、ストレー
ジノード２０ａの間の電気的ブリッジ(bridge)を防止す
るためにポリシリコンの過エッチング工程を含む。この
過エッチング工程で誤整列されたストレージコンタクト
プラグ１８の上部領域のポリシリコン膜が過エッチング
され、又後続洗浄物質によってストレージノードと接す
る層間絶縁膜１４が過エッチングされて、ストレージノ
ード２０ａがストレージコンタクトプラグ１８及び層間
絶縁膜１４と接する面積が非常に小さくなる。
シタ形成方法では、マスクがストレージコンタクトプラ
グ１８に誤整列された場合、次のような問題がある。通
常、ポリシリコン膜２０のエッチング工程は、ストレー
ジノード２０ａの間の電気的ブリッジ(bridge)を防止す
るためにポリシリコンの過エッチング工程を含む。この
過エッチング工程で誤整列されたストレージコンタクト
プラグ１８の上部領域のポリシリコン膜が過エッチング
され、又後続洗浄物質によってストレージノードと接す
る層間絶縁膜１４が過エッチングされて、ストレージノ
ード２０ａがストレージコンタクトプラグ１８及び層間
絶縁膜１４と接する面積が非常に小さくなる。
【０００７】ストレージノード２０ａとストレージコン
タクトプラグ１８との接触面の減少は、抵抗の増加を招
き、又後続工程でストレージノード２０ａが倒れたり、
折れたりする問題が生じる。このような問題は、ＤＲＡ
Ｍ装置が高集積度化されることによって、より深刻にな
り、１Ｇ ＤＲＡＭ級以上高集積装置では避けられない
問題になる。
タクトプラグ１８との接触面の減少は、抵抗の増加を招
き、又後続工程でストレージノード２０ａが倒れたり、
折れたりする問題が生じる。このような問題は、ＤＲＡ
Ｍ装置が高集積度化されることによって、より深刻にな
り、１Ｇ ＤＲＡＭ級以上高集積装置では避けられない
問題になる。
【０００８】従って、このような問題を解決するために
提案された方法のうち、１つがストレージノードをリバ
ース型で形成する方法である。即ち、ダマシン工程(dam
ascene process)を応用してストレージノードを形成す
る方法である。まず、半導体基板５０上に形成されたビ
ットライン５６を含む第１絶縁膜５４を貫いてＳＴＩ５
２の間の半導体基板５０と電気的に連結されるストレー
ジコンタクトプラグ６０が形成される。
提案された方法のうち、１つがストレージノードをリバ
ース型で形成する方法である。即ち、ダマシン工程(dam
ascene process)を応用してストレージノードを形成す
る方法である。まず、半導体基板５０上に形成されたビ
ットライン５６を含む第１絶縁膜５４を貫いてＳＴＩ５
２の間の半導体基板５０と電気的に連結されるストレー
ジコンタクトプラグ６０が形成される。
【０００９】続いて、第１絶縁膜５４上に第２絶縁膜６
２が形成される。第２絶縁膜６２が部分的にエッチング
されて、ストレージコンタクトプラグ６０の上部表面が
露出されるストレージノード形成領域であるオープニン
グが形成される。続いて、オープニングがポリシリコン
で充填されてストレージノード６４が形成された後、ス
トレージノード６４両側の第２絶縁膜６２がエッチング
されて露出されるストレージノードの表面積を制御する
ことによって必要とするキャパシタのキャパシタンスを
確保するようになる。
２が形成される。第２絶縁膜６２が部分的にエッチング
されて、ストレージコンタクトプラグ６０の上部表面が
露出されるストレージノード形成領域であるオープニン
グが形成される。続いて、オープニングがポリシリコン
で充填されてストレージノード６４が形成された後、ス
トレージノード６４両側の第２絶縁膜６２がエッチング
されて露出されるストレージノードの表面積を制御する
ことによって必要とするキャパシタのキャパシタンスを
確保するようになる。
【００１０】しかし、この方法は、ストレージノード両
側の第２絶縁膜６２エッチング工程で通常的に利用され
る湿式や乾式エッチング工程でエッチングされる第２絶
縁膜６２の量によってキャパシタのキャパシタンスが変
わる問題があるし、又第２絶縁膜６２が過度にエッチン
グされると、ＤＲＡＭ装置の周辺回路領域にビットライ
ンが露出されて後続上部電極形成のとき、ビットライン
が損傷される問題が生じる。
側の第２絶縁膜６２エッチング工程で通常的に利用され
る湿式や乾式エッチング工程でエッチングされる第２絶
縁膜６２の量によってキャパシタのキャパシタンスが変
わる問題があるし、又第２絶縁膜６２が過度にエッチン
グされると、ＤＲＡＭ装置の周辺回路領域にビットライ
ンが露出されて後続上部電極形成のとき、ビットライン
が損傷される問題が生じる。
【００１１】図４乃至図６は、誤整列のとき、他の従来
のＤＲＡＭ装置の製造工程を順序に示す図面である。図
４を参照すると、前述の問題を解決するためにシリコン
窒化膜のような酸化膜に対するエッチング選択比が高い
エッチング停止膜がストレージコンタクトプラグ６０の
形成前や後に第１絶縁膜５４上に形成されることが普通
である。
のＤＲＡＭ装置の製造工程を順序に示す図面である。図
４を参照すると、前述の問題を解決するためにシリコン
窒化膜のような酸化膜に対するエッチング選択比が高い
エッチング停止膜がストレージコンタクトプラグ６０の
形成前や後に第１絶縁膜５４上に形成されることが普通
である。
【００１２】図５及び図６を参照すると、ストレージノ
ード形成領域とストレージコンタクトプラグ６０が誤整
列された場合、ストレージノードが形成された後、第２
絶縁膜６２のエッチング工程のうち、ストレージコンタ
クトプラグの上部領域にある第１絶縁膜５４の一部がエ
ッチングされたり、又は第２絶縁膜５８工程で使用され
るエッチング物質がストレージノード６４とシリコン窒
化膜との界面に沿って浸透して第１絶縁膜をエッチング
して、図６に図示されたようなリセス領域を発生するよ
うになる。これにより、キャパシタの誘電膜漏洩(diele
ctric leakage)が発生し、上部電極のステップカバレー
ジ(step coverage)不良等のようにＤＲＡＭ装置の信頼
性に多くの問題が発生される。
ード形成領域とストレージコンタクトプラグ６０が誤整
列された場合、ストレージノードが形成された後、第２
絶縁膜６２のエッチング工程のうち、ストレージコンタ
クトプラグの上部領域にある第１絶縁膜５４の一部がエ
ッチングされたり、又は第２絶縁膜５８工程で使用され
るエッチング物質がストレージノード６４とシリコン窒
化膜との界面に沿って浸透して第１絶縁膜をエッチング
して、図６に図示されたようなリセス領域を発生するよ
うになる。これにより、キャパシタの誘電膜漏洩(diele
ctric leakage)が発生し、上部電極のステップカバレー
ジ(step coverage)不良等のようにＤＲＡＭ装置の信頼
性に多くの問題が発生される。
【００１３】
【発明が解決しようとする課題】本発明は、上述の問題
点を解決するために提案されたものとして、ストレージ
ノードがストレージコンタクトプラグに誤整列されても
ストレージコンタクトプラグを含む絶縁膜とストレージ
コンタクトプラグを形成するポリシリコンの過エッチン
グを防止することができ、又ストレージノードとストレ
ージコンタクトプラグとの間の接触面積を増加させるこ
とができるため、より向上された性能を発揮することが
できるＤＲＡＭ装置の製造方法を提供することである。
点を解決するために提案されたものとして、ストレージ
ノードがストレージコンタクトプラグに誤整列されても
ストレージコンタクトプラグを含む絶縁膜とストレージ
コンタクトプラグを形成するポリシリコンの過エッチン
グを防止することができ、又ストレージノードとストレ
ージコンタクトプラグとの間の接触面積を増加させるこ
とができるため、より向上された性能を発揮することが
できるＤＲＡＭ装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】上述の目的を達成するた
めに提案された本発明の特徴によると、ＤＲＡＭ装置の
製造方法は、半導体基板上に形成された第１絶縁膜を通
過して半導体基板と電気的に接続されるようにストレー
ジコンタクトプラグを形成する段階と、ストレージコン
タクトプラグを含んで第１絶縁膜上に第２絶縁膜、物質
層、そして第３絶縁膜を順序形成する段階と、物質層
は、第３絶縁膜のエッチング物質が第２絶縁膜を浸透す
ることを防止し、ストレージノード形成用マスクを使用
して第３絶縁膜、物質層、そして第２絶縁膜を順序エッ
チングしてストレージコンタクトプラグ及び第１絶縁膜
一部の上部表面を露出させるオープニングを形成する段
階と、オープニングを導電膜で充填してストレージノー
ドを形成する段階と、ストレージノード両側の物質層の
上部表面が露出されるときまで、第３絶縁膜をエッチン
グする段階と、ストレージノード両側の第２絶縁膜の上
部表面が露出されるときまで、物質層をエッチングする
段階とを含む。
めに提案された本発明の特徴によると、ＤＲＡＭ装置の
製造方法は、半導体基板上に形成された第１絶縁膜を通
過して半導体基板と電気的に接続されるようにストレー
ジコンタクトプラグを形成する段階と、ストレージコン
タクトプラグを含んで第１絶縁膜上に第２絶縁膜、物質
層、そして第３絶縁膜を順序形成する段階と、物質層
は、第３絶縁膜のエッチング物質が第２絶縁膜を浸透す
ることを防止し、ストレージノード形成用マスクを使用
して第３絶縁膜、物質層、そして第２絶縁膜を順序エッ
チングしてストレージコンタクトプラグ及び第１絶縁膜
一部の上部表面を露出させるオープニングを形成する段
階と、オープニングを導電膜で充填してストレージノー
ドを形成する段階と、ストレージノード両側の物質層の
上部表面が露出されるときまで、第３絶縁膜をエッチン
グする段階と、ストレージノード両側の第２絶縁膜の上
部表面が露出されるときまで、物質層をエッチングする
段階とを含む。
【００１５】上述の目的を達成するために提案された本
発明の特徴によると、ゲートが形成された半導体基板上
に第１絶縁膜を形成する段階と、第１絶縁膜上に上部表
面が第１絶縁膜と他のエッチング選択比を有する第２絶
縁膜で覆われたビットラインを形成する段階と、第２絶
縁膜及びビットラインの両側壁に第１絶縁膜と他の選択
比を有するスペーサを形成する段階と、ビットラインを
含んで第１絶縁膜上に第２絶縁膜及びスペーサと相異な
るエッチング選択比を有する第３絶縁膜を形成する段階
と、ストレージコンタクト領域を定義するためのマスク
を使用して第３絶縁膜と第１絶縁膜をエッチングしてビ
ットラインとビットラインとの間を通過する自己整列型
ストレージコンタクトホールを形成する段階と、ストレ
ージコンタクトホールを導電膜で充填してストレージコ
ンタクトプラグを形成する段階とを含む。
発明の特徴によると、ゲートが形成された半導体基板上
に第１絶縁膜を形成する段階と、第１絶縁膜上に上部表
面が第１絶縁膜と他のエッチング選択比を有する第２絶
縁膜で覆われたビットラインを形成する段階と、第２絶
縁膜及びビットラインの両側壁に第１絶縁膜と他の選択
比を有するスペーサを形成する段階と、ビットラインを
含んで第１絶縁膜上に第２絶縁膜及びスペーサと相異な
るエッチング選択比を有する第３絶縁膜を形成する段階
と、ストレージコンタクト領域を定義するためのマスク
を使用して第３絶縁膜と第１絶縁膜をエッチングしてビ
ットラインとビットラインとの間を通過する自己整列型
ストレージコンタクトホールを形成する段階と、ストレ
ージコンタクトホールを導電膜で充填してストレージコ
ンタクトプラグを形成する段階とを含む。
【００１６】
【発明の実施の形態】図１０及び図１１を参照すると、
本発明の実施形態による新たなＤＲＡＭ装置の製造方法
は、ストレージコンタクトプラグを含んで第１絶縁膜上
に第２絶縁膜、第３絶縁膜のエッチング物質が第２絶縁
膜に浸透することを防止する物質層、そして第３絶縁膜
が順次形成され、ストレージノード形成用マスクを使用
して第３絶縁膜、物質層、そして第２絶縁膜が順次エッ
チングされてオープニングが形成され、オープニングが
導電膜であるポリシリコン膜で充填されてストレージノ
ードが形成される。
本発明の実施形態による新たなＤＲＡＭ装置の製造方法
は、ストレージコンタクトプラグを含んで第１絶縁膜上
に第２絶縁膜、第３絶縁膜のエッチング物質が第２絶縁
膜に浸透することを防止する物質層、そして第３絶縁膜
が順次形成され、ストレージノード形成用マスクを使用
して第３絶縁膜、物質層、そして第２絶縁膜が順次エッ
チングされてオープニングが形成され、オープニングが
導電膜であるポリシリコン膜で充填されてストレージノ
ードが形成される。
【００１７】このようなＤＲＡＭ装置の製造方法によっ
て、ストレージノードの下部領域でストレージノードを
形成するポリシリコンの過エッチングを防止することが
でき、領域で絶縁膜の過エッチングで発生される誘電膜
漏洩及び上部電極のステップカバレージ不良等の問題を
防止することができる。又、第１絶縁膜上に上部表面が
第１絶縁膜と他のエッチング比を有する第２絶縁膜で覆
われたビットラインが形成され、第２絶縁膜及びビット
ラインの両側壁に第１絶縁膜と他のエッチング選択比を
有するスペーサが形成される。
て、ストレージノードの下部領域でストレージノードを
形成するポリシリコンの過エッチングを防止することが
でき、領域で絶縁膜の過エッチングで発生される誘電膜
漏洩及び上部電極のステップカバレージ不良等の問題を
防止することができる。又、第１絶縁膜上に上部表面が
第１絶縁膜と他のエッチング比を有する第２絶縁膜で覆
われたビットラインが形成され、第２絶縁膜及びビット
ラインの両側壁に第１絶縁膜と他のエッチング選択比を
有するスペーサが形成される。
【００１８】ビットラインを含んで第１絶縁膜上に第３
絶縁膜が形成され、ストレージコンタクト領域を定義す
るためのマスクを使用して第３絶縁膜と第１絶縁膜をエ
ッチングしてビットラインとビットラインとを通過する
自己整列型ストレージコンタクトホールが形成される。
このようなＤＲＡＭ装置の製造方法によって、導電膜で
ストレージコンタクトホールが充填されて形成されるス
トレージコンタクトプラグ、即ち障壁コンタクトの上部
直径を広げることができるため、ストレージノードとの
オーバーラップマージンを十分に確保することができ、
ストレージノードと障壁コンタクトの接触面積を従来の
製造方法でより大きく確保することができるため、素子
の接触抵抗も減少させることができる。
絶縁膜が形成され、ストレージコンタクト領域を定義す
るためのマスクを使用して第３絶縁膜と第１絶縁膜をエ
ッチングしてビットラインとビットラインとを通過する
自己整列型ストレージコンタクトホールが形成される。
このようなＤＲＡＭ装置の製造方法によって、導電膜で
ストレージコンタクトホールが充填されて形成されるス
トレージコンタクトプラグ、即ち障壁コンタクトの上部
直径を広げることができるため、ストレージノードとの
オーバーラップマージンを十分に確保することができ、
ストレージノードと障壁コンタクトの接触面積を従来の
製造方法でより大きく確保することができるため、素子
の接触抵抗も減少させることができる。
【００１９】（第１実施形態）以下、図７乃至図１０を
参照して、本発明の第１実施例を詳細に説明する。図７
乃至図１０は、本発明によるＤＲＡＭセルキャパシタの
製造方法を順序に示す流れ図である。図７を参照する
と、本発明の第１実施形態によるＤＲＡＭセルキャパシ
タの製造方法では、まず半導体基板１００上に活性領域
と非活性領域を定義して素子隔離領域１０２が形成さ
れ、活性領域上にセルトランジスター（未図示）が形成
される。
参照して、本発明の第１実施例を詳細に説明する。図７
乃至図１０は、本発明によるＤＲＡＭセルキャパシタの
製造方法を順序に示す流れ図である。図７を参照する
と、本発明の第１実施形態によるＤＲＡＭセルキャパシ
タの製造方法では、まず半導体基板１００上に活性領域
と非活性領域を定義して素子隔離領域１０２が形成さ
れ、活性領域上にセルトランジスター（未図示）が形成
される。
【００２０】セルトランジスターは、半導体基板上にゲ
ート酸化膜を間に置いて形成されたゲート電極とゲート
電極の両側にある半導体基板内に形成されたソース／ド
レーン拡散層を含む。続いてセルトランジスターのゲー
ト電極の間にはソース／ドレーン拡散層と電気的に連結
されるパッドが形成される。セルトランジスターを含ん
で半導体基板上にビットライン１０６を含んで第１絶縁
膜１０４が形成される。例えば、第１絶縁膜１０４は、
ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ3−ＴＥＯＳのう
ち、いずれか１つで形成されることができる。
ート酸化膜を間に置いて形成されたゲート電極とゲート
電極の両側にある半導体基板内に形成されたソース／ド
レーン拡散層を含む。続いてセルトランジスターのゲー
ト電極の間にはソース／ドレーン拡散層と電気的に連結
されるパッドが形成される。セルトランジスターを含ん
で半導体基板上にビットライン１０６を含んで第１絶縁
膜１０４が形成される。例えば、第１絶縁膜１０４は、
ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ3−ＴＥＯＳのう
ち、いずれか１つで形成されることができる。
【００２１】第１絶縁膜１０４上にフォトレジスト膜
（未図示）が形成され、公知のフォトリソグラフィ工程
によって、フォトレジスト膜がパターニングされてスト
レージコンタクトホール形成領域を定義する第１フォト
レジストパターンが形成される。
（未図示）が形成され、公知のフォトリソグラフィ工程
によって、フォトレジスト膜がパターニングされてスト
レージコンタクトホール形成領域を定義する第１フォト
レジストパターンが形成される。
【００２２】第１フォトレジストパターンがマスクとし
て使用されて第１絶縁膜１０４が部分的にエッチングさ
れてパッドの上部表面を露出させるストレージコンタク
トホールが形成され、続いて第１フォトレジストパター
ンが除去される。第１絶縁膜上にストレージコンタクト
ホールが充填されるように第１導電膜が形成された後、
ストレージコンタクトホール両側の第１絶縁膜上にある
不必要な第１導電膜が除去されてストレージコンタクト
プラグ１０８が形成される。例えば、第１導電膜は、不
純物イオンでドーピングされたポリシリコン膜で形成さ
れることができる。第１導電膜のエッチングは、ＣＭＰ
(Chemical Mechanical Polishing)工程やポリシリコン
エッチバック(etchback)工程で実施されることができ
る。
て使用されて第１絶縁膜１０４が部分的にエッチングさ
れてパッドの上部表面を露出させるストレージコンタク
トホールが形成され、続いて第１フォトレジストパター
ンが除去される。第１絶縁膜上にストレージコンタクト
ホールが充填されるように第１導電膜が形成された後、
ストレージコンタクトホール両側の第１絶縁膜上にある
不必要な第１導電膜が除去されてストレージコンタクト
プラグ１０８が形成される。例えば、第１導電膜は、不
純物イオンでドーピングされたポリシリコン膜で形成さ
れることができる。第１導電膜のエッチングは、ＣＭＰ
(Chemical Mechanical Polishing)工程やポリシリコン
エッチバック(etchback)工程で実施されることができ
る。
【００２３】続いて、ストレージコンタクトプラグ１０
８の結晶化のための熱処理が行われる。熱処理工程は、
約５５０℃以上の温度で実施されるが、これはストレー
ジコンタクトプラグと後続工程で形成されるストレージ
ノードが誤整列された場合、ストレージノードの有効表
面積を増加させるために形成されるＨＳＧ膜がストレー
ジコンタクトプラグ上部表面に形成されてストレージノ
ードの間に電気的ブリッジを発生させることを防止する
ためのものである。これは、結晶化されたポリシリコン
膜上にはＨＳＧ膜が成長されないためである。ストレー
ジコンタクトプラグ１０８が形成された後、ＨＳＧ（Ｈ
ＳＧ）膜形成前に行われる工程のうち、約５５０℃以上
の温度で行われる工程があると、熱処理工程は、排除さ
れることができる。
８の結晶化のための熱処理が行われる。熱処理工程は、
約５５０℃以上の温度で実施されるが、これはストレー
ジコンタクトプラグと後続工程で形成されるストレージ
ノードが誤整列された場合、ストレージノードの有効表
面積を増加させるために形成されるＨＳＧ膜がストレー
ジコンタクトプラグ上部表面に形成されてストレージノ
ードの間に電気的ブリッジを発生させることを防止する
ためのものである。これは、結晶化されたポリシリコン
膜上にはＨＳＧ膜が成長されないためである。ストレー
ジコンタクトプラグ１０８が形成された後、ＨＳＧ（Ｈ
ＳＧ）膜形成前に行われる工程のうち、約５５０℃以上
の温度で行われる工程があると、熱処理工程は、排除さ
れることができる。
【００２４】第１絶縁膜１０４上に第２絶縁膜１１０が
形成される。例えば、第２絶縁膜は、シリコン窒化膜で
形成されることができるが、望ましくは、ＳｉＮやＳｉ
ＯＮで形成されることができる。第２絶縁膜は、後続工
程で形成されるストレージノードとストレージコンタク
トプラグ１０８が誤整列された場合、後続工程で形成さ
れる後続工程で形成される物質層エッチングのとき、ス
トレージコンタクトプラグの上部領域がエッチングされ
ることを防止する。第２絶縁膜１１０は、約１００〜５
００Å範囲内の厚さを有するように形成されることがで
きる。
形成される。例えば、第２絶縁膜は、シリコン窒化膜で
形成されることができるが、望ましくは、ＳｉＮやＳｉ
ＯＮで形成されることができる。第２絶縁膜は、後続工
程で形成されるストレージノードとストレージコンタク
トプラグ１０８が誤整列された場合、後続工程で形成さ
れる後続工程で形成される物質層エッチングのとき、ス
トレージコンタクトプラグの上部領域がエッチングされ
ることを防止する。第２絶縁膜１１０は、約１００〜５
００Å範囲内の厚さを有するように形成されることがで
きる。
【００２５】第２絶縁膜１１０上に、後続工程で形成さ
れる第４絶縁膜のエッチングのとき、使用されるエッチ
ング物質が第１絶縁膜で浸透することを防ぐすることに
よって、第１絶縁膜がエッチングされることを防止する
ことができる物質層１１２が形成される。例えば、物質
層１１２は、約３００〜１０００Å範囲内の厚さを有す
るポリシリコン膜で形成されることができる。
れる第４絶縁膜のエッチングのとき、使用されるエッチ
ング物質が第１絶縁膜で浸透することを防ぐすることに
よって、第１絶縁膜がエッチングされることを防止する
ことができる物質層１１２が形成される。例えば、物質
層１１２は、約３００〜１０００Å範囲内の厚さを有す
るポリシリコン膜で形成されることができる。
【００２６】物質層１１２上に、第３絶縁膜１１４が形
成される。例えば、第３絶縁膜１１２は、約６０００〜
１５０００Å範囲内の厚さを有するＵＳＧ、ＢＰＳＧ、
ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１つで
形成されることができる。第３絶縁膜１１４上に第２フ
ォトレジスト膜が形成される。公知のフォトリソグラフ
ィ工程によって第２フォトレジスト膜がパターニングさ
れて第２フォトレジストパターンが形成される。第２フ
ォトレジストパターンがマスクとして使用されて第３絶
縁膜１１４、物質層１１２、そして第２絶縁膜１１０が
順次エッチングされて第１絶縁膜１０４の一部上部表面
とストレージコンタクトプラグ１０８の上部表面を露出
させるオープニングが形成される。第２フォトレジスト
パターンが除去された後、オープニングが充填されるよ
うに第３絶縁膜１１４上に第２導電膜が形成される。オ
ープニング両側の第３絶縁膜上にある不必要な第２導電
膜が除去されてストレージノード１１６が形成される。
成される。例えば、第３絶縁膜１１２は、約６０００〜
１５０００Å範囲内の厚さを有するＵＳＧ、ＢＰＳＧ、
ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１つで
形成されることができる。第３絶縁膜１１４上に第２フ
ォトレジスト膜が形成される。公知のフォトリソグラフ
ィ工程によって第２フォトレジスト膜がパターニングさ
れて第２フォトレジストパターンが形成される。第２フ
ォトレジストパターンがマスクとして使用されて第３絶
縁膜１１４、物質層１１２、そして第２絶縁膜１１０が
順次エッチングされて第１絶縁膜１０４の一部上部表面
とストレージコンタクトプラグ１０８の上部表面を露出
させるオープニングが形成される。第２フォトレジスト
パターンが除去された後、オープニングが充填されるよ
うに第３絶縁膜１１４上に第２導電膜が形成される。オ
ープニング両側の第３絶縁膜上にある不必要な第２導電
膜が除去されてストレージノード１１６が形成される。
【００２７】次に、ストレージノード１１６両側の物質
層１１２が露出されるときまで、第３絶縁膜１１４がエ
ッチングされる。この場合、前述のように、物質層１１
２は、第３窒化膜１１４のエッチング工程で使用される
エッチング物質が第２絶縁膜１１０、即ち、シリコン窒
化膜とストレージノード側壁との界面に沿って浸透する
ことを防止して第１絶縁膜１０４である酸化膜系列の絶
縁膜がエッチングされることを防止する。又、エッチン
グ工程で物質層１１２は、エッチング停止層として作用
して第３絶縁膜１１４のエッチング工程が安定的に行わ
れることができるようにする。
層１１２が露出されるときまで、第３絶縁膜１１４がエ
ッチングされる。この場合、前述のように、物質層１１
２は、第３窒化膜１１４のエッチング工程で使用される
エッチング物質が第２絶縁膜１１０、即ち、シリコン窒
化膜とストレージノード側壁との界面に沿って浸透する
ことを防止して第１絶縁膜１０４である酸化膜系列の絶
縁膜がエッチングされることを防止する。又、エッチン
グ工程で物質層１１２は、エッチング停止層として作用
して第３絶縁膜１１４のエッチング工程が安定的に行わ
れることができるようにする。
【００２８】続いて、第３絶縁膜１１４がエッチングさ
れた後、物質層１１２がエッチングされる。ストレージ
ノード１１６間の電気的ブリッジを防止するためポリシ
リコンで形成された物質層１１２は除去されなければな
らない。この工程から、第２絶縁膜１１０は、ストレー
ジのノード１１６とストレージコンタクトプラグ１０８
が誤整列された場合、物質層１１２エッチング工程のう
ち、ストレージコンタクトプラグ１０８がエッチングさ
れることを防止する。
れた後、物質層１１２がエッチングされる。ストレージ
ノード１１６間の電気的ブリッジを防止するためポリシ
リコンで形成された物質層１１２は除去されなければな
らない。この工程から、第２絶縁膜１１０は、ストレー
ジのノード１１６とストレージコンタクトプラグ１０８
が誤整列された場合、物質層１１２エッチング工程のう
ち、ストレージコンタクトプラグ１０８がエッチングさ
れることを防止する。
【００２９】物質層１１２がエッチングされた後、第１
絶縁膜１０４の上部表面が露出されるときまで第２絶縁
膜１１０がエッチングされる。この場合、後続工程でス
トレージノード１１６の表面積を増加させるためのＨＳ
Ｇ膜形成工程がなかったら、第２絶縁膜１１０のエッチ
ング工程は、排除されることができる。続いて、ストレ
ージノード１１６の有効表面積を増加させるためにスト
レージノード表面上に粗い表面層１１８が形成される。
例えば粗い表面層１１８は、ＨＳＧ膜で形成されること
ができる。これにより、より大きいキャパシタのキャパ
シタンス、即ちより大きい定電用量が確保されることが
できる。
絶縁膜１０４の上部表面が露出されるときまで第２絶縁
膜１１０がエッチングされる。この場合、後続工程でス
トレージノード１１６の表面積を増加させるためのＨＳ
Ｇ膜形成工程がなかったら、第２絶縁膜１１０のエッチ
ング工程は、排除されることができる。続いて、ストレ
ージノード１１６の有効表面積を増加させるためにスト
レージノード表面上に粗い表面層１１８が形成される。
例えば粗い表面層１１８は、ＨＳＧ膜で形成されること
ができる。これにより、より大きいキャパシタのキャパ
シタンス、即ちより大きい定電用量が確保されることが
できる。
【００３０】（第２実施形態）以下、図１１を参照して
本発明の第２実施例を詳細に説明する。図１１は、誤整
列のとき、他の本発明によるＤＲＡＭ装置を示す図面で
ある。図１１を参照すると、本発明の第２実施形態によ
るＤＲＡＭ装置の製造方法は、まず、半導体基板１５０
上に活性領域と非活性領域を定義して素子隔離領域１５
２が形成され、活性領域の半導体基板にセルトランジス
ター（未図示）が形成される。続いて、セルトランジス
ターのゲート電極の間に活性領域の半導体基板と電気的
に連結されるパッドが形成される。
本発明の第２実施例を詳細に説明する。図１１は、誤整
列のとき、他の本発明によるＤＲＡＭ装置を示す図面で
ある。図１１を参照すると、本発明の第２実施形態によ
るＤＲＡＭ装置の製造方法は、まず、半導体基板１５０
上に活性領域と非活性領域を定義して素子隔離領域１５
２が形成され、活性領域の半導体基板にセルトランジス
ター（未図示）が形成される。続いて、セルトランジス
ターのゲート電極の間に活性領域の半導体基板と電気的
に連結されるパッドが形成される。
【００３１】セルトランジスターを含んで半導体基板１
５０上に第１絶縁膜１５４が形成される。例えば、第１
絶縁膜１５４は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ
3−ＴＥＯＳのうちいずれか１つで形成されることがで
きる。続いて、第１絶縁膜１５４上に導電膜と第２絶縁
膜が順次形成される。例えば、第２絶縁膜は、シリコン
窒化膜、即ちＳｉＮ、ＳｉＯＮで形成されることができ
る。
５０上に第１絶縁膜１５４が形成される。例えば、第１
絶縁膜１５４は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ
3−ＴＥＯＳのうちいずれか１つで形成されることがで
きる。続いて、第１絶縁膜１５４上に導電膜と第２絶縁
膜が順次形成される。例えば、第２絶縁膜は、シリコン
窒化膜、即ちＳｉＮ、ＳｉＯＮで形成されることができ
る。
【００３２】第２絶縁膜１５６上に第１フォトレジスト
膜が形成される。第１フォトレジスト膜が公知のフォト
リソグラフィ工程でパターニングされて第１フォトレジ
ストパターンが形成される。第１フォトレジストパター
ンをマスクとして使用して第２絶縁膜と第１導電膜が順
次エッチングされて第２絶縁膜１５６で上部表面が覆わ
れたビットライン１５８が形成される。続いて、第１フ
ォトレジストパターンが除去された後、ビットライン１
５８を含んで第１絶縁膜１５４上にスペーサ形成用絶縁
膜が形成される。スペーサ形成用絶縁膜が異方性エッチ
ングされてビットライン１５８及び第２絶縁膜１５６の
両側壁にスペーサ１５７を形成する。スペーサ１５７
は、シリコン窒化膜、即ちＳｉＮ、ＳｉＯＮで形成され
ることができる。これにより、ビットライン１５８は、
第１絶縁膜１５４とエチング選択比が他の第２絶縁膜１
５６とスペーサ１５７で囲まれている。
膜が形成される。第１フォトレジスト膜が公知のフォト
リソグラフィ工程でパターニングされて第１フォトレジ
ストパターンが形成される。第１フォトレジストパター
ンをマスクとして使用して第２絶縁膜と第１導電膜が順
次エッチングされて第２絶縁膜１５６で上部表面が覆わ
れたビットライン１５８が形成される。続いて、第１フ
ォトレジストパターンが除去された後、ビットライン１
５８を含んで第１絶縁膜１５４上にスペーサ形成用絶縁
膜が形成される。スペーサ形成用絶縁膜が異方性エッチ
ングされてビットライン１５８及び第２絶縁膜１５６の
両側壁にスペーサ１５７を形成する。スペーサ１５７
は、シリコン窒化膜、即ちＳｉＮ、ＳｉＯＮで形成され
ることができる。これにより、ビットライン１５８は、
第１絶縁膜１５４とエチング選択比が他の第２絶縁膜１
５６とスペーサ１５７で囲まれている。
【００３３】次に、第１絶縁膜１５４上にビットライン
を含んで第３絶縁膜１６０が形成される。例えば、第３
絶縁膜１６０は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ
3−ＴＥＯＳのうち、いずれか１つで形成されることが
できる。
を含んで第３絶縁膜１６０が形成される。例えば、第３
絶縁膜１６０は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ
3−ＴＥＯＳのうち、いずれか１つで形成されることが
できる。
【００３４】第３絶縁膜１６０上に第２フォトレジスト
膜が形成される。第２フォトレジスト膜が公知のフォト
リソグラフィ工程によってエッチングされて第２フォト
レジストパターンが形成される。第２フォトレジストパ
ターンをマスクとして使用して第３絶縁膜１６０及び第
１絶縁膜１５４がエッチングされてパッドの一部上部表
面が露出される自己整列型ストレージコンタクトホール
１６２が形成される。この場合、ストレージコンタクト
ホール１６２は、ビットライン１５８の間を通過して形
成されるが、ストレージコンタクトホール形成のための
第２フォトレジストパターンが誤整列されて形成されて
もビットラインを覆っている第３絶縁膜１６０及び第１
絶縁膜１５４と別のエッチング選択比を有する第２絶縁
膜１５６及びスペーサによって露出されることが防止さ
れる。
膜が形成される。第２フォトレジスト膜が公知のフォト
リソグラフィ工程によってエッチングされて第２フォト
レジストパターンが形成される。第２フォトレジストパ
ターンをマスクとして使用して第３絶縁膜１６０及び第
１絶縁膜１５４がエッチングされてパッドの一部上部表
面が露出される自己整列型ストレージコンタクトホール
１６２が形成される。この場合、ストレージコンタクト
ホール１６２は、ビットライン１５８の間を通過して形
成されるが、ストレージコンタクトホール形成のための
第２フォトレジストパターンが誤整列されて形成されて
もビットラインを覆っている第３絶縁膜１６０及び第１
絶縁膜１５４と別のエッチング選択比を有する第２絶縁
膜１５６及びスペーサによって露出されることが防止さ
れる。
【００３５】又、第２フォトレジストパターンは、ビッ
トラインの露出を防止することができる第２絶縁膜及び
スペーサのための従来のフォトレジストパターンより相
対的に大きく形成されることができるために、このフォ
トレジストパターンを使用して形成されるストレージコ
ンタクトホールは、大きい上部直径を有するように形成
されることができる。これにより、後続工程で形成され
るストレージノードとの接触面積を増加させることがで
きる。
トラインの露出を防止することができる第２絶縁膜及び
スペーサのための従来のフォトレジストパターンより相
対的に大きく形成されることができるために、このフォ
トレジストパターンを使用して形成されるストレージコ
ンタクトホールは、大きい上部直径を有するように形成
されることができる。これにより、後続工程で形成され
るストレージノードとの接触面積を増加させることがで
きる。
【００３６】例えば、０．３０μｍのピッチ(pitch)で
ある場合、従来の方法では、ストレージコンタクトプラ
グの直径の大きさを０．１μｍとする場合、誤整列マー
ジン０．０５μｍを確保するためには、ビットラインの
線幅(critical dimention、以下ＣＤと称する）は、０．
１μｍにならなければならない。即ち、ストレージコン
タクトプラグ及びビットラインのＣＤを小さく有しなけ
ればならない。しかし、ビットラインのＣＤが小さい場
合、フォトエッチング工程でビットラインが切られる可
能性があり、ビットラインの抵抗が大きくなる問題点が
発生するようになる。そして、ストレージコンタクトプ
ラグのサイズを小さく有しなければならないと、ストレ
ージコンタクトプラグの抵抗が大きくなったり、ストレ
ージコンタクトプラグのための絶縁膜エッチングのと
き、スロップエッチ(slop etch)特性のため、半導体基
板の上部表面が露出されない問題点が発生するようにな
る。
ある場合、従来の方法では、ストレージコンタクトプラ
グの直径の大きさを０．１μｍとする場合、誤整列マー
ジン０．０５μｍを確保するためには、ビットラインの
線幅(critical dimention、以下ＣＤと称する）は、０．
１μｍにならなければならない。即ち、ストレージコン
タクトプラグ及びビットラインのＣＤを小さく有しなけ
ればならない。しかし、ビットラインのＣＤが小さい場
合、フォトエッチング工程でビットラインが切られる可
能性があり、ビットラインの抵抗が大きくなる問題点が
発生するようになる。そして、ストレージコンタクトプ
ラグのサイズを小さく有しなければならないと、ストレ
ージコンタクトプラグの抵抗が大きくなったり、ストレ
ージコンタクトプラグのための絶縁膜エッチングのと
き、スロップエッチ(slop etch)特性のため、半導体基
板の上部表面が露出されない問題点が発生するようにな
る。
【００３７】従って、前述のように自己整列によってス
トレージコンタクトホールが形成される場合、ストレー
ジコンタクホールの上部直径は、誤整列マージンを考慮
してストレージノード直径より相対的に大きくすること
ができ、下部直径は、ビットラインの間の空間がストレ
ージコンタクトプラグの下部直径になる。
トレージコンタクトホールが形成される場合、ストレー
ジコンタクホールの上部直径は、誤整列マージンを考慮
してストレージノード直径より相対的に大きくすること
ができ、下部直径は、ビットラインの間の空間がストレ
ージコンタクトプラグの下部直径になる。
【００３８】例えば、０．３０μｍピッチの本発明では
ストレージノードの直径を０．１μｍとし、誤整列マー
ジンを０．０５μｍとすると、ストレージコンタクトプ
ラグの上部直径の大きさは、０．２０μｍになり、ビッ
トラインの間の空間は、約０．１０μｍ程度になる。ビ
ットライン側壁のシリコン窒化膜スペーサの長さを０．
０３μｍとすると、実際ビットラインのＣＤは、０．１
４μｍで形成される。前述の従来の方法よりフォト及び
エッチング工程がより容易に行われることができる。こ
のように障壁コンタクトが形成された後、第１実施形態
で技術した方法と同一の方法でストレージコンタクトプ
ラグの結晶化のための熱処理工程、ストレージノード形
成工程、そしてＨＳＧ膜形成工程が行われる。
ストレージノードの直径を０．１μｍとし、誤整列マー
ジンを０．０５μｍとすると、ストレージコンタクトプ
ラグの上部直径の大きさは、０．２０μｍになり、ビッ
トラインの間の空間は、約０．１０μｍ程度になる。ビ
ットライン側壁のシリコン窒化膜スペーサの長さを０．
０３μｍとすると、実際ビットラインのＣＤは、０．１
４μｍで形成される。前述の従来の方法よりフォト及び
エッチング工程がより容易に行われることができる。こ
のように障壁コンタクトが形成された後、第１実施形態
で技術した方法と同一の方法でストレージコンタクトプ
ラグの結晶化のための熱処理工程、ストレージノード形
成工程、そしてＨＳＧ膜形成工程が行われる。
【００３９】
【発明の効果】本発明は、従来のＤＲＡＭ装置の製造方
法で、誤整列のとき、ストレージノードの下部領域でス
トレージノードを形成するポリシリコンの過エッチング
を防止することができ、領域で絶縁膜の過エッチングで
発生される誘電膜漏洩及び上部電極のステップカバレー
ジ不良等の問題を防止することができる。又、ストレー
ジコンタクトプラグ、即ち障壁コンタクトの上部直径を
広げることができるため、誤整列のとき、ストレージノ
ードとのオーバーラップマージンを十分に確保すること
ができ、ストレージノードと障壁コンタクトとの接触面
積を従来製造方法でより大きく確保することができるた
め、素子の接触抵抗を減少させることができる効果があ
る。
法で、誤整列のとき、ストレージノードの下部領域でス
トレージノードを形成するポリシリコンの過エッチング
を防止することができ、領域で絶縁膜の過エッチングで
発生される誘電膜漏洩及び上部電極のステップカバレー
ジ不良等の問題を防止することができる。又、ストレー
ジコンタクトプラグ、即ち障壁コンタクトの上部直径を
広げることができるため、誤整列のとき、ストレージノ
ードとのオーバーラップマージンを十分に確保すること
ができ、ストレージノードと障壁コンタクトとの接触面
積を従来製造方法でより大きく確保することができるた
め、素子の接触抵抗を減少させることができる効果があ
る。
【図１】 誤整列のとき、従来のＤＲＡＭ装置を製造工
程順に示す図面である。
程順に示す図面である。
【図２】 誤整列のとき、従来のＤＲＡＭ装置を製造工
程順に示す図面である。
程順に示す図面である。
【図３】 誤整列のとき、従来のＤＲＡＭ装置を製造工
程順に示す図面である。
程順に示す図面である。
【図４】 誤整列のとき、他の従来のＤＲＡＭ装置を製
造工程順に示す図面である。
造工程順に示す図面である。
【図５】 誤整列のとき、他の従来のＤＲＡＭ装置を製
造工程順に示す図面である。
造工程順に示す図面である。
【図６】 誤整列のとき、他の従来のＤＲＡＭ装置を製
造工程順に示す図面である。
造工程順に示す図面である。
【図７】 誤整列のとき、本発明によるＤＲＡＭ装置を
製造工程順に示す図面である。
製造工程順に示す図面である。
【図８】 誤整列のとき、本発明によるＤＲＡＭ装置を
製造工程順に示す図面である。
製造工程順に示す図面である。
【図９】 誤整列のとき、本発明によるＤＲＡＭ装置を
製造工程順に示す図面である。
製造工程順に示す図面である。
【図１０】 誤整列のとき、本発明によるＤＲＡＭ装置
を製造工程順に示す図面である。
を製造工程順に示す図面である。
【図１１】 誤整列のとき、他の本発明によるＤＲＡＭ
装置を示す図面である。
装置を示す図面である。
１００，１５０ 半導体基板 １０２，１５２ 素子隔離領域 １０６，１５８ ビットライン １０４，１１４，１５４，１６０ 絶縁膜 １０８，１６２，障壁コンタクト（ストレージコンタク
トプラグ） １１０，１５６，１５７ シリコン窒化膜 １１２ ポリシリコン膜 １１６，１６４ ストレージノード １１８，１６６ ＨＳＧ
トプラグ） １１０，１５６，１５７ シリコン窒化膜 １１２ ポリシリコン膜 １１６，１６４ ストレージノード １１８，１６６ ＨＳＧ
Claims (23)
- 【請求項１】 半導体基板上に形成された第１絶縁膜
を通過して前記半導体基板と電気的に接続されるように
ストレージコンタクトプラグを形成する段階と、 前記ストレージコンタクトプラグを含んで第１絶縁膜上
に第２絶縁膜、物質層、そして第３絶縁膜を順次形成す
る段階と、前記物質層は、前記第３絶縁膜のエッチング
物質が第２絶縁膜に浸透することを防止し、 ストレージノード形成用マスクを使用して前記第３絶縁
膜、物質層、そして第２絶縁膜を順次エッチングして前
記ストレージコンタクトプラグ及び第１絶縁膜一部の上
部表面を露出させるオープニングを形成する段階と、 前記オープニングに導電膜を充填してストレージノード
を形成する段階と、 前記ストレージノード両側の物質層の上部表面が露出さ
れるときまで、前記第３絶縁膜をエッチングする段階
と、 前記ストレージノード両側の第２絶縁膜の上部表面が露
出されるときまで、前記物質層をエッチングする段階と
を含むことを特徴とするＤＲＡＭ装置の製造方法。 - 【請求項２】 前記第１絶縁膜は、ＵＳＧ、ＢＰＳ
Ｇ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１
つで形成されることを特徴とする請求項１に記載のＤＲ
ＡＭ装置の製造方法。 - 【請求項３】 前記第２絶縁膜は、ＳｉＮ及びＳｉＯ
Ｎのうち、いずれか１つで形成されることを特徴とする
請求項１に記載のＤＲＡＭ装置の製造方法。 - 【請求項４】 前記物質層は、ポリシリコンで形成さ
れることを特徴とする請求項１に記載のＤＲＡＭ装置の
製造方法。 - 【請求項５】 前記第３絶縁膜は、ＵＳＧ、ＢＰＳ
Ｇ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１
つで形成されることを特徴とする請求項１に記載のＤＲ
ＡＭ装置の製造方法。 - 【請求項６】 前記ストレージコンタクトプラグを形
成した後、前記ストレージコンタクトプラグを結晶化さ
せる段階をさらに含むことを特徴とする請求項１に記載
のＤＲＡＭ装置の製造方法。 - 【請求項７】 前記ストレージコンタクトプラグの結
晶化段階は、熱処理工程で行われることを特徴とする請
求項６に記載のＤＲＡＭ装置の製造方法。 - 【請求項８】 前記熱処理工程は、約５５０℃以上の
温度で行われることを特徴とする請求項７に記載のＤＲ
ＡＭ装置の製造方法。 - 【請求項９】 前記第３絶縁膜エッチング後、前記ス
トレージノード両側の前記第１絶縁膜の上部表面が露出
されるときまで、第２絶縁膜をエッチングする段階と、 前記ストレージノード表面上に粗い表面層を形成する段
階をさらに含むことを特徴とする請求項１に記載のＤＲ
ＡＭ装置の製造方法。 - 【請求項１０】 前記粗い表面層は、ＨＳＧで形成さ
れることを特徴とする請求項９に記載のＤＲＡＭ装置の
製造方法。 - 【請求項１１】 ゲートが形成された半導体基板上に
第１絶縁膜を形成する段階と、 前記第１絶縁膜上に上部表面が第１絶縁膜と別のエッチ
ング選択比を有する第２絶縁膜で覆われたビットライン
を形成する段階と、 前記第２絶縁膜及びビットラインの両側壁に前記第１絶
縁膜と別の選択比を有するスペーサを形成する段階と、 前記ビットラインを含んで前記第１絶縁膜上に第２絶縁
膜及びスペーサと相異なるエッチング選択比を有する第
３絶縁膜を形成する段階と、 前記ストレージコンタクト領域を定義するためのマスク
を使用して前記第３絶縁膜と前記第１絶縁膜をエッチン
グして前記ビットラインとビットラインとの間を通過す
る自己整列型ストレージコンタクトホールを形成する段
階と、 前記ストレージコンタクトホールを導電膜で充填してス
トレージコンタクトプラグを形成する段階と、 前記第３絶縁膜と前記ストレージコンタクトプラグ上に
前記ストレージコンタクトプラグと電気的に連結される
ように、粗い表面層を有するストレージノードを形成す
る段階とを含むことを特徴とするＤＲＡＭ装置の製造方
法。 - 【請求項１２】 前記第１絶縁膜は、ＵＳＧ、ＢＰＳ
Ｇ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１
つで形成されることを特徴とする請求項１１に記載のＤ
ＲＡＭ装置の製造方法。 - 【請求項１３】 前記第２絶縁膜は、ＳｉＮ及びＳｉ
ＯＮのうち、いずれか１つで形成されることを特徴とす
る請求項１１に記載のＤＲＡＭ装置の製造方法。 - 【請求項１４】 前記スペーサは、ＳｉＮ及びＳｉＯ
Ｎのうち、いずれか１つで形成されることを特徴とする
請求項１１に記載のＤＲＡＭ装置の製造方法。 - 【請求項１５】 前記第３絶縁膜は、ＵＳＧ、ＢＰＳ
Ｇ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１
つで形成されることを特徴とする請求項１１に記載のＤ
ＲＡＭ装置の製造方法。 - 【請求項１６】 前記ストレージコンタクトプラグを
形成した後、前記ストレージコンタクトプラグを結晶化
する段階をさらに含むことを特徴とする請求項１１に記
載のＤＲＡＭ装置の製造方法。 - 【請求項１７】 前記結晶化段階は、熱処理工程で実
施されることを特徴とする請求項１６に記載のＤＲＡＭ
装置の製造方法。 - 【請求項１８】 前記熱処理工程は、約５５０℃以上
の温度で実施されることを特徴とする請求項１７に記載
のＤＲＡＭ装置の製造方法。 - 【請求項１９】 前記粗い表面層を有するストレージ
ノードを形成する段階は、 前記ストレージコンタクトプラグを含んで第３絶縁膜上
に第４絶縁膜、物質層、そして第５絶縁膜を順次形成す
る段階と、 ストレージノード形成用マスクを使用して前記第５絶縁
膜、物質層、そして第４絶縁膜を順次エッチングして前
記ストレージコンタクトプラグ及び第３絶縁膜一部の上
部表面を露出させるオープニングを形成する段階と、 前記オープニングを導電膜で充填してストレージノード
を形成する段階と、 前記ストレージノード両側の物質層の上部表面が露出さ
れるときまで、第５絶縁膜をエッチングする段階と、 前記ストレージノード両側の第４絶縁膜の上部表面が露
出されるときまで前記物質層をエッチングする段階と、 前記ストレージノード両側の第３絶縁膜の上部表面が露
出されるときまで前記第４絶縁膜をエッチングする段階
と、 前記ストレージノード表面上に粗い表面層を形成する段
階とをさらに含むことを特徴とする請求項１１に記載の
ＤＲＡＭ装置の製造方法。 - 【請求項２０】 前記第４絶縁膜は、ＳｉＮ及びＳｉ
ＯＮのうち、いずれか１つで形成されることを特徴とす
る請求項１９に記載のＤＲＡＭ装置の製造方法。 - 【請求項２１】 前記物質層は、ポリシリコンで形成
されることを特徴とする請求項１９に記載のＤＲＡＭ装
置の製造方法。 - 【請求項２２】 前記第５絶縁膜は、ＵＳＧ、ＢＰＳ
Ｇ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１
つで形成されることを特徴とする請求項１９に記載のＤ
ＲＡＭ装置の製造方法。 - 【請求項２３】 前記粗い表面層は、ＨＳＧで形成さ
れることを特徴とする請求項１９に記載のＤＲＡＭ装置
の製造方法。
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